JP2006005213A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】 保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 素子分離領域11に囲まれた基板10上にゲート酸化膜12、ゲート電極13を形成する。スクライブ領域14では保護ダイオードD1のPN接合部15を形成する。層間絶縁膜16、ビア接続部17の形成後、第1層目の金属配線層181でゲート電極13に関係する回路配線の一部を形成する。その際、ゲート電極13とPN接合部15の一方端が結ばれる電荷放電経路用の接続構成CNTも同時に形成する。これにより、ゲート電極13は保護ダイオードD1と電気的に接続され、以降、プラズマ処理を伴う工程を経てもチャージングは回避される。
【選択図】 図1
【解決手段】 素子分離領域11に囲まれた基板10上にゲート酸化膜12、ゲート電極13を形成する。スクライブ領域14では保護ダイオードD1のPN接合部15を形成する。層間絶縁膜16、ビア接続部17の形成後、第1層目の金属配線層181でゲート電極13に関係する回路配線の一部を形成する。その際、ゲート電極13とPN接合部15の一方端が結ばれる電荷放電経路用の接続構成CNTも同時に形成する。これにより、ゲート電極13は保護ダイオードD1と電気的に接続され、以降、プラズマ処理を伴う工程を経てもチャージングは回避される。
【選択図】 図1
Description
本発明は、半導体装置製造時のウェハプロセスにおいてチャージングの影響から素子部を保護する半導体装置の製造方法及び半導体装置に関する。
最近のウェハプロセスでは、真空中のプラズマ放電現象を利用したCVD、スパッタリング、エッチング、アッシング等が多い。このようなプラズマプロセス中に、素子のゲート電極等にチャージング、すなわち電荷の蓄積が起こる。これにより、薄いゲート絶縁膜に静電気的ストレスが生じ、ゲート絶縁膜の耐圧劣化を招く危険性がある。
従来、上記チャージングによるゲート絶縁膜の劣化を防ぐ対策として、ゲート電極の引き出し部とシリコン基板とのコンタクトを取る。これにより、ゲート電極のチャージアップをシリコン基板に流す。上記コンタクト部分は最終工程に近いエッチング工程でゲート電極の引き出し部と切り離す(例えば、特許文献1参照)。
特開平5−267205号公報(2頁、図1)
上記ゲート電極の引き出し部とシリコン基板とのコンタクト部分は、切り離すのに最終工程に近くなればなるほど切断処理部としての窓が深さ方向で大きくなる。これにより、切り離しのエッチング時、相当なプラズマエネルギーを必要とし、チャージングの影響を最小限にする適当なエッチング工程が選び難い、制限がかかるといった問題がある。また、その後、窓を埋め込むにしても信頼性が得られるか懸念される。逆に早いエッチング工程で切断処理してしまうと、後の幾つかのプラズマプロセスで徐々に電荷が蓄積され、ゲート絶縁膜のダメージが増大する。
本発明は上記のような事情を考慮してなされたもので、保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供しようとするものである。
本発明に係る半導体装置の製造方法は、半導体基板表面に絶縁膜を形成する工程と、前記絶縁膜上に素子用の導電部材を形成する工程と、半導体基板のスクライブ領域に少なくともPN接合部を形成する工程と、少なくとも前記導電部材と前記PN接合部の一方端が結ばれる接続構成を含む配線層を形成する工程と、前記配線層に繋がる外部端子を形成する工程と、前記半導体基板を前記スクライブ領域に沿って切断する工程と、を含む。
上記本発明に係る半導体装置の製造方法によれば、より上層の配線層を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。また、外部端子、例えば電極パッドのような大きい面積をパターニングする際にも、関係する開孔が多くなり、プラズマエネルギーも大きくなる。より好ましくは、配線層形成のなるべく早い段階で上記接続構成、すなわちPN接合部による電荷放電経路を確立しておくことである。これにより、電極部材下の絶縁膜の劣化を抑えることができる。PN接合部はスクライブ領域に設けられているので、半導体基板を切断すれば上記接続構成は除去される。
上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を少なくとも一つ有することにより、チャージングを回避しながら必要な構成を形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記外部端子のパッド部またはパッド部に関係する構造を形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成すると共に前記スクライブ領域へ前記接続構成における配線層のパターンが伸長するための前記ガードリング中の空き領域を形成する。
なお、前記接続構成は、前記配線層のうち前記導電部材の上層第1層目で実現する。これにより、プラズマに起因する電荷蓄積(チャージング)の影響がほとんどないうちにPN接合部による電荷放電経路を確立しておく。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記外部端子のパッド部またはパッド部に関係する構造を形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成する。
前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成すると共に前記スクライブ領域へ前記接続構成における配線層のパターンが伸長するための前記ガードリング中の空き領域を形成する。
なお、前記接続構成は、前記配線層のうち前記導電部材の上層第1層目で実現する。これにより、プラズマに起因する電荷蓄積(チャージング)の影響がほとんどないうちにPN接合部による電荷放電経路を確立しておく。
本発明に係る半導体装置の製造方法は、半導体基板の集積回路として形成された電荷蓄積の影響を受ける絶縁膜を介した電極に対して前記電極と繋がる保護ダイオードをスクライブ領域に配備し、前記スクライブ領域に沿って前記半導体基板が切断されるまでの製造工程途中前記保護ダイオードによる電荷放電経路を維持する。
上記本発明に係る半導体装置の製造方法によれば、電荷蓄積の影響を受ける絶縁膜を介した電極に対して、保護ダイオードによる電荷放電経路を設ける。これにより、プラズマに起因する電荷蓄積(チャージング)が懸念される製造工程途中は、保護ダイオードによって、チャージングの抑制効果が働く。保護ダイオードはスクライブ領域に設けられているので、半導体基板を切断すれば自動的に切り離される。
なお、上記本発明に係る半導体装置の製造方法において、次のいずれかの特徴を少なくとも一つ有することにより、チャージングを回避しながら必要な構成を形成する。
前記保護ダイオードは機械的な切断により前記絶縁ゲート電極と切り離される。
前記保護ダイオードは順方向、逆方向いずれか、または両方配備する。
前記保護ダイオードは機械的な切断により前記絶縁ゲート電極と切り離される。
前記保護ダイオードは順方向、逆方向いずれか、または両方配備する。
本発明に係る半導体装置は、半導体基板上に絶縁膜を介して形成された素子用の導電部材と、前記導電部材と関係を有し層間絶縁膜を介して形成される複数層の配線層と、前記配線層の所定層で構成されたガードリングと、前記ガードリング中に設けられた窓部と、前記窓部を通る前記層間絶縁膜に囲まれた前記配線層の一部と、を含む。
上記本発明に係る半導体装置によれば、ガードリングの内側から外側に配線を伸長させる場合、ガードリング中に最小限の窓部を設ける。層間絶縁膜に囲まれた状態で窓部から配線を通す構成をとる。このような配線層は、ガードリングとしての機能を損なわないように工夫して形成することが重要である。
なお、上記本発明に係る半導体装置において、前記窓部を通る前記配線層の一部は、前記導電部材の上層第1層目配線層の一部である。早い形成段階の配線層で必要構成を得る。ガードリング構造の信頼性向上に寄与する。
また、上記本発明に係る半導体装置において、前記窓部を通る前記配線層の一部は、前記ガードリングの少なくとも内側または外側において他の配線層と共に前記窓部周辺の防護壁を構成している。ガードリング構造の信頼性向上に寄与する。
図1〜図3は、それぞれ本発明の第1実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。
図1に示すように、素子分離領域11に囲まれた所定導電型の半導体基板10上に例えば薄い絶縁膜であるゲート酸化膜12を形成する。ゲート酸化膜12上にゲート電極13をパターニングする。ゲート電極13をマスクとして両側の基板10表面に図示しないソース/ドレインの拡散層を形成する。あるいは、図示しないがゲート電極13をマスクにソース/ドレインのエクステンション領域の形成、さらにゲート電極13の側壁スペーサ形成後、ソース/ドレインの拡散層を形成してもよい。例えば、このソース/ドレイン拡散層の形成時において、スクライブ領域14では保護ダイオードD1のPN接合部15を形成する。
図1に示すように、素子分離領域11に囲まれた所定導電型の半導体基板10上に例えば薄い絶縁膜であるゲート酸化膜12を形成する。ゲート酸化膜12上にゲート電極13をパターニングする。ゲート電極13をマスクとして両側の基板10表面に図示しないソース/ドレインの拡散層を形成する。あるいは、図示しないがゲート電極13をマスクにソース/ドレインのエクステンション領域の形成、さらにゲート電極13の側壁スペーサ形成後、ソース/ドレインの拡散層を形成してもよい。例えば、このソース/ドレイン拡散層の形成時において、スクライブ領域14では保護ダイオードD1のPN接合部15を形成する。
次に、層間絶縁膜16、ビア接続部17の形成後、第1層目の金属配線層181でゲート電極13に関係する回路配線の一部を形成する。その際、ゲート電極13とPN接合部15の一方端が結ばれる電荷放電経路用の接続構成CNTも同時に形成する。すなわち、接続構成CNTは、層間絶縁膜16の所定開孔を伴う各ビア接続部17及び第1層目の金属配線層181によって形成される。これにより、ゲート電極13は保護ダイオードD1と電気的に接続され、以降、プラズマ処理を伴う工程を経てもチャージングは回避される。保護ダイオードD1は順方向素子、逆方向素子いずれかを配備する、あるいは、図示しないが両方の素子を準備するようにしてもよい。
その後、図2に示すように、層間絶縁膜16及びビア接続部17をそれぞれ介して、第2層目の金属配線層182、第3層目の金属配線層183、第4層目の金属配線層184を形成する。金属配線層182〜184で図示しない集積回路全体が構成される。図では金属配線層184によるパッド電極PAD及びその下にパッド電極形成のための積層電極UMを構成している。最上層はパッシベーション膜19で保護される。
プラズマ処理は、例えば各層間絶縁膜16の形成におけるCVD(化学気相成長)工程や、各ビア接続部17形成のためのエッチング開孔、各金属配線層182〜184のパターニングに伴う異方性エッチングで多用される。そのうち、ゲート電極13に電気的に接続される加工も含まれる。特に、図に示されるように、パッド電極PAD形成のための積層電極UM及びパッド電極PADの加工は、面積の大きい電極への複数のビア接続部17の形成があり、比較的大きなプラズマエネルギーがゲート電極13へと伝達される。しかし、ゲート電極13と保護ダイオードD1の接続構成CNTの存在により、チャージング(電荷の蓄積)を防止することができる。
その後、図3に示すように、半導体基板10は、スクライブ領域14に沿って切断され、集積回路チップCHIPに切り分けられる。このとき、保護ダイオードD1は集積回路チップCHIPから切り離される。半導体基板10は、例えばプラズマを伴わないダイシングブレード等にて機械的に切断される。すなわち、半導体基板10は、スクライブ領域14に沿って切断されるまでの製造工程途中、保護ダイオードD1による電荷放電経路を維持することになる。
上記実施形態の方法によれば、より上層の金属配線層(182〜184)を形成していく度に、開孔や配線のパターニングは多くなり、プラズマを伴う加工は多用される。また、外部端子すなわち電極パッドPADのような大きい面積をパターニングする際にも、開孔も多く、プラズマエネルギーも大きくなる。そこで、ゲート電極13と保護ダイオードD1の接続構成CNTを形成しておき、電荷放電経路を確保する。
このような電荷放電経路用の接続構成CNTは、配線層形成のなるべく早い段階で確立しておくことが好ましい。実施形態方法において接続構成CNTは、層間絶縁膜16の所定開孔を伴う各ビア接続部17及び第1層目の金属配線層181によって形成される。ゲート電極13の形成から第1層目の金属配線層181までの形成では、チャージングの影響は小さく、ゲート酸化膜12のダメージは少なく、チャージングダメージの蓄積もほとんどない。第1層目の金属配線層181以降では、常にゲート電極13は保護ダイオードD1と電気的に接続され、プラズマ処理を伴う工程を経てもチャージングは回避される。
また、ダイシング前の半導体基板10の状態でテストする場合、保護ダイオードD1に対する順方向電圧や逆方向電圧をゲート電極13に印加して、ゲート酸化膜12の耐圧等を検査することもできる。半導体基板10は、ダイシング時に保護ダイオードD1と切り離され、このときもプラズマを伴わない。しかも、保護ダイオードD1の占有面積はスクライブ領域14にあり、チップ内素子領域への占有負担はない。ただし、ゲート電極13と保護ダイオードD1の接続構成CNTは、スクライブ領域14へ伸長させる配線パターンを必要とする。
また、上記実施形態及び方法において図示しなかったが、半導体基板10のチップ内素子領域とスクライブ領域14との境には、防湿、耐腐食のためのガードリングが構成される。ゲート電極13と保護ダイオードD1の接続構成CNTは、このガードリングの外側に伸長して配線されるものである。これにつき、以下説明する。
図4は、本発明の第2実施形態に係る半導体装置及びその製造方法要部を示す平面図、図5は、図4のF5−F5線に沿う断面図である。前記第1実施形態における接続構成CNTの配線とガードリング部分を示しており、第1実施形態と同様の箇所には同一の符号を付す。
半導体基板10のチップ内素子領域とスクライブ領域14との境には防湿、耐腐食のためのガードリングGRが配される。ガードリングGRは、例えば次のように構成されている。素子分離領域11上にゲート電極材料であるポリシリコン層13aのパターンが形成される。ポリシリコン層13a上に層間絶縁膜16及び各ビア接続部と同様に形成される溝埋め込み金属17aをそれぞれ配し、金属配線層181〜183のパターンがチップ領域最外周を囲むように保護する。
半導体基板10のチップ内素子領域とスクライブ領域14との境には防湿、耐腐食のためのガードリングGRが配される。ガードリングGRは、例えば次のように構成されている。素子分離領域11上にゲート電極材料であるポリシリコン層13aのパターンが形成される。ポリシリコン層13a上に層間絶縁膜16及び各ビア接続部と同様に形成される溝埋め込み金属17aをそれぞれ配し、金属配線層181〜183のパターンがチップ領域最外周を囲むように保護する。
ガードリングGRにおいて、金属配線層181及び溝埋め込み金属17aの空き領域を設け、層間絶縁膜16による窓部41とする。前記ゲート電極13と保護ダイオードD1の接続構成CNTの配線層は金属配線層181でパターニングされ、窓部41を通ってスクライブ領域へ伸長させる。
図6は、本発明の第3実施形態に係る半導体装置及びその製造方法要部を示す平面図、図7は、図6のF7−F7線に沿う断面図である。前記第1実施形態における接続構成CNTの配線とガードリング部分を示しており、第1、第2実施形態と同様の箇所には同一の符号を付す。
前記第2実施形態と同様にガードリングGRが配される。ガードリングGRにおける窓部41を形成する。前記ゲート電極13と保護ダイオードD1、D2の接続構成CNTの配線層は金属配線層181でパターニングされ、窓部41を通ってスクライブ領域へ伸長させる。
前記第2実施形態と同様にガードリングGRが配される。ガードリングGRにおける窓部41を形成する。前記ゲート電極13と保護ダイオードD1、D2の接続構成CNTの配線層は金属配線層181でパターニングされ、窓部41を通ってスクライブ領域へ伸長させる。
この実施形態では、電荷放電経路用の接続構成CNTとして、保護ダイオードをD1,D2のように、順方向素子、逆方向素子と2個設けている。このため、どちらかのダイオード素子はウェル領域61が必要になる。また、これら保護ダイオードをD1,D2のいずれか一つを設けるようにしてもよい。
さらにこの実施形態では、窓部41の部分から防湿、耐腐食性が不安定になるのを懸念し、接続構成CNTの金属配線層181のパターンを変形している。すなわち、ガードリングGRの外側の窓部41近傍において、ポリシリコン層13a、金属配線層181〜183と各間の溝埋め込み金属17aにより、防護壁62を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
さらにこの実施形態では、窓部41の部分から防湿、耐腐食性が不安定になるのを懸念し、接続構成CNTの金属配線層181のパターンを変形している。すなわち、ガードリングGRの外側の窓部41近傍において、ポリシリコン層13a、金属配線層181〜183と各間の溝埋め込み金属17aにより、防護壁62を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
図8は、本発明の第4実施形態に係る半導体装置及びその製造方法要部を示す平面図であり、前記第3実施形態の変形例である。もちろん、保護ダイオードをD1,D2のいずれか一つを設けるようにしてもよい。ガードリングGRの内側の窓部41近傍において、ポリシリコン層13a、金属配線層181〜183と各間の溝埋め込み金属17aにより、防護壁63を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
図9は、本発明の第5実施形態に係る半導体装置及びその製造方法要部を示す平面図であり、前記第3実施形態の変形例である。もちろん、保護ダイオードをD1,D2のいずれか一つを設けるようにしてもよい。ガードリングGRの外側と内側の窓部41近傍において、ポリシリコン層13a、金属配線層181〜183と各間の溝埋め込み金属17aにより、防護壁62,63を構成している。これにより、ガードリング構造の信頼性向上に寄与する。
上記各実施形態及び方法によれば、電荷放電経路用の接続構成CNTの配線層(金属配線層181)は、集積回路内部からガードリングGRの窓部41を通ってスクライブ領域へ伸長させる。半導体基板10は、スクライブ領域に沿って切断されるまでの製造工程途中、保護ダイオードD1,D2(あるいはいずれか一方)による電荷放電経路を維持することになる。しかも、前記第3〜第4実施形態で示した防護壁62または63のように、ガードリングGRとしての機能を損なわないように工夫することもできる。ガードリングGRは、上記構成に限らず他の構成をとってもよい。
以上説明したように本発明によれば、より上層の配線層を形成していく度に、また、外部端子のような大きい面積をパターニングする際に、プラズマに起因する電荷蓄積、すなわちチャージングの懸念が増大する。そこで、配線層形成のなるべく早い段階でスクライブ領域の保護ダイオードによる電荷放電経路を確立しておく。これにより、ゲート電極やその他電極部材下の絶縁膜の劣化を抑えることができる。保護ダイオードはスクライブ領域に設けられているので、電荷放電経路はチップとして切り分けられるまで維持される。この結果、保護回路により、プラズマ処理に伴うチャージングを抑え、かつエッチング工程に依存しない保護回路との切り離しを実現する半導体装置の製造方法及び半導体装置を提供することができる。
11…素子分離領域、12…ゲート酸化膜、13…ゲート電極、14…スクライブ領域、15…PN接合部、16…層間絶縁膜、17…ビア接続部、17a…溝埋め込み金属、181〜184…金属配線層、19…パッシベーション膜、41…窓部、61…ウェル領域、62,63…防護壁、D1,D2…保護ダイオード、CNT…放電経路用の接続構成、PAD…パッド電極、UM…積層電極、GR…ガードリング、CHIP…集積回路チップ。
Claims (11)
- 半導体基板表面に絶縁膜を形成する工程と、
前記絶縁膜上に素子用の導電部材を形成する工程と、
半導体基板のスクライブ領域に少なくともPN接合部を形成する工程と、
少なくとも前記導電部材と前記PN接合部の一方端が結ばれる接続構成を含む配線層を形成する工程と、
前記配線層に繋がる外部端子を形成する工程と、
前記半導体基板を前記スクライブ領域に沿って切断する工程と、
を含む半導体装置の製造方法。 - 前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記外部端子のパッド部またはパッド部に関係する構造を形成する請求項1記載の半導体装置の製造方法。
- 前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成する請求項1記載の半導体装置の製造方法。
- 前記配線層は、前記接続構成の他に層間絶縁膜を介して複数層形成し、そのうちの所定層で前記スクライブ領域における切断面の内側に配されるガードリングを形成すると共に前記スクライブ領域へ前記接続構成における配線層のパターンが伸長するための前記ガードリング中の空き領域を形成する請求項1記載の半導体装置の製造方法。
- 前記接続構成は、前記配線層のうち前記導電部材の上層第1層目で実現する請求項1〜4いずれか一つに記載の半導体装置の製造方法。
- 半導体基板の集積回路として形成された電荷蓄積の影響を受ける絶縁膜を介した電極に対して前記電極と繋がる保護ダイオードをスクライブ領域に配備し、前記スクライブ領域に沿って前記半導体基板が切断されるまでの製造工程途中前記保護ダイオードによる電荷放電経路を維持する半導体装置の製造方法。
- 前記保護ダイオードは機械的な切断により前記絶縁ゲート電極と切り離される請求項6記載の半導体装置の製造方法。
- 前記保護ダイオードは順方向、逆方向いずれか、または両方配備する請求項6または7記載の半導体装置の製造方法。
- 半導体基板上に絶縁膜を介して形成された素子用の導電部材と、
前記導電部材と関係を有し層間絶縁膜を介して形成される複数層の配線層と、
前記配線層の所定層で構成されたガードリングと、
前記ガードリング中に設けられた窓部と、
前記窓部を通る前記層間絶縁膜に囲まれた前記配線層の一部と、
を含む半導体装置。 - 前記窓部を通る前記配線層の一部は、前記導電部材の上層第1層目配線層の一部である請求項9記載の半導体装置。
- 前記窓部を通る前記配線層の一部は、前記ガードリングの少なくとも内側または外側において他の配線層と共に前記窓部周辺の防護壁を構成している請求項9または10記載の半導体装置。
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070904 |