JP5553923B2 - 半導体装置 - Google Patents
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Description
図1は本実施の形態における半導体装置(半導体チップ1C)の平面を示す模式図である。半導体チップ1Cを構成する半導体基板1Sの表面には、表面保護膜(パッシベーション膜)によって覆われた素子形成領域2と、その外周の外周領域3とが設けられている。素子形成領域2ではMISFETなどが形成されており、それらと電気的に接続された電極パッド(PAD)4が外部端子として設けられている。また外周領域3では半導体ウエハから半導体チップ1Cを切り出す際のマージン領域を含めて、外部から素子形成領域2内への水分侵入を防止する手段が施されている。
前記実施の形態1では、例えば図3に示したように、平面リングの形状が矩形状の保護用Via9の場合について説明した。これに対して本実施の形態では、保護用Via9の平面リングの形状を種々変形した場合について説明する。図20〜図22は本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Via9は、例えば図5を参照して説明したように、電極パッド4にプローブピン14が接触したときに発生したストレス16によって、平面リング状の保護用Via9および保護用配線層10の外側にクラック15を進行させないようにしたものである。以下に、保護用Via9の形状以外の構成は前記実施の形態1と同様であるので、相違する点を中心に説明する。なお、本実施の形態における半導体装置は、前記実施の形態1で説明した製造方法と同様の工程で製造することができる。
前記実施の形態1では、例えば図3に示したように、平面リングの形状が矩形状の保護用Via9を1つ用いた場合について説明した。これに対して本実施の形態では、保護用Via9のリング内側に別のVia(以下、内側Viaという)を設ける場合について説明する。図23は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Via9および内側Via21は、例えば図5に示したように、平面リング状の保護用Via9上の電極パッド4にプローブピン14が接触したときに発生したストレス16によって、リング外側にクラック15を進行させないようにしたものである。以下に、内側Via21を設ける以外の構成は前記実施の形態1と同様であるので、相違する点を中心に説明する。なお、内側Via21は、保護用Via9と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態1で説明した製造方法と同様の工程で製造することができる。
本実施の形態では、前記実施の形態1で示した平面リング状の保護用Via9(例えば図3参照)のリング内側にVia(以下、内側Viaという)を設ける場合について説明する。図24〜図31は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Via9および内側Via21は、例えば図5に示したように、平面リング状の保護用Via9上の電極パッド4にプローブピン14が接触したときに発生したストレス16によって、保護用Via9の外側にクラック15を進行させないようにしたものである。以下に、内側Via21を設ける以外の構成は前記実施の形態1と同様であるので、相違する点を中心に説明する。なお、内側Via21は、保護用Via9と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態1で説明した製造方法と同様の工程で製造することができる。
本実施の形態では、前記実施の形態1で示した平面リング状の保護用Via9(例えば図3参照)のリング内側にVia(以下、内側Viaという)を設ける場合について説明する。図32〜図34は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Via9および内側Via21は、例えば図5に示したように、平面リング状の保護用Via9上の電極パッド4にプローブピン14が接触したときに発生したストレス16によって、保護用Via9の外側にクラック15を進行させないようにしたものである。以下に、内側Via21を設ける以外の構成は前記実施の形態1と同様であるので、相違する点を中心に説明する。なお、内側Via21は、保護用Via9と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態1で説明した製造方法と同様の工程で製造することができる。
図35は本実施の形態における半導体装置の要部の断面を示す模式図である。前記実施の形態1では、例えば図2に示したように、4層の配線層5のうち最上層である第4層の配線層5M4の一部に電極パッド4、その下の第3層の配線層5M3の一部に保護用配線層10、電極パッド4と保護用配線層10との間に保護用Via9を設けた場合について説明した。これに対して本実施の形態では、図35に示すように、配線層5M3ではなく、その下の第2層の配線層5M2に保護用配線層10を設け、電極パッド4と保護用配線層10との間に2つの保護用Via9、23およびそれらを接続する中間層22を設けている点のみが相違する。
図36は本実施の形態における半導体装置の要部の断面を示す模式図である。前記実施の形態1では、例えば図2に示したように、4層の配線層5のうち最上層である第4層の配線層5M4の一部に電極パッド4、その下の第3層の配線層5M3の一部に保護用配線層10、電極パッド4と保護用配線層10との間に保護用Via9を設けた場合について説明した。これに対して本実施の形態では、図36に示すように、第3層の配線層5M3ではなく、その下の第2層の配線層5M2に保護用配線層10を設け、電極パッド4と保護用配線層10との間に2つの保護用Via9、23を設けている点のみが相違する。
前記実施の形態1は、例えば図5を参照して説明したように、電極パッド4にプローブピン14が接触したときに電極パッド4下の層間絶縁膜6にクラック15が発生することを考慮して、平面リング状の保護用Via9および保護用配線層10の外側にクラック15を進行させないようにしたものである。本実施の形態は、電極パッド下の層間絶縁膜6にクラック15を発生させるのを防止して、保護用Via9および保護用配線層10の外側にクラック15を進行させないようにするものである。以下に、前記実施の形態1と相違する点を中心に説明する。
前記実施の形態8は、例えば図38を参照して説明したように、保護用Via9および保護用配線層10で囲まれた層間絶縁膜6に、内側Via21および空隙24を設けたものである。本実施の形態は、電極パッド4下において保護用Via9および保護用配線層10で囲まれた層間絶縁膜6に、空隙24のみを設けるものである。以下に、前記実施の形態8と相違する点を中心に説明する。
前記実施の形態8は、例えば図38を参照して説明したように、保護用Via9および保護用配線層10で囲まれた層間絶縁膜6に、内側Via21および空隙24を設けたものである。本実施の形態は、電極パッド4下において保護用Via9、23、保護用配線層10および中間層22で囲まれた層間絶縁膜6に、空隙24を有する内側配線層26を設けるものである。以下に、前記実施の形態8と相違する点を中心に説明する。
前記実施の形態1〜10では、配線層として、アルニミウムを主成分とする配線を例示したが、本実施の形態では、銅を主成分とする配線を含む場合について説明する。
前記実施の形態1〜11では、電極パッド4の下方の活性領域にMISFET12等の半導体素子や配線層5を形成した場合を例示したが、本実施の形態では図64に示すように、ダミー活性領域DLおよびダミー配線DMを形成した場合を例示している。
1S 半導体基板
2 素子形成領域
3 外周領域
4 電極パッド
4a 接触領域
5、5M1、5M2、5M3、5M4 配線層
5a 金属膜
6、6a、6b、6c 層間絶縁膜
7 回路用Via
7a 孔
8 表面保護膜
8a パッド開口部
9 保護用Via
9a 溝
10 保護用配線層
11 素子分離領域
12 MISFET
12a 絶縁膜
12b 導電性膜
12c 半導体領域
13 コンタクト
14 プローブピン
15 クラック
16 ストレス
17 配線層
18 電極
19 ホトレジスト膜
20 金属膜
21 内側Via
21a 溝
22 中間層
23 保護用Via
24 空隙
25 緩衝領域
26 内側配線層
27 溝
28 バリアメタル膜
29 材料膜
30 孔
DL ダミー活性領域
DM ダミー配線
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された半導体素子と、
前記半導体素子を覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成された第1配線層と、
前記第1配線層と接続し、かつ、前記層間絶縁膜中に形成された第1ビアと、
前記第1ビアと接続し、かつ、前記層間絶縁膜上に形成された第2配線層と、
前記第1配線層と同層で、かつ、前記層間絶縁膜中に形成された第3配線層と、
前記第1ビアと同層で、前記第3配線層と接続し、かつ、前記層間絶縁膜中に形成された平面リング状の第2ビアと、
前記第2配線層と同層で、前記第2ビアと接続し、かつ、前記層間絶縁膜上に形成されたパッドと、
前記パッド及び前記第2配線層を覆うように前記層間絶縁膜上に形成され、かつ、パッドの上部に開口部を有する絶縁膜と、を有し、
前記第2ビアの幅は、前記第1ビアの幅よりも大きく、
前記第2ビアは角部が8以上となる多角形状であり、
平面リング状の前記第2ビアの内側には、前記パッドおよび前記第3配線層に接続し、且つ、平面メッシュ状の第3ビアが設けられており、
前記平面メッシュ状の交点以外の前記第3ビアの幅が、前記第1ビアの幅と同じであることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された半導体素子と、
前記半導体素子を覆うように形成された層間絶縁膜と、
前記層間絶縁膜中に形成された第1配線層と、
前記第1配線層と接続し、かつ、前記層間絶縁膜中に形成された第1ビアと、
前記第1ビアと接続し、かつ、前記層間絶縁膜上に形成された第2配線層と、
前記第1配線層と同層で、かつ、前記層間絶縁膜中に形成された第3配線層と、
前記第1ビアと同層で、前記第3配線層と接続し、かつ、前記層間絶縁膜中に形成された平面リング状の第2ビアと、
前記第2配線層と同層で、前記第2ビアと接続し、かつ、前記層間絶縁膜上に形成されたパッドと、
前記パッド及び前記第2配線層を覆うように前記層間絶縁膜上に形成され、かつ、パッドの上部に開口部を有する絶縁膜と、を有し、
前記第2ビアの幅は、前記第1ビアの幅よりも大きく、
前記第2ビアは角部が8以上となる多角形状であり、
平面リング状の前記第2ビアの内側には、前記パッドおよび前記第3配線層に接続し、且つ、平面リング状の多重の第3ビアが設けられており、
前記多重の第3ビアの一部の幅が、前記第1ビアの幅と同じであることを特徴とする半導体装置。 - 請求項1または2に記載の半導体装置において、
前記第2ビアで囲まれた平面領域は、前記パッドと前記第2ビアと前記第3配線層とで囲まれていることを特徴とする半導体装置。 - 請求項1〜3の何れか1項に記載の半導体装置において、
前記第2ビアで囲まれた平面領域は、前記開口部の平面領域より大きいことを特徴とする半導体装置。 - 請求項1〜4の何れか1項に記載の半導体装置において、
平面視において、前記第2ビアの内周は、前記開口部よりも外側に位置していることを特徴とする半導体装置。
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