JP5329068B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、半導体素子の上方に設けられた電極パッドを有する半導体装置に適用して有効な技術に関するものである。
電極パッドは、コンタクト、Ｖｉａ（ビア、バイア）および配線層を介してＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子と電気的に接続されて半導体基板（半導体ウエハ、半導体チップを構成するもの）上に設けられている。この電極パッドは、ウエハプロービング試験時の接続や組み立て時のワイヤボンディング接続などのために用いられている。
従来、電極パッドは半導体素子が形成される活性領域上には設けないのが一般的であった。その理由としては、電極パッドへのプロービングなどの際に加えられる圧力によって、電極パッド下に発生するクラックの防止や、また電極パッド下方に設けられている半導体素子が損傷を受けて特性が悪化するのを防止するためである。
しかしながら、半導体素子の微細化によって半導体集積回路に搭載される機能が増大し、必要な電極パッド数が増大するに従い、活性領域に形成された半導体素子の上方に電極パッドを配置するＰＡＡ（PAD on Active Area）の必要性が出てきている。これにより、チップサイズの拡大を抑制することができる。
なお、本発明者は、発明した結果に基づき、チップサイズの拡大を抑制するためＰＡＡを用いる観点、および電極パッド下のクラック発生対策のため保護材として働く保護用Ｖｉａとその下の保護用配線層で囲む観点で先行技術調査を行った。その結果、保護用Ｖｉａおよび保護用配線層で囲む観点では、特開２００６−１６５４１９号公報（特許文献１）が抽出された。特許文献１は、全体として、電極パッド直下のクラック進行を防止し、半導体装置の信頼性を向上することを主題とするものであり、ＰＡＡを用いることによってチップサイズの拡大を抑制することについての記載はない。
特開２００６−１６５４１９号公報
半導体装置にＰＡＡを用いない場合、電極パッド数が増大するに従い、チップサイズが拡大してしまう。このためチップサイズの拡大防止に有効な手段として、ＰＡＡの必要性が出てきている。ＰＡＡを用いることによって、電極パッド下方に半導体素子を配置することができるからである。
また、ＰＡＡを半導体装置に適用した場合であっても、半導体装置によっては配線構造などが異なるため、プロセス毎に開発・評価・検討が必要となることが考えられる。このため、どのプロセスによる半導体装置であってもＰＡＡを簡便に適用できることが望まれる。また、単に、活性領域に形成された半導体素子の上方に電極パッドを設けたＰＡＡではなく、電極パッドへのプロービングなどの際に加えられる圧力によって、電極パッド下に発生するクラックの防止や、また電極パッド下方に設けられている半導体素子が損傷を受けて特性が悪化するのを防止する必要もある。
本発明の目的は、半導体装置のチップサイズの拡大を抑制することのできる技術を提供することにある。
また、本発明の他の目的は、半導体素子の上方に電極パッドを配置した半導体装置の信頼性を向上することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態は、上下の配線層間における層間絶縁膜に設けられ、それぞれを接続する回路用Ｖｉａと、電極パッド下の前記層間絶縁膜に設けられ、一方が電極パッドと接続された保護用Ｖｉａと、前記保護用Ｖｉａの他方のみと接続された配線層から構成される保護用配線層と、前記保護用配線層の下方の半導体基板の主面に設けられた半導体素子とを有する半導体装置に適用した場合について示している。ここで、保護用Ｖｉａの幅は回路用Ｖｉａの幅以上である。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
この一実施の形態によれば、半導体装置のチップサイズの拡大を抑制することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
本発明の実施の形態では、半導体集積回路（ＬＳＩ）を内蔵した半導体装置について説明する。用途により、入出力などの周辺回路や、メモリを内蔵する場合もある。半導体集積回路など（以下、回路という）は、半導体チップ（半導体基板）の主面に設けられたＭＩＳＦＥＴ、Ｖｉａ、配線層などが電気的に接続されて構成される。
（実施の形態１）
図１は本実施の形態における半導体装置（半導体チップ１Ｃ）の平面を示す模式図である。半導体チップ１Ｃを構成する半導体基板１Ｓの表面には、表面保護膜（パッシベーション膜）によって覆われた素子形成領域２と、その外周の外周領域３とが設けられている。素子形成領域２ではＭＩＳＦＥＴなどが形成されており、それらと電気的に接続された電極パッド（ＰＡＤ）４が外部端子として設けられている。また外周領域３では半導体ウエハから半導体チップ１Ｃを切り出す際のマージン領域を含めて、外部から素子形成領域２内への水分侵入を防止する手段が施されている。
図２は図１中の半導体装置のＸ−Ｘ線の断面を示す模式図であり、図３は図１中の半導体装置の破線で囲まれた領域Ａを透視して示す模式図である。図３中の上図および下図はそれぞれ最上層の配線層５Ｍ４およびその下の配線層５Ｍ３を中心に示しており、特に、平面リング状の保護用Ｖｉａ９と、電極パッド４および保護用配線層１０との配置関係が明確になるように示している。このため、図３中では、一部の部材が省略されており、また、上図では、配線層５Ｍ４下の回路用Ｖｉａ７および保護用Ｖｉａ９を破線で示している。
図２に示すように、半導体基板１Ｓ上には、それぞれが層間絶縁膜６を介して複数の配線層５が設けられている。本実施の形態では、複数の配線層５は４層から構成されており、最下層の第１層の配線層５Ｍ１から第２層の配線層５Ｍ２、第３層の配線層５Ｍ３、そして最上層の第４層の配線層５Ｍ４が積層されている。この最上層である配線層５Ｍ４の一部には、電極パッド４が設けられている。これら配線層５は、例えばＡｌ（アルミニウム）を主成分とする材料からなる。ここで、電極パッド４とは、表面保護膜８のパッド開口部８ａによって表面が露出した最上層の配線層（配線層５Ｍ４）のことをいう。
また、複数の配線層５を電気的に分離する層間絶縁膜６は、層間絶縁膜６ａと層間絶縁膜６ｂとから構成されており、層間絶縁膜６ａは同層の配線間を埋め込むために、埋め込み性の高い絶縁膜が用いられている。層間絶縁膜６は、例えばＳｉＯ２（酸化シリコン）からなる。
複数の配線層５のうち上下の配線層５間（例えば、配線層５Ｍ３と配線層５Ｍ４との間）における層間絶縁膜６には、その上下の配線層５（先の例では、配線層５Ｍ３と配線層５Ｍ４）を接続する回路用Ｖｉａ７が設けられている。回路用Ｖｉａ７は、孔７ａに、例えばバリアメタルと、そのバリアメタルを介して孔７ａの内部を埋め込む高融点金属（例えば、Ｗ（タングステン））とからなり、その幅ｙは最小加工寸法以上であるとし、例えば０．２〜０．３μｍである。また、バリアメタルは、例えば、Ｔｉ（チタン）とＴｉＮ（窒化チタン）等の導電膜を積層して構成されている。
半導体チップ１Ｃの表面となる複数の配線層５上には、例えばポリイミドからなる表面保護膜８が設けられている。表面保護膜８には、電極パッド４の表面が露出するようにパッド開口部８ａが設けられている。これにより電極パッド４は、ウエハプロービング試験時の接続や組み立て時のワイヤボンディング接続などとして用いられる。本実施の形態では、これらの接続による電極パッド４下の層間絶縁膜６にクラックが発生した場合の対策のために、クラックが発生する領域を、保護用Ｖｉａ９とその下の保護用配線層１０（配線層５）で囲むようにして、回路を構成する部材を保護している。
具体的には、図３に示すように、電極パッド４（配線層５Ｍ４）下の層間絶縁膜６には、一方が電極パッド４と接続された平面リング状の保護用Ｖｉａ９が設けられている。本実施の形態では、保護用Ｖｉａ９の平面リング状が矩形状となるように設けられている。保護用Ｖｉａ９は、溝９ａに、例えばバリアメタルと、そのバリアメタルを介して溝９ａの内部を埋め込む高融点金属（例えば、Ｗ（タングステン））とからなる。
上記の保護用Ｖｉａ９の幅（溝９ａの幅）ｘは、回路用Ｖｉａ７の幅ｙ以上で、高融点金属が埋め込み可能な幅以下であり、例えば０．６μｍである。また、複数の配線層５のうち、電極パッド４下方には保護用Ｖｉａ９の他方のみと接続された保護用配線層１０が設けられている。保護用配線層１０は、配線層５から構成されるので、配線層５と同様に例えばＡｌ（アルミニウム）を主成分とする材料からなる。なお、本実施の形態では、保護用Ｖｉａ９および保護用配線層１０には、それぞれ回路用Ｖｉａ７および配線層５と同じの材料を適用した場合について説明したが、電極パッド４下の層間絶縁膜６で発生したクラックから回路を保護できるものであれば別の材料でも良い。
これら保護用Ｖｉａ９および保護用配線層１０は、図１に示したように、半導体チップ１Ｃの複数の電極パッド４下のそれぞれに設けられている。すなわち、各電極パッド４間で短絡が起きないように、保護用Ｖｉａ９同士、保護用配線層１０同士では電気的に分離されている。したがって、保護用配線層１０は、回路用としては使用することができない。
このように保護用Ｖｉａ９と、保護用Ｖｉａ９のみと接続された保護用配線層１０は、電極パッド４下で、パッド開口部８ａで露出している電極パッド４下の層間絶縁膜６を囲んで設けている。これによって、囲んだ領域外にクラックが延在するなどの不具合を生じさせないようにして、回路を構成する部材を保護することができる。なお、回路を構成するＶｉａを回路用Ｖｉａ７として示しており、保護用Ｖｉａ９と区別している。
半導体基板１Ｓの主面には、活性領域を区画するように素子分離領域１１が設けられている。その活性領域には、回路を構成する半導体素子として、ＭＩＳＦＥＴ１２が設けられている。ＭＩＳＦＥＴ１２は、半導体基板１Ｓ上にゲート絶縁膜を構成する絶縁膜１２ａと、その上にゲート電極を構成する導電性膜１２ｂと、そのゲート電極の側壁下の半導体基板１Ｓに設けられたソース・ドレインを構成する半導体領域１２ｃとを有している。
また、図示はしないが、このゲート電極およびソース・ドレイン領域には、自己整合的に形成されたシリサイド層が設けられている。シリサイド層は接触抵抗低減のために設けられており、例えば、コバルトシリサイドまたはニッケルシリサイド等の材料からなる。
ここで、保護用配線層１０の下方の半導体基板１Ｓの主面にもＭＩＳＦＥＴ１２が設けられている。また、保護用配線層１０の下方に回路を構成する配線層５、拡散層（半導体領域）などを設けることができる。従来、電極パッドへのプロービングなどの際に加えられる圧力によって、電極パッド下方に設けられている半導体素子が損傷を受けて特性が悪化するのを防止するため、電極パッド下方には活性領域（ＭＩＳＦＥＴ）を設けないのが一般的であった。しかしながら、本実施の形態に示すように、保護用Ｖｉａ９と保護用配線層１０とを電極パッド４下に設けることによって、電極パッド４からの圧力によって保護用配線層１０下方のＭＩＳＦＥＴ１２の特性に影響を及ぼすのを防止することができる。また、後に詳述するが、このようなＭＩＳＦＥＴ１２の上方に電極パッド４を配置するＰＡＡ（PAD on Active Area）とすることができるので、チップサイズの拡大を抑制することができる。このチップサイズの拡大防止により、半導体装置の製品コストも抑制することができる。また、電極パッド４下に電源配線として配線層５を設けることもできる。
また、本実施の形態では、素子分離領域１１は、所謂ＳＴＩ（Shallow Trench Isolation）で形成されている。すなわち、半導体基板１Ｓに溝を形成し、その溝内に酸化シリコン膜等の絶縁膜を埋め込むことで形成されている場合を例示している。しかし、素子分離領域１１を、半導体基板１Ｓを選択的に熱酸化させることによって形成するＬＯＣＯＳ法を用いて形成してもよい。
図３に示すように、電極パッド４下に設けられている保護用Ｖｉａ９は、その平面形状がリング状（環状）であり、切れ目がないものとなっている。この保護用Ｖｉａ９は電極パッド４および保護用配線層１０以外の配線層５とは接続しておらず、独立している。表面保護膜８のパッド開口部８ａによって露出された領域の配線層５すなわち電極パッド４が、保護用Ｖｉａ９のリングの内側となるように、電極パッド４と保護用Ｖｉａ９が配置されている。言い換えると、電極パッド４を露出するパッド開口部８ａの外側に、平面リング状の保護用Ｖｉａ９が配置されている。前述したように、パッド開口部８ａの下部は、保護用Ｖｉａ９と保護用配線層１０とで囲むことによって、電極パッド４へ例えばプローブピンが接触してもクラックの進行を防止することができる。さらに、本実施の形態では、保護用Ｖｉａ９の幅は回路用Ｖｉａ７の幅以上としているので、回路用Ｖｉａ７の幅が縮小されるように回路が微細化された場合でも、厚みが確保された保護用Ｖｉａ９によってクラックの進行を防止することができる。
次に、表面が露出した電極パッド４下の保護用Ｖｉａ９および保護用配線層１０の配置について説明する。図４は図２中の半導体装置の要部を示す模式図であり、図５は電極パッド４にプローブピン１４が接触してクラック１５が発生した場合の説明図である。
本実施の形態では、複数の配線層５のうち、最上層の配線層５Ｍ４およびその下の配線層５Ｍ３の２層の一部がそれぞれ電極パッド４および保護用配線層１０として用いられている。これら電極パッド４と保護用配線層１０との間で、平面リング状の保護用Ｖｉａ９の一方が電極パッド４と他方が保護用配線層１０と接続されている。これにより電極パッド４の下部が保護用Ｖｉａ９と保護用配線層１０とで囲まれることとなる。したがって、図５に示すように、例えば電気的特性を測定するためにプローブピン１４が電極パッド４に接触してクラック１５が発生した場合であっても、保護用Ｖｉａ９と保護用配線層１０とで囲まれた領域の外には、クラック１５が進行することを防止することができる。
例えば、回路の電気的特性を評価するためにプローブピン１４やボンディングするためにボンディングワイヤが、電極パッド４の接触領域４ａに接触すれば良い。本実施の形態では、図５に示すように、パッド開口部８ａによって表面が露出している電極パッド４を囲むように平面リング状の保護用Ｖｉａ９が設けられているが、プローブピン１４が電極パッド４に接触したことにより発生したクラック１５の進行を防止の観点から、プローブピン１４が電極パッド４に接触する接触領域４ａを囲むように保護用Ｖｉａ９が設けられていれば良い。
しかしながら、電極パッド４の接触領域４ａの境界でプローブピン１４が接触した場合は、図５に示すようにストレス１６が拡がることが考えられる。したがって、更に、クラック１５の進行を防止するために、図４に示すように、平面リング状の保護用Ｖｉａ９の内側の距離ｂが、パッド開口部８ａ（パッド電極４）の距離ａ以上であることが望ましい。また、保護用配線層１０の外周の距離ｃが、平面リング状の保護用Ｖｉａ９の内側の距離ｂ以上であることが望ましい。さらに、電極パッド４を構成する最上層の配線層５の端から、平面リング状の保護用Ｖｉａ９の内側の端までの距離ｗが０より大きいこと、すなわち電極パッドを構成する配線層５と保護用Ｖｉａ９とが重なっていることが望ましい。
図５に示すように、電極パッド４下の層間絶縁膜（絶縁膜）６において、クラック１５の横方向（図の左右方向）の進行はタングステン膜（金属膜）から構成される保護用Ｖｉａ９によって防止でき、またクラック１５の下方向（図の下方向）の進行はアルミニウム膜（金属膜）から構成される保護用配線層１０によって防止できる。これは保護用Ｖｉａ９および保護用配線層１０が緩衝材として働くことと、金属膜と絶縁膜の界面に沿ようにクラック１５が進行するからと考えることができる。
図６は本発明者が検討した半導体装置（半導体チップ１Ｃ’）の平面を示す模式図であり、図７は図６中の半導体装置のＸ−Ｘ線の断面を示す模式図である。なお、本実施の形態における半導体装置の回路と本発明者が検討した半導体装置の回路とは、同一の機能を有するものとし、それらが形成される素子形成領域２のサイズ（面積）は、図１と図６とでは同じであることとする。
図６および図７に示す半導体チップ１Ｃ’では、パッド開口部８ａ（電極パッド４）の下には、回路を構成する部材を配置せずに、チップの平坦性を確保するためにダミーの配線層１７、ダミーの電極１８およびダミーの活性領域を配置している。このような配置とすることで、電極パッド４へのプロービングなどの際に加えられる圧力によって、回路を構成する部材に損傷を与えず、半導体素子の特性が悪化するのを防止することができる。しかしながら、電極パッド４下の領域が回路を配置しない領域として外周領域３内に確保されなければならず、微細化によって半導体集積回路に搭載される機能が増大し、必要な電極パッド数が増大した場合には、さらに外周領域３を拡大することになってしまう。
そこで、本実施の形態では、例えば図４に示したように、電極パッド４下の層間絶縁膜６に設けられ一方が電極パッド４を構成する最上層の配線層５と接続された平面リング状の保護用Ｖｉａ９と、電極パッド４下方に設けられ保護用Ｖｉａ９の他方のみと接続された保護用配線層１０とを有する構造とし、保護用Ｖｉａ９の幅ｘを回路用Ｖｉａ７の幅ｙ以上とすることにより、信頼性を確保しつつ、チップサイズの拡大を抑制することができる。なお、保護用Ｖｉａ９のリング内側に回路を構成しないＶｉａを設けても良い。
次に、本実施の形態における半導体装置の製造方法について図８〜図１９を参照して順に説明する。ここでは、回路を構成するＭＩＳＦＥＴ及び複数の配線層（多層配線）は周知の技術によって製造することができるので、その説明を省略し、保護用Ｖｉａ９および保護用配線層１０の形成を中心に説明する。
図８に示すように、孔７ａに回路用Ｖｉａ７が形成された層間絶縁膜６ｂ（層間絶縁膜６）上に金属膜を形成した後、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を前記金属膜上に形成し、ホトレジスト膜１９をマスクとして前記金属膜をエッチングすることによって配線層５を形成する。層間絶縁膜６ｂは例えばＣＶＤ（Chemical Vapor Deposition）によって形成された酸化シリコン膜から構成される。また、前記金属膜は例えばスパッタによって形成されたアルミニウム膜から構成される。なお、形成された配線層５は図２で示した第３層の配線層５Ｍ３を構成する。
続いて、ホトレジスト膜１９を除去した後、図９に示すように、第３層の配線層５Ｍ３の間を埋め込むように層間絶縁膜６ａを形成した後、この層間絶縁膜６ａを平坦化する（図１０）。層間絶縁膜６ａは埋め込み性の高い絶縁膜であれば良く、例えばＨＤＰ−ＣＶＤ（High Density Plasma CVD）によって形成された酸化シリコン膜から構成される。
続いて、図１１に示すように、層間絶縁膜６ａ上に層間絶縁膜６ｂを形成する。層間絶縁膜６ｂは例えばＣＶＤによって形成された酸化シリコン膜から構成される。層間絶縁膜６ａと層間絶縁膜６ｂにより層間絶縁膜６が構成され、その厚さは第３層の配線層５Ｍ３とその上層の配線層とが電気的に分離されるような厚さとなるように調整される。
続いて、図１２に示すように、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を層間絶縁膜６上に形成し、ホトレジスト膜１９をマスクとして前記層間絶縁膜６をエッチングすることによって層間絶縁膜６に孔７ａおよび溝９ａを形成する。この際、溝９ａの幅（図中の左右方向）が、孔７ａの幅（図中の左右方向）以上となるように調整する。また、溝９ａは図３に示したように平面形状がリング状となるように形成される。
続いて、ホトレジスト膜１９を除去した後、図１３に示すように、孔７ａおよび溝９ａの側壁にバリアメタル（図示しない）を形成し、前記バリアメタルを介して孔７ａおよび溝９ａの内部を埋め込むように金属膜２０を形成する。金属膜２０は例えば高融点金属のタングステン膜から構成される。
続いて、図１４に示すように、余分な金属膜２０およびバリアメタルを研磨除去することによって、孔７ａに回路用Ｖｉａ７を形成すると共に、溝９ａに保護用Ｖｉａ９を形成する。本実施の形態では、溝９ａの幅と孔７ａの幅の関係から、保護用Ｖｉａ９の幅は回路用Ｖｉａ７の幅以上となる。
続いて、図１５に示すように、回路用Ｖｉａ７および保護用Ｖｉａ９が形成された層間絶縁膜６上に金属膜５ａを形成する。この金属膜５ａは例えばスパッタによって形成されたアルミニウム膜から構成される。
続いて、図１６に示すように、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を金属膜５ａ上に形成し、ホトレジスト膜１９をマスクとして金属膜５ａをエッチングすることによって配線層５を形成する。なお、形成された配線層５は図２で示した第４層（最上層）の配線層５Ｍ４を構成する。
続いて、ホトレジスト膜１９を除去した後、図１７に示すように、第４層の配線層５Ｍ４間を埋め込むように表面保護膜８を形成する。表面保護膜８は例えば塗布によって形成されたポリイミド膜から構成される。なお、本実施の形態では、表面保護膜８は単層構造であるが、積層構造であっても良い。
続いて、図１８に示すように、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を表面保護膜８上に形成し、ホトレジスト膜１９をマスクとして表面保護膜８をエッチングすることによって表面保護膜８にパッド開口部８ａを形成する。次いで、ホトレジスト膜１９を除去することによって、パッド開口部８ａから最上層の配線層５の一部の表面が露出して電極パッド４が形成される（図１９）。これにより、図１および図２で示した本実施の形態における半導体装置が完成する。
（実施の形態２）
前記実施の形態１では、例えば図３に示したように、平面リングの形状が矩形状の保護用Ｖｉａ９の場合について説明した。これに対して本実施の形態では、保護用Ｖｉａ９の平面リングの形状を種々変形した場合について説明する。図２０〜図２２は本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Ｖｉａ９は、例えば図５を参照して説明したように、電極パッド４にプローブピン１４が接触したときに発生したストレス１６によって、平面リング状の保護用Ｖｉａ９および保護用配線層１０の外側にクラック１５を進行させないようにしたものである。以下に、保護用Ｖｉａ９の形状以外の構成は前記実施の形態１と同様であるので、相違する点を中心に説明する。なお、本実施の形態における半導体装置は、前記実施の形態１で説明した製造方法と同様の工程で製造することができる。
まず、図２０に示す保護用Ｖｉａ９は、平面リング状の角（コーナー）部の幅を太くするものである。平面リング状が単に矩形状の場合、その角部には両側からストレス１６が加わるため、ストレス１６が集中し易い。そこで、角部の幅を太くしておき、保護用Ｖｉａ９の強度を上げている。すなわち、図２０に示す保護用Ｖｉａ９は、平面リング状は矩形状であって、角部の幅が辺部の幅ｘより大きいものである。ここで、辺部の幅ｘは回路用Ｖｉａ７の幅ｙ（図２参照）と同一でも良い。また、図２０では、保護用Ｖｉａ９の角部の形状がＬ字状となっているが、これに限らず、角部の幅が辺部の幅ｘより太い形状となれば良い。
次に、図２１に示す保護用Ｖｉａ９は、平面リング状の角（コーナー）部の角度を緩めたものである。平面リング状が単に矩形状の場合、角度が９０°の角部には両側からストレス１６が加わるため、ストレス１６が集中し易い。そこで、角部の角度を緩め、ストレス１６の集中が起こりにくいようにしている。ここで、辺部の幅ｘは回路用Ｖｉａ７の幅ｙ（図２参照）と同一でも良い。また、図２１では、保護用Ｖｉａ９の平面リング状の形状が、角部が８つの八角形状としてその角度を９０°以上の鈍角としているが、これに限らず、角部の角度が緩くなる形状であれば良い。さらに、保護用Ｖｉａ９の平面リング状の形状が角度を持たない円形状や楕円形状となっても良い。
次に、図２２に示す保護用Ｖｉａ９は、平面リング状の形状が長方形状とし、その長辺部の幅ｘ１を、短辺部の幅ｘ２より太くするものである。平面リング状が単に長方形状の場合、長辺部が短辺部に比べて強度が低下する。そこで、長辺部の幅ｘ１を短辺部の幅ｘ２より太くして、ストレス耐性を向上している。ここで、短辺部の幅ｘ２は回路用Ｖｉａ７の幅ｙ（図２参照）と同一でも良い。
（実施の形態３）
前記実施の形態１では、例えば図３に示したように、平面リングの形状が矩形状の保護用Ｖｉａ９を１つ用いた場合について説明した。これに対して本実施の形態では、保護用Ｖｉａ９のリング内側に別のＶｉａ（以下、内側Ｖｉａという）を設ける場合について説明する。図２３は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Ｖｉａ９および内側Ｖｉａ２１は、例えば図５に示したように、平面リング状の保護用Ｖｉａ９上の電極パッド４にプローブピン１４が接触したときに発生したストレス１６によって、リング外側にクラック１５を進行させないようにしたものである。以下に、内側Ｖｉａ２１を設ける以外の構成は前記実施の形態１と同様であるので、相違する点を中心に説明する。なお、内側Ｖｉａ２１は、保護用Ｖｉａ９と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態１で説明した製造方法と同様の工程で製造することができる。
図２３に示すように、平面リング状の保護用Ｖｉａ９の内側に、その形状に相似した、すなわち平面リング状の内側Ｖｉａ２１が設けられている。具体的には、平面リング状の保護用Ｖｉａ９の内側には、保護用Ｖｉａ９の幅ｘ１より幅の小さい平面リング状の内側Ｖｉａ２１（幅ｘ２）が設けられている。このようにリングを２重にし、外周側のリング（保護用Ｖｉａ９）は内周側のリング（内側Ｖｉａ２１）に比べて太くすることによって、内周側のリングで止めきれないストレス１６でクラック１５が発生した場合、外周側でクラック１５を停止させることができる。これは内周側のリングを破壊することでエネルギーを吸収させるからである。このように、同一線幅で２重リングを配置するよりも、保護用Ｖｉａ９の幅ｘ１より幅の小さい平面リング状の内側Ｖｉａ２１（幅ｘ２）を配置することで、外側の保護用Ｖｉａ９でクラック１５を停止させる効果は高くなる。ここで、内側Ｖｉａ２１の幅ｘ２は回路用Ｖｉａ７の幅ｙ（図２参照）と同一でも良い。
（実施の形態４）
本実施の形態では、前記実施の形態１で示した平面リング状の保護用Ｖｉａ９（例えば図３参照）のリング内側にＶｉａ（以下、内側Ｖｉａという）を設ける場合について説明する。図２４〜図３１は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Ｖｉａ９および内側Ｖｉａ２１は、例えば図５に示したように、平面リング状の保護用Ｖｉａ９上の電極パッド４にプローブピン１４が接触したときに発生したストレス１６によって、保護用Ｖｉａ９の外側にクラック１５を進行させないようにしたものである。以下に、内側Ｖｉａ２１を設ける以外の構成は前記実施の形態１と同様であるので、相違する点を中心に説明する。なお、内側Ｖｉａ２１は、保護用Ｖｉａ９と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態１で説明した製造方法と同様の工程で製造することができる。
本実施の形態では、図２４〜図３１に示すように、平面リング状の保護用Ｖｉａ９の内側には、内側Ｖｉａ２１が設けられており、保護用Ｖｉａ９と内側Ｖｉａ２１との距離ａは、内側Ｖｉａ２１間の距離ｂより大きくなるものとしている。これにより、内側Ｖｉａ２１間の領域でクラック１５を発生させ易くして、一方の保護用Ｖｉａ９と内側Ｖｉａ２１との間の領域ではクラック１５を発生しにくくしている。したがって、保護用Ｖｉａ９の外側にクラック１５を進行することを防止できる。以下に図２４から図３１に示す複数の内側Ｖｉａ２１について説明する。
まず、図２４に示す複数の内側Ｖｉａ２１は、その平面形状を多重のリング状としたものである。また、図２５に示す内側Ｖｉａ２１は、その平面形状をメッシュ状としたものである。また、図２６に示す複数の内側Ｖｉａ２１は、その平面形状をドット状としたものである。これら内側Ｖｉａ２１を、保護用Ｖｉａ９の内側に設けることで、保護用Ｖｉａ９の外側にクラック１５を進行することを防止できる。
次に、図２７に示す複数の内側Ｖｉａ２１は、その平面形状を多重のリング状とし、その一部に切り込み部を設けたものである。この切り込み部の幅ｃにより更にストレス耐性の弱い部分を形成することになり、ストレス１６が逃げやすい部分を特定することができる。ここで、隣接する複数の内側Ｖｉａ２１において、切り込み部は隣接しないようにする。また、保護用Ｖｉａ９までにストレスを到達させないために、保護用Ｖｉａ９と複数の内側Ｖｉａ２１との距離ａが複数のＶｉａ２１間の距離ｂより大きく、かつ保護用Ｖｉａ９と複数の内側Ｖｉａ２１との距離ａが切り込み部の幅ｃより大きくなるものとしている。これにより、切り込み部で最もクラック１５が発生し易くなり、次いで複数の内側Ｖｉａ２１間でクラック１５が発生し易くなるため、保護用Ｖｉａ９の外側にクラック１５が進行することを防止できる。
次に、図２８および図２９に示す複数の内側Ｖｉａ２１は、その平面形状を十字状として、それぞれを均等に設けたものである。ここで、複数の内側Ｖｉａ２１同士では接触しないようにし、少なくとも幅ｂは距離を開けるものとする。これによりストレス耐性の弱い部分を形成することになり、ストレス１６が逃げやすい部分を特定することができる。これら複数の内側Ｖｉａ２１を、保護用Ｖｉａ９の内側に設けることで、保護用Ｖｉａ９の外側にクラック１５を進行することを防止できる。
次に、図３０に示す複数の内側Ｖｉａ２１は、その平面形状を多重のリング状とし、そのリングの一部をドット状としたものである。ここで、複数の内側Ｖｉａ２１同士では接触しないようにし、少なくとも幅ｂは距離を開けるものとする。また、隣接する複数の内側Ｖｉａ２１において、幅ｂの領域は隣接しないようにする。これによりストレス耐性の弱い部分を形成することになり、ストレス１６が逃げやすい部分を特定することができる。また、図３０で示すように複数の内側Ｖｉａ２１の平面リング状が矩形状の場合には、角部ではストレス耐性を向上するためドット状とせず、辺部でドット状とすることが望ましい。
次に、図３１に示す内側Ｖｉａ２１は、その平面形状を螺旋状としたものである。幅ｂの距離を開けた螺旋状の内側Ｖｉａ２１を、保護用Ｖｉａ９の内側に設けることで、保護用Ｖｉａ９の外側にクラック１５を進行することを防止できる。
（実施の形態５）
本実施の形態では、前記実施の形態１で示した平面リング状の保護用Ｖｉａ９（例えば図３参照）のリング内側にＶｉａ（以下、内側Ｖｉａという）を設ける場合について説明する。図３２〜図３４は、本実施の形態における半導体装置の要部の平面を示す模式図である。本実施の形態における保護用Ｖｉａ９および内側Ｖｉａ２１は、例えば図５に示したように、平面リング状の保護用Ｖｉａ９上の電極パッド４にプローブピン１４が接触したときに発生したストレス１６によって、保護用Ｖｉａ９の外側にクラック１５を進行させないようにしたものである。以下に、内側Ｖｉａ２１を設ける以外の構成は前記実施の形態１と同様であるので、相違する点を中心に説明する。なお、内側Ｖｉａ２１は、保護用Ｖｉａ９と同様に形成される。また、本実施の形態における半導体装置は、前記実施の形態１で説明した製造方法と同様の工程で製造することができる。
本実施の形態では、図３２〜図３４に示すように、平面リング状の保護用Ｖｉａ９の内側には、異なる幅ａおよび幅ｂを有する内側Ｖｉａ２１が設けられており、幅ａが幅ｂよりも大きく、幅ｂが回路用Ｖｉａ７の幅ｙ（図２参照）と同一としている。これにより、幅ｂの内側Ｖｉａ２１付近でクラック１５が発生し易くして、保護用Ｖｉａ９の外側にクラック１５を進行することを防止できる。
図３２および図３３に示す内側Ｖｉａ２１は、その平面形状をメッシュ状とし、平面メッシュ状の交点以外の内側Ｖｉａ２１の幅ｂを、回路用Ｖｉａ７の幅ｙと同じとし、交点となる内側Ｖｉａ２１の幅ａよりも狭くしている。また、図３４に示す内側Ｖｉａ２１は、その平面形状を多重のリング状とし、その一部の幅ｂを、回路用Ｖｉａ７の幅ｙと同じとし、その他の内側Ｖｉａ２１の幅ａよりも狭くしている。
内側Ｖｉａ２１の一部に幅の狭い部分を設けることによって、その部分でクラック１５を発生し易くすることによって、保護用Ｖｉａ９の外側にクラック１５が進行することを防止できる。
（実施の形態６）
図３５は本実施の形態における半導体装置の要部の断面を示す模式図である。前記実施の形態１では、例えば図２に示したように、４層の配線層５のうち最上層である第４層の配線層５Ｍ４の一部に電極パッド４、その下の第３層の配線層５Ｍ３の一部に保護用配線層１０、電極パッド４と保護用配線層１０との間に保護用Ｖｉａ９を設けた場合について説明した。これに対して本実施の形態では、図３５に示すように、配線層５Ｍ３ではなく、その下の第２層の配線層５Ｍ２に保護用配線層１０を設け、電極パッド４と保護用配線層１０との間に２つの保護用Ｖｉａ９、２３およびそれらを接続する中間層２２を設けている点のみが相違する。
したがって、本実施の形態における半導体装置は、半導体基板１Ｓ上に、それぞれが層間絶縁膜６を介して設けられた複数の配線層５と、複数の配線層５のうち上下の配線層５間における層間絶縁膜６に設けられ、上下の配線層５間を接続する回路用Ｖｉａ７と、複数の配線層５上に設けられた表面保護膜８とを有している。複数の配線層５の最上層の一部には、表面保護膜８に設けられたパッド開口部８ａによって露出した電極パッド４が設けられている。また、電極パッド４下の層間絶縁膜６には、一方が電極パッド４を構成する配線層５と接続された平面リング状の保護用Ｖｉａ９が設けられている。また、複数の配線層５のうち、電極パッド４下方には、保護用Ｖｉａ９の他方と接続された平面リング状の中間層２２が設けられている。また、中間層２２下の層間絶縁膜６には、一方が中間層２２と接続された平面リング状の保護用Ｖｉａ２３が設けられている。複数の配線層５のうち、中間層２２下方には、保護用Ｖｉａ２３の他方のみと接続された保護用配線層１０が設けられている。また、保護用Ｖｉａ９の幅ｘ１および保護用Ｖｉａの幅ｘ２は回路用Ｖｉａ７の幅ｙ以上としている。なお、保護用配線層１０の下方の半導体基板１Ｓの主面には、前記実施の携帯で示した図２と同様にＭＩＳＦＥＴ１２が設けられている。
電極パッド４下の層間絶縁膜（絶縁膜）６において、クラック１５の横方向（図３５中の左右方向）の進行はタングステン膜（金属膜）から構成される保護用Ｖｉａ９、２３によって防止でき、またクラック１５の下方向（図３５中の下方向）の進行はアルミニウム膜（金属膜）から構成される保護用配線層１０によって防止できる。これは保護用Ｖｉａ９および保護用配線層１０が緩衝材として働くことと、金属膜と絶縁膜の界面に沿うようにクラック１５が進行するからと考えることができる。さらに、前記実施の形態１では第３層の配線層５Ｍ３に保護用配線層１０を設けているところ、本実施の形態では第２層の配線層５Ｍ２に保護用配線層１０を設けることによって、電極パッド４から保護用配線層１０までの距離が長くなり、保護用配線層１０外側へのクラック１５の進行をより防止できる。なお、本実施の形態では、第２の配線層５Ｍ２に保護用配線層１０を設けた場合について説明しているが、クラック１５が第２の配線層５Ｍ２まで進行しないのであれば、保護用配線層１０を設けなくとも良い。
図３５中の左右方向における距離（幅）について、パッド開口部８ａの距離をａ、第１の保護用Ｖｉａ９の内周の距離をｂ１、第２の保護用Ｖｉａ２３の内周の距離をｂ２、保護用配線層１０の外周の距離をｃ、中間層２２の内周の距離をｄ、電極パッド４を構成する最上層の配線層５の端から平面リング状の保護用Ｖｉａ９の内側の端までの距離をｗとする。また、第１の保護用Ｖｉａ９の幅をｘ１、第２の保護用Ｖｉａ２３の幅をｘ２、回路用Ｖｉａ７の幅をｙ、中間層２２の幅をｅとする。
ここで、更なるストレス耐性を向上するためには、ａ≦ｂ１、ａ≦ｂ２、ａ≦ｄ、ｄ≦ｂ１、ｄ≦ｂ２、ｂ１≦ｂ２、ｂ２≦ｃ、ｘ１≦ｙ、ｘ２≦ｙ、ｗ＞０の関係を満たすような構成にすれば良い。この構成は前記実施の形態１の半導体装置の電極パッド４、保護用Ｖｉａ９および保護用配線層１０で構成した断面（例えば図２参照）のように矩形状ではなく、図３５に示すように電極パッド４、保護用Ｖｉａ９、２３、中間層２２および保護用配線層１０で構成した断面形状が台形状となっている。このため、電極パッド４から保護用配線層１０までの距離が長くなり、保護用配線層１０の外側へのクラック１５の進行をより防止できるとともに、電極パッド４から保護用Ｖｉａ２３までの距離が長くなり、保護用Ｖｉａ２３の外側へのクラック１５の進行をより防止できる。
一方、保護用配線層１０下に回路を構成する配線層５を設ける自由度を向上するためには、ａ≦ｂ１、ｄ≦ｂ１、ｄ≧ｂ２、ｂ１≧ｂ２、ｂ２≦ｃ、ｘ１≦ｙ、ｘ２≦ｙの関係を満たすような構成にすれば良い。この構成は図３５で示した電極パッド４、保護用Ｖｉａ９、２３、中間層２２および保護用配線層１０で構成した断面形状が台形状とは逆の逆台形状となっている。このため、電極パッド４から保護用配線層１０までの距離が長くなり、保護用配線層１０の外側へのクラック１５の進行をより防止できるとともに、電極パッド、保護用Ｖｉａ９、２３、中間層２２で囲まれる領域を狭めて、保護用配線層１０下に回路を構成する配線層５を設ける自由度を向上することができる。
なお、本実施の形態における半導体装置は、前記実施の形態１で説明した製造方法と同様の工程で製造することができる。また、前記実施の形態３〜５に示したように、平面リング状の保護用Ｖｉａ９、２３の内側にＶｉａを設けても良い。
（実施の形態７）
図３６は本実施の形態における半導体装置の要部の断面を示す模式図である。前記実施の形態１では、例えば図２に示したように、４層の配線層５のうち最上層である第４層の配線層５Ｍ４の一部に電極パッド４、その下の第３層の配線層５Ｍ３の一部に保護用配線層１０、電極パッド４と保護用配線層１０との間に保護用Ｖｉａ９を設けた場合について説明した。これに対して本実施の形態では、図３６に示すように、第３層の配線層５Ｍ３ではなく、その下の第２層の配線層５Ｍ２に保護用配線層１０を設け、電極パッド４と保護用配線層１０との間に２つの保護用Ｖｉａ９、２３を設けている点のみが相違する。
したがって、本実施の形態における半導体装置は、半導体基板１Ｓ上に、それぞれが層間絶縁膜６を介して設けられた複数の配線層５と、複数の配線層５のうち上下の配線層５間における層間絶縁膜６に設けられ、上下の配線層５間を接続する回路用Ｖｉａ７と、複数の配線層５上に設けられた表面保護膜８とを有している。複数の配線層５の最上層の一部には、表面保護膜８に設けられたパッド開口部８ａによって露出した電極パッド４が設けられている。また、電極パッド４下の層間絶縁膜６には、一方が電極パッド４を構成する配線層５と接続された平面リング状の保護用Ｖｉａ９が設けられている。また、保護用Ｖｉａ９下の層間絶縁膜６には、一方が保護用Ｖｉａ９の他方と接続された平面リング状の保護用Ｖｉａ２３が設けられている。複数の配線層５のうち、電極パッド４下方には、保護用Ｖｉａ２３の他方のみと接続された保護用配線層１０が設けられている。また、保護用配線層１０の下方の半導体基板１Ｓの主面には、ＭＩＳＦＥＴ１２が設けられている。また、保護用Ｖｉａ９の幅ｘ１および保護用Ｖｉａの幅ｘ２は回路用Ｖｉａ７の幅ｙ以上としている。
電極パッド４下の層間絶縁膜６（絶縁膜）において、クラック１５の横方向（図３６中の左右方向）の進行はタングステン膜（金属膜）から構成される保護用Ｖｉａ９、２３によって防止でき、またクラック１５の下方向（図３６中の下方向）の進行はアルミニウム膜（金属膜）から構成される保護用配線層１０によって防止できる。これは保護用Ｖｉａ９および保護用配線層１０が緩衝材として働くことと、金属膜と絶縁膜の界面に沿うようにクラック１５が進行するからと考えることができる。さらに、前記実施の形態１では第３層の配線層５Ｍ３に保護用配線層１０を設けているところ、本実施の形態では第２層の配線層５Ｍ２に保護用配線層１０を設けることによって、電極パッド４から保護用配線層１０までの距離が長くなり、保護用配線層１０の外側へのクラック１５の進行をより防止できる。なお、本実施の形態では、第２の配線層５Ｍ２に保護用配線層１０を設けた場合について説明しているが、クラック１５が第２の配線層５Ｍ２まで進行しないのであれば、保護用配線層１０を設けなくとも良い。
本実施の形態では、保護用配線層１０が最上層である第４層の配線層５Ｍ４から２つ下の第２層の配線層５Ｍ２に構成されており、保護用Ｖｉａ９が電極パッド４下の層間絶縁膜６から、最上層である第４層の配線層５Ｍ４から１つ下の第３層の配線層５Ｍ３と保護用配線層１０との間の層間絶縁膜６まで設けられている。これにより、保護用Ｖｉａ９の一部と、保護用Ｖｉａ２３の一部とが重複して接続されている。
図３６中の左右方向における距離（幅）について、パッド開口部８ａの距離をａ、第１の保護用Ｖｉａ９の内周の距離をｂ１、第２の保護用Ｖｉａ２３の内周の距離をｂ２、保護用配線層１０の外周の距離をｃ、電極パッド４を構成する最上層の配線層５の端から平面リング状の保護用Ｖｉａ９の内側の端までの距離をｗとする。また、第１の保護用Ｖｉａ９の幅をｘ１、第２の保護用Ｖｉａ２３の幅をｘ２、回路用Ｖｉａ７の幅をｙとする。
ここで、更なるストレス耐性を向上するためには、ａ≦ｂ１、ａ≦ｂ２、ｂ１≦ｂ２、ｂ２≦ｃ、ｂ２≦（ｂ１＋ｘ１＋ｘ１）≦（ｂ２＋ｘ２＋ｘ２）、ｗ＞０の関係を満たすような構成にすれば良い。この構成は前記実施の形態１の半導体装置の電極パッド４、保護用Ｖｉａ９および保護用配線層１０で構成した断面（例えば図２参照）のように矩形状ではなく、図３６に示すように電極パッド４、保護用Ｖｉａ９、２３および保護用配線層１０で構成した断面形状が台形状となっている。このため、電極パッド４から保護用配線層１０までの距離が長くなり、保護用配線層１０の外側へのクラック１５の進行をより防止できるとともに、電極パッド４から保護用Ｖｉａ２３までの距離が長くなり、保護用Ｖｉａ２３の外側へのクラック１５の進行をより防止できる。
なお、本実施の形態における半導体装置は、前記実施の形態１で説明した製造方法と同様の工程で製造することができる。本実施の形態では、第１の保護用Ｖｉａ９と第２の保護用Ｖｉａ２３とを直に接続するので、第１の保護用Ｖｉａ９の溝を形成する工程では、少なくとも第３の配線層５Ｍ３の厚さ分のエッチング量を増やす必要がある。また、前記実施の形態３〜５に示したように、平面リング状の保護用Ｖｉａ９、２３の内側にＶｉａを設けても良い。
（実施の形態８）
前記実施の形態１は、例えば図５を参照して説明したように、電極パッド４にプローブピン１４が接触したときに電極パッド４下の層間絶縁膜６にクラック１５が発生することを考慮して、平面リング状の保護用Ｖｉａ９および保護用配線層１０の外側にクラック１５を進行させないようにしたものである。本実施の形態は、電極パッド下の層間絶縁膜６にクラック１５を発生させるのを防止して、保護用Ｖｉａ９および保護用配線層１０の外側にクラック１５を進行させないようにするものである。以下に、前記実施の形態１と相違する点を中心に説明する。
図３７は本実施の形態における半導体装置の要部の平面を示す模式図であり、図３８は図３７中のＸ−Ｘ線の断面を示す模式図である。図３７は、第３の配線層５Ｍ３の一部から構成される保護用配線層１０上に設けられる保護用Ｖｉａ９および空隙２４を有する内側Ｖｉａ２１の配置関係が明確となるように示しており、一部の部材を省略して示している。
前記実施の形態１の図２、図３の半導体装置と、本実施の形態の図３７、図３８の半導体装置の断面を比較してもわかるように、本実施の形態では、平面リング状の保護用Ｖｉａ９のリング内側に、空隙２４を有する内側Ｖｉａ２１を設けている点が相違する。
したがって、本実施の形態における半導体装置は、半導体基板１Ｓ上に、それぞれが層間絶縁膜６を介して設けられた複数の配線層５と、複数の配線層５のうち上下の配線層５間における層間絶縁膜６に設けられ、上下の配線層５間を接続する回路用Ｖｉａ７と、複数の配線層５上に設けられた表面保護膜８とを有している。複数の配線層５の最上層の一部には、表面保護膜８に設けられたパッド開口部８ａによって露出した電極パッド４が設けられている。また、電極パッド４下の層間絶縁膜６には、一方が電極パッド４を構成する配線層５と接続された平面リング状の保護用Ｖｉａ９が設けられている。また、複数の配線層５のうち、電極パッド４下方には、保護用Ｖｉａ９の他方のみと接続された保護用配線層１０が設けられている。また、保護用配線層１０の下方の半導体基板１Ｓの主面にはＭＩＳＦＥＴ１２が設けられている。また、平面リング状の保護用Ｖｉａ９で囲まれた層間絶縁膜６には溝２１ａに形成された空隙２４を有する平面リング状の内側Ｖｉａ２１が設けられている。また、内側Ｖｉａ２１（溝２１ａ）の幅ｘ２が保護用Ｖｉａ９（溝９ａ）の幅ｘ１および回路用Ｖｉａ７（孔７ａ）の幅ｙより大きいため、金属膜が溝９ａおよび孔７ａでは埋め込まれるが、溝２１ａでは埋め込まれずに空隙２４が設けられる。なお、保護用Ｖｉａ９（溝９ａ）の幅ｘ１は、回路用Ｖｉａ７（孔７ａ）の幅ｙと同じでも良い。
このように溝２１ａに形成された内側Ｖｉａ２１の内部には空隙２４が設けられている。この空隙２４は、例えば電極パッド４にプローブピンが接触した場合に、エアクッションとして衝撃を吸収することができる。また、２重に設けられている空隙２４を有する内側Ｖｉａ２１の間の層間絶縁膜６、すなわち空隙２４と空隙２４との間の緩衝領域２５は、断面積が狭くなり加重耐性が低くなる。このためエアクッションとしての空隙２４でも耐えきれないストレスの場合、緩衝領域２５でクラック（破壊）させることでストレスを吸収することができる。
次に、本実施の形態における半導体装置の製造方法について図３９〜図４７を参照して順に説明する。ここでは、回路を構成するＭＩＳＦＥＴ及び複数の配線層（多層配線）は周知の技術によって製造することができるので、その説明を省略し、空隙２４を有する内側Ｖｉａ２１の形成を中心に説明する。
図３９に示すように、孔７ａに回路用Ｖｉａ７が形成された層間絶縁膜６ｂ（層間絶縁膜６）上に金属膜を形成した後、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を前記金属膜上に形成し、ホトレジスト膜１９をマスクとして前記金属膜をエッチングすることによって配線層５を形成する。層間絶縁膜６ｂは例えばＣＶＤによって形成された酸化シリコン膜から構成される。また、前記金属膜は例えばスパッタによって形成されたアルミニウム膜から構成される。なお、形成された配線層５は図３８で示した第３層の配線層５Ｍ３を構成する。
続いて、ホトレジスト膜１９を除去した後、図４０に示すように、第３層の配線層５Ｍ３の間を埋め込むように層間絶縁膜６ａを形成した後、この層間絶縁膜６ａを平坦化する（図４１）。層間絶縁膜６ａは埋め込み性の高い絶縁膜であれば良く、例えばＨＤＰ−ＣＶＤによって形成された酸化シリコン膜から構成される。
続いて、図４１に示すように、層間絶縁膜６ａ上に層間絶縁膜６ｂを形成する。層間絶縁膜６ｂは例えばＣＶＤによって形成された酸化シリコン膜から構成される。層間絶縁膜６ａと層間絶縁膜６ｂにより層間絶縁膜６が構成され、その厚さは第３層の配線層５Ｍ３とその上層の配線層とが電気的に分離されるような厚さとなるように調整される。
続いて、図４２に示すように、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を層間絶縁膜６上に形成し、ホトレジスト膜１９をマスクとして前記層間絶縁膜６をエッチングすることによって前記層間絶縁膜６に孔７ａ、溝９ａおよび溝２１ａを形成する。この際、溝２１ａの幅ｘ２（図中の左右方向）が、孔７ａの幅ｙおよび溝９ａの幅ｘ１より大きくなるように調整する。また、溝９ａおよび溝２１ａは図３７に示したように平面形状がリング状となるように形成される。
続いて、ホトレジスト膜１９を除去した後、図４３に示すように、孔７ａ、溝９ａ、溝２１ａの側壁にバリアメタル（図示しない）を形成し、前記バリアメタルを介して孔７ａおよび溝９ａの内部を埋め込むように金属膜２０を形成する。金属膜２０は例えば高融点金属のタングステン膜から構成される。ここで、溝２１ａの幅ｘ２が、金属膜２０が孔７ａおよび溝９ａの内部を埋め込む程度の膜厚以上であると、溝２１ａの内部には空隙２４が形成される。
続いて、図４４に示すように、余分な金属膜２０およびバリアメタルを研磨除去することによって、孔７ａに回路用Ｖｉａ７および溝９ａに保護用Ｖｉａ９を形成すると共に、溝２１ａに空隙２４を有する内側Ｖｉａ２１を形成する。
続いて、図４５に示すように、回路用Ｖｉａ７および保護用Ｖｉａ９が形成された層間絶縁膜６上に金属膜を形成した後、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を前記金属膜上に形成し、ホトレジスト膜１９をマスクとして前記金属膜をエッチングすることによって配線層５を形成する。前記金属膜はカバレッジの悪いものであり、例えばスパッタによって形成されたアルミニウム膜から構成される。このため内側Ｖｉａ２１の内部の空隙２４は前記金属膜によって埋め込まれず、塞がれた状態となる。また、形成された配線層５は図３８で示した第４層（最上層）の配線層５Ｍ４を構成する。
続いて、ホトレジスト膜１９を除去した後、図４６に示すように、第４層の配線層５Ｍ４間を埋め込むように表面保護膜８を形成する。表面保護膜８は例えば塗布によって形成されたポリイミド膜から構成される。なお、本実施の形態では、表面保護膜８は単層構造であるが、積層構造であっても良い。
続いて、図４７に示すように、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を表面保護膜８上に形成し、ホトレジスト膜１９をマスクとして表面保護膜８をエッチングすることによって表面保護膜８にパッド開口部８ａを形成する。次いで、ホトレジスト膜１９を除去することによって、パッド開口部８ａから最上層の配線層５の一部の表面が露出して電極パッド４が形成される（図３８）。これにより、本実施の形態における半導体装置が完成する。
（実施の形態９）
前記実施の形態８は、例えば図３８を参照して説明したように、保護用Ｖｉａ９および保護用配線層１０で囲まれた層間絶縁膜６に、内側Ｖｉａ２１および空隙２４を設けたものである。本実施の形態は、電極パッド４下において保護用Ｖｉａ９および保護用配線層１０で囲まれた層間絶縁膜６に、空隙２４のみを設けるものである。以下に、前記実施の形態８と相違する点を中心に説明する。
図４８は本実施の形態における半導体装置の要部の平面を示す模式図であり、図４９は図４８中のＸ−Ｘ線の断面を示す模式図である。図４８は、第３の配線層５Ｍ３の一部から構成される保護用配線層１０上に設けられる保護用Ｖｉａ９および空隙２４の配置関係が明確となるように示しており、一部の部材を省略して示している。
図４８および図４９に示すように、平面リング状の保護用Ｖｉａ９の内側には、平面リング状の溝２１ａが２重に設けられており、溝２１ａの内部には空隙２４が設けられている。この空隙２４は、例えば電極パッド４にプローブピンが接触した場合に、エアクッションとして衝撃を吸収することができる。また、２重に設けられている空隙２４間の層間絶縁膜６、すなわち空隙２４と空隙２４との間の緩衝領域２５は、断面積が狭くなり加重耐性が低くなる。このためエアクッションとしての空隙２４でも耐えきれないストレスの場合、緩衝領域２５でクラック（破壊）させることでストレスを吸収することができる。また、本実施の形態では、前記実施の形態８のように溝２１ａの内部には金属膜を堆積させないので、エアクッションとしてよりストレスを吸収することができる。
次に、本実施の形態における半導体装置の製造方法について図５０〜図５５を参照して順に説明する。ここでは、回路を構成するＭＩＳＦＥＴ及び複数の配線層（多層配線）は周知の技術によって製造することができるので、その説明を省略し、空隙２４の形成を中心に説明する。
図５０に示すように、層間絶縁膜６に孔７ａ、溝９ａおよび溝２１ａを形成し、それら側壁にバリアメタル（図示しない）を形成した後、前記バリアメタルを介して孔７ａ、溝９ａおよび溝２１ａの内部を埋め込むように金属膜２０を形成する。金属膜２０は例えば高融点金属のタングステン膜から構成される。本実施の形態では、孔７ａ、溝９ａおよび溝２１ａを形成する際に、孔７ａの幅ｙ、溝９ａの幅ｘ１および溝２１ａの幅ｘ２は同じとするが、孔７ａの幅ｙより溝９ａの幅ｘ１、溝２１ａの幅ｘ２が大きくても良い。
続いて、図５１に示すように、金属膜２０によって埋め込まれている孔７ａおよび溝９ａを覆うように、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を金属膜２０上に形成し、ホトレジスト膜１９をマスクとして金属膜２０をエッチングすることによって、溝２１ａに空隙２４を形成する。
続いて、図５２に示すように、余分な金属膜２０およびバリアメタルを研磨除去することによって、孔７ａに回路用Ｖｉａ７および溝９ａに保護用Ｖｉａ９を形成する。
続いて、図５３に示すように、回路用Ｖｉａ７および保護用Ｖｉａ９が形成された層間絶縁膜６上に金属膜を形成した後、ホトリソグラフィ技術を用いて前記金属膜をエッチングすることによって配線層５を形成する。前記金属膜はカバレッジの悪いものであり、例えばスパッタによって形成されたアルミニウム膜から構成される。このため空隙２４は前記金属膜によって埋め込まれず、塞がれた状態となる。また、形成された配線層５は図４９で示した第４層（最上層）の配線層５Ｍ４を構成する。
その後、第４層の配線層５Ｍ４間を埋め込むように表面保護膜８を形成し、ホトリソグラフィ技術を用いて表面保護膜８をエッチングすることによって表面保護膜８にパッド開口部８ａを形成する。これにより、パッド開口部８ａから最上層の配線層５の一部の表面が露出して電極パッド４が形成される（図４９）。これにより、本実施の形態における半導体装置が完成する。なお、図５０に続く工程の後、図５４および図５５に示す工程でも良い。
図５４に示すように、余分な金属膜２０およびバリアメタルを研磨除去することによって、孔７ａ、溝９ａ、溝２１ａの内部に金属膜２０を埋め込む。これにより、孔７ａに回路用Ｖｉａ７、溝９ａに保護用Ｖｉａ９が形成される。
続いて、図５５に示すように、金属膜２０によって埋め込まれている孔７ａおよび溝９ａを覆うように、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を層間絶縁膜６上に形成し、ホトレジスト膜１９をマスクとして溝２１ａ内部の金属膜２０をエッチングすることによって、溝２１ａに空隙２４を形成する。その後の工程は、図５３および図４９を参照して説明した通りである。このような工程でも、本実施の形態における半導体装置が完成する。
（実施の形態１０）
前記実施の形態８は、例えば図３８を参照して説明したように、保護用Ｖｉａ９および保護用配線層１０で囲まれた層間絶縁膜６に、内側Ｖｉａ２１および空隙２４を設けたものである。本実施の形態は、電極パッド４下において保護用Ｖｉａ９、２３、保護用配線層１０および中間層２２で囲まれた層間絶縁膜６に、空隙２４を有する内側配線層２６を設けるものである。以下に、前記実施の形態８と相違する点を中心に説明する。
図５６は本実施の形態における半導体装置の要部の平面を示す模式図であり、図５７は図５６中のＸ−Ｘ線の断面を示す模式図である。図５６は、第３の配線層５Ｍ３の一部から構成される中間層２２、内側配線層２６、中間層２２上に設けられる保護用Ｖｉａ９および空隙２４の配置関係が明確となるように示しており、一部の部材を省略して示している。
図５６および図５７に示すように、平面リング状の中間層２２の内側には、平面リング状の内側配線層２６が３重に設けられており、それら内側配線層２６間には、層間絶縁膜６によって形成された空隙２４が設けられている。この内側配線層２６は、他の配線層５とは電気的に分離されており、独立したリングであるといえる。また、空隙２４は、例えば電極パッド４にプローブピンが接触した場合に、エアクッションとして衝撃を吸収することができる。また、空隙２４上の層間絶縁膜６に設けられた緩衝領域２５、すなわち空隙２４を塞ぐために層間絶縁膜６と層間絶縁膜６とが接触する緩衝領域２５は、層間絶縁膜６の界面であるため加重耐性が低くなる。このためエアクッションとしての空隙２４でも耐えきれないストレスの場合、緩衝領域２５でクラック（破壊）させることでストレスを吸収することができる。
次に、本実施の形態における半導体装置の製造方法について図５８〜図６２を参照して順に説明する。ここでは、回路を構成するＭＩＳＦＥＴ及び複数の配線層（多層配線）は周知の技術によって製造することができるので、その説明を省略し、空隙２４の形成を中心に説明する。
図５８に示すように、第２層の配線層５Ｍ２の配線層５から構成される保護用配線層１０は、層間絶縁膜６によって覆われており、保護用配線層１０上には保護用Ｖｉａ２３が形成されている。この層間絶縁膜６上に第３層の配線層５Ｍ３を構成する金属膜を形成した後、ホトリソグラフィ技術により前記金属膜をパターニングして、配線層５、中間層２２および内側配線層２６を形成する。前記金属膜は例えばスパッタによって形成されたアルミニウム膜から構成される。次いで、第３層の配線層５Ｍ３の間を埋め込むように層間絶縁膜６ａを形成した後、この層間絶縁膜６ａを平坦化する。層間絶縁膜６ａは埋め込み性の高い絶縁膜であれば良く、例えばＨＤＰ−ＣＶＤによって形成された酸化シリコン膜から構成される。
続いて、図５９に示すように、ホトリソグラフィ技術によりパターニングされたホトレジスト膜１９を層間絶縁膜６ａ上に形成し、ホトレジスト膜１９をマスクとしたエッチングによって内側配線層２６間の層間絶縁膜６ａを除去する。さらに、図５９に示すように、内側配線層２６の側壁下の層間絶縁膜６もオーバーエッチングしても良い。
続いて、ホトレジスト膜１９を除去した後、図６０に示すように、層間絶縁膜６ａを覆うような層間絶縁膜６ｂを形成する。この層間絶縁膜６ｂは例えばＣＶＤによって形成された酸化シリコン膜から構成され、層間絶縁膜６ａより埋め込み性の低い膜である。このため、内側配線層２６間には、層間絶縁膜６ｂによって塞がれた空隙２４が形成される。
続いて、層間絶縁膜６ｂの上部を研磨除去した後、図６１に示すように、層間絶縁膜６ｂ上に層間絶縁膜６ｃを形成する。この層間絶縁膜６ｃは例えばＣＶＤによって形成された酸化シリコン膜から構成される。
続いて、図６２に示すように、ホトリソグラフィ技術を用いて、層間絶縁膜６ａ、６ｂ、６ｃに孔７ａおよび溝９ａを形成する。
その後、図５７に示すように、孔７ａに配線用Ｖｉａ７、溝９ａに保護用Ｖｉａ９を形成し、回路用Ｖｉａ７および保護用Ｖｉａ９が形成された層間絶縁膜６上に金属膜を形成した後、ホトリソグラフィ技術により前記金属膜をエッチングすることによって第４層（最上層）の配線層５Ｍ４を形成する。次いで、第４層の配線層５Ｍ４間を埋め込むように表面保護膜８を形成し、ホトリソグラフィ技術により表面保護膜８をエッチングすることによって表面保護膜８にパッド開口部８ａを形成する。これにより、パッド開口部８ａから最上層の配線層５の一部の表面が露出して電極パッド４が形成され、本実施の形態における半導体装置が完成する。
（実施の形態１１）
前記実施の形態１〜１０では、配線層として、アルニミウムを主成分とする配線を例示したが、本実施の形態では、銅を主成分とする配線を含む場合について説明する。
図６３に示すように、上層の配線層は、層間絶縁膜６に形成した溝２７内にバリアメタル膜２８と、バリアメタル膜２８上に形成された銅を主成分とする材料膜２９を埋め込むことで形成することができる。また、プラグについても同様に、層間絶縁膜６に形成した孔３０内に上記バリアメタル膜２８と上記材料膜２９とを埋め込むことで形成されている。また、バリアメタル膜２８の材料としては、タンタル、窒化タンタル、チタン、または、窒化チタン等の高融点金属膜や、これらの積層膜で形成することができる。
また、上層の配線層では、上記溝２７と上記孔３０とを形成した後に、上記バリアメタル膜２８と上記材料膜２９とを埋め込むことで形成されている。
また、前記実施の形態では層間絶縁膜６として、酸化シリコン膜を例示したが、これに限らず、酸化シリコン膜よりも誘電率の低い材料を用いてもよい。例えば、ＴＥＯＳ酸化膜の比誘電率（約４．２）以下の材料を用いてもよい。このような材料として、有機材料、ＳｉＯＣ系材料またはＳｉＯＦ系材料が挙げられる。これらの膜の形成法としては、ＣＶＤ法や塗布法が挙げられる。
本実施の形態においては、このような配線層や層間絶縁膜を使用した場合でも、前述の実施の形態１〜１０と同様の効果を得ることができる。
（実施の形態１２）
前記実施の形態１〜１１では、電極パッド４の下方の活性領域にＭＩＳＦＥＴ１２等の半導体素子や配線層５を形成した場合を例示したが、本実施の形態では図６４に示すように、ダミー活性領域ＤＬおよびダミー配線ＤＭを形成した場合を例示している。
図６４に示したダミー活性領域ＤＬには、半導体素子が設けられていない。素子分離領域１１を前述の実施の形態１で説明したＳＴＩで形成したときには、このようなダミー活性領域ＤＬを形成することで、大きいパターンのＳＴＩを減少させることができるので、ディッシング等の問題が生じず、半導体チップの平坦化を向上させることができる。
また、ダミー活性領域ＤＬには必ずしも半導体素子を設けないようなものに限られず、例えば、前述の実施の形態１で説明したような回路と接続せず、回路構成に寄与することのないダミー素子を設けてもよい。
次に、電極パッド４の下に、配線層５が設けられないような場合には、図６４に示したように、電極パッド４および保護用配線層１０の下方に、保護用配線層１０とは別に、更にダミー配線ＤＭを設けることができる。ここで、ダミー配線ＤＭは、回路に寄与しないダミー配線である。すなわち、ダミー配線ＤＭは前述のＭＩＳＦＥＴ１２とは電気的に接続しない配線である。このようなダミー配線ＤＭを設けることで、各配線層間の平坦化を向上させることができる。
特に、ダミー活性領域ＤＬが形成されている場合を考えると、ダミー活性領域ＤＬは、回路に寄与しない領域なので、配線層５を形成する必要がない場合がある。しかし、ダミー活性領域ＤＬ上に、上述のダミー配線ＤＭを設けることで、層間絶縁膜の平坦性を向上させている。
以上のようなダミー活性領域ＤＬまたはダミー配線ＤＭは、前述の実施の形態１〜１１に適用することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態では、４層の配線層に適用した場合について説明したが、これに限らず、複数の配線層にも適用することができる。
本発明は、半導体装置、特に、半導体素子の上方に電極パッドが設けられた半導体装置の製造業に幅広く利用されるものである。
本発明の一実施の形態の半導体装置の平面を示す模式図である。 図１中の半導体装置のＸ−Ｘ線の断面を示す模式図である。 図１中の半導体装置の破線で囲まれた領域Ａを透視して示す模式図である。 図２中の半導体装置の要部を示す模式図である。 図４中の半導体装置においてクラックが発生した場合の説明図である。 本発明者が検討した半導体装置の平面を示す模式図である。 図６中の半導体装置のＸ−Ｘ線の断面を示す模式図である。 本発明の一実施の形態の製造工程中の半導体装置の断面を示す模式図である。 図８に続く製造工程中の半導体装置の断面を示す模式図である。 図９に続く製造工程中の半導体装置の断面を示す模式図である。 図１０に続く製造工程中の半導体装置の断面を示す模式図である。 図１１に続く製造工程中の半導体装置の断面を示す模式図である。 図１２に続く製造工程中の半導体装置の断面を示す模式図である。 図１３に続く製造工程中の半導体装置の断面を示す模式図である。 図１４に続く製造工程中の半導体装置の断面を示す模式図である。 図１５に続く製造工程中の半導体装置の断面を示す模式図である。 図１６に続く製造工程中の半導体装置の断面を示す模式図である。 図１７に続く製造工程中の半導体装置の断面を示す模式図である。 図１８に続く製造工程中の半導体装置の断面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の断面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の断面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 図３７中の半導体装置のＸ−Ｘ線の断面を示す模式図である。 本発明の他の実施の形態の製造工程中の半導体装置の断面を示す模式図である。 図３９に続く製造工程中の半導体装置の断面を示す模式図である。 図４０に続く製造工程中の半導体装置の断面を示す模式図である。 図４１に続く製造工程中の半導体装置の断面を示す模式図である。 図４２に続く製造工程中の半導体装置の断面を示す模式図である。 図４３に続く製造工程中の半導体装置の断面を示す模式図である。 図４４に続く製造工程中の半導体装置の断面を示す模式図である。 図４５に続く製造工程中の半導体装置の断面を示す模式図である。 図４６に続く製造工程中の半導体装置の断面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 図４８中の半導体装置のＸ−Ｘ線の断面を示す模式図である。 本発明の他の実施の形態の製造工程中の半導体装置の断面を示す模式図である。 図５０に続く製造工程中の半導体装置の断面を示す模式図である。 図５１に続く製造工程中の半導体装置の断面を示す模式図である。 図５２に続く製造工程中の半導体装置の断面を示す模式図である。 図５０に続く製造工程中の半導体装置の断面を示す模式図である。 図５４に続く製造工程中の半導体装置の断面を示す模式図である。 本発明の他の実施の形態の半導体装置の要部の平面を示す模式図である。 図５６中の半導体装置のＸ−Ｘ線の断面を示す模式図である。 本発明の他の実施の形態の製造工程中の半導体装置の断面を示す模式図である。 図５０に続く製造工程中の半導体装置の断面を示す模式図である。 図５０に続く製造工程中の半導体装置の断面を示す模式図である。 図５０に続く製造工程中の半導体装置の断面を示す模式図である。 図５０に続く製造工程中の半導体装置の断面を示す模式図である。 本発明の他の実施の形態の半導体装置の断面を示す模式図である。 本発明の他の実施の形態の半導体装置の断面を示す模式図である。
符号の説明
１Ｃ、１Ｃ’ 半導体チップ
１Ｓ 半導体基板
２ 素子形成領域
３ 外周領域
４ 電極パッド
４ａ 接触領域
５、５Ｍ１、５Ｍ２、５Ｍ３、５Ｍ４ 配線層
５ａ 金属膜
６、６ａ、６ｂ、６ｃ 層間絶縁膜
７ 回路用Ｖｉａ
７ａ 孔
８ 表面保護膜
８ａ パッド開口部
９ 保護用Ｖｉａ
９ａ 溝
１０ 保護用配線層
１１ 素子分離領域
１２ ＭＩＳＦＥＴ
１２ａ 絶縁膜
１２ｂ 導電性膜
１２ｃ 半導体領域
１３ コンタクト
１４ プローブピン
１５ クラック
１６ ストレス
１７ 配線層
１８ 電極
１９ ホトレジスト膜
２０ 金属膜
２１ 内側Ｖｉａ
２１ａ 溝
２２ 中間層
２３ 保護用Ｖｉａ
２４ 空隙
２５ 緩衝領域
２６ 内側配線層
２７ 溝
２８ バリアメタル膜
２９ 材料膜
３０ 孔
ＤＬ ダミー活性領域
ＤＭ ダミー配線

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に形成された半導体素子と、
    前記半導体素子を覆うように形成された層間絶縁膜と、
    前記層間絶縁膜中に形成された第１配線層と、
    前記第１配線層と接続し、かつ、前記層間絶縁膜中に形成された第１ビアと、
    前記第１ビアと接続し、かつ、前記層間絶縁膜上に形成された第２配線層と、
    前記第１配線層と同層で、かつ、前記層間絶縁膜中に形成された第３配線層と、
    前記第１ビアと同層で、前記第３配線層と接続し、かつ、前記層間絶縁膜中に形成された平面リング状の第２ビアと、
    前記第２配線層と同層で、前記第２ビアと接続し、かつ、前記層間絶縁膜上に形成されたパッドと、
    前記パッド及び前記第２配線層を覆うように前記層間絶縁膜上に形成され、かつ、パッドの上部に開口部を有する絶縁膜と、を有し、
    前記第２ビアの幅は、前記第１ビアの幅よりも大きく、
    前記第２ビアの平面リング状は矩形状であって、角部の幅が辺部の幅より大きいことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    平面リング状の前記第２ビアで囲まれた平面領域は、前記パッドと前記第２ビアと前記第３配線層とで囲まれていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第２ビアで囲まれた平面領域は、前記開口部の平面領域より大きいことを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記パッドの端から前記第２ビアの内側の端までの距離が０より大きいことを特徴とする半導体装置。
  5. 請求項３記載の半導体装置において、
    前記パッドと前記第２ビアが平面的に重なっていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    平面リング状の前記第２ビアの内側には、前記第２ビアより幅が小さい平面リング状の第３ビアが設けられていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    平面リング状の前記第２ビアの内側には、前記パッドおよび前記第３配線層に接続する複数の第３ビアが設けられており、
    前記第２ビアと前記第３ビアとの距離は、前記複数の第３ビア間の距離より大きいことを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    平面リング状の前記第２ビアの内側には、前記パッドおよび前記第３配線層に接続し、且つ、平面メッシュ状の第３ビアが設けられており、
    前記平面メッシュ状の交点以外の前記第３ビアの幅が、前記第１ビアの幅と同じであることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、
    平面リング状の前記第２ビアの内側には、前記パッドおよび前記第３配線層に接続し、且つ、平面リング状の多重の第３ビアが設けられており、
    前記多重の第３ビアの一部の幅が、前記第１ビアの幅と同じであることを特徴とする半導体装置。
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