JP2014017437A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】水分の浸入による配線の腐食を抑制する半導体装置およびその製造方法を提供する。
【解決手段】半導体基板ＳＵＢと、アナログ領域などを含む回路形成領域と、ガードリング部ＧＲと、スクライブ部と、最上層の導電体層ＭＴＬ２と、第１の絶縁膜ＨＰとを備えている。ガードリング部ＧＲは、半導体素子が形成される回路形成領域を平面的に取り囲む。スクライブ部は、半導体基板ＳＵＢの平面的な最外縁である。第１の絶縁膜ＨＰは、最上層の導電体層ＭＴＬ２を覆い、ガードリング部からスクライブ部の端部ＥＤにまで延びている。
【選択図】図５

Description

本発明は、半導体装置およびその製造方法に関し、特に、ガードリング部とスクライブ部とを有する半導体装置およびその製造方法に関するものである。

多層構造を有する半導体装置において、製品の歩留まり向上のためにヒューズ（冗長回路）を備える構成は、たとえば特開２０１１−３５３０９号公報（特許文献１）に開示されている。特開２０１１−３５３０９号公報においては、ヒューズの上方に配置される薄膜（絶縁膜）の厚みを制御しつつ、集積回路内部への水分の浸入を抑制することが可能な構成を提案している。

一方、多層構造を有する半導体装置を薄型化するための裏面研削時に表面側が汚染されることを抑制する手段が、たとえば特開２０１１−１３８８５６号公報（特許文献２）に開示されている。具体的にはスクライブ領域の近傍にストッパを設けることにより、裏面研削の際における研削液や研削屑などによる表面側の汚染が抑制される。

特開２０１１−３５３０９号公報 特開２０１１−１３８８５６号公報

特許文献１においては、集積回路の形成部における最上層のアルミニウム配線の側面がプラズマＳｉＮ膜に覆われることにより、アルミニウム配線への水分の浸入を抑制できるが、ガードリングの側面については、半導体装置の小型化を図る観点からプラズマＳｉＮ膜で覆う処理がなされていない。しかしこの場合、ガードリングの側面から開口部までの距離が短くなることにより、ガードリングへの水分の浸入が起こりやすくなり、結果として集積回路の形成部に対する耐湿性が劣化する可能性がある。

また特許文献２においては、デバイス領域とスクライブ領域との境界部において、最上層の配線を保護する（覆う）絶縁膜が途切れて溝部を形成している。この場合、当該溝部からデバイス領域の最上層の配線に向けて水分が浸入し、結果として集積回路の形成部に対する耐湿性が劣化する可能性がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態の半導体装置においては、半導体基板と、回路形成領域と、ガードリング部と、スクライブ部と、最上層の導電体層と、第１の絶縁膜とを備えている。ガードリング部は、半導体素子が形成される回路形成領域を平面的に取り囲む。スクライブ部は、半導体基板の平面的な最外縁である。第１の絶縁膜は、最上層の導電体層を覆い、ガードリング部からスクライブ部の端部にまで延びている。

一実施の形態の半導体装置の製造方法においては、まず主表面を有する半導体ウェハが準備される。上記主表面上に、半導体素子が形成される回路形成領域と、回路形成領域を平面的に取り囲むガードリング部と、半導体ウェハがダイシングされた後の半導体基板の平面的な最外縁であるスクライブ部とが形成される。上記主表面上に最上層の導電体層が形成される。上記最上層の導電体層を覆うように第１の絶縁膜が形成される。少なくともガードリング部からスクライブ部に第１の絶縁膜が形成された状態で半導体ウェハをスクライブ部においてダイシングすることにより、スクライブ部の一部を最端部とする、半導体基板を有する複数の半導体装置が形成される。

上記の半導体装置においては、ガードリング部からスクライブ部の端部にまで、最上層の導電体層を覆う第１の絶縁膜が延びているため、最上層の導電体層およびその下方が第１の絶縁膜に覆われて露出されなくなる。したがって、最上層の導電体層の下方からの水分の浸入を抑制することができる。

上記の半導体装置およびその製造方法においては、ガードリング部からスクライブ部の端部までの全体が最上層の導電体層を覆う第１の絶縁膜に覆われるため、たとえばスクライブ部の近傍において第１の絶縁膜が除去されている場合に比べて、ガードリング部からスクライブ部の端部までを第１の絶縁膜が覆う距離が長くなり、より確実にガードリング部への水分の浸入を抑制することができる。

一実施の形態に係る半導体装置の外観を示す概略平面図である。 図１の特にＲＡＭの概略断面図である。 図１のＩＩＩ−ＩＩＩ線に沿う部分（図２に示す領域を含む）の概略断面図である。 図１のＩＶ−ＩＶ線に沿う部分の概略断面図である。 図１のＶ−Ｖ線に沿う部分の概略断面図である。 スクライブラインにおいて切り落とされる前の半導体ウェハ状態での一実施の形態の半導体装置の、ガードリング部およびスクライブ部を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第１工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第２工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第３工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第４工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第５工程を示す概略断面図である。 一実施の形態における半導体装置の製造方法の第６工程を示す概略断面図である。 一実施の形態の比較例における半導体装置の製造方法を示す概略断面図である。 スクライブラインにおいて切り落とされる前の半導体ウェハ状態での実施の形態２の半導体装置の、ガードリング部およびスクライブ部を示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態２の比較例におけるスクライブラインにおいて切り落とされる前の半導体ウェハ状態での実施の形態２の半導体装置の、ガードリング部およびスクライブ部を示す概略断面図である。 図１６の比較例の半導体装置の製造方法の第１工程を示す概略断面図である。 図１６の比較例の半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態３を説明するための概略断面図である。 一実施の形態の要点を抽出した概略断面図である。

以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、一実施の形態に係る半導体装置は、矩形状の半導体チップＣＨＰとしての態様を有している。半導体チップＣＨＰには、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＬＯＧＩＣ回路およびアナログ回路が形成された回路形成領域ＣＦＲが形成されている。回路形成領域ＣＦＲには、ヒューズ部およびパッド部ＰＤＲが形成されている。回路形成領域ＣＦＲを平面的に取囲むように、ガードリングＧＲが形成されている。ガードリングＧＲの外周側に、スクライブ領域ＳＲＢが形成されている。半導体チップＣＨＰは、後述のシリコン単結晶からなる半導体ウェハがスクライブ領域ＳＲＢにおいてダイシングされることにより形成されるため、スクライブ領域ＳＲＢは、半導体チップＣＨＰの平面的な最外縁である。

図２を参照して、半導体チップＣＨＰ（回路形成領域ＣＦＲを含む）は、たとえばシリコン単結晶からなる半導体基板ＳＵＢの一方の主表面上に形成されている。回路形成領域ＣＦＲの一部であるＲＡＭ領域においては、半導体基板ＳＵＢの主表面に、ソース・ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、側壁絶縁膜ＳＷとが形成され、ゲート絶縁膜ＧＩ上にはこれに接するようにゲート電極ＧＥが形成されており、これらにより半導体素子としてのいわゆるＭＯＳ（Metal Oxide Semiconductor）トランジスタが形成されている。半導体基板ＳＵＢの主表面にはまた、たとえば隣り合う半導体素子（ＭＯＳトランジスタ）同士を電気的に分離するための分離絶縁膜ＳＰＴが形成されている。

半導体基板ＳＵＢの主表面（ＭＯＳトランジスタなど）を覆うように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１１が形成されている。層間絶縁膜ＩＩ１１を覆うように、たとえばシリコン窒化膜からなる絶縁膜ＩＩ１２、シリコン酸化膜からなる層間絶縁膜ＩＩ１３、プラズマＴＥＯＳ膜としての層間絶縁膜ＩＩＰがこの順に形成されている。

絶縁膜ＩＩ１２と同一の層として（層間絶縁膜ＩＩ１１を覆うように）、複数の配線ＭＴＬ０のパターンが形成されている。配線ＭＴＬ０の真下の層間絶縁膜ＩＩ１１には複数のコンタクトＣＮＴが形成されている。配線ＭＴＬ０はたとえばアルミニウムや銅により形成され、コンタクトＣＮＴはたとえばタングステンや銅などの金属材料により形成されている。コンタクトＣＮＴが配線ＭＴＬ０からその真下のソース・ドレイン領域Ｓ／Ｄに達するように層間絶縁膜ＩＩ１１を貫通することにより、配線ＭＴＬ０とソース・ドレイン領域Ｓ／Ｄとが電気的に接続されている。

層間絶縁膜ＩＩＰの上面を覆うように、プラズマＳｉＯＮ膜ＳＯＮ（第２の絶縁膜）が形成されており、その上面には複数の最上層配線ＭＴＬ２０，ＭＴＬ２１（最上層の導電体層）が互いに間隔をあけて形成されている。最上層配線ＭＴＬ２０，ＭＴＬ２１はたとえばアルミニウムにより形成されており、その上面に接するようにＴｉＮ膜ＴＮＦが形成されている。上記のＭＯＳトランジスタおよび最上層配線ＭＴＬ２０，ＭＴＬ２１などにより、ＲＡＭ領域を構成する各種回路が形成されている。

なお図１の半導体チップＣＨＰは基本的に多層構造を有するため、上記の積層数はあくまで一例であり、後述するように、層間絶縁膜の実際の層数は図２に示す層間絶縁膜の層数よりも多くてもよい。

図３は図２のＲＡＭ領域（図中ＲＡＭと記す）を含み、さらにヒューズ部とアナログ領域（図中アナログと記す）との構成を示した概略断面図である。図２および図３を参照して、ヒューズ部にはＲＡＭ領域と同様にソース・ドレイン領域Ｓ／Ｄ、コンタクトＣＮＴ、配線ＭＴＬ０が形成され、配線ＭＴＬ０の真上にはプラグＰＬＧを介在してヒューズＨＳが形成されている。プラグＰＬＧはたとえばタングステンや銅などの金属材料により形成されており、ヒューズＨＳはレーザを照射されることにより切断されるいわゆるレーザヒューズであり、たとえばアルミニウム配線により形成されている。

ヒューズＨＳは層間絶縁膜ＩＩＰとともに、層間絶縁膜ＩＩ１３の上面を覆うように形成されるが、層間絶縁膜ＩＩＰはヒューズＨＳより厚いため、層間絶縁膜ＩＩＰはヒューズＨＳの上面を覆っている。

アナログ領域においては一例として、ＲＡＭ領域と同様のプラズマＳｉＯＮ膜ＳＯＮ、最上層配線ＭＴＬ２０，ＭＴＬ２１が形成されている。そしてＲＡＭ領域、アナログ領域ともに、互いに間隔をあけて複数形成された最上層配線ＭＴＬ２０，ＭＴＬ２１を覆うように、プラズマＳｉＯＮ膜ＳＯＮ上にたとえばシリコン酸化膜からなるＨＤＰ酸化膜ＨＰ（第１の絶縁膜）が形成されている。ここでＨＤＰ（High Density Plasma）とは高密度プラズマを意味する。ＨＤＰ酸化膜ＨＰは、互いに隣り合う１対の最上層配線ＭＴＬ２０，ＭＴＬ２１の間を埋めるように形成されている。

ＨＤＰ酸化膜ＨＰの外表面に沿ってプラズマＳｉＮ膜ＰＳＮが形成されており、プラズマＳｉＮ膜ＰＳＮの上面を覆うようにポリイミド膜ＰＸ（保護膜）が形成されている。ポリイミド膜ＰＸは、半導体チップＣＨＰを形成するためのアセンブリ時またはモールド時に、形成されたパターンがダメージを受けないよう保護したり、α線からのソフトエラー耐性を向上させるために形成される。

なお、ヒューズ部においては層間絶縁膜ＩＩＰの上面が露出しており、プラズマＳｉＯＮ膜ＳＯＮなどは形成されておらず、ヒューズＨＳを覆う層間絶縁膜ＩＩＰの上には開口側面ＣＶａを側面とする開口部ＣＶが形成されている。

このようにヒューズＨＳの上方の絶縁膜を（他の領域に比べて）薄くすることにより、層間絶縁膜ＩＩＰの上方からヒューズＨＳに照射されるレーザがより高効率にヒューズＨＳに照射され、ヒューズＨＳをより容易に切断することができる。

開口側面ＣＶａにはポリイミド膜ＰＸおよびプラズマＳｉＮ膜ＰＳＮが露出している。プラズマＳｉＮ膜ＰＳＮは、プラズマＳｉＯＮ膜ＳＯＮの開口部ＣＶ側の側面、および、ＨＤＰ酸化膜ＨＰの開口部ＣＶ側の側面（端部）を覆っている。言い換えれば、ＲＡＭ領域（回路形成領域ＣＦＲ）において複数の最上層配線ＭＴＬ２０，ＭＴＬ２１を覆うＨＤＰ酸化膜ＨＰの端部はプラズマＳｉＮ膜ＰＳＮ（シリコン窒化膜）で覆われている。さらに言い換えれば、開口側面ＣＶａとプラズマＳｉＯＮ膜ＳＯＮの側面との間を遮断するようにプラズマＳｉＮ膜ＰＳＮの一部が配置されている。このプラズマＳｉＮ膜ＰＳＮは、開口側面ＣＶａにおいて、プラズマＳｉＯＮ膜ＰＳＮより下方まで延在している。

図４を参照して、一実施の形態のパッド部ＰＤＲは、プラズマＳｉＯＮ膜ＳＯＮの上面に接するように形成されている。パッド部ＰＤＲの平面視における外周部は、その上面がたとえばＨＤＰ酸化膜ＨＰ、プラズマＳｉＮ膜ＰＳＮおよびポリイミド膜ＰＸからなる群から選択される少なくとも１つにより覆われる。しかしパッド部ＰＤＲの平面視における中央部は、その上面が露出されており開口側面ＣＶａを側面とする開口部ＣＶが形成されている。

パッド部ＰＤＲの平面視における外周部、すなわちＨＤＰ酸化膜ＨＰなどに覆われた領域の少なくとも一部は、その上面にＴｉＮ膜ＴＮＦが形成されている。ここでは特に、ＴｉＮ膜ＴＮＦと開口側面ＣＶａとの間にプラズマＳｉＮ膜ＰＳＮが配置されるように、ＴｉＮ膜ＴＮＦが形成されている。このようにすれば、プラズマＳｉＮ膜ＰＳＮの優れた耐湿性により、パッド部ＰＤＲの耐湿性を向上することができる。

ＴｉＮ膜ＴＮＦは、酸化されるとＴｉＯ₂になり膨張するため、パッド部ＰＤＲ上のプラズマＳｉＮ膜ＰＳＮにクラックが発生し、クラック部より水分が浸入するため、耐湿性が劣化する。

よって、ＴｉＮ膜ＴＮＦと開口側面ＣＶａとの間にプラズマＳｉＮ膜ＰＳＮを配置することにより、ＴｉＮ膜ＴＮＦを酸化させるイオンを含んだ水分がＴｉＮ膜ＴＮＦに浸入することを阻害して、ＴｉＮ膜ＴＮＦの剥がれを防止することができる。その結果、半導体装置の信頼性の向上を図ることができる。ただしＴｉＮ膜ＴＮＦの代わりにたとえばタンタル、チタンなどからなる金属薄膜が形成されてもよい。

図５は半導体チップＣＨＰのガードリング部およびスクライブ部の構成の概略断面図である。図５を参照して、ガードリング部にはガードリングＧＲが形成されており、ガードリングＧＲは、最上層配線ＭＴＬ２、コンタクトＣＮＴ、配線ＭＴＬ１、コンタクトＣＮＴ、配線ＭＴＬ０およびコンタクトＣＮＴが接続されることにより形成されている。最上層配線ＭＴＬ２は、プラズマＳｉＯＮ膜ＳＯＮの上面に形成され、上面および側面をＨＤＰ酸化膜ＨＰに覆われている。各コンタクトＣＮＴは上部および下部の配線などの導電体層と接続することにより、導電体層同士を電気的に接続している。またたとえばＭＯＳトランジスタのソース・ドレイン領域Ｓ／Ｄとも電気的に接続しており、最上層配線ＭＴＬ２からソース・ドレイン領域Ｓ／Ｄまでを電気的に接続している。

上記のように、複数の配線ＭＴＬ０，ＭＴＬ１，ＭＴＬ２およびコンタクトＣＮＴを接続してガードリングＧＲを構成することにより、ガードリングＧＲの電位を接地電位に固定することができる。またスクライブ領域ＳＲＢの側面（端部ＥＤ）から侵入した水分が、ガードリングＧＲの内周側である回路形成領域ＣＦＲに及ぶことを防止することができる。

一実施の形態においては、最上層配線ＭＴＬ２を覆うＨＤＰ酸化膜ＨＰは、ガードリング部からスクライブ部ＳＲＢの端部ＥＤ（すなわち半導体チップＣＨＰの最外縁）にまで延びている。また最上層配線ＭＴＬ２が形成される（上面に接するように最上層配線ＭＴＬ２が形成される）プラズマＳｉＯＮ膜ＳＯＮも、ガードリング部からスクライブ部ＳＲＢの端部ＥＤにまで延びている。言い換えればＨＤＰ酸化膜ＨＰおよびプラズマＳｉＯＮ膜ＳＯＮは、平面視におけるガードリング部（ガードリングＧＲ）と端部ＥＤとの間の領域の全体を覆っている。

図６を参照して、上記の半導体装置（半導体チップＣＨＰ）は、たとえばシリコン単結晶からなる半導体ウェハＷＦＲに、図１に示す各回路が互いに間隔をあけて複数形成され、それがスクライブ部のスクライブラインＳＬにおいて（図６におけるスクライブラインＳＬの左側を残し右側を除去するように）切り落とされて複数の半導体チップＣＨＰとなったものである。すなわち図５に示すスクライブ部（図１のスクライブ領域ＳＲＢに相当する）の端部ＥＤは、図６に示すスクライブラインＳＬに等しい。スクライブ部においては、たとえばガードリング部の配線ＭＴＬ１と同一の層としての配線ＭＴＬ１、配線ＭＴＬ２０，ＭＴＬ２１と同一の層としての配線ＭＴＬ２２が形成されている。

上記のようにスクライブラインＳＬにて切り落とされた半導体チップＣＨＰのガードリングＧＲから端部ＥＤにまで延びるＨＤＰ酸化膜ＨＰおよびプラズマＳｉＯＮ膜ＳＯＮはスクライブラインＳＬの外側（右側）の、最終的に切り落とされる領域にまで延びている。したがってスクライブ部（最終的に切り落とされる領域）の配線ＭＴＬ１は、層間絶縁膜ＩＩＰ、プラズマＳｉＯＮ膜ＳＯＮおよびＨＤＰ酸化膜ＨＰの３層に覆われており、スクライブ部（最終的に切り落とされる領域）の配線ＭＴＬ２２は、ＨＤＰ酸化膜ＨＰに覆われている。ここではガードリングＧＲからスクライブラインＳＬ（半導体チップＣＨＰの端部ＥＤに相当する）までの距離をａ、スクライブ部における配線ＭＴＬ１の上面からこれを覆うＨＤＰ酸化膜ＨＰの最上面までの距離をｂとしている。

なお以上において、第１の絶縁膜としてはＨＤＰ酸化膜ＨＰの代わりにたとえばプラズマＴＥＯＳ膜が用いられてもよい。また第２の絶縁膜としてはプラズマＳｉＯＮ膜ＳＯＮ（シリコン酸窒化膜）の代わりにたとえばシリコン窒化膜などの、シリコン酸化膜に対するエッチング選択比の高い任意の材質が用いられてもよい。またＨＤＰ酸化膜ＨＰは最上層配線ＭＴＬ２０，ＭＴＬ２１よりも厚く形成されることが好ましい。

次に、上記の半導体装置の製造方法（特に多層構造の上層部の製造方法）について、図７〜図１２を参照しながら説明する。なお図７〜図１２の各図の（Ａ）は図２のＲＡＭ領域およびヒューズ部の一部の絶縁膜ＩＩ１２より上層の領域、各図の（Ｂ）は図４のパッド部の一部の絶縁膜ＩＩ１３より上層の領域、各図の（Ｃ）は図６のガードリング部およびスクライブ部の絶縁膜ＩＩ１２より上層の領域の概略断面図である。すなわち各図においては半導体ウェハＷＦＲから絶縁膜ＩＩ１２までの各層の図示が省略されている。また各図において省略される半導体ウェハＷＦＲは図２〜図５の半導体基板ＳＵＢに相当すると考えることができる。

すなわち一実施の形態の製造方法においては、まず主表面を有するシリコン単結晶からなる半導体ウェハＷＦＲ（図６参照）が準備され、半導体ウェハＷＦＲの主表面上に、ＲＡＭ領域およびヒューズ部、アナログ回路などを含む回路形成領域ＣＦＲ（図１参照）と、回路形成領域ＣＦＲを平面的に取り囲むガードリング部と、半導体ウェハがスクライブされた後の半導体基板ＳＵＢ（図２〜図５参照）の平面的な最外縁であるスクライブ部とが形成される。そして層間絶縁膜ＩＩ１１、配線ＭＴＬ０，ＭＴＬ１、ヒューズＨＳなどが形成される。

図７を参照して、たとえばプラズマＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜からなるいわゆるプラズマＴＥＯＳ膜としての層間絶縁膜ＩＩＰが形成され、これの上面を覆うように、たとえばプラズマＣＶＤ法により、（第２の絶縁膜としての）プラズマＳｉＯＮ膜ＳＯＮが形成される。ただしここでプラズマＳｉＯＮ膜ＳＯＮの代わりに、たとえばシリコン窒化膜ＳｉＮなどの（窒素を含む）、シリコン酸化膜に対するエッチング選択比の高い任意の材質（絶縁膜）が形成されてもよい。

下層配線と接続するコンタクトＣＮＴが形成された後、プラズマＳｉＯＮ膜ＳＯＮの上面に接するように、たとえばスパッタリング法ならびに通常の写真製版技術（現像および露光）およびエッチング技術により、最上層配線ＭＴＬ２０，ＭＴＬ２１，ＭＴＬ２２（最上層の導電体層）およびパッド部ＰＤＲが形成される。これらはアルミニウム配線ではあるが、たとえばアルミニウム銅（ＡｌＣｕ）であってもよいし、ＡｌＳｉＣｕであってもよいし、銅またはタングステンであってもよい。また最上層配線ＭＴＬ２０，ＭＴＬ２１，ＭＴＬ２２の上面を覆うように、かつパッド部ＰＤＲの一部（平面視における外周部）の上面を覆うように、たとえばＴｉＮ膜ＴＮＦが形成されてもよい。このＴｉＮ膜ＴＮＦが最上層配線ＭＴＬ２０などの上面に形成されることにより、これらに対して写真製版（露光）を行なう際の光の反射を防止することができる。さらにＴｉＮ膜ＴＮＦは、電磁波特性を向上する効果を奏する。

図８を参照して、図７の工程で形成された最上層の導電体層（最上層配線ＭＴＬ２０など）を覆うように、たとえばＨＤＰ−ＣＶＤ法によりＨＤＰ酸化膜ＨＰ（第１の絶縁膜）が形成される。ＨＤＰ酸化膜ＨＰの代わりにたとえばプラズマＣＶＤ法によりプラズマＴＥＯＳ膜が形成されてもよい。ＨＤＰ酸化膜ＨＰは、たとえばＲＡＭ領域において互いに隣り合うように複数配置される１対の最上層配線ＭＴＬ２０，ＭＴＬ２１の間を埋め込むように最上層配線ＭＴＬ２０，ＭＴＬ２１を覆うことが好ましい。

図９を参照して、ヒューズ部（ヒューズＨＳの真上）およびパッド部に開口部ＣＶを形成するためのフォトレジストＰＨＲのパターンが、通常の写真製版技術により形成される。

図１０を参照して、図９のフォトレジストＰＨＲを用いた通常のエッチング技術によりＨＤＰ酸化膜ＨＰおよびプラズマＳｉＯＮ膜ＳＯＮ、ならびに層間絶縁膜ＩＩＰの一部が除去されることにより、ヒューズ部（ヒューズＨＳの真上）およびパッド部に開口部ＣＶが形成される。ただし図１０（Ｂ）に示すパッド部においては、パッド部ＰＤＲをストッパとしてその上のＴｉＮ膜ＴＮＦおよびＨＤＰ酸化膜ＨＰが除去される。

その際、プラズマＳｉＯＮ膜ＰＳＮを露出したときにエッチングを一旦とめ、その後エッチング条件を変更して、開口部ＣＶを形成することにより、プラズマＴＥＯＳ膜ＩＩＰを露出させる（図１０（Ａ）参照）。このように開口部ＣＶを形成することによりヒューズＨＳ上に設けられるプラズマＴＥＯＳ膜ＩＩＰの膜厚の制御性を上げることができ、ヒューズブローの安定を図ることができる。プラズマＳｉＯＮ膜ＰＳＮ（第２の絶縁膜）としてＨＤＰ酸化膜ＨＰ（第１の絶縁膜）に対してエッチング選択比の高い材質を用いることにより、第２の絶縁膜を第１の絶縁膜のエッチングストッパとしての機能を高めることができるため、上記のようにプラズマＴＥＯＳ膜ＩＩＰの膜厚の制御性を上げることができる。

なお図７および図８の工程において形成されたプラズマＳｉＯＮ膜ＳＯＮおよびＨＤＰ酸化膜ＨＰのそれぞれは、図１０（Ｃ）に示す領域すなわちガードリング部（ガードリングＧＲ）からスクライブ部まで延びる領域においては除去されることなく、ガードリング部（ガードリングＧＲ）からスクライブ部まで延びる領域の全体を覆うように形成される。

図１１を参照して、各領域の上面を覆うようにプラズマＳｉＮ膜ＰＳＮおよびポリイミド膜ＰＸがこの順に形成される。通常の写真製版技術およびエッチング技術により、上記のヒューズ部およびパッド部の開口部ＣＶにはポリイミド膜ＰＸの開口が形成される。したがって図１１（Ａ）に示すように、プラズマＳｉＮ膜ＰＳＮを形成する工程においては、ＲＡＭ領域の最上層配線ＭＴＬ２０，ＭＴＬ２１を覆うＨＤＰ酸化膜ＨＰの端部（図の右側の側面）はプラズマＳｉＮ膜ＰＳＮで覆われる。また図１１（Ｃ）に示すガードリング部からスクライブ部に延びる領域についても、ガードリングの真上よりも外側（スクライブ部側）におけるポリイミド膜ＰＸは除去される。

図１２を参照して、ポリイミド膜ＰＸのパターンをマスクとしたエッチング技術により、上記のヒューズ部およびパッド部の開口部ＣＶ、ならびにガードリング部からスクライブ部に延びる領域におけるポリイミド膜ＰＸが除去された領域のプラズマＳｉＮ膜ＰＳＮが除去される。逆にいえば、図１２（Ｃ）に示すガードリング部からスクライブ部に延びる領域において、ＨＤＰ酸化膜ＨＰおよびプラズマＳｉＯＮ膜ＳＯＮが延びた状態が保たれている。なお図１２（Ｃ）は図６と同様の構成である。

図２〜図５を参照して、少なくともガードリング部からスクライブ部に延びる領域において、ＨＤＰ酸化膜ＨＰおよびプラズマＳｉＯＮ膜ＳＯＮが延びた状態で、スクライブ部（スクライブラインＳＬよりもスクライブ部側（図５の右側）に示す領域）が除去されるスクライブ加工が行なわれる。この処理により、単一の半導体ウェハＷＦＲは複数の半導体チップＣＨＰに分割され、スクライブ部の一部を最端部ＥＤとする半導体装置として形成される。

次に、図１３（Ａ）、（Ｂ）、（Ｃ）の比較例を参照しながら、一実施の形態の作用効果について説明する。なお図１３（Ａ）、（Ｂ）は図７〜図１２の（Ａ）が示す領域に対応し、図１３（Ｃ）は図７〜図１２の（Ｃ）が示す領域に対応する領域を示す。

図１３（Ａ）を参照して、第１の比較例の半導体装置においては、ＲＡＭ領域における隣り合う１対の最上層配線ＭＴＬ２０，ＭＴＬ２１を覆う絶縁膜として、プラズマＣＶＤ法によるプラズマＳｉＮ膜ＰＳＮが形成されている。しかしこのプラズマＳｉＮ膜ＰＳＮは、隣り合う１対の最上層配線ＭＴＬ２０，ＭＴＬ２１の間の埋め込み性が悪い。そのため、近接して配置された最上層配線ＭＴＬ２０と最上層配線ＭＴＬ２１との間に、プラズマＳｉＮ膜ＰＳＮを十分に埋め込むことができない。よって、図１３（Ａ）に示すように、プラズマＳｉＮ膜ＰＳＮの最上層配線ＭＴＬ２０と最上層配線ＭＴＬ２１との間に、巣ＶＩＤが形成されてしまう。

またプラズマＳｉＮ膜ＰＳＮは水分の浸入を防止する性質を有するが、その上に形成されるポリイミド膜ＰＸは、水分の浸入を防止する性質をほとんど有していない。そのため、プラズマＳｉＮ膜ＰＳＮにＶＩＤが形成されている場合、最上層配線ＭＴＬ２０，ＭＴＬ２１の上面のプラズマＳｉＮ膜ＰＳＮの膜厚が薄くなってカバレッジが不足してしまうため、ポリイミド膜ＰＸを通過した水分が、最上層配線ＭＴＬ２０，ＭＴＬ２１に到達してしまう。その結果、水分と最上層配線ＭＴＬ２０などのアルミニウム成分とが反応して最上層配線ＭＴＬ２０，ＭＴＬ２１に腐食が発生する問題があった。

上記の問題を解決するために、図１３（Ｂ）を参照して、第２の比較例の半導体装置においては、ヒューズＨＳのアルミニウム配線を覆うように、プラズマＴＥＯＳ膜ＩＩＰが形成されている。プラズマＴＥＯＳ膜ＩＩＰの上面を覆うように、プラズマＳｉＯＮ膜ＳＯＮが形成されている。プラズマＳｉＯＮ膜ＳＯＮの上面に、最上層配線ＭＴＬ２０，ＭＴＬ２１が形成されている。最上層配線ＭＴＬ２０，ＭＴＬ２１を覆うようにＨＤＰ酸化膜ＨＰが形成されており、その上面を覆うようにプラズマＳｉＮ膜ＰＳＮが形成されている。さらに一部の領域にはポリイミド膜ＰＸも形成されている。

ＨＤＰ酸化膜ＨＰは埋め込み性が良いため、近接して配置された最上層配線ＭＴＬ２０と最上層配線ＭＴＬ２１との間に隙間なく埋め込まれ、巣が発生しない。このためその上面を覆うプラズマＳｉＮ膜ＰＳＮの優れた耐湿性（水分の浸入を防止する性質）により、水分の浸入による最上層配線ＭＴＬ２０，ＭＴＬ２１の腐食を抑制することができる。一実施の形態においてもＨＤＰ酸化膜ＨＰの良好な埋め込み性を利用して最上層配線ＭＴＬ２０，ＭＴＬ２１に対する耐湿性を確保している。

なお１対の最上層配線ＭＴＬ２０，ＭＴＬ２１の間を埋め込む第１の絶縁膜はプラズマＴＥＯＳ膜であってもよいが、より埋め込み性の良好なＨＤＰ酸化膜ＨＰを用いることがより好ましい。

ヒューズ部の特にヒューズＨＳの真上においては、ＨＤＰ酸化膜ＨＰ、プラズマＳｉＮ膜ＰＳＮなどが除去され開口側面ＣＶａを有する開口部が形成される。この開口部は、層間絶縁膜ＩＩＰを露出するように形成されている。このようにヒューズＨＳの真上の絶縁膜を他の領域の絶縁膜よりも薄くすることにより、ヒューズＨＳへの照射効率を向上している。

ところがこの場合、開口側面ＣＶａに露出されるＨＤＰ酸化膜ＨＰ（図１３（Ｂ）中の点線丸で囲んだ部分）から水分が浸入すれば、ＨＤＰ酸化膜ＨＰには水分の浸入を防止する性質をほとんど有していないため最上層配線ＭＴＬ２０，ＭＴＬ２１に水分が浸入する可能性がある。

図１３（Ｃ）を参照して、スクライブラインＳＬを含むガードリング部とスクライブ部との延びる領域においては、概ねガードリング部の端部（スクライブラインＳＬよりもガードリング部側）からスクライブ部にかけて、スクライブ部の最上層配線ＭＴＬ２２を除く領域に形成されたＨＤＰ酸化膜ＨＰ、プラズマＳｉＯＮ膜ＳＯＮなどが除去される。その結果、当該領域の最上面はヒューズＨＳの開口部ＣＶなどと同じ、層間絶縁膜ＩＩＰで露出される。

このため、スクライブ部の配線ＭＴＬ１の上面と、これを覆う層間絶縁膜ＩＩＰの最上面との距離ｄが（図６の距離ｂに比べて）非常に小さくなり、プロセス中のトラブル等が発生した場合、当該配線ＭＴＬ１が露出する不具合が発生する可能性がある。スクライブ部の配線ＭＴＬ１はアセンブリ時に除去され、最終的に形成される半導体チップＣＨＰには存在しないが、半導体ウェハＷＦＲのプロセス管理のためのいわゆるＴＥＧ（Test Element Group）配線などに用いられる。このため配線ＭＴＬ１は少なくともプロセス中には必要なものであるため、上記のような不具合を抑制することが好ましい。

その点、一実施の形態の製造方法のように、ガードリング部からスクライブ部にまでＨＤＰ酸化膜ＨＰが形成された状態で半導体ウェハをスクライブする場合、図６に示すようにスクライブ部の配線ＭＴＬ１が層間絶縁膜ＩＩＰ、プラズマＳｉＯＮ膜ＳＯＮおよびＨＤＰ酸化膜ＨＰの３層で覆われて配線ＭＴＬ１上の絶縁膜の厚みｂが大きくなる。このためより確実に当該配線ＭＴＬ１が露出する不具合を抑制することができる。

さらにガードリングＧＲは基本的には水分の内部への浸入を抑制するために配置されるものではあるが、それでもガードリングＧＲから半導体チップＣＨＰの端面までの距離（ガードリングが水分から守られる距離ｃ）が図６の距離ａより長いことが、より高い耐湿性を確保する観点からより好ましい。特に、たとえばプラズマＳｉＯＮ膜ＳＯＮと層間絶縁膜ＩＩＰとの界面など、薄膜同士の界面からの水分の浸入を抑えることが好ましい。

一実施の形態の製造方法のようにガードリング部からスクライブ部にまでＨＤＰ酸化膜ＨＰが形成された状態で半導体ウェハをスクライブする場合、図５に示すように形成された半導体チップＣＨＰはガードリング部からスクライブ部の端部ＥＤまで（全体を）ＨＤＰ酸化膜ＨＰおよびプラズマＳｉＯＮ膜ＳＯＮが延びている。このようにすれば、ガードリング部およびスクライブ部の面積を大きくすることなく、図６の距離ａを図１３（Ｃ）の距離ｃに比べて長くすることができるため、ガードリングＧＲの内部への水分の浸入をより確実に抑制することができ、当該半導体装置の信頼性を向上することができる。

また回路形成領域ＣＦＲ（特にＲＡＭ領域など）において、最上層配線ＭＴＬ２の上面を覆う複数の最上層配線ＭＴＬ２０，ＭＴＬ２１を覆うＨＤＰ酸化膜ＨＰの端部はプラズマＳｉＮ膜ＰＳＮ（シリコン窒化膜）で覆われている。プラズマＳｉＮ膜ＰＳＮは耐湿性が良好であるため、このようにすれば、側面（特に開口側面ＣＶａ）から最上層配線ＭＴＬ２０，ＭＴＬ２１への水分の浸入を抑制することができる。

またＨＤＰ酸化膜ＨＰが、最上層配線ＭＴＬ２０，ＭＴＬ２１より厚くなるように形成している。このようにすることにより、最上層配線ＭＴＬ２０，ＭＴＬ２１の側面および上面をＨＤＰ酸化膜ＨＰにより区切れなく覆うことができる。そのため、ＨＤＰ酸化膜ＨＰの外表面に沿うように形成されるプラズマＳｉＮ膜ＰＳＮの膜質が安定して、半導体装置の信頼性を向上することができる。

（実施の形態２）
本実施の形態は、実施の形態１と比較して、スクライブ部の構成において異なっている。

図１４を参照して、本実施の形態の半導体装置は、スクライブラインＳＬにおいて切り落とされる前において、スクライブ部の最上層配線ＭＴＬ２２の真上にプラズマＳｉＮ膜ＰＳＮ（シリコン窒化膜）と、ポリイミド膜ＰＸ（保護膜）とのパターンが形成されている。言い換えれば、スクライブ部の最上層配線ＭＴＬ２２はＨＤＰ酸化膜ＨＰ（第１の絶縁膜）と、プラズマＳｉＮ膜ＰＳＮと、ポリイミド膜ＰＸとの３層に覆われている。この点において図１４は、実施の形態１におけるスクライブラインＳＬにおいて切り落とされる前の態様を示す図６と異なっている。したがって本実施の形態に関して上記しなかった内容については基本的に実施の形態１と同様である。

最上層配線ＭＴＬ２２は、スクライブ部に形成される位置合わせ用のマークや、いわゆるＴＥＧ（Test Element Group）と呼ばれる測定用の素子を構成するパターンとして用いられる。このためこの最上層配線ＭＴＬ２２を上方から保護するためにポリイミド膜ＰＸが形成される。

次に本実施の形態の半導体装置の製造方法について、図７（Ｃ）〜図１２（Ｃ）と同様にガードリング部とスクライブ部と態様を示す図１５を参照しながら説明する。

図１５を参照して、実施の形態１の図７〜図１０と同様の処理がなされた後、図１１に対応する工程において、まず図１１と同様に（ガードリング部とスクライブ部においてＨＤＰ酸化膜ＨＰを覆うように）プラズマＳｉＮ膜ＰＳＮが形成され、さらにプラズマＳｉＮ膜ＰＳＮを覆うようにポリイミド膜ＰＸが形成される。

その後、図１１が示す領域（回路形成領域の最上層配線ＭＴＬ２０，ＭＴＬ２１）に加えて少なくともスクライブ部の最上層配線ＭＴＬ２２の真上にポリイミド膜ＰＸが残るようにパターニングされる。

図１５を再度参照して、その後、スクライブ部の最上層配線ＭＴＬ２２の真上に残ったポリイミド膜ＰＸのパターンをマスクとして、当該パターンの真下のプラズマＳｉＮ膜ＰＳＮが残るようにパターニングされる。すなわちスクライブ部の最上層配線ＭＴＬ２２の真上においてはポリイミド膜ＰＸのパターンとプラズマＳｉＮ膜ＰＳＮのパターンとが同じ幅を有するように形成されている。

次に、図１６〜図１８の比較例を参照しながら、本実施の形態の作用効果について説明する。なお図１６〜図１８の各図は図１５と同様にガードリング部とスクライブ部と態様を示している。

図１６を参照して、比較例においてもスクライブ部の最上層配線ＭＴＬ２２の真上にＨＤＰ酸化膜ＨＰ（第１の絶縁膜）と、プラズマＳｉＮ膜ＰＳＮと、ポリイミド膜ＰＸとの３層が形成されている。しかし比較例においては、まず（図１３（Ｃ）の比較例と同様に）スクライブ部の（最上層配線ＭＴＬ２２およびその近傍を除く領域の）ＨＤＰ酸化膜ＨＰ、プラズマＳｉＯＮ膜ＰＳＮなどが除去されている。その結果、最上層配線ＭＴＬ２２の真上にはＨＤＰ酸化膜ＨＰのパターンが形成されている。

また、最上層配線ＭＴＬ２２の真上のプラズマＳｉＮ膜ＰＳＮとポリイミド膜ＰＸとは続けて形成された後にまとめてパターニングされるのではなく、プラズマＳｉＮ膜ＰＳＮが成膜、パターニングされた後にポリイミド膜ＰＸが成膜、パターニングされている。

具体的にはまず図１７を参照して、まず最上層配線ＭＴＬ２２を覆うＨＤＰ酸化膜ＨＰがパターニングされ、スクライブ部の大半の領域（たとえば配線ＭＴＬ１の真上の領域）のＨＤＰ酸化膜ＨＰが除去される。

次に図１８を参照して、最上層配線ＭＴＬ２２上のＨＤＰ酸化膜を覆うようにプラズマＳｉＮ膜ＰＳＮが形成され、最上層配線ＭＴＬ２２の真上および側面を覆うパターンとして残るようにパターニングされる。

図１６を再度参照して、最上層配線ＭＴＬ２２上のプラズマＳｉＮ膜ＰＳＮを覆うようにポリイミド膜ＰＸが形成され、最上層配線ＭＴＬ２２の真上および側面を覆うパターンとして残るようにパターニングされる。

ＲＡＭ領域の最上層配線ＭＴＬ２０，ＭＴＬ２１を覆うＨＤＰ酸化膜ＨＰの端部をプラズマＳｉＮ膜ＰＳＮで覆うために、ＨＤＰ酸化膜ＨＰを形成、パターニングした後に、プラズマＳｉＮ膜ＰＳＮを形成、パターニングする必要がある。

しかしプラズマＳｉＮ膜ＰＳＮとポリイミド膜ＰＸとの関係においては、プラズマＳｉＮ膜ＰＳＮ膜ＰＳＮが形成された後、その上のポリイミド膜ＰＸが形成される前にこれがパターニングされる必要はない。

仮に図１８のようにプラズマＳｉＮ膜ＰＳＮのパターンを形成した後にポリイミド膜ＰＸを成膜、パターニングする場合、ポリイミド膜ＰＸのパターンの外壁面とプラズマＳｉＮ膜ＰＳＮのパターンの外壁面とは同じ位置に形成されるのではなく、ポリイミド膜ＰＸの外壁面がプラズマＳｉＮ膜ＰＳＮの外壁面よりも距離ｅだけ外側に形成されることが好ましい。これはポリイミド膜ＰＸのパターンの外壁面とプラズマＳｉＮ膜ＰＳＮのパターンの外壁面とが同じ位置に形成されれば、ポリイミド膜ＰＸのパターンがプラズマＳｉＮ膜ＰＳＮのパターンに対してずれた位置に形成された場合、ずれに起因するパターン崩れが発生する可能性があるためである。ポリイミド膜ＰＸとプラズマＳｉＮ膜ＰＳＮとの間のクリアランスとしての距離ｅを設けることにより、両者のパターンの形状崩れを抑制することができる。

スクライブ部のポリイミド膜ＰＸはその真下の（クラックを起こしやすい）プラズマＳｉＮ膜ＰＳＮを保護する効果や、スクライブ時にその真下の最上層配線ＭＴＬ２２がオーバーエッチングによりえぐり取られる不具合を抑制する保護膜としての効果を有する。また特に回路形成領域ＣＦＲにおいては、モールド時の過剰応力の発生およびα線によるソフトエラーの発生を抑制するために、保護膜としてポリイミド膜ＰＸを用いることによる効果は大きい。

しかしこのクリアランスを設けることにより、ポリイミド膜ＰＸのパターンの平面視における面積が大きくなる。その結果、以下の問題が発生する場合がある。

具体的には、スクライブ部のポリイミド膜ＰＸがスクライブ時に削られると、ポリイミド膜ＰＸのめくれによりポリイミド膜ＰＸの異物（いわゆるＰＩＸひげ）が発生する可能性がある。このＰＩＸひげが回路形成領域ＣＦＲに飛び散れば、回路形成領域ＣＦＲの異物の要因となる。

またスクライブ部のポリイミド膜ＰＸがスクライブ時にブレードにより削られると、ブレードにポリイミド膜ＰＸの削り屑が詰まり、ブレードの切削性が劣化する可能性がある。

以上により、スクライブ部には本来、ポリイミド膜ＰＸは存在しないことが好ましく、存在する場合にはより面積が小さいことが好ましい。

そこで本実施の形態のように、プラズマＳｉＮ膜ＰＳＮを形成した後、これをパターニングする前に連続してポリイミド膜ＰＸを形成した後、ポリイミド膜ＰＸをパターニングし、そのポリイミド膜ＰＸのパターンをマスクとしてプラズマＳｉＮ膜ＰＳＮを形成する。このようにすれば、ポリイミド膜ＰＸのパターンとプラズマＳｉＮ膜ＰＳＮのパターンとの間にクリアランスとしての距離ｅを設けなくても、パターン崩れの発生を抑制することができる。またクリアランスが設けられない分だけパターンの面積を小さくすることができる。

またＨＤＰ酸化膜ＨＰが最上層配線ＭＴＬ２２などに比べて十分に厚い場合には、スクライブ時にＨＤＰ酸化膜ＨＰが最上層配線ＭＴＬ２２などがえぐり取られる不具合を抑制する機能を十分に有することになる。この場合には実施の形態１のように、そもそも最上層配線ＭＴＬ２２上にプラズマＳｉＮ膜ＰＳＮおよびポリイミド膜ＰＸが形成されなくてもよい。

本実施の形態は以上に述べた各点についてのみ、実施の形態１と異なる。すなわち、本実施の形態について、上述しなかった構成や条件、手順や効果などは、全て実施の形態１に準ずる。

（実施の形態３）
以下、図１９を参照しながら、上記の実施の形態が採用される半導体装置について説明するが、あくまでこれは一例であり、他の種類の半導体装置に対して上記の実施の形態が採用されてもよい。

上記の実施の形態は、たとえばＳＲＡＭ（Static Random Access Memory）の一種であり、いわゆる負荷トランジスタがＴＦＴ（Thin Film Transistor）であり、かつＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ ＳＲＡＭである。

Ａｄｖａｎｖｅｄ ＳＲＡＭの具体的な構成の一例は、図１９を参照して、たとえばシリコン単結晶からなるｐ型の半導体基板ＳＵＢの一方の主表面に形成されている。

半導体基板ＳＵＢの表面はＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。このＳＴＩは、半導体基板ＳＵＢの表面に形成された溝内に分離絶縁膜ＳＰＴを埋め込むことにより形成されている。このＳＴＩによって電気的に分離された半導体基板ＳＵＢの表面に複数のトランジスタＴＧが形成されている。

半導体基板ＳＵＢの表面のうち活性領域には、たとえばｐ型の導電性不純物が注入されたｐ型ウェル領域ＰＷＬが形成されている。活性領域上に形成されるトランジスタＴＧ（第１のトランジスタ）は、１対のソース・ドレイン領域Ｓ／Ｄと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、絶縁膜ＩＬとを有している。１対のソース・ドレイン領域Ｓ／Ｄの各々は半導体基板ＳＵＢの表面に形成されている。ゲート絶縁膜ＧＩは１対のソース・ドレイン領域Ｓ／Ｄに挟まれる半導体基板ＳＵＢの表面上に形成されている。ゲート電極ＧＥおよび絶縁膜ＩＬはゲート絶縁膜ＧＩ上に形成されており、ゲート電極ＧＥと絶縁膜ＩＬとの積層構造を有している。ゲート電極ＧＥはたとえば多結晶シリコンの薄膜とタングステンの薄膜とが積層されたいわゆるポリサイド構造（タングステンシリサイド：ＷＳｉ）となっている。絶縁膜ＩＬはたとえばシリコン酸化膜および／またはシリコン窒化膜からなり、当該絶縁膜ＩＬをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。このゲート電極ＧＥ、絶縁膜ＩＬの側壁には側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷも絶縁膜ＩＬと同様に、当該側壁絶縁膜ＳＷをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜となる。側壁絶縁膜ＳＷは、シリコン酸化膜とシリコン窒化膜との組合せが好ましい。

なおゲート電極ＧＥ上に絶縁膜ＩＬが形成されるが、図１９の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。

半導体基板ＳＵＢの表面のうち、平面視における活性領域の周辺（ゲート接続領域）である分離絶縁膜ＳＰＴの上にもトランジスタＴＧを構成するゲート電極ＧＥなどが配置されている。活性領域の周辺（外部）に形成されるトランジスタＴＧは、活性領域のトランジスタＴＧと共通のゲート電極ＧＥなどが、活性領域の周辺（外部）にまで延在する構成を有している。

なお図１９の断面図においては、ゲート接続領域のトランジスタＴＧのソース・ドレイン領域Ｓ／Ｄが示されていない。これは当該トランジスタＴＧのソース・ドレイン領域は、ゲート接続領域のゲート電極ＧＥは活性領域にまで達するようにたとえば紙面奥行き方向に延在しており、活性領域にソース・ドレイン領域Ｓ／Ｄが形成されているためである。ここではゲート接続領域に形成される、ゲート絶縁膜ＧＩとゲート電極ＧＥなどとが積層された構造も、（ゲート接続領域に形成される）トランジスタＴＧ（第２のトランジスタ）と呼ぶこととする。

隣接するトランジスタＴＧのゲート電極ＧＥと絶縁膜ＩＬとの積層構造の間を埋め込むように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ１が形成されている。この層間絶縁層ＩＩ１にはコンタクトホールが形成されており、それらのコンタクトホールなどにはプラグＣＴ、プラグＳＮＣが埋め込まれている。プラグＣＴ，ＳＮＣはたとえば多結晶シリコンにより形成される導電領域を有することが好ましい。

層間絶縁層ＩＩ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５，ＩＩ６が順次形成されており、層間絶縁層ＩＩ６の上面に接するように、たとえばシリコン窒化膜からなる層間絶縁層Ｉ１が形成されている。さらに層間絶縁層Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁層ＩＩ７，ＩＩ８，ＩＩ９，ＩＩ１０が順次形成されている。

層間絶縁層ＩＩ２上には、互いに間隔をあけて複数のビット線ＢＬが形成されている。ビット線ＢＬは図１９の紙面奥行き方向に延在している。ビット線ＢＬの側壁面に接するように側壁絶縁膜が形成されている。

ビット線ＢＬは、たとえば１層または複数層のコンタクト導電層ＣＴＣにより、ソース・ドレイン領域Ｓ／Ｄと電気的に接続されている。

層間絶縁層ＩＩ３上には、下層配線としての、各実施の形態で述べた配線ＭＴＬ０が形成されている。配線ＭＴＬ０は、たとえばコンタクト導電層ＣＴＣ，ＳＣにより、より上層に形成されるキャパシタとトランジスタＴＧとを電気的に接続するために配置される配線である。配線ＭＴＬ０は、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。配線ＭＴＬ０は、たとえば不純物イオンを有する多結晶シリコン膜から構成されることが好ましい。また下層に形成されるトランジスタＴＧなどがたとえばｎチャネル型トランジスタである場合には、配線ＭＴＬ０は当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。

層間絶縁層ＩＩ４上には、多結晶シリコン層ＴＰが形成されている。多結晶シリコン層ＴＰは不純物イオンが導入された多結晶シリコンよりなる半導体層であり、ＳＲＡＭの負荷トランジスタとしてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース・ドレイン領域とを有している。また多結晶シリコン層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。多結晶シリコン層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。

層間絶縁層ＩＩ５上には、ＴＦＴのゲート電極層ＴＤが形成されている。ゲート電極層ＴＤは不純物イオンを有する多結晶シリコンを含む半導体層であることが好ましい。

ゲート電極層ＴＤと配線ＭＴＬ０との電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極層ＴＤから配線ＭＴＬ０に向けて延在する途中で、多結晶シリコン層ＴＰの端部と接し、多結晶シリコン層ＴＰと電気的に接続されるものである。データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極層ＴＤと同様に不純物イオンを有する多結晶シリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極層ＴＤから配線ＭＴＬ０まで、層間絶縁層を貫通するように、半導体基板ＳＵＢの主表面に略垂直な方向に延在するように形成されることが好ましい。

データノードコンタクトＤＢは、ゲート電極層ＴＤより上方の層、たとえばゲート電極層ＴＤとキャパシタとを電気的に接続するように形成されてもよく、配線ＭＴＬ０より下方の層、たとえば配線ＭＴＬ０とコンタクト導電層ＳＣとを電気的に接続するように形成されてもよい。この場合データノードコンタクトＤＢは、たとえばキャパシタからゲート電極層ＴＤ、多結晶シリコン層ＴＰおよび配線ＭＴＬ０を貫通し、コンタクト導電層ＳＣに達するように形成されてもよい。

層間絶縁層ＩＩ６上には、キャパシタが形成される。キャパシタは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。

キャパシタより上方の、たとえば層間絶縁層ＩＩ８上および層間絶縁層ＩＩ９上には、配線ＭＴＬ１、が形成されている。配線ＭＴＬ１は各実施の形態で述べた配線ＭＴＬ１に相当し、たとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなり、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われる（実施の形態１のＴｉＮ膜ＴＮＦに相当する）ことが好ましい。すなわちこのバリアメタルＢＲＬは各実施の形態で述べたＴｉＮ膜ＴＮＦに相当する。また上記の配線ＭＴＬ同士の接続や、配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。

そのさらに上方には、各実施の形態で述べた態様のプラズマＳｉＯＮ膜ＳＯＮ、最上層配線ＭＴＬ２０，ＭＴＬ２１、これらの間を埋め込むようにこれらを覆うＨＤＰ酸化膜ＨＰ、プラズマＳｉＮ膜ＰＳＮ、ポリイミド膜ＰＸが形成されている。

以上より、上記の各実施の形態における層間絶縁膜ＩＩ１１は図１９の層間絶縁層ＩＩ１〜ＩＩ３に相当し、上記の各実施の形態における層間絶縁膜ＩＩ１２は図１９の層間絶縁層ＩＩ４に相当する。上記の各実施の形態における層間絶縁膜ＩＩ１３は図１９の層間絶縁層ＩＩ５〜ＩＩ８に相当し、各実施の形態における層間絶縁膜ＩＩＰは図１９の層間絶縁層ＩＩ９に相当する。したがって先述したように、層間絶縁膜の実際の層数は図２に示す層間絶縁膜の層数よりも多くてもよい。

最後に、図２０を参照しながら、一実施の形態の要点について説明する。
図２０を参照して、一実施の形態の半導体装置は、半導体基板ＳＵＢの主表面上に形成された、ヒューズＨＳが形成されるヒューズ部と、半導体素子が形成される回路形成領域と、回路形成領域への水分などの浸入を抑制するガードリング部と、半導体基板ＳＵＢの平面的な最外縁であるスクライブ部とを備えている。各領域における半導体基板ＳＵＢの主表面上の層間絶縁膜ＩＩが形成されており、層間絶縁膜ＩＩは上記の層間絶縁膜ＩＩ１１、ＩＩ１３などをまとめた総称である。

層間絶縁膜ＩＩ上の最上層配線ＭＴＬ２１，ＭＴＬ２２などに挟まれた領域を埋めるように、かつ最上層配線ＭＴＬ２１，ＭＴＬ２２などを覆うように、ＨＤＰ酸化膜ＨＰが形成されている。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＣＦＲ 回路形成領域、ＣＨＰ 半導体チップ、ＣＮＴ コンタクト、ＣＶ 開口部、ＣＶａ 開口側面、ＥＤ 端部、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＨＰ ＨＤＰ酸化膜、ＨＳ ヒューズ部、ＧＲ ガードリング、ＩＩ１１，ＩＩ１３，ＩＩＰ 層間絶縁膜、ＩＩ１２ 絶縁膜、ＭＴＬ０，ＭＴＬ１ 配線、ＭＴＬ２，ＭＴＬ２０，ＭＴＬ２１ 最上層配線、ＰＤＲ パッド部、ＰＨＲ フォトレジスト、ＰＬＧ プラグ、ＰＳＮ プラズマＳｉＮ膜、ＰＸ ポリイミド膜、Ｓ／Ｄ ソース・ドレイン領域、ＳＬ スクライブライン、ＳＯＮ プラズマＳｉＯＮ膜、ＳＰＴ 分離絶縁膜、ＳＲＢ スクライブ領域、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＴＮＦ ＴｉＮ膜、ＶＩＤ 巣、ＷＦＲ 半導体ウェハ。

Claims (14)

1. 主表面を有する半導体基板と、
   前記主表面上に形成された、半導体素子が形成される回路形成領域と、
   前記回路形成領域を平面的に取り囲むガードリング部と、
   前記半導体基板の平面的な最外縁であるスクライブ部と、
   前記回路形成領域における最上層の導電体層と、
   前記最上層の導電体層を覆い、前記ガードリング部から前記スクライブ部の端部にまで延びる第１の絶縁膜とを備える、半導体装置。
2. 前記第１の絶縁膜はＨＤＰ酸化膜またはプラズマＴＥＯＳ膜である、請求項１に記載の半導体装置。
3. 前記最上層の導電体層は第２の絶縁膜の上面に接するように形成され、
   前記第２の絶縁膜は前記ガードリング部から前記スクライブ部の端部にまで延びる、請求項１に記載の半導体装置。
4. 前記第２の絶縁膜はシリコン酸化膜に対してエッチング選択比の高い材質である、請求項３に記載の半導体装置。
5. 前記第１の絶縁膜は、前記最上層の導電体層よりも厚い、請求項１に記載の半導体装置。
6. 前記回路形成領域には複数の前記最上層の導電体層が形成され、
   前記第１の絶縁膜は、前記回路形成領域において互いに隣り合う１対の前記最上層の導電体層の間を埋め込むように前記最上層の導電体層を覆う、請求項１に記載の半導体装置。
7. 前記回路形成領域には複数の前記最上層の導電体層が形成され、
   前記回路形成領域において複数の前記最上層の導電体層を覆う前記第１の絶縁膜の端部はシリコン窒化膜で覆われている、請求項１に記載の半導体装置。
8. 主表面を有する半導体ウェハを準備する工程と、
   前記主表面上に、半導体素子が形成される回路形成領域と、前記回路形成領域を平面的に取り囲むガードリング部と、前記半導体ウェハがスクライブされた後の半導体基板の平面的な最外縁であるスクライブ部とを形成する工程と、
   前記主表面上に最上層の導電体層を形成する工程と、
   前記最上層の導電体層を覆うように第１の絶縁膜を形成する工程と、
   少なくとも前記ガードリング部から前記スクライブ部に前記第１の絶縁膜が形成された状態で前記半導体ウェハを前記スクライブ部においてスクライブすることにより、前記スクライブ部の一部を最端部とする、前記半導体基板を有する複数の半導体装置を形成する工程とを備える、半導体装置の製造方法。
9. 前記第１の絶縁膜はＨＤＰ酸化膜またはプラズマＴＥＯＳ膜である、請求項８に記載の半導体装置の製造方法。
10. 前記最上層の導電体層を形成する工程においては前記最上層の導電体層は第２の絶縁膜の上面に接するように形成され、
    少なくとも前記ガードリング部から前記スクライブ部に前記第２の絶縁膜が延びた状態で前記半導体基板を形成する工程がなされる、請求項８に記載の半導体装置の製造方法。
11. 前記第２の絶縁膜はシリコン酸化膜に対してエッチング選択比の高い材質である、請求項１０に記載の半導体装置の製造方法。
12. 前記第１の絶縁膜を覆うようにシリコン窒化膜を形成する工程と、
    前記シリコン窒化膜を覆うように保護膜を形成する工程と、
    前記保護膜を、少なくとも前記回路形成領域と前記スクライブ部との前記最上層の導電体層の真上に残るようにパターニングする工程と、
    前記スクライブ部の前記最上層の導電体層の真上に残った前記保護膜のパターンをマスクとして前記パターンの真下の前記シリコン窒化膜が残るようにパターニングする工程とをさらに備える、請求項８に記載の半導体装置の製造方法。
13. 前記回路形成領域には複数の前記最上層の導電体層が形成され、
    前記回路形成領域における複数の前記最上層の導電体層を覆う前記第１の絶縁膜の端部がシリコン窒化膜で覆われる、請求項８に記載の半導体装置の製造方法。
14. 前記回路形成領域には複数の前記最上層の導電体層が形成され、
    前記第１の絶縁膜を形成する工程において、前記第１の絶縁膜は、前記回路形成領域における互いに隣り合う１対の前記最上層の導電体層の間を埋め込むように前記最上層の導電体層を覆う、請求項８に記載の半導体装置の製造方法。

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