JP6132525B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP6132525B2
JP6132525B2 JP2012262828A JP2012262828A JP6132525B2 JP 6132525 B2 JP6132525 B2 JP 6132525B2 JP 2012262828 A JP2012262828 A JP 2012262828A JP 2012262828 A JP2012262828 A JP 2012262828A JP 6132525 B2 JP6132525 B2 JP 6132525B2
Authority
JP
Japan
Prior art keywords
region
metal wiring
film
uppermost metal
guard ring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012262828A
Other languages
English (en)
Other versions
JP2014110279A (ja
Inventor
康治 飯塚
康治 飯塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012262828A priority Critical patent/JP6132525B2/ja
Priority to US14/082,303 priority patent/US9508774B2/en
Priority to CN201310631678.5A priority patent/CN103855175B/zh
Publication of JP2014110279A publication Critical patent/JP2014110279A/ja
Priority to US15/297,211 priority patent/US10411056B2/en
Application granted granted Critical
Publication of JP6132525B2 publication Critical patent/JP6132525B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/805—Coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/024—Manufacture or treatment of image sensors covered by group H10F39/12 of coatings or optical elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/011—Manufacture or treatment of image sensors covered by group H10F39/12
    • H10F39/026—Wafer-level processing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/18—Complementary metal-oxide-semiconductor [CMOS] image sensors; Photodiode array image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/802—Geometry or disposition of elements in pixels, e.g. address-lines or gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/811—Interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/805—Coatings
    • H10F39/8053—Colour filters

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Dicing (AREA)

Description

本発明は半導体装置およびその製造方法に関し、特に、平坦化膜を有する半導体装置およびその製造方法に関するものである。
半導体ウェハの主表面に行列状に形成された半導体装置は、ダイシングと呼ばれる工程により各半導体装置（半導体チップ）に分割される。ダイシングにより半導体ウェハが切断される領域がパッシベーション膜としての窒化膜などを有すれば、切断時に当該窒化膜にクラックまたはチッピングが発生することがある。切断された領域を起点とするクラックなどは、切断された各半導体チップに向かって進行するため、分割後の半導体チップがクラック不良を有するものとなる可能性がある。
そこでクラック不良を抑制するためにはダイシングされる領域またはその近傍に溝などのクラックの進行を抑制する加工がなされることが有効と考えられる。ダイシングされる領域またはその近傍に溝を形成する技術は、以下の各特許文献に開示されている。
特開２００１−２１０６０９号公報 特開２００４−３０３７８４号公報 特開２００７−１７３３２５号公報 特開平７−１４８０６号公報 特開２０１０−１８７０３６号公報 特開２００９−２３９１４９号公報 特開平６−７７３１５号公報 特開平１１−２５１４５８号公報
半導体装置が特にたとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを有する場合には、半導体装置の最上層の金属配線上の積層構造をより平坦にする必要がある。ところが上記の溝などが形成されることにより、溝が形成される領域と溝が形成されない領域との段差が大きくなると、最上層の金属配線上の積層構造の平坦性が低下する。上記の各特許文献においては、クラックの発生を抑制し、かつ積層構造の上層における平坦性を確保する構成については開示されていない。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、半導体基板と、素子領域と、素子外領域とを備える。素子外領域は、素子外領域に形成される金属配線のうち最上層の最上層金属配線と、最上層金属配線の上面を覆う平坦化膜と、平坦化膜上に形成された保護膜とを含んでいる。素子外領域の少なくとも一部において保護膜が除去された除去部が形成されている。除去部は、平坦化膜の上面が最上層金属配線の上面よりも半導体基板に対向する側と反対側に位置している段差を含む。段差は、最上層金属配線の上方に形成される。段差の一部の領域には、最上層金属配線の上面に達する第１の溝を含む。
一実施の形態によれば、半導体装置は、半導体基板と、素子領域と、素子外領域とを備える。素子外領域は、素子外領域に形成される金属配線のうち最上層の最上層金属配線と、最上層金属配線の上面を覆う平坦化膜と、平坦化膜上に形成された保護膜とを含んでいる。素子外領域の少なくとも一部において保護膜が除去された除去部が形成されている。
他の実施の形態によれば、半導体装置の製造方法においては、まず主表面を有する半導体基板が準備される。素子領域と素子外領域とが形成される。上記素子外領域に形成される金属配線のうち最上層の最上層金属配線と、最上層金属配線の上面を覆う平坦化膜と、平坦化膜上に形成される保護膜とが素子外領域に形成される。上記素子外領域の最上層金属配線の上方に最上層金属配線の上面を露出することなく、平坦化膜が残存するように保護膜が除去された除去部が形成されることにより、平坦化膜の上面が最上層金属配線の上面よりも半導体基板に対向する側と反対側に位置する段差が形成される。段差の一部の領域には、最上層金属配線の上面に達する第１の溝が形成される。
他の実施の形態によれば、半導体装置の製造方法においては、まず主表面を有する半導体基板が準備される。素子領域と素子外領域とが形成される。上記素子外領域に形成される金属配線のうち最上層の最上層金属配線と、最上層金属配線の上面を覆う平坦化膜と、平坦化膜上に形成される保護膜とが素子外領域に形成される。上記素子外領域の最上層金属配線の上面上に平坦化膜が残存するように保護膜が除去された除去部が形成される。
一実施の形態および他の実施の形態によれば、積層構造の平坦性を確保し、かつクラックの発生が抑制された半導体装置を提供することができる。
一実施の形態に係る半導体装置を形成するためのウェハの状態を示す概略平面図である。 図１中の丸点線で囲まれた領域ＩＩＡの概略拡大平面図（Ａ）と、（Ａ）の中でも特に切断された際に単一の半導体チップとして形成される領域をより詳細に示す概略拡大平面図（Ｂ）と、である。 一実施の形態に係る図１中のＩＩＩ−ＩＩＩ線に沿う部分が切断された半導体チップの各領域の構成を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第４工程を示す概略断面図である。 実施の形態１の半導体装置の製造方法の第５工程を示す概略断面図である。 実施の形態２の半導体チップの、図３に対応する概略断面図である。 実施の形態２の半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態２の半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態２の半導体装置の製造方法の第３工程を示す概略断面図である。 実施の形態３の半導体チップの、図３に対応する概略断面図である。 実施の形態３の半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態３の半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態４の半導体チップの、図３に対応する概略断面図である。 実施の形態４の半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態４の半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態５の半導体チップの、図３に対応する概略断面図である。 実施の形態５の半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態５の半導体装置の製造方法の第２工程を示す概略断面図である。 実施の形態４の半導体チップを形成するための半導体ウェハの一部分の概略平面図である。 実施の形態６の半導体チップを形成するための半導体ウェハの一部分の概略平面図である。 図２３中のＸＸＩＶ−ＸＸＩＶ線に沿う部分の概略断面図である。 実施の形態６の半導体装置の製造方法の第１工程を示す概略断面図である。 実施の形態５の半導体チップを形成するための半導体ウェハの一部分の概略平面図である。 実施の形態７の半導体チップを形成するための半導体ウェハの一部分の概略平面図である。
以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず図１を用いて、一実施の形態としてウェハ状態の半導体装置について説明する。
図１を参照して、半導体ウェハＳＷは、たとえばシリコンの単結晶により形成されている。半導体ウェハＳＷの主表面には、複数のイメージセンサ用のチップ領域ＩＭＣが配置されている。複数のチップ領域ＩＭＣの各々は矩形の平面形状を有し、行列状に配置されている。半導体ウェハＳＷの主表面において隣り合う１対のチップ領域ＩＭＣの間の領域はエッジ領域ＥＧＲ（素子外領域）である。エッジ領域ＥＧＲはチップ領域ＩＭＣの外周を囲むように矩形状に配置されており、複数のチップ領域ＩＭＣの各々を半導体ウェハＳＷの主表面において区画している。なお図１の半導体ウェハＳＷの外周の近傍において点線とエッジ領域ＥＧＲとにより囲まれる領域は半導体ウェハＳＷの外縁によりチップ領域ＩＭＣとしての矩形の一部が切り取られるが、この領域はチップ領域ＩＭＣと同等のイメージセンサ用の素子が配置された構成を有してもよい。
次に図２を用いて、図１のチップ領域ＩＭＣとエッジ領域ＥＧＲとについて説明する。
図２（Ａ）を参照して、半導体ウェハＳＷに配置されるチップ領域ＩＭＣの各々は、フォトダイオード領域ＰＤＲ（素子領域）と、周辺回路領域ＰＣＲと、パッド形成領域ＰＡＲとを有している。フォトダイオード領域ＰＤＲは、光電変換素子（受光素子）としてのフォトダイオードが複数、たとえば行列状に配置された領域である。周辺回路領域ＰＣＲは、フォトダイオード領域ＰＤＲのフォトダイオードを制御するための周辺回路が形成された領域である。パッド形成領域ＰＡＲは、フォトダイオード領域ＰＤＲのフォトダイオードおよび周辺回路領域ＰＣＲの制御用素子などを駆動させるための電極として形成される、たとえば矩形状の導電性の薄膜であるパッドが配置され得る領域である。
図２（Ａ）および図２（Ｂ）を参照して、フォトダイオード領域ＰＤＲは平面視においてチップ領域ＩＭＣの中央部に矩形の平面形状を有するように配置されており、周辺回路領域ＰＣＲは平面視においてフォトダイオード領域ＰＤＲの外周を取り囲むように配置されている。またパッド形成領域ＰＡＲは平面視において周辺回路領域ＰＣＲの外周を取り囲むように配置されている。
一方、特に図２（Ｂ）を参照して、エッジ領域ＥＧＲは、ガードリング領域ＧＲＲと、ダイシングライン領域ＤＬＲとを有している。ガードリング領域ＧＲＲは、平面視においてチップ領域ＩＭＣ（パッド形成領域ＰＡＲ）の外周を取り囲むように配置されており、ダイシングライン領域ＤＬＲは、平面視においてガードリング領域ＧＲＲの外周を取り囲むように配置されている。
ガードリング領域ＧＲＲには、後述するようにチップ領域ＩＭＣ（フォトダイオード領域ＰＤＲ）の外周を取り囲むように配置される金属配線の積層構造としてのガードリングが形成されている。ガードリングを有することにより、チップ領域ＩＭＣ（フォトダイオード領域ＰＤＲ）のフォトダイオードを外部の水分などから保護する役割を有する。
ダイシングライン領域ＤＬＲは、半導体ウェハＳＷにおいて、複数のチップ領域ＩＭＣの間に挟まれている。ダイシングライン領域ＤＬＲにはアライメントマークなどが配置されている。ダイシングライン領域ＤＬＲで半導体ウエハＳＷが図２（Ｂ）に示す点線において切断（ダイシング）されることにより、半導体ウエハＳＷは、チップ領域ＩＭＣとエッジ領域ＥＧＲとを有する複数個の半導体チップＣＨＰに分割される。
図２（Ｂ）の中央に位置する半導体チップＣＨＰは、ダイシングライン領域ＤＬＲがダイシングライン領域ＤＬＲ１とダイシングライン領域ＤＬＲ２とに分割されたうちのダイシングライン領域ＤＬＲ１がエッジ領域ＥＧＲの一部として配置されることにより構成される。また図２（Ｂ）の中央部の半導体チップＣＨＰの右側に配置されるチップ領域ＩＭＣは、上記のダイシングでの分割によるダイシングライン領域ＤＬＲ２がエッジ領域ＥＧＲの一部として配置されることにより構成されることになる。
なお図２においては特にフォトダイオード領域ＰＤＲを実際より縮小し、フォトダイオード領域ＰＤＲ以外の各領域を実際より拡大するように示されており、各領域の寸法は実際の寸法とは大きく異なる場合がある。具体的には、たとえばダイシングライン領域ＤＬＲは、ダイシングライン領域ＤＬＲ１とダイシングライン領域ＤＬＲ２とを合計して６０μｍ以上１２０μｍ以下の幅（平面視において矩形を形成するように延在する方向に交差する方向の幅）を有することが好ましい。このダイシング領域が実際にダイシングの際に刃物により切断される領域の幅（いわゆるブレード幅）は上記ダイシングライン領域ＤＬＲの幅の約半分であることが好ましく、具体的にはたとえば３０μｍ以上６０μｍ以下であることが好ましい。
次に図３を用いて、一実施の形態の半導体チップＣＨＰの各部分の構成について説明する。
図３を参照して、一実施の形態のたとえばイメージセンサ用の半導体チップＣＨＰは、フォトダイオード領域ＰＤＲのフォトダイオードＰＤ（受光素子）と、周辺回路領域ＰＣＲの制御用トランジスタＣＴＲとを有している。
具体的には、半導体チップＣＨＰは、たとえばシリコンからなる半導体基板ＳＵＢ（半導体ウェハＳＷの基板と同じ）のｎ-領域ＮＴＲに形成されている。フォトダイオード領域ＰＤＲと周辺回路領域ＰＣＲとは、半導体基板ＳＵＢの表面に形成されたフィールド酸化膜ＦＯにより互いに平面視において分離されている。その他の互いに隣り合う各領域についても、半導体基板ＳＵＢの表面に形成されたフィールド酸化膜ＦＯにより互いに平面視において分離されていてもよい。たとえば上記のフィールド酸化膜ＦＯは、パッド形成領域ＰＡＲおよびエッジ領域ＥＧＲにも配置されており、各領域のフィールド酸化膜ＦＯは互いに同一の層として形成されている。
フォトダイオードＰＤは、フォトダイオード領域ＰＤＲの半導体基板ＳＵＢ内に形成されており、ｐ型ウェル領域ＰＷＲ１とｎ型不純物領域ＮＷＲとにより構成されている。ｐ型ウェル領域ＰＷＲ１はフォトダイオード領域ＰＤＲ内の半導体基板ＳＵＢの表面に形成されている。ｎ型不純物領域ＮＷＲはｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に形成されており、ｐ型ウェル領域ＰＷＲ１とｐｎ接合を構成している。
フォトダイオード領域ＰＤＲには、転送用トランジスタＴＴＲなどのＭＩＳ（Metal Insulator Semiconductor）トランジスタも形成されている。特に転送用トランジスタＴＴＲは１対のソース／ドレイン領域ＮＷＲ、ＮＮＲ、ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＷＲとＮＮＲ、ＮＲとの各々は、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面に互いに間隔をおいて配置されている。１対のｎ型ソース／ドレイン領域ＮＷＲ、ＮＮＲ、ＮＲの一方の領域は、フォトダイオードＰＤのｎ型不純物領域ＮＷＲと一体となっており、互いに電気的に接続されている。１対のソース／ドレイン領域ＮＷＲ、ＮＮＲ、ＮＲの他方の領域は、高濃度領域としてのｎ+不純物領域ＮＲとＬＤＤ（Lightly Doped Drain）としてのｎ型不純物領域ＮＮＲとを有している。１対のソース／ドレイン領域ＮＷＲとＮＮＲ、ＮＲとに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。
また、ｐ型ウェル領域ＰＷＲ１内の半導体基板ＳＵＢの表面には、上層配線と接続するためｐ+不純物領域ＰＲが形成されている。
フォトダイオードＰＤを覆うように半導体基板ＳＵＢの表面上には、たとえばシリコン窒化膜ＮＦとシリコン酸化膜ＯＦとがこの順に積層された絶縁層が形成されている。この絶縁層の一方端はゲート電極ＧＥの一方上に乗り上げている。また上記絶縁層の残渣としてゲート電極ＧＥの他方の側壁には、上記と同様にシリコン窒化膜ＮＦとシリコン酸化膜ＯＦとがこの順に積層された側壁絶縁層が形成されている。
周辺回路領域ＰＣＲにおける、半導体基板ＳＵＢの表面には、たとえばｐ型ウェル領域ＰＷＲ２が形成されている。このｐ型ウェル領域ＰＷＲ２には、複数のフォトダイオードＰＤの動作を制御するための制御素子が形成されており、この制御素子はたとえばＭＩＳトランジスタＣＴＲを含んでいる。
このＭＩＳトランジスタＣＴＲは、１対のｎ型ソース／ドレイン領域ＮＮＲ、ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。１対のｎ型ソース／ドレイン領域ＮＮＲ、ＮＲの各々は、互いに間隔をあけて半導体基板ＳＵＢの表面に形成されている。１対のｎ型ソース／ドレイン領域ＮＮＲ、ＮＲの各々は、たとえば高濃度領域としてのｎ型不純物領域ＮＲとＬＤＤとしてのｎ型不純物領域ＮＮＲとを有している。
１対のｎ型ソース／ドレイン領域ＮＮＲ、ＮＲに挟まれる半導体基板ＳＵＢの表面の上にはゲート絶縁膜ＧＩを挟んでゲート電極ＧＥが形成されている。ゲート電極ＧＥの側壁には、たとえばシリコン窒化膜ＮＦとシリコン酸化膜ＯＦとがこの順に積層された側壁絶縁層が形成されている。
フォトダイオード領域ＰＤＲと周辺回路領域ＰＣＲとの各ＭＩＳトランジスタのゲート電極ＧＥはたとえば不純物がドープされた多結晶シリコンからなっていてもよく、またたとえばＴｉＮ（窒化チタン）などの金属からなっていてもよい。
エッジ領域ＥＧＲのガードリング領域ＧＲＲにおける半導体基板ＳＵＢの表面には、ｎ+不純物領域ＮＲが形成されている。ｎ+不純物領域ＮＲは、フォトダイオード領域ＰＤＲのｐ+不純物領域ＰＲと同様に、上層配線と接続するために形成されている。
チップ領域ＩＭＣ（フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲおよびパッド形成領域ＰＡＲ）およびエッジ領域ＥＧＲ（ガードリング領域ＧＲＲおよびダイシングライン領域ＤＬＲ）の各々において、半導体基板ＳＵＢの表面上には、上記の素子（フォトダイオードＰＤ、ＭＩＳトランジスタＴＴＲ、ＣＴＲ）を覆うように層間絶縁層ＩＩ１が形成されている。フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲ、およびガードリング領域ＧＲＲにおいては、層間絶縁層ＩＩ１上に、パターニングされた１層目の金属配線ＭＬ１が形成されている。この１層目の金属配線ＭＬ１は、層間絶縁層ＩＩ１のコンタクトホール内を埋め込む導電層Ｃ１を通じて、たとえばｐ+不純物領域ＰＲまたはｎ+不純物領域ＮＲと電気的に接続されている。
金属配線ＭＬ１を覆うように層間絶縁層ＩＩ１上には層間絶縁層ＩＩ２が形成されている。フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲ、およびガードリング領域ＧＲＲにおいては、層間絶縁層ＩＩ２上に、パターニングされた２層目の金属配線ＭＬ２が形成されている。この２層目の金属配線ＭＬ２は、層間絶縁層ＩＩ２のスルーホール内を埋め込む導電層Ｔ１を通じて１層目の金属配線ＭＬ１と電気的に接続されている。
金属配線ＭＬ２を覆うように層間絶縁層ＩＩ２上には層間絶縁層ＩＩ３が形成されている。フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲ、およびガードリング領域ＧＲＲにおいては、層間絶縁層ＩＩ３上に、パターニングされた３層目の金属配線ＴＭＬが形成されている。この金属配線ＴＭＬは、チップ領域ＩＭＣおよびエッジ領域ＥＧＲに形成される金属配線のうち最上層に形成されている配線である。この３層目の最上層金属配線ＴＭＬは、層間絶縁層ＩＩ３のスルーホール内を埋め込む導電層Ｔ２を通じて２層目の金属配線ＭＬ２と電気的に接続されている。
図３においては金属配線は最上層金属配線ＴＭＬを含め合計３層が積層されているが、当該金属配線の積層される数はこれに限らず任意とすることができる。また最上層金属配線ＴＭＬおよび金属配線ＭＬ１，ＭＬ２はアルミニウムなどの金属材料からなることが好ましいが、アルミニウムの代わりに銅などの金属材料からなってもよい。また層間絶縁層ＩＩ１，ＩＩ２，ＩＩ３はたとえばシリコン酸化膜よりなっており、金属材料よりなる金属配線ＭＬ１，ＭＬ２とはエッチング選択比（たとえば導電層Ｔ１，Ｔ２などを形成するための層間絶縁層ＩＩ２，ＩＩ３のエッチング時におけるエッチング選択比）の異なる材料からなっている。さらに導電層Ｃ１，Ｔ１，Ｔ２は、層間絶縁層に形成されたスルーホールがタングステンなどの金属材料により充填された構成を有することが好ましい。また図示されないが、導電層Ｃ１，Ｔ１，Ｔ２を形成する上記スルーホールの側壁や底壁にはバリアメタルが形成されてもよい。
チップ領域ＩＭＣの特にフォトダイオード領域ＰＤＲにおいて、導電層Ｃ１，Ｔ１，Ｔ２により互いに電気的に接続される金属配線ＭＬ１，ＭＬ２，ＴＭＬは、転送用トランジスタＴＴＲの１対のｎ型ソース／ドレイン領域ＮＷＲ、ＮＮＲ、ＮＲの一方の領域と電気的に接続されている。一方、エッジ領域ＥＧＲの特にガードリング領域ＧＲＲにおいて、金属配線ＭＬ１，ＭＬ２，ＴＭＬとこれらを互いに電気的に接続する導電層Ｃ１，Ｔ１，Ｔ２とによりガードリングＧＲが構成される。このガードリングＧＲは、ｎ+不純物領域ＮＲの真上を図３の上下方向に延在するように配置される。またガードリングＧＲは平面視においてガードリング領域ＧＲＲに沿うように、すなわち平面視においてチップ領域ＩＭＣを矩形状に取り囲むように形成されている。
したがってガードリングＧＲは、層間絶縁層ＩＩ１〜ＩＩ３などを含む積層構造におけるガードリングＧＲの内側（ガードリングＧＲに取り囲まれるチップ領域ＩＭＣなど）にガードリングＧＲの外側（ガードリングＧＲに取り囲まれる領域の外側）からの異物の浸入などを防ぐ壁面として機能する。より具体的には、上記のようにたとえばガードリングＧＲに取り囲まれる領域の外側から水分などがガードリングＧＲに取り囲まれる領域の内側に進入することが、ガードリングＧＲの壁面により抑制される。
またパッド形成領域ＰＡＲにおける最上層金属配線ＴＭＬは、上記の電極として形成される、たとえば矩形状の導電性の薄膜であるパッドである。
なおフォトダイオード領域ＰＤＲにおいて、特にフォトダイオードＰＤの真上には、金属配線ＭＬ１，ＭＬ２，ＴＭＬが配置されていない。このような構成とすることにより、図３の上方からフォトダイオードＰＤへの光の入射を容易にすることができる。
最上層金属配線ＴＭＬを覆うように、層間絶縁層ＩＩ３上には平坦化膜ＦＦが形成されている。平坦化膜ＦＦは、フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲ、パッド形成領域ＰＡＲ、エッジ領域ＥＧＲともに形成されている。平坦化膜ＦＦはたとえばシリコン酸化膜よりなっており、層間絶縁層ＩＩ１〜ＩＩ３と同様の形成方法により、層間絶縁層ＩＩ１〜ＩＩ３と同様の厚みとなるように形成されることが好ましい。
平坦化膜ＦＦは、フォトダイオード領域ＰＤＲおよび周辺回路領域ＰＣＲにおいては、その上面の高さ（その上面の、半導体基板ＳＵＢの主表面からの図３の上下方向に関する距離）がほぼ一定になるように、ほぼ全面に形成されている。すなわち当該各領域における平坦化膜ＦＦの厚みはほぼ一定である。平坦化膜ＦＦは、パッド形成領域ＰＡＲにおいては、たとえばパッドとしての最上層金属配線ＴＭＬの一部の領域（平面視における外縁近傍の領域）を覆うように形成されており、最上層金属配線ＴＭＬ（パッド）の上記一部の領域以外の領域（平面視における中央部）は覆わないように形成されている。すなわち平面視における上記中央部においては、最上層金属配線ＴＭＬが露出している。
またパッド形成領域ＰＡＲの平坦化膜ＦＦは、たとえば平面視における中央部側の端部において他の領域に比べてその厚みが薄くなっており、階段状の断面形状を有していてもよい。具体的には、パッド形成領域ＰＡＲのうち上記中央部側の端部以外の領域における平坦化膜ＦＦの厚みは、フォトダイオード領域ＰＤＲおよび周辺回路領域ＰＣＲにおける平坦化膜ＦＦの厚みにほぼ等しい。パッド形成領域ＰＡＲのうち上記中央部側の端部における平坦化膜ＦＦは、フォトダイオード領域ＰＤＲなどの平坦化膜ＦＦよりも厚みが薄い。
エッジ領域ＥＧＲにおいては、平坦化膜ＦＦは、ガードリング領域ＧＲＲのガードリングＧＲを構成する最上層金属配線ＴＭＬの上面を覆うように形成されている。すなわち平坦化膜ＦＦの上面はガードリングＧＲを構成する最上層金属配線ＴＭＬの上面よりも上側（半導体基板ＳＵＢに対向する側と反対側）に位置している。
ガードリング領域ＧＲＲの外側（フォトダイオード領域ＰＤＲに対向する側と反対側であり、図３の右側）およびダイシングライン領域ＤＬＲにおいて、ガードリング領域ＧＲＲの内側（フォトダイオード領域ＰＤＲに対向する側であり、図３の左側）に比べて平坦化膜ＦＦが薄くなっている。ガードリングＧＲの最上層金属配線ＴＭＬと平面視において重なる領域においても、その一部（図３の右側）において他の領域に比べて平坦化膜ＦＦが薄くなっているが、その薄くなった領域においても平坦化膜ＦＦは最上層金属配線ＴＭＬの上面を覆っている。つまり平坦化膜ＦＦはエッジ領域ＥＧＲの最上層金属配線ＴＭＬのほぼ全面を覆っている。
エッジ領域ＥＧＲのうち上記の平坦化膜ＦＦが薄くなった領域における平坦化膜ＦＦの厚みは、たとえばパッド形成領域ＰＡＲにおける平坦化膜ＦＦが薄くなった領域（平面視における中央部）における平坦化膜ＦＦの厚みとほぼ等しい。またエッジ領域ＥＧＲのうち平坦化膜ＦＦが厚い領域における平坦化膜ＦＦの厚みは、フォトダイオード領域ＰＤＲおよび周辺回路領域ＰＣＲにおける平坦化膜ＦＦの厚みにほぼ等しい。
平坦化膜ＦＦ上にはパッシベーション膜ＰＡＳ（保護膜）が形成されている。パッシベーション膜ＰＡＳはたとえばシリコン窒化膜により形成されており、パッシベーション膜ＰＡＳより半導体基板ＳＵＢに近い側（図３の下側）の各層を水分などから保護する役割を有する。
フォトダイオード領域ＰＤＲおよび周辺回路領域ＰＣＲにおいては、パッシベーション膜ＰＡＳは平坦化膜ＦＦ上に、その厚みがほぼ一定になるようにほぼ全面に形成されている。パッシベーション膜ＰＡＳは、パッド形成領域ＰＡＲおよびエッジ領域ＥＧＲにおいては、その真下の平坦化膜ＦＦの厚みが厚い領域を覆うように形成されており、それ以外の領域には形成されていない。
フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲ、パッド形成領域ＰＡＲおよびエッジ領域ＥＧＲの各領域において、パッシベーション膜ＰＡＳが形成された領域においては、パッシベーション膜ＰＡＳおよびその真下の平坦化膜ＦＦの厚みはほぼ一定である。しかしパッド形成領域ＰＡＲおよびエッジ領域ＥＧＲにおいてパッシベーション膜ＰＡＳが形成されない領域においては、その真下の最上層金属配線ＴＭＬまたは平坦化膜ＦＦの上面が露出している。
ここで特に素子外領域としてのエッジ領域ＥＧＲに着目すれば、特に図３の右側において平坦化膜ＦＦが他の領域より薄くなった領域の真上にはパッシベーション膜ＰＡＳが形成されておらず除去されている。パッシベーション膜ＰＡＳが除去された領域（除去部）はこれに隣接するパッシベーション膜ＰＡＳが形成された領域に対して段差ＬＶＬを形成している。
エッジ領域ＥＧＲにおける段差ＬＶＬの量（段差量ＧＰ）は、エッジ領域ＥＧＲ（フォトダイオード領域ＰＤＲなど他の領域でもよい）の特にパッシベーション膜ＰＡＳの上面と、段差ＬＶＬにおける平坦化膜ＦＦの上面との、半導体基板ＳＵＢの厚み方向に関する高さの差のことをいう。
上記のように、エッジ領域ＥＧＲにおいて、段差ＬＶＬの底面（段差ＬＶＬにおける平坦化膜ＦＦの上面）は、ガードリングＧＲを構成する最上層金属配線ＴＭＬの上面よりも図３の上側に位置している。したがって図３においてはエッジ領域ＥＧＲの最上層金属配線ＴＭＬの上面は露出しておらず、パッド形成領域ＰＡＲの最上層金属配線ＴＭＬの上面のみが露出している。
フォトダイオード領域ＰＤＲの、特にフォトダイオードＰＤの真上において、パッシベーション膜ＰＡＳ上に平坦化膜ＦＦとカラーフィルタＣＦとが、この順に積層されている。この平坦化膜ＦＦは、上記の層間絶縁層ＩＩ３上の平坦化膜ＦＦと同様にたとえばシリコン酸化膜により形成されることが好ましく、カラーフィルタＣＦは、一般公知の有機材料または無機材料により形成されることが好ましい。また図示されないが、カラーフィルタＣＦ上にはフォトダイオードＰＤに所望の光を高効率に入射させるための集光レンズが形成される。
次に図４〜図８を用いて、一実施の形態の半導体装置の製造方法について説明する。なお以下においては、図３に示す層間絶縁層ＩＩ３および、層間絶縁層ＩＩ３よりも下側の各層の形成方法についての詳細な説明は省略するため、図４〜図８において上記各層は図３に比べて図示が簡略化されている。
図４を参照して、シリコンやゲルマニウムなど、使用時に照射する光の波長に応じて異なる半導体材料からなる半導体基板ＳＵＢ（半導体ウェハＳＷ：図１参照）が準備され、その主表面に、図３に示すフォトダイオードＰＤや層間絶縁層ＩＩ１〜ＩＩ３、金属配線ＭＬ１，ＭＬ２、導電層Ｔ１，Ｔ２などが形成される。上記の各領域は一般公知の方法により形成される。これにより、半導体基板ＳＵＢの主表面は、フォトダイオードＰＤが形成されたフォトダイオード領域ＰＤＲと、上記の制御用トランジスタＣＴＲなどが形成された周辺回路領域ＰＣＲと、パッド形成領域ＰＡＲとからなるチップ領域ＩＭＣ（図２参照）と、チップ領域ＩＭＣの外周側のエッジ領域ＥＧＲとに区画される。
層間絶縁層ＩＩ３の上面を覆うように、たとえばスパッタリングにより金属配線ＴＭＬが形成され、通常の写真製版技術およびエッチングにより図４に示すような形状にパターニングされる。この金属配線ＴＭＬは最上層の金属配線ＴＭＬとなり、フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲ、パッド形成領域ＰＡＲおよびエッジ領域ＥＧＲの各領域に形成される。
次にエッジ領域ＥＧＲを含む各領域に、最上層金属配線ＴＭＬの上面を覆うように、層間絶縁層ＩＩ３上に平坦化膜ＦＦが形成される。平坦化膜ＦＦは層間絶縁層ＩＩ１〜ＩＩ３と同様にたとえば通常のＣＶＤ（Chemical Vapor Deposition）法により形成される。また平坦化膜ＦＦはエッジ領域ＥＧＲを含む各領域においてほぼ全面に、ほぼ均一の膜厚となり、その上面がほぼ平坦となるように形成される。その一方で平坦化膜ＦＦは層間絶縁層ＩＩ３とその上方の最上層金属配線ＴＭＬとの双方の上面を覆うように形成される。このような態様を形成することが可能な程度に、平坦化膜ＦＦは、最上層金属配線ＴＭＬよりも厚く形成することが好ましい。
次にエッジ領域ＥＧＲを含む各領域の平坦化膜ＦＦ上のほぼ全面にパッシベーション膜ＰＡＳが、たとえば通常のＣＶＤ法により形成される。
次にたとえばいわゆるポジ型のフォトレジストＰＨＲを用いた通常の写真製版技術により、パッシベーション膜ＰＡＳを除去したい領域に開口を有するフォトレジストＰＨＲのパターンが形成される。ここでポジ型のフォトレジストＰＨＲとは、露光部分が現像液により可溶性となるフォトレジストを意味する。
図５を参照して、フォトレジストＰＨＲのパターンを用いた通常のエッチングにより、パッシベーション膜ＰＡＳがパターニングされ、パッド形成領域ＰＡＲの一部（平面視における中央部）およびエッジ領域ＥＧＲの一部（ガードリング領域ＧＲＲのフォトダイオード領域ＰＤＲから遠い側およびダイシングライン領域ＤＬＲ）のパッシベーション膜ＰＡＳが除去される。
パッシベーション膜ＰＡＳが除去される領域においてはパッシベーション膜ＰＡＳがすべて除去されるためその真下の平坦化膜ＦＦが露出されるが、オーバーエッチングによりその真下の平坦化膜ＦＦもその一部がエッチングの影響を受けるため除去される。このためパッシベーション膜ＰＡＳが除去される領域は、パッシベーション膜ＰＡＳが除去されない領域に比べて、パッシベーション膜ＰＡＳの厚みとその真下の平坦化膜ＦＦのオーバーエッチングされる厚みとの総和分だけ全体の厚みが薄くなった、パッシベーション膜ＰＡＳの除去部としての段差ＬＶＬが形成される。
平坦化膜ＦＦは、最上層金属配線ＴＭＬの上面に達しない程度にオーバーエッチングされることが好ましい。つまり形成される段差ＬＶＬの底面である平坦化膜ＦＦの上面は、最上層金属配線ＴＭＬの上面よりも上側（半導体基板ＳＵＢに対向する側と反対側）に位置するように形成される。ここではエッジ領域ＥＧＲの最上層金属配線ＴＭＬの上面上を含む平面視におけるほぼ全面において平坦化膜ＦＦが残存するように、パッシベーション膜ＰＡＳがエッチング除去され、段差ＬＶＬが形成される。
図６を参照して、たとえばポジ型のフォトレジストＰＨＲを用いた通常の写真製版技術により、パッド形成領域ＰＡＲのパッドの平面視における中央部に開口を有するフォトレジストＰＨＲのパターンが形成される。このフォトレジストＰＨＲのパターンは、フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲおよびエッジ領域ＥＧＲのほぼ全面を覆うように形成されることが好ましい。
図７を参照して、フォトレジストＰＨＲのパターンを用いた通常のエッチングにより、パッシベーション膜ＰＡＳの下面に接する平坦化膜ＦＦがパターニングされ、パッド形成領域ＰＡＲの平面視における中央部の平坦化膜ＦＦが除去される。この処理により、パッド形成領域ＰＡＲの平面視における中央部においてはパッシベーション膜ＰＡＳと平坦化膜ＦＦとの双方が除去され、その直下の最上層金属配線ＴＭＬ（パッド）の上面が露出する。
一方、フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲおよびエッジ領域ＥＧＲにおいては、そのほぼ全面がフォトレジストＰＨＲに覆われた状態で上記エッチングがなされる。このため、図６および図７の工程においては、フォトダイオード領域ＰＤＲ、周辺回路領域ＰＣＲおよびエッジ領域ＥＧＲのパッシベーション膜ＰＡＳおよび平坦化膜ＦＦはエッチングされることなく、エッジ領域ＥＧＲの段差ＬＶＬは図５と同様の状態が維持される。つまりエッジ領域ＥＧＲにおいては、図５の工程において残存した平坦化膜ＦＦが引き続き残存する。
なおここでのフォトレジストＰＨＲの開口は、パッド形成領域ＰＡＲのパッシベーション膜ＰＡＳをエッチングするためのフォトレジストＰＨＲの開口と平面的に重なる位置にあるが、パッシベーション膜ＰＡＳ用のフォトレジストＰＨＲの開口よりもやや小さくなっている。このためパッシベーション膜ＰＡＳの開口部の端部近傍においてはその真下の平坦化膜ＦＦが除去されない。その結果、パッド形成領域ＰＡＲの平坦化膜ＦＦは、中央部におけるやや薄い領域（パッシベーション膜ＰＡＳのオーバーエッチングによる）と、その外周側の厚い領域とを有する。
図８を参照して、通常の成膜技術、写真製版技術およびエッチングにより、フォトダイオード領域ＰＤＲの特にフォトダイオードＰＤの真上におけるパッシベーション膜ＰＡＳ上に、平坦化膜ＦＦおよびカラーフィルタＣＦが形成される。図８の態様は、図３に示す各領域の態様に相当する。
なお図示されないが、この工程の後、たとえばカラーフィルタＣＦ上にはフォトダイオードＰＤに所望の光を高効率に入射させるための集光レンズが形成される。
以上により図１〜図２に示すように、上記の各領域ＰＤＲ，ＰＣＲ，ＰＡＲ，ＥＧＲが半導体ウェハＳＷの主表面において行列状に繰り返すように配置される。これを図２（Ｂ）の点線で示すように、エッジ領域ＥＧＲの一部であるダイシングライン領域ＤＬＲにおいて切断することにより、フォトダイオードＰＤを有する、イメージセンサ用の半導体チップＣＨＰが複数形成される。
次に、一実施の形態の作用効果を説明する。
たとえばダイシングライン領域ＤＬＲにおいてパッシベーション膜ＰＡＳが除去されずに除去部（段差ＬＶＬ）が形成されない場合には、半導体ウェハＳＷの半導体チップＣＨＰへのダイシングの際にパッシベーション膜ＰＡＳが切断される。パッシベーション膜ＰＡＳがシリコン窒化膜で形成される場合には、パッシベーション膜ＰＡＳの保護膜としての効果が特に高まるが、同時にパッシベーション膜ＰＡＳの切断時にクラックまたはチッピングが発生する可能性が高くなる。シリコン窒化膜は硬度が高く、クラックが発生しやすい材料であるためである。このクラックは切断により形成される半導体チップＣＨＰの方へ進行し、半導体チップＣＨＰにクラック不良を来たす可能性がある。
そこでダイシングライン領域ＤＬＲにおいて段差ＬＶＬを形成し、パッシベーション膜ＰＡＳを除去することにより、ダイシングの際のパッシベーション膜ＰＡＳ（シリコン窒化膜）を起点とするクラックおよびチッピングが発生し得なくなる。このためダイシング後の半導体チップＣＨＰにおけるクラック不良およびチッピング不良の発生を抑制することができる。
次に、より高効率にパッド形成領域ＰＡＲの最上層金属配線ＴＭＬを露出させる観点から、当該露出のためのパッシベーション膜ＰＡＳとその真下の平坦化膜ＦＦとをエッチング除去すると同時に、ダイシング領域の段差ＬＶＬを形成するためにパッシベーション膜ＰＡＳとその下面に接する平坦化膜ＦＦとしてのシリコン酸化膜とをエッチング除去する場合を考える。このとき、除去されたパッシベーション膜ＰＡＳの真下の平坦化膜ＦＦが、ガードリングＧＲを構成する最上層金属配線ＴＭＬの上面よりも半導体基板ＳＵＢ側（下側）の領域に達するまで除去されれば、最終的に形成される段差ＬＶＬの量ＧＰ（図３参照）が非常に大きくなる。またたとえば上記の一実施の形態のように、エッジ領域ＥＧＲのうちダイシングライン領域ＤＬＲのみならずガードリング領域ＧＲＲのパッシベーション膜ＰＡＳなどが除去され段差ＬＶＬが形成される場合には、最上層金属配線ＴＭＬの上面よりも下側まで平坦化膜ＦＦが除去されれば、ガードリングＧＲの最上層金属配線ＴＭＬの上面が露出する。
このように段差ＬＶＬの量ＧＰが、特にガードリングＧＲの最上層金属配線ＴＭＬ上の平坦化膜ＦＦがなくなる程度に非常に大きくなれば、エッジ領域ＥＧＲにおける最上面の平坦性が非常に悪くなり、その結果後工程（図８参照）においてフォトダイオード領域ＰＤＲに形成される平坦化膜ＦＦの上面も平坦性が悪くなる可能性がある。これは、図８の工程において、平坦化膜ＦＦは、その上面を平坦にするためには、いったん段差ＬＶＬ内を充填し、かつ露出したガードリングＧＲの最上層金属配線ＴＭＬの上面を覆うするように形成される必要があるためである。
このため、エッジ領域ＥＧＲの段差が大きくなった場合、フォトダイオード領域ＰＤＲの上面を平坦にするためには、フォトダイオード領域ＰＤＲにおいて、カラーフィルタＣＦの下面に接する図８の平坦化膜ＦＦを特に厚く形成する必要が生じる。仮に平坦性の低いフォトダイオード領域ＰＤＲが形成された場合、当該イメージセンサにより形成される画像のムラが増え、画素の制御性が低下する可能性があるためである。
しかし図８の平坦化膜ＦＦが厚く形成されることにより、コストが増加する可能性がある。また当該平坦化膜ＦＦが厚く形成されることにより、カラーフィルタＣＦの上方からフォトダイオードＰＤへの光の入射効率が低下し、フォトダイオードＰＤの機能が低下する問題が発生する可能性がある。
そこで一実施の形態においては、半導体チップＣＨＰへのクラックの発生を抑制するとともに画素の制御性の低下を抑制するために、エッジ領域ＥＧＲの最上面（平坦化膜ＦＦの上面）のチップ領域ＩＭＣのパッシベーション膜ＰＡＳの上面に対する段差ＬＶＬが形成されるが、段差ＬＶＬの量が比較的小さくなるように配慮されている。具体的には、上記の段差ＬＶＬが、エッジ領域ＥＧＲ（特にダイシングライン領域ＤＬＲ）のパッシベーション膜ＰＡＳを除去し、かつエッジ領域ＥＧＲのガードリングＧＲの最上層金属配線ＴＭＬの上面上において平坦化膜ＦＦが残存するように形成される。ここではパッシベーション膜ＰＡＳがエッチングされる際にその下面に接する平坦化膜ＦＦがたとえオーバーエッチングされたとしても、図５に示すようにガードリングＧＲの上面に達しない程度にオーバーエッチングされ、ガードリングＧＲの最上層金属配線ＴＭＬの上面上に平坦化膜ＦＦが残存するように調整される。
このためダイシングライン領域ＤＬＲのパッシベーション膜ＰＡＳを起点とし、半導体チップＣＨＰに向けて進行するクラックを抑制する効果を奏し、かつエッジ領域ＥＧＲの最上面の平坦性の劣化を抑制することができる。その結果、フォトダイオード領域ＰＤＲの平坦性を維持することができる。
ガードリングＧＲの最上層金属配線ＴＭＬの上面を平坦化膜ＦＦが覆う段差ＬＶＬが形成されることにより、言い換えればガードリングＧＲの最上層金属配線ＴＭＬの上面に平坦化膜ＦＦが残存することにより、当該金属配線ＴＭＬ上の平坦性が確保される。その結果、コストの増加を招くことなく、かつフォトダイオードＰＤの受光効率などの信頼性を低下させることなく、フォトダイオード領域ＰＤＲの平坦性を維持することができる。
以上のように一実施の形態においては、クラック不良などの抑制と、平坦化の確保との双方の作用効果を奏することができる。さらに、（ガードリングＧＲ上の）平坦化膜ＦＦ上に保護膜としてのパッシベーション膜ＰＡＳが形成されることにより、フォトダイオードＰＤなどへの水分などの浸入を抑制する効果が高められる。以上より一実施の形態によれば、信頼性の高い半導体チップＣＨＰを提供することができる。
（実施の形態２）
まず図９を用いて、本実施の形態の半導体チップＣＨＰの各部分の構成について説明する。
図９を参照して、本実施の形態の半導体チップＣＨＰは実施の形態１（図３）の半導体チップＣＨＰと基本的に同様の構成を有している。しかし本実施の形態の半導体チップＣＨＰは、エッジ領域ＥＧＲに第１の溝ＳＬＴ１が形成されている点において実施の形態１と異なっている。
第１の溝ＳＬＴ１は、パッシベーション膜ＰＡＳの除去部である段差ＬＶＬに形成されており、より具体的には段差ＬＶＬの底面である平坦化膜ＦＦの上面の一部の領域に、平坦化膜ＦＦが除去された領域（除去部）として形成されている。第１の溝ＳＬＴ１はガードリングＧＲの最上層金属配線ＴＭＬの真上に形成され、第１の溝ＳＬＴ１は最上層金属配線ＴＭＬの真上における平坦化膜ＦＦの上面の一部を起点として、当該最上層金属配線ＴＭＬの上面に達するように、図９の上下方向（深さ方向）に延びている。
第１の溝ＳＬＴ１は、図９の左右方向の幅が段差ＬＶＬに比べて非常に狭い。具体的には第１の溝ＳＬＴ１の幅ｗは２μｍ以上であり、かつダイシングに用いる刃物の幅（ブレード幅）の１０％以下であることが好ましい。上記のようにブレード幅は３０μｍ以上６０μｍ以下であるため、第１の溝ＳＬＴ１の幅ｗは通常、３〜６μｍ以下である。
幅ｗを２μｍ以上とすることにより、確実に第１の溝ＳＬＴ１を開口させ、チッピングを抑制する効果が高まり、また後述するように溝ＳＬＴ１がクラックの進行を抑制する効果をより高めることができる。また幅ｗをブレード幅の１０％以下とする上限値は、カラーフィルタＣＦを形成する際に第１の溝ＳＬＴ１にカラーフィルタＣＦが充填されることを極力抑制する観点から決定される。
第１の溝ＳＬＴ１が形成される領域では平坦化膜ＦＦが除去されるため、ガードリングＧＲの最上層金属配線ＴＭＬの上面が露出する。しかし第１の溝ＳＬＴ１の幅ｗは通常、ガードリングＧＲの幅に比べて十分に狭い、いわゆるスリット状の断面形状である。このため、第１の溝ＳＬＴ１以外の領域において最上層金属配線ＴＭＬの上面のほぼ全面が平坦化膜ＦＦに覆われていれば、ここでは図９のような態様についても最上層金属配線ＴＭＬの上面が平坦化膜ＦＦに覆われている（平坦化膜ＦＦが残存する）ということにする。
本実施の形態の半導体チップＣＨＰの構成は、以上の各点において実施の形態１（図３）の半導体チップＣＨＰの構成と異なるが、他の各点においては実施の形態１（図３）の半導体チップＣＨＰの構成と同様である。このため図３と同一の構成要素については同一の参照符号を付し、その説明を繰り返さない。このことは以降の各実施の形態についても同様である。
次に図１０〜図１２を用いて、本実施の形態の半導体装置の製造方法について説明する。なおここでは、実施の形態１の製造方法と異なる点においてのみ説明する。
図１０を参照して、実施の形態１の図５までの工程と同様の処理がなされた後、たとえばポジ型のフォトレジストＰＨＲを用いた通常の写真製版技術により、パッド形成領域ＰＡＲのパッドの平面視における中央部、およびエッジ領域ＥＧＲのうち第１の溝ＳＬＴ１を形成しようとする領域に開口を有するフォトレジストＰＨＲのパターンが形成される。ここでは上記の開口以外の領域はほぼ全面を覆うようにフォトレジストＰＨＲのパターンが形成される。
図１１を参照して、フォトレジストＰＨＲのパターンを用いた通常のエッチングにより、パッシベーション膜ＰＡＳの下面に接する平坦化膜ＦＦがパターニングされ、パッド形成領域ＰＡＲの平面視における中央部、およびガードリングＧＲの真上の一部の領域の平坦化膜ＦＦが除去される。ここではガードリングＧＲの真上の平坦化膜ＦＦが、その上面からガードリングＧＲの上面の深さに達するように除去されることにより第１の溝ＳＬＴ１が形成される。ただしガードリングＧＲ上のうち第１の溝ＳＬＴ１が形成される領域以外の領域については、実施の形態１と同様に平坦化膜ＦＦが残存する。
図１２を参照して、以降、図８と同様の後処理がなされる。
次に、本実施の形態の作用効果を説明する。本実施の形態は実施の形態１の作用効果に加えて、以下の作用効果を奏する。
本実施の形態においてはダイシングの際にダイシングライン領域ＤＬＲから発生したクラックがフォトダイオード領域ＰＤＲの方に向けて進行したとしても、上記の第１の溝ＳＬＴ１により、ガードリングＧＲの真上において進行を止めることができる。これは溝ＳＬＴ１において平坦化膜ＦＦが途切れるため、平坦化膜ＦＦ内を伝わるクラックの進行が止められるためである。このため実施の形態１に比べてさらに、半導体チップＣＨＰがクラックがフォトダイオード領域ＰＤＲに到達する不良を発生する可能性を低減することができる。
なお溝ＳＬＴ１が少なくとも平坦化膜ＦＦの上面からガードリングＧＲの上面に達するまで深さ方向に延在するため、ダイシングライン領域ＤＬＲからフォトダイオード領域ＰＤＲに向けて（半導体基板ＳＵＢの主表面に沿う方向に）平坦化膜ＦＦ内を伝播するクラックはガードリングＧＲの真上において必ず溝ＳＬＴ１を経由することになる。このため、ガードリングＧＲの真上をフォトダイオード領域ＰＤＲに向けて進行するクラックは必ず溝ＳＬＴ１により進行を妨げられることになる。
本実施の形態においては第１の溝ＳＬＴ１の存在により、ガードリングＧＲの最上層金属配線ＴＭＬはその上面の一部が平坦化膜ＦＦで覆われなくなるが、上記のように溝ＳＬＴ１の幅ｗ（図９参照）はガードリングＧＲの幅に比べて十分に狭く、溝ＳＬＴ１の平面積はガードリングＧＲの平面積に比べて十分に小さい。このためガードリングＧＲの上面が溝ＳＬＴ１以外の領域において平坦化膜ＦＦに覆われていれば、溝ＳＬＴ１が形成されていてもガードリングＧＲの上面上において平坦化膜ＦＦの平坦性をすることができる。
図９に示すように、特に第１の溝ＳＬＴ１がガードリングＧＲの真上の領域のうち、ガードリングＧＲが平面的に矩形状に延在する方向に交差する幅方向（図９の左右方向）に関する端部の真上に形成されないように、当該端部以外の中央部の真上のみに形成されることが好ましい。このようにすれば、少なくとも上記幅方向に関する一方および他方の双方の端部においては最上層金属配線ＴＭＬの上面が平坦化膜ＦＦに覆われることにより、平坦化膜ＦＦの上面の平坦性を維持する効果が高まる。
（実施の形態３）
まず図１３を用いて、本実施の形態の半導体チップＣＨＰの各部分の構成について説明する。
図１３を参照して、本実施の形態の半導体チップＣＨＰは実施の形態１，２（図３，９）の半導体チップＣＨＰと基本的に同様の構成を有している。しかし本実施の形態の半導体チップＣＨＰは、エッジ領域ＥＧＲの段差ＬＶＬにおける第１の溝ＳＬＴ１が、平面視においてガードリングＧＲの最上層金属配線ＴＭＬより外周側（フォトダイオード領域ＰＤＲに対向する側と反対側：図１３の右側）に形成されている。具体的には第１の溝ＳＬＴ１は、たとえばダイシングライン領域ＤＬＲに形成されている。
図１３の第１の溝ＳＬＴ１は、ガードリングＧＲの外周側において、段差ＬＶＬの底面である平坦化膜ＦＦの上面の一部の領域に形成され、平坦化膜ＦＦの上面の一部を起点として、最上層金属配線ＴＭＬの上面の深さに達するように、図１３の上下方向（深さ方向）に延びている。なお図１３に示すように、最上層金属配線ＴＭＬの上面より深い領域に達するように溝ＳＬＴ１が形成されることがより好ましい。
図１４〜図１５を参照して、本実施の形態の製造方法は、図１０〜図１１の実施の形態２の製造方法と比較して、第１の溝ＳＬＴ１がガードリングＧＲより外周側に形成される点においてのみ異なっており、他の点においては実施の形態２の製造方法と同様である。
次に、本実施の形態の作用効果を説明する。本実施の形態は実施の形態２の作用効果に加えて、以下の作用効果を奏する。
本実施の形態においては、ガードリングＧＲの最上層金属配線ＴＭＬの真上が第１の溝ＳＬＴ１により露出することなく、（たとえば実施の形態１と同様に）最上層金属配線ＴＭＬのほぼ全面が平坦化膜ＦＦに覆われている。このため最上層金属配線ＴＭＬの金属材料に起因する異物の発生を抑制することができる。
具体的には、たとえば平坦化膜ＦＦがエッチングされる際にオーバーエッチングによりその真下の最上層金属配線ＴＭＬがエッチングされれば、除去された平坦化膜ＦＦ（シリコン酸化膜）中の酸素原子と金属配線ＴＭＬの金属材料とが反応を起こすことにより異物を発生する可能性がある。ところが最上層金属配線ＴＭＬの真上の平坦化膜ＦＦがエッチングされなくなることにより、上記の反応性異物による信頼性の低下を抑制することができる。
（実施の形態４）
まず図１６を用いて、本実施の形態の半導体チップＣＨＰの各部分の構成について説明する。
図１６を参照して、本実施の形態の半導体チップＣＨＰは上記の各実施の形態の半導体チップＣＨＰと基本的に同様の構成を有している。本実施の形態においても実施の形態２と同様に、ガードリングＧＲの真上に第１の溝ＳＬＴ１が形成されている。
しかし本実施の形態の半導体チップＣＨＰは、エッジ領域ＥＧＲにおいてパッシベーション膜ＰＡＳが除去されておらず、段差ＬＶＬが形成されていない。第１の溝ＳＬＴ１はガードリングＧＲの真上の一部の領域において、パッシベーション膜ＰＡＳの上面から、パッシベーション膜ＰＡＳおよびその下面に接する平坦化膜ＦＦを貫通してガードリングＧＲの最上層金属配線ＴＭＬの上面に達するように形成されている。エッジ領域ＥＧＲにおけるパッシベーション膜ＰＡＳは、第１の溝ＳＬＴ１が形成されている領域において除去されているものの、それ以外の領域においては除去されておらず、図１６の断面図においてエッジ領域ＥＧＲの端部（ダイシング後の半導体チップＣＨＰの外縁部）にまで延びている。言い換えれば、エッジ領域ＥＧＲにおいてパッシベーション膜ＰＡＳは、第１の溝ＳＬＴ１が形成される領域以外の全面に形成されていることが好ましい。
次に図１７〜図１８を用いて、本実施の形態の半導体装置の製造方法について説明する。なおここでは、上記の各実施の形態の製造方法と異なる点においてのみ説明する。
図１７を参照して、まず実施の形態１の図４の工程と同様に、半導体基板ＳＵＢ（半導体ウェハＳＷ）のエッジ領域ＥＧＲを含む各領域に、最上層金属配線ＴＭＬと、その上面を覆う平坦化膜ＦＦと、その上のパッシベーション膜ＰＡＳとが形成される。
次にたとえばポジ型のフォトレジストＰＨＲを用いた通常の写真製版技術により、パッシベーション膜ＰＡＳを除去したい領域に開口を有するフォトレジストＰＨＲのパターンが形成される。ここではパッド形成領域ＰＡＲの一部（平面視における中央部）およびエッジ領域ＥＧＲの一部に開口を有するフォトレジストＰＨＲのパターンが形成されるが、エッジ領域ＥＧＲにおいては、第１の溝ＳＬＴ１を形成したい領域のみに開口が形成されている。
図１８を参照して、上記フォトレジストＰＨＲのパターンを用いた通常のエッチングにより、パッシベーション膜ＰＡＳがパターニングされ、フォトレジストＰＨＲの開口部に応じてパッド形成領域ＰＡＲの一部（平面視における中央部）およびエッジ領域ＥＧＲの一部（第１の溝ＳＬＴ１の形成される領域）のパッシベーション膜ＰＡＳが除去される。次にこのパッシベーション膜ＰＡＳのパターンをマスクとして再度通常のエッチングを行なうことにより、パッシベーション膜ＰＡＳの真下の平坦化膜ＦＦがエッチングされる。
パッシベーション膜ＰＡＳがエッチングされた領域の真下の平坦化膜ＦＦが除去されることにより、パッド形成領域ＰＡＲにおいては最上層金属配線ＴＭＬの一部（平面視における中央部）が露出される。ここではパッシベーション膜ＰＡＳと平坦化膜ＦＦとの開口部が一致するように、両者がエッチングされる。
エッジ領域ＥＧＲにおいては、ガードリングＧＲの最上層金属配線ＴＭＬの真上において、パッシベーション膜ＰＡＳの上面からパッシベーション膜ＰＡＳを貫通しさらにガードリングＧＲの最上層金属配線ＴＭＬの上面に達するように平坦化膜ＦＦがエッチングされ、第１の溝ＳＬＴ１が形成される。ただしガードリングＧＲの真上を含むエッジ領域ＥＧＲにおいては、第１の溝ＳＬＴ１以外の領域はパッシベーション膜ＰＡＳ、平坦化膜ＦＦともに除去されることなく残存し、パッシベーション膜ＰＡＳの除去部として形成されるのは第１の溝ＳＬＴ１のみである。したがってパッシベーション膜ＰＡＳは形成された半導体チップＣＨＰの主表面の端部にまで延びる。
次に、本実施の形態の作用効果を説明する。
本実施の形態ではエッジ領域ＥＧＲにて、パッシベーション膜ＰＡＳの除去部として第１の溝ＳＬＴ１のみが形成され、幅の広い段差ＬＶＬは形成されない。また実施の形態２で述べたように第１の溝ＳＬＴ１は幅が十分に狭いため、溝ＳＬＴ１による段差が形成されるとしても、エッジ領域ＥＧＲ全体の平坦性に影響を及ぼさない。つまりエッジ領域ＥＧＲには実質的に段差が存在しない。段差ＬＶＬが形成されないことから半導体チップＣＨＰの平坦性が上記の各実施の形態よりもいっそう高められる。
また第１の溝ＳＬＴ１が存在することにより、実施の形態２，３と同様に、フォトダイオード領域ＰＤＲへのダイシングに起因するクラックの進行（伝播）を抑制することができる。したがって本実施の形態においてもクラック不良などの抑制と、平坦化の確保との双方の作用効果を奏することができる。さらに上記各実施の形態と同様に、平坦化膜ＦＦ上のパッシベーション膜ＰＡＳによりフォトダイオード領域ＰＤＲなどへの水分の浸入を抑制する役割も確保される。
（実施の形態５）
まず図１９を用いて、本実施の形態の半導体チップＣＨＰの各部分の構成について説明する。
図１９を参照して、本実施の形態の半導体チップＣＨＰは実施の形態４の半導体チップＣＨＰと基本的に同様の構成を有している。実施の形態４は実施の形態２と平面視において同じ位置に実施の形態２と同様の第１の溝ＳＬＴ１が形成されているが、本実施の形態は実施の形態３と平面視において同じ位置に実施の形態３と同様の第１の溝ＳＬＴ１が形成されている。具体的にはエッジ領域ＥＧＲにおける第１の溝ＳＬＴ１が、平面視においてガードリングＧＲの最上層金属配線ＴＭＬより外周側（フォトダイオード領域ＰＤＲに対向する側と反対側：図１３の右側）に形成されている。
図２０〜図２１を参照して、本実施の形態の製造方法は、図１０〜図１１の実施の形態２の製造方法と比較して、第１の溝ＳＬＴ１がガードリングＧＲより外周側に形成される点においてのみ異なっており、他の点においては実施の形態２の製造方法と同様である。
本実施の形態は、実施の形態４の作用効果に加えて、実施の形態３と同様の作用効果を奏する。具体的にはガードリングＧＲの最上層金属配線ＴＭＬ１の真上が露出されないため、金属材料に起因する異物の発生を抑制することができる。
（実施の形態６）
たとえば実施の形態４の半導体チップＣＨＰは、第１の溝ＳＬＴ１がガードリングＧＲの最上層金属配線ＴＭＬの真上に形成されている。具体的には図２２を参照して、個々の半導体チップＣＨＰに切断される前の半導体ウェハＳＷの、平面視においてチップ領域ＩＭＣの外周を取り囲む矩形状のガードリング領域ＧＲＲ内に、ガードリング領域ＧＲＲと同様の矩形状の溝ＳＬＴ１が形成されている。このように第１の溝は平面視においてチップ領域ＩＭＣの縁部（特に外周の縁部）に沿うように延在し、チップ領域ＩＭＣの外周と同じ矩形の平面形状を有している。
図２３を参照して、本実施の形態においては、実施の形態４に対して、第１の溝ＳＬＴ１に加え第２の溝ＳＬＴ２を有している。第２の溝ＳＬＴ２は、個々の半導体チップＣＨＰに切断される前の半導体ウェハＳＷの平面視において、第１の溝ＳＬＴ１の延在する方向に対して交差（たとえば直交）する方向に延びている。
第２の溝ＳＬＴ２は、第１の溝ＳＬＴ１よりも個々の半導体チップＣＨＰにおける外周側（第１の溝ＳＬＴ１から見てフォトダイオード領域ＰＤＲに対向する側と反対側）に形成されている。その結果第２の溝ＳＬＴ２は、特に半導体ウェハＳＷにおいて互いに隣り合う１対のガードリング領域ＧＲＲに形成される第１の溝ＳＬＴ１同士を接続するように形成される。ガードリング領域ＧＲＲの外周側にはこれを取り囲むようにダイシングライン領域ＤＬＲが形成されている。つまり第２の溝ＳＬＴ２は、ガードリング領域ＧＲＲにおける第１の溝ＳＬＴ１よりもその延在する方向に交差する幅方向に関する外周側、およびダイシングライン領域ＤＬＲの延在する方向に交差する幅方向に関する全体を延在するように形成されている。
なお第２の溝ＳＬＴ２の（平面視において延在する方向に交差する方向の）幅は、上記の実施の形態における第１の溝ＳＬＴ１の幅ｗと同様であることが好ましい。
したがって第２の溝ＳＬＴ２は主にダイシングライン領域ＤＬＲに配置される。第２の溝ＳＬＴ２は平面視における第１の溝ＳＬＴ１の延在する方向に関する一定の間隔（ピッチ）ごとに配置されている。具体的には当該間隔Ｐは１００μｍ以上１０００μｍ以下であることが好ましい。ダイシングライン領域ＤＬＲはガードリング領域ＧＲＲおよびチップ領域ＩＭＣと同じ方向に、すなわち平面的に矩形状を形成するように延在する。このため第２の溝ＳＬＴ２は、ダイシングライン領域ＤＬＲの延びる方向（チップ領域ＩＭＣの縁部の延びる方向）に交差する方向に延びている。第２の溝ＳＬＴ２は、ダイシングライン領域ＤＬＲの延びる方向に関する一定の間隔ごとに配置されている。
図２３に示す点線において半導体ウェハＳＷが切断され個々の半導体チップＣＨＰとなった場合、当該半導体チップＣＨＰの平面視における外周近傍すなわちダイシングライン領域ＤＬＲには、第１の溝ＳＬＴ１に交差するように、第１の溝ＳＬＴ１から外側へ向かうように延びる第２の溝ＳＬＴ２が複数、一定の間隔Ｐごとに配置される。
図２４を参照して、第２の溝ＳＬＴ２は、第１の溝ＳＬＴ１と同様にパッシベーション膜ＰＡＳの除去部として形成されている。すなわち本実施の形態においては第１の溝ＳＬＴ１および第２の溝ＳＬＴ２によりパッシベーション膜ＰＡＳの除去部が形成され、これ以外の領域にはたとえば実施の形態１の段差ＬＶＬのような除去部は存在しない。
第２の溝ＳＬＴ２は、少なくとも第１の溝ＳＬＴ１と同じ深さまで形成されることが好ましい。ここでは実施の形態４と同様に、第１の溝ＳＬＴ１は、パッシベーション膜ＰＡＳの上面からガードリングＧＲの最上層金属配線ＴＭＬの上面に達するように形成される。このため第２の溝ＳＬＴ２は、少なくともガードリングＧＲの最上層金属配線ＴＭＬの上面に達する深さまで、図２４の上下方向に延びることが好ましい。
図２５を参照して、本実施の形態の製造方法において、たとえば図１７〜図１８に示す第１の溝ＳＬＴ１を形成する工程と同時に、ダイシングライン領域ＤＬＲに対して上記の第２の溝ＳＬＴ２を形成する処理がなされる。図２５に示すように溝ＳＬＴ２を形成するためのフォトレジストＰＨＲのパターンが、通常の写真製版技術により形成される。当該フォトレジストＰＨＲの開口部の真下に第２の溝ＳＬＴ２が形成される。
次に本実施の形態の作用効果を説明する。本実施の形態は、実施の形態４の作用効果に加えて以下の作用効果を有する。
本実施の形態においては第１の溝ＳＬＴ１が形成される領域よりも外周側に第２の溝ＳＬＴ２が、ダイシングライン領域ＤＬＲの延在する方向に交差するように形成されている。このためダイシング時にダイシングライン領域がその延在する方向に沿って切断された際に、切断された後の半導体チップＣＨＰの外縁部がその延在する方向に関する一定間隔ごとに第２の溝ＳＬＴ２の切欠き部を有する。したがってダイシングされた領域におけるパッシベーション膜ＰＡＳの長さが第２の溝ＳＬＴ２が並ぶ間隔（ピッチＰ）よりも長くなることはない。
このため、切断後の半導体チップＣＨＰの外縁部に存在するパッシベーション膜ＰＡＳの残部（いわゆるバリ）が半導体チップＣＨＰの回路内部に侵入することにより、当該回路が絶縁不良を起こすなどの不具合の発生を抑制することができる。
第２の溝ＳＬＴ２が形成されず、ダイシング時にたとえばチップ領域ＩＭＣの矩形の１辺分の長さを有するパッシベーション膜ＰＡＳの残部が発生した場合、これが回路内部に侵入すれば、当該回路が絶縁不良を起こす可能性が高い。第２の溝ＳＬＴ２はこれを抑制する役割を有する。
本実施の形態においては上記のように、ダイシングライン領域ＤＬＲの（延在する方向に交差する方向である）幅方向の全体を横切り、（切断前の）半導体ウェハＳＷにおいて隣接する１対の半導体チップＣＨＰの第１の溝ＳＬＴ１同士をつなぐように形成されていることがより好ましい。このようにすればダイシングライン領域ＤＬＲの幅方向に関するどの位置で切断されても確実に第２の溝ＳＬＴ２により上方のパッシベーション膜ＰＡＳがピッチＰよりも長くなることはなくなる。
なお本実施の形態においては、パッシベーション膜ＰＡＳの膜厚が０．３μｍ以下であることが好ましい。このようにすれば、パッシベーション膜ＰＡＳが切断されることによる上記パッシベーション膜ＰＡＳの残部の長さが短くなることに加え、上記バリの厚みが薄く（短く）なるため、上記の効果を一層高めることができる。
（実施の形態７）
実施の形態６は第２の溝ＳＬＴ２を実施の形態４の半導体チップＣＨＰに適用した例であるが、本実施の形態は第２の溝ＳＬＴ２を実施の形態５の半導体チップＣＨＰに適用した例である。
図２６を参照して、実施の形態５の半導体チップＣＨＰは、ガードリングＧＲの最上層金属配線ＴＭＬより外周側に第１の溝ＳＬＴ１が形成される。このため通常はガードリング領域ＧＲＲより外周側すなわちダイシングライン領域ＤＬＲに第１の溝ＳＬＴ１が形成されている。この点において本実施の形態は実施の形態６と異なるが、図２７を参照して、その他の点においては本実施の形態は実施の形態６と同様であるため説明を省略する。
本実施の形態においてはダイシングライン領域ＤＬＲに第１の溝ＳＬＴ１が形成されるため、それよりも外周側に形成される第２の溝ＳＬＴ２は、ダイシングライン領域ＤＬＲの幅方向に関する一部の領域のみを延在する。しかし第１の溝ＳＬＴ１よりも外周側にてダイシングがなされれば、実施の形態６と同様の作用効果を奏することができる。
なお本実施の形態についても、実施の形態６と同様の観点から、パッシベーション膜ＰＡＳの膜厚が０．３μｍ以下であることが好ましい。
以上の説明は主にダイシング後の半導体チップＣＨＰに関するものであるが、各実施の形態のダイシング前の半導体ウェハＳＷについても、チップ領域ＩＭＣおよびエッジ領域ＥＧＲに関して、当然に半導体チップＣＨＰと同様の特徴を有する。以下に、その他の実施の形態に記載された内容の一部を記載する。
（１）半導体ウェハは、主表面を有する半導体基板と、半導体基板内に受光素子が形成され、主表面において複数行列状に配置された素子領域と、主表面において素子領域の外周側に形成され、複数の素子領域を区画する素子外領域とを備える。上記素子外領域は、素子外領域に形成される金属配線のうち最上層の最上層金属配線と、最上層金属配線の上面を覆う平坦化膜と、平坦化膜上に形成された保護膜とを含む。上記素子外領域の少なくとも一部において保護膜が除去された除去部が形成されている。
（２）（１）の半導体ウェハにおいて、除去部は、平坦化膜の上面が最上層金属配線の上面よりも半導体基板に対向する側と反対側に位置している段差を含む。
（３）（１）の半導体ウェハにおいて、最上層金属配線は平面視において素子領域を取り囲む。
（４）（２）の半導体ウェハにおいて、除去部は、段差の一部の領域において平坦化膜の上面から少なくとも最上層金属配線の上面の深さに達する第１の溝を含む。
（５）（４）の半導体ウェハにおいて、第１の溝は最上層金属配線の真上に形成される。
（６）（４）の半導体ウェハにおいて、第１の溝は平面視において、最上層金属配線より外周側に、より具体的には最上層金属配線の、素子領域に対向する側と反対側に、形成される。
（７）（１）の半導体ウェハにおいて、除去部は、保護膜の上面から少なくとも最上層金属配線の上面の深さに達する第１の溝を含む。上記保護膜は主表面の第１の溝以外の領域に形成される。
（８）（７）の半導体ウェハにおいて、第１の溝は最上層金属配線の真上に形成される。
（９）（７）の半導体ウェハにおいて、第１の溝は平面視において、最上層金属配線より外周側に、より具体的には最上層金属配線の、素子領域に対向する側と反対側に、形成される。
（１０）（７）の半導体ウェハにおいて、第１の溝は平面視において素子領域の縁部に沿うように延びる。上記除去部は、第１の溝より外周側に、より具体的には最上層金属配線の、素子領域に対向する側と反対側に、第１の溝と平面視において交差する方向に延びる第２の溝をさらに含む。
（１１）（７）の半導体ウェハにおいて、保護膜の膜厚は０．３μｍ以下である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
Ｃ１，Ｔ１，Ｔ２ 導電層、ＣＦ カラーフィルタ、ＣＴＲ 制御用トランジスタ、ＤＬＲ，ＤＬＲ１，ＤＬＲ２ ダイシングライン領域、ＥＧＲ エッジ領域、ＦＦ 平坦化膜、ＦＯ フィールド酸化膜、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＧＰ 段差量、ＧＲＲ ガードリング領域、ＩＩ１，ＩＩ２，ＩＩ３ 層間絶縁層、ＩＭＣ チップ領域、ＬＶＬ 段差、ＭＬ１，ＭＬ２ 金属配線、ＮＲ ｎ+不純物領域、ＮＴＲ ｎ-領域、ＮＷＲ ｎ型不純物領域、ＰＡＲ パッド形成領域、ＰＡＳ パッシベーション膜、ＰＣＲ 周辺回路領域、ＰＤ フォトダイオード、ＰＤＲ フォトダイオード領域、ＰＲ ｐ+不純物領域、ＰＷＲ１ ｐ型ウェル領域、ＳＷ 半導体ウェハ、ＰＷＲ１，ＰＷＲ２ ｐ型ウェル領域、ＳＬＴ１ 第１の溝、ＳＬＴ２ 第２の溝、ＳＵＢ 半導体基板、ＴＭＬ 最上層金属配線、ＴＴＲ 転送用トランジスタ。

Claims (3)

  1. 主表面を有する半導体基板と、
    前記半導体基板内に受光素子が形成された素子領域と、
    前記主表面において前記素子領域の外周側に形成された素子外領域とを備え、
    前記素子外領域は、前記素子外領域に形成される金属配線のうち最上層の最上層金属配線と、前記最上層金属配線の上面を覆う平坦化膜と、前記平坦化膜上に形成された保護膜とを含み、
    前記素子外領域の少なくとも一部において前記保護膜が除去された除去部が形成され、
    前記除去部は、前記平坦化膜の上面が前記最上層金属配線の上面よりも前記半導体基板に対向する側と反対側に位置している段差を含み、
    前記段差は、前記最上層金属配線の上方に形成され、
    前記段差の一部の領域には、前記最上層金属配線の上面に達する第１の溝を含む、半導体装置。
  2. 前記最上層金属配線は平面視において前記素子領域を取り囲む、請求項１に記載の半導体装置。
  3. 主表面を有する半導体基板を準備する工程と、
    前記半導体基板内に受光素子が形成された素子領域と、前記主表面における前記素子領域の外周側に素子外領域とを形成する工程と、
    前記素子外領域に形成される金属配線のうち最上層の最上層金属配線と、前記最上層金属配線の上面を覆う平坦化膜と、前記平坦化膜上に形成される保護膜とを前記素子外領域に形成する工程と、
    前記素子外領域の前記最上層金属配線の上方に前記最上層金属配線の上面を露出することなく、前記平坦化膜が残存するように前記保護膜が除去された除去部を形成することにより、前記平坦化膜の上面が前記最上層金属配線の上面よりも前記半導体基板に対向する側と反対側に位置する段差が形成される工程と、
    前記段差の一部の領域には、前記最上層金属配線の上面に達する第１の溝を形成する工程とを備える、半導体装置の製造方法。
JP2012262828A 2012-11-30 2012-11-30 半導体装置およびその製造方法 Expired - Fee Related JP6132525B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012262828A JP6132525B2 (ja) 2012-11-30 2012-11-30 半導体装置およびその製造方法
US14/082,303 US9508774B2 (en) 2012-11-30 2013-11-18 Semiconductor device and manufacturing method of the same
CN201310631678.5A CN103855175B (zh) 2012-11-30 2013-11-29 半导体器件及其制造方法
US15/297,211 US10411056B2 (en) 2012-11-30 2016-10-19 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012262828A JP6132525B2 (ja) 2012-11-30 2012-11-30 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2014110279A JP2014110279A (ja) 2014-06-12
JP6132525B2 true JP6132525B2 (ja) 2017-05-24

Family

ID=50824645

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012262828A Expired - Fee Related JP6132525B2 (ja) 2012-11-30 2012-11-30 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US9508774B2 (ja)
JP (1) JP6132525B2 (ja)
CN (1) CN103855175B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618751Y2 (ja) 1987-02-05 1994-05-18 東芝機械株式会社 機械の摺動面荷重補償装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6132525B2 (ja) * 2012-11-30 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2015189732A1 (ja) * 2014-06-09 2015-12-17 株式会社半導体エネルギー研究所 撮像装置
JP6296913B2 (ja) * 2014-06-17 2018-03-20 キヤノン株式会社 半導体装置の製造方法および構造体
JP6192598B2 (ja) * 2014-06-19 2017-09-06 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
JP2016131179A (ja) 2015-01-13 2016-07-21 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
JP6671864B2 (ja) * 2015-05-18 2020-03-25 キヤノン株式会社 撮像装置の製造方法および撮像装置
JP6967830B2 (ja) * 2015-07-31 2021-11-17 ソニーセミコンダクタソリューションズ株式会社 半導体装置、レンズモジュール及びその製造方法、並びに、電子機器
US9659879B1 (en) * 2015-10-30 2017-05-23 Taiwan Semiconductor Manufacturing Company Semiconductor device having a guard ring
JP2017168531A (ja) * 2016-03-14 2017-09-21 株式会社リコー 固体撮像装置及び固体撮像装置の製造方法
KR102497570B1 (ko) * 2018-01-18 2023-02-10 삼성전자주식회사 반도체 장치
JP2019160866A (ja) * 2018-03-08 2019-09-19 ソニーセミコンダクタソリューションズ株式会社 撮像装置
US11069729B2 (en) * 2018-05-01 2021-07-20 Canon Kabushiki Kaisha Photoelectric conversion device, and equipment
JP7103180B2 (ja) * 2018-11-14 2022-07-20 株式会社リコー ラインセンサ及び画像読取装置
US10896878B2 (en) * 2019-06-18 2021-01-19 Nxp B.V. Integrated circuit saw bow break point
FR3098996A1 (fr) * 2019-07-16 2021-01-22 Isorg Capteur d'images
JP7626687B2 (ja) * 2021-08-19 2025-02-04 株式会社ジャパンディスプレイ 検出装置
JP7653885B2 (ja) 2021-09-29 2025-03-31 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2777426B2 (ja) * 1989-10-16 1998-07-16 三洋電機株式会社 半導体装置の製造方法
JPH0677315A (ja) 1992-08-28 1994-03-18 Nec Corp 半導体装置
JPH0714806A (ja) 1993-06-15 1995-01-17 Nec Yamaguchi Ltd 半導体集積回路装置
JPH11251458A (ja) 1998-02-27 1999-09-17 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3339485B2 (ja) 2000-01-24 2002-10-28 日本電気株式会社 半導体装置
JP3872031B2 (ja) 2003-03-28 2007-01-24 シャープ株式会社 半導体装置の製造方法
US7199046B2 (en) * 2003-11-14 2007-04-03 Tokyo Electron Ltd. Structure comprising tunable anti-reflective coating and method of forming thereof
TWI227936B (en) * 2004-01-14 2005-02-11 Taiwan Semiconductor Mfg Sealed ring for IC protection
JP2006140404A (ja) * 2004-11-15 2006-06-01 Renesas Technology Corp 半導体装置
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP2007173325A (ja) * 2005-12-19 2007-07-05 Mitsumi Electric Co Ltd 半導体装置の製造方法
WO2007083366A1 (ja) * 2006-01-18 2007-07-26 Fujitsu Limited 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法
KR100995558B1 (ko) * 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5332200B2 (ja) * 2007-03-22 2013-11-06 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
US8704336B2 (en) * 2007-08-31 2014-04-22 Intel Corporation Selective removal of on-die redistribution interconnects from scribe-lines
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
JP2009188068A (ja) * 2008-02-04 2009-08-20 Sharp Corp 固体撮像素子およびその製造方法、電子情報機器
JP5173525B2 (ja) 2008-03-28 2013-04-03 ルネサスエレクトロニクス株式会社 半導体ウエハ、半導体チップ、半導体装置、及び半導体装置の製造方法
JP5532867B2 (ja) * 2009-11-30 2014-06-25 ソニー株式会社 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
JP5401301B2 (ja) * 2009-12-28 2014-01-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
JP5830843B2 (ja) * 2010-03-24 2015-12-09 富士通セミコンダクター株式会社 半導体ウエハとその製造方法、及び半導体チップ
JP2011238652A (ja) * 2010-05-06 2011-11-24 Renesas Electronics Corp 半導体装置およびその製造方法
JP2010187036A (ja) 2010-06-02 2010-08-26 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012178496A (ja) * 2011-02-28 2012-09-13 Sony Corp 固体撮像装置、電子機器、半導体装置、固体撮像装置の製造方法
JP2012186396A (ja) * 2011-03-07 2012-09-27 Panasonic Corp 固体撮像装置およびその製造方法
JP6132525B2 (ja) * 2012-11-30 2017-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0618751Y2 (ja) 1987-02-05 1994-05-18 東芝機械株式会社 機械の摺動面荷重補償装置

Also Published As

Publication number Publication date
US9508774B2 (en) 2016-11-29
CN103855175A (zh) 2014-06-11
CN103855175B (zh) 2019-02-19
US20170040356A1 (en) 2017-02-09
US10411056B2 (en) 2019-09-10
JP2014110279A (ja) 2014-06-12
US20140151838A1 (en) 2014-06-05

Similar Documents

Publication Publication Date Title
JP6132525B2 (ja) 半導体装置およびその製造方法
JP6200835B2 (ja) 半導体装置およびその製造方法
US11183525B2 (en) Image sensor including laser shield pattern
KR101934864B1 (ko) 관통 실리콘 비아 구조물 및 그 제조 방법, 이를 포함하는 이미지 센서 및 그 제조 방법
JP6936027B2 (ja) 半導体装置およびその製造方法
KR20110123206A (ko) 반도체 장치 및 그 제조 방법
JP2015041677A (ja) 半導体装置およびその製造方法
US10141363B2 (en) Semiconductor device and method for manufacturing same
JP2011086709A (ja) 固体撮像装置及びその製造方法
EP3054485B1 (en) Image pickup device and method for manufacturing the same
KR20200021259A (ko) 반도체 장치 및 그 제조 방법
JP5326282B2 (ja) 半導体装置とその製造方法、及び露光用マスク
US9450014B2 (en) Backside illumination image sensor chips and methods for forming the same
JP2017216480A (ja) 半導体装置およびその製造方法
JP6362482B2 (ja) 半導体装置およびその製造方法
JP2014017437A (ja) 半導体装置およびその製造方法
US20220020803A1 (en) Semiconductor device and method for fabricating the same
JP2012124208A (ja) 半導体装置の製造方法および半導体装置
JP2016046420A (ja) 半導体装置およびその製造方法
US20230207586A1 (en) Image sensor
JP2014041928A (ja) 半導体装置
JP2024011954A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150813

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160628

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170117

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170316

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170404

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170418

R150 Certificate of patent or registration of utility model

Ref document number: 6132525

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees