JP2007173325A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】スクライブ領域B上に設けられたパッシベーション膜13に、複数の回路形成領域Aを囲むように格子状の溝47を形成した。
【選択図】図9
Description
図1は、本発明の第1の実施の形態に係る半導体装置の断面図である。図1において、Aは半導体集積回路12が形成される領域(以下、「回路形成領域A」とする)、Bは回路形成領域Aの外周を囲むように配置されたスクライブ領域(以下、「スクライブ領域B」とする)をそれぞれ示している。
図15は、本発明の第2の実施の形態に係る半導体装置の断面図であり、図16は、図15に示す半導体装置の平面図である。図15及び図16において、第1の実施の形態の半導体装置10と同一構成部分には同一符号を付す。
11,11−1 半導体基板
11A 表面
11B,11−1B 裏面
12 半導体集積回路
13 パッシベーション膜
13A 外周面
14 ウェル拡散領域
15 ドレイン領域
16 ソース領域
18 素子分離膜
19 ゲート酸化膜
21 ゲート電極
22,29,36 絶縁膜
22A,29A,36A 上面
23,24,31,32,38,39 貫通孔
25,27 第1の配線パターン
34,35 第2の配線パターン
41,43 第3の配線パターン
42,44 電極パッド
46A,46B,51A〜51C 開口部
47,55 溝
51 レジスト膜
53,63 ダイサー
61 切欠き部
A 回路形成領域
B スクライブ領域
C1,C2 距離
D1〜D4 幅
E 切断位置
F パターン形成領域
G 切断幅
M1,M2 厚さ
Claims (7)
- 複数の半導体集積回路と、
前記半導体集積回路が形成される複数の回路形成領域と、該複数の回路形成領域の外周を囲むように設けられたスクライブ領域とを有する半導体基板と、
前記複数の半導体集積回路及びスクライブ領域を覆うパッシベーション膜とを備えた半導体装置の製造法方法であって、
前記複数の半導体集積回路を形成する半導体集積回路形成工程と、
前記パッシベーション膜を形成するパッシベーション膜形成工程と、
前記スクライブ領域上に設けられた前記パッシベーション膜に溝を形成する溝形成工程とを含むことを特徴とする半導体装置の製造方法。 - 前記パッシベーション膜は、前記複数の半導体集積回路に設けられた電極パッドを露出する開口部を有し、
前記溝は、エッチングにより前記開口部と同時に形成することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記溝は、前記パッシベーション膜を貫通することを特徴とする請求項1または2記載の半導体装置の製造法方法。
- 前記パッシベーション膜は、窒化膜であることを特徴とする請求項1ないし3のうち、いずれか一項記載の半導体装置の製造法方法。
- 前記溝は、前記複数の半導体集積回路を囲むように形成することを特徴とする請求項1ないし4のうち、いずれか一項記載の半導体装置の製造法方法。
- 前記溝は、前記スクライブ領域に設けられる電気特性評価用パターン及びアライメントマークの配設位置よりも前記半導体集積回路側に形成することを特徴とする請求項1ないし5のうち、いずれか一項記載の半導体装置の製造法方法。
- 前記溝形成工程後に、前記スクライブ領域に対応する前記半導体基板を切断する切断工程をさらに有し、
前記切断工程は、前記スクライブ領域に対応する前記半導体基板を切断しつつ、前記溝間に配置された前記パッシベーション膜を除去することを特徴とする請求項1ないし6のうち、いずれか一項記載の半導体装置の製造法方法。
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