WO2004097917A1 - 半導体装置の製造方法、半導体ウエハおよび半導体装置 - Google Patents

半導体装置の製造方法、半導体ウエハおよび半導体装置 Download PDF

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Satoshi Otsuka
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, a semiconductor wafer, and a semiconductor device, and particularly to a method for manufacturing a semiconductor device having a multilayer wiring structure, a semiconductor wafer, and a semiconductor device.
  • a large number of chip areas divided by scribe areas are defined on a semiconductor wafer.
  • a large number of semiconductor elements are formed in each chip area, and a multilayer wiring structure in which wiring layers and interlayer insulating films are alternately stacked thereon is formed.
  • dicing is performed in a scribe area to separate each chip. Dicing has come to be performed by chipping in which the entire thickness of a semiconductor wafer is cut with a dicing saw.
  • the scribe area is not an area used as a circuit. Conventionally, an alignment mark / test element group is formed, but in other areas, dicing is performed with the semiconductor wafer surface exposed. The cross section of the semiconductor chip separated by chipping shows irregularities like burrs. '
  • Japanese Patent Application Laid-Open No. Hei 4-282852 proposes that dicing is performed in a region between the insulating layers while leaving a narrow insulating layer on both sides of the center line of the scribe region.
  • the insulating layer is described as being harder than the semiconductor and preventing recesses in the cut surface from extending beyond the scribe area and into the chip.
  • FIG. 22 shows the structure of the separation preventing groove disclosed in Japanese Patent Application Laid-Open No. 9-194949.
  • Semiconductor elements are formed on the surface of a silicon substrate 101, and an interlayer insulating film 102 is formed thereon. Is formed.
  • the wiring 110 is formed on the interlayer insulating film 102, and the interlayer insulating film 104 is formed thereon.
  • a bonding pad 113 connected to the wiring 110 is formed, and an insulating layer 105 formed of a silicon oxide layer or a stacked layer of a silicon oxide layer and a silicon nitride layer and a polyimide are formed thereon as an uppermost insulating layer.
  • a protective layer 107 is formed.
  • the protective layer 107 and the insulating layer 105 are simultaneously formed along the periphery of the chip.
  • a penetration preventing groove 108 penetrating is formed.
  • the peeling preventing groove 108 exists, so that the peeling is not performed. Stopped at 08.
  • CMP chemical mechanical polishing
  • Japanese Patent Application Laid-Open No. H10-3333533 discloses an integrated circuit using W or A1 wiring. After forming wiring, an interlayer insulating film is formed, and even if CMP is performed, the surface can be removed. He teaches that it cannot be completely flattened, and that it is necessary to keep the wiring spacing within a certain range, such as at most twice, in order to flatten the surface. By arranging dummy wirings not only in the chip area but also in the scribe area, it becomes possible to form an insulating layer having a flat surface over the entire surface of the wafer.
  • FIG. 22B shows a configuration example of a semiconductor device disclosed in Japanese Patent Application Laid-Open No. H10-333533, in which dummy wirings are arranged over the entire chip area and the slave area.
  • the pad / peripheral circuit area B is shown on the right, and the scribe area A is shown on the left.
  • An element isolation region 103 is formed on the surface of the silicon substrate 101 by shallow trench isolation (STI).
  • STI shallow trench isolation
  • a gate insulating film and a gate electrode are formed, and a MOS transistor is formed.
  • the wiring 106 is formed also on the element isolation region 103 with the same material as the gate electrode.
  • An interlayer insulating film 109 is formed to cover the gate electrode.
  • a wiring layer having a wiring 110 and a dummy wiring 111 is formed on the interlayer insulating film 109.
  • the dummy wiring 111 is arranged not only in the pad / peripheral circuit area B but also in the slave area A.
  • the wiring layers 110 and 111 are covered with an interlayer insulating film 112, and the surface is flattened.
  • a wiring 114 and a dummy wiring 115 are formed on the interlayer insulating film 112, and are covered with the interlayer insulating film 116.
  • the surface of the interlayer insulating film 1 16 is flattened, and the wiring 1 17 and the dummy wiring 1 18 are formed thereon, and are covered with the interlayer insulating film 1 19.
  • Wirings 120 and dummy wirings 121 are formed on the interlayer insulating film 119, and are covered with the interlayer insulating film 122.
  • An uppermost wiring layer including a pad 113 and a wiring 123 is formed on the interlayer insulating film 122, and is covered with a cover layer composed of an insulating layer 124 and a passivation layer 125.
  • the surface of the node 113 is exposed by selectively etching the passivation layer 125 and the insulating layer 124.
  • the scribe area has a configuration in which the uppermost wiring layer is covered with a cover layer.
  • the density of wiring has increased, and it has become necessary to reduce the cross-sectional area.
  • the resistance of the wiring increases due to the decrease in the cross-sectional area, the operation speed of the semiconductor integrated circuit device decreases.
  • copper wiring has come to be used instead of aluminum wiring.
  • the copper layer cannot be patterned with high precision by reactive ion etching (R I E) using a photoresist mask like the aluminum layer.
  • Copper wiring is formed using a damascene process. That is, a groove-and-hole-shaped concave portion is formed in the insulating layer, the concave portion is filled with the copper layer, and an unnecessary copper layer on the insulating layer is removed by chemical mechanical polishing (CMP) to leave the wiring in the concave portion.
  • CMP chemical mechanical polishing
  • CMP conditions are set so as to polish a copper wiring layer. If the wiring density is uneven, polishing proceeds in a region where the wiring density is high, and erosion occurs in which the surface of the insulating layer is lowered. That is, a level difference occurs on the surface according to the wiring density. The level difference on the surface of the semiconductor wafer reduces the process margin as much as photolithography. Also, in the CMP of the wiring layer, the wiring layer on the concave portion becomes difficult to remove, and Cu Will result in residue.
  • dummy wiring is arranged to make the wiring density uniform.
  • the dummy wiring is a pattern formed of the same material as the wiring, but having no function as a wiring.
  • Damaged wiring for preventing erosion in the CMP has no function of transmitting an electric signal, and is a pattern of the same material as the wiring formed to uniform the polishing rate of the CMP.
  • the wiring is a dual damascene wiring, the dummy wiring does not need to have the same structure, and may have a single damascene structure.
  • a dummy can be used to ensure the uniformity of the process.
  • the dummy only needs to ensure the uniformity of the process, does not need to extend, and usually has a distributed pattern form so as not to inadvertently increase the parasitic capacitance of the wiring and limit the design freedom.
  • the use of dummy wiring prevents erosion, planarizes the surface after CMP, and increases the process margin as much as photolithography.
  • the remaining wiring layer in the subsequent damascene-type wiring forming step can also be prevented.
  • the cover layer incorporates stress.
  • the cover layer was removed in the entire dicing region to prevent the peeling of the cover layer (crack) and the progress of the crack inside the chip.
  • An interlayer insulating film made of a low dielectric constant material is also weak in adhesion, and peeling is likely to occur at the interface of the interlayer insulating film below the cover layer. Disclosure of the invention
  • An object of the present invention is to provide a method for manufacturing a semiconductor device capable of dicing a scribe region with a high yield.
  • Another object of the present invention is to provide a method of manufacturing a semiconductor device in which a process margin limited by a dicing process is improved.
  • Still another object of the present invention is to provide a semiconductor wafer and a semiconductor device which can be manufactured with a high process margin and a high yield.
  • Another object of the present invention is to provide a method of manufacturing a semiconductor device, a semiconductor wafer, or a semiconductor device capable of suppressing an adverse effect due to the use of a dummy wiring and suppressing peeling of an insulating layer in a dicing process.
  • a multilayer wiring structure in which an interlayer insulating film and a wiring layer formed above the semiconductor wafer are alternately stacked, and the wiring density of the wiring layer is low.
  • a multi-layer wiring structure including a dummy wiring disposed in an appropriate region; a cover layer including a passivation layer formed so as to cover the multi-layer wiring structure; and a groove forming region surrounding each of the plurality of chip regions.
  • a semiconductor wafer is provided which includes at least a groove formed through the passivation layer from above.
  • the semiconductor device has a chip region in which a semiconductor element is formed, and a scribe region around the chip region, and a groove formation region is defined in the scribe region so as to surround each chip region.
  • a multi-layered wiring structure in which a semiconductor substrate formed and an interlayer insulating film and a wiring layer formed above the semiconductor substrate are alternately stacked, wherein the dummy is disposed in a region where the wiring density of the wiring layer is low.
  • a multi-layer wiring structure including wiring, a cover layer including a passivation layer formed over the multi-layer wiring structure, and a groove formed region formed at least through the passivation layer from above from above.
  • a semiconductor device comprising: a groove;
  • the wiring layers other than the uppermost wiring layer are preferably made of low-resistance copper wiring.
  • the lower interlayer insulating film is preferably formed using a low dielectric constant material.
  • FIG. 1 is a schematic plan view of a semiconductor wafer according to an embodiment of the present invention.
  • FIGS. 2A to 2E are cross-sectional views illustrating main steps of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
  • 3A to 3I are cross-sectional views showing the process of forming the wiring of FIG. 2A in more detail.
  • 4A and 4B are cross-sectional views showing main steps of a method for manufacturing a semiconductor device according to another embodiment of the present invention.
  • FIG. 5 is a schematic plan view of a semiconductor wafer according to another embodiment of the present invention.
  • 6A and 6B are cross-sectional views showing main steps of a method for manufacturing a semiconductor device according to the embodiment of FIG.
  • FIG. 7A and 7B are cross-sectional views showing main steps of another method of manufacturing the semiconductor device according to the embodiment of FIG. 8A and 8B are cross-sectional views showing main steps of another method of manufacturing the semiconductor device according to the embodiment of FIG.
  • FIG. 9 is a schematic plan view of a semiconductor wafer according to another embodiment of the present invention.
  • 10A and 10B are cross-sectional views illustrating main steps of another method for manufacturing the semiconductor device according to the embodiment of FIG.
  • FIG. 11 is a schematic plan view of a semiconductor wafer according to another embodiment of the present invention.
  • 12A and 12B are cross-sectional views showing main steps of another method of manufacturing the semiconductor device according to the embodiment of FIG.
  • FIG. 13 is a cross-sectional view schematically showing the configuration of the first embodiment of the semiconductor device having the 10-layer wiring.
  • FIG. 14 is a sectional view schematically showing a configuration of a modification of the first embodiment of the semiconductor device having the 10-layer wiring.
  • FIG. 15 is a cross-sectional view schematically showing a configuration of a second embodiment of the semiconductor device having the 10-layer wiring.
  • FIG. 16 is a sectional view schematically showing a configuration of a modification of the second embodiment of the semiconductor device having the 10-layer wiring.
  • FIG. 17 is a cross-sectional view schematically showing the configuration of the third embodiment of the semiconductor device having the 10-layer wiring.
  • FIG. 18 is a sectional view schematically showing a configuration of a fourth embodiment of the semiconductor device having the 10-layer wiring.
  • 19A to 19E are cross-sectional views schematically showing steps of forming a damascene wiring in the organic insulating layer shown in FIG.
  • FIGS. 20A and 20B are photomicrographs of the upper surface of the wafer after dicing according to the configuration of FIG.
  • 21A to 22D are schematic views showing a modification of the shape of the groove formed in the groove forming region.
  • FIGS. 22A and 22B are schematic cross-sectional views showing a configuration of a separation preventing groove at the time of dicing a semiconductor chip and a configuration of a semiconductor device having a dummy wiring according to a conventional technique.
  • FIG. 23 is a cross-sectional view showing the results of a study performed by the present inventors on the conventional technology.
  • FIG. 24 is a cross-sectional view schematically showing the results of another study conducted by the present inventors.
  • FIG. 25 is a schematic sectional view showing a phenomenon found by the present inventors. BEST MODE FOR CARRYING OUT THE INVENTION
  • the dummy wiring is arranged also in the scribe area as in the configuration shown in FIG. 22B, it is easy to secure flatness over the entire surface of the wafer.
  • a dummy wiring is formed, and is covered with a cover layer including the passivation layer 125.
  • FIG. 23 is a cross-sectional view schematically showing the configuration of a semiconductor device actually used in the study conducted by the present inventors.
  • a semiconductor element is formed on a semiconductor substrate 10 and covered with an insulating layer 21.
  • a multilayer wiring was formed thereabove.
  • the lamination of the multi-layer wiring insulating layer is performed by the interlayer insulating film IL1, the etch stopper / copper diffusion prevention layer ES2, the interlayer insulating film IL2, the etch stop / copper diffusion prevention layer ES3, the interlayer insulating film IL3, and the etch stopper.
  • the first metal (copper) wiring layer Wl, the second metal (copper) wiring layer W2, and the third metal ( Copper) Wiring layer W3 was embedded.
  • An uppermost wiring layer including an aluminum layer was formed on the third metal wiring layer W3 via a via portion.
  • the uppermost wiring layer has no dummy wiring, part of which is a pad P, and other part of which forms a seal ring SR.
  • the uppermost wiring layer is covered with a cover layer including the uppermost insulating layer IS and the passivation layer PS. An opening is formed through the passivation layer PS and the uppermost insulating layer IS to expose the upper surface of the pad P.
  • the semiconductor wafer has a plurality of chip areas C1 and C2, and a scribe area SC is defined therebetween.
  • Each chip C1, C2 is separated by dicing the area dc in the scribe area SC.
  • the cover layer has a built-in stress, when dicing is performed in a state where the cover layer is present, peeling is likely to occur at the interface of the insulating layer due to the dicing impact.
  • the uppermost insulating layer IS of one cover of the chip C1 is peeled off at the interface with the interlayer insulating film IL4 thereunder, and the peeling is directed to the inside of the chip.
  • Peeling occurs not only at the interface of the cover layer but also at the interface of the interlayer insulating film below. Peeling does not stay around the chip, but easily penetrates into the circuit area. If the delamination reaches the inside of the chip, the chip becomes defective and reduces the yield. If a low dielectric constant (1 ow-k) material is used for the interlayer insulating film of the multilayer wiring, peeling is likely to occur at the interface.
  • the passivation layer PS is formed of silicon nitride or silicon oxynitride, and has a built-in stress. Cutting the passivation layer in the dicing process is considered to cause stress to concentrate on the cut surface and cause peeling.
  • the passivation layer PS in the scribe region it was examined to remove at least the passivation layer PS in the scribe region. If the passivation layer P S on the scribe area is removed, the distance between the cut surface and the passivation layer will be increased, and the stress at the cut section will be alleviated.
  • the passivation film and the cover layer including the insulating layer thereunder are etched. By performing etching in the scribe region simultaneously with the etching of the pad opening, the cover layer including the passivation layer can be removed.
  • FIG. 24 shows a state in which the force bar layer in the scribe area SC between the seal rings SR of the adjacent chips C1 and C2 was also etched in the bonding pad opening step of the semiconductor wafer having the configuration shown in FIG.
  • FIG. 2 is a schematic cross-sectional view of a semiconductor wafer.
  • the semiconductor wafer has the same configuration as that shown in Fig. 23.
  • the passivation layer PS A photoresist pattern PR that opens the pad P and the scribe area SC is formed on the substrate.
  • the passivation layer PS and the uppermost insulating layer IS are etched by dry etching using plasma to expose the pad P.
  • the uppermost insulating layer IS is etched to expose the fourth interlayer insulating film IL4 therebelow, and at this time, overetching is performed, and the fourth interlayer insulating film below the uppermost insulating layer IS in the scribe region.
  • the film IL4, the fourth etch stop layer ES4, and the third interlayer insulating film IL3 are also etched. Then, the dummy wiring buried in the third interlayer insulating film IL3 is exposed in the plasma and scatters with the etching of the insulating layer. Dust scattered in the plasma—wiring adheres to the surface of the semiconductor wafer and cannot be easily removed even with pure water cleaning.
  • the inventor did not remove the cover layer over the entire scribe area, but formed a groove having a limited width that penetrates the cover layer so as to surround the chip area within the scribe area, and cut during dicing. It was found that peeling that entered from the surface was stopped near the groove.
  • Figure 25 schematically illustrates this phenomenon.
  • the configuration of the semiconductor device is the same as that of FIGS. 23 and 24, and has a multilayer wiring in which dummy wirings are arranged in a chip area C and a scribe area SC.
  • the same phenomenon was found when the uppermost insulating layer I S was flattened and the force S indicates that it was flattened.
  • the cover layers P S and I S are removed on the pad P to expose the pad, and are removed in a loop outside the scribe area S C surrounding the chip area C to form a groove G.
  • the right side is cut by dicing, and when peeling occurs from the chip end, the layer above the peeling at the part outside the groove peels off as indicated by Z, and the peeling is stopped at the groove Was found. If a groove is formed deeper than the depth at which peeling can occur, it is natural that the peeling can be stopped at the groove. The peeling can also be stopped by forming a shallow groove.
  • the reason why peeling at a deep position can be stopped at a shallow groove can be considered as follows, for example.
  • the passivation layer PS has a built-in tensile stress and accumulates a stress that tends to spread inward at the outer inner wall portion Z1 of the groove G as shown by the arrow. Assuming that the outer side Z2 of the bottom surface of the groove G is the fulcrum, the inward stress at the point Z1 tends to push the layer below the fulcrum Z2 outward. When separation CL occurs and the bond between the layers above and below it disappears, the outward force concentrates on the layer above the separation. Therefore, fulcrum from the peeling CL Cleavage occurs toward Z2. When the stress is released by cleavage, the peeling stops.
  • the dummy wiring By utilizing this phenomenon, it is possible to prevent the peeling toward the inside of the chip region while leaving the cover layer in the scribe region. Even when the dummy wiring is formed in the scribe region, the dummy wiring may be prevented from being scattered when the groove having the limited width is formed.
  • the grooves need to be at least deeper than the passivation layer and, more practically, deeper than the cover layer, and need not reach the depth at which delamination can occur.
  • FIG. 1 schematically shows an example of a planar configuration of a scribe region of a semiconductor wafer according to an embodiment of the present invention.
  • 2A to 2E are cross-sectional views taken along a dashed line II-II of FIG. 1 showing main steps of a method of manufacturing a semiconductor device in which the semiconductor wafer shown in FIG. 1 is formed and diced into semiconductor chips.
  • FIG. 1 schematically shows an example of a planar configuration of a scribe region of a semiconductor wafer according to an embodiment of the present invention.
  • 2A to 2E are cross-sectional views taken along a dashed line II-II of FIG. 1 showing main steps of a method of manufacturing a semiconductor device in which the semiconductor wafer shown in FIG. 1 is formed and diced into semiconductor chips.
  • FIG. 1 schematically shows an example of a planar configuration of a scribe region of a semiconductor wafer according to an embodiment of the present invention.
  • 2A to 2E are cross-sectional views taken along a dashed line
  • Chip areas C1 to C4 are defined at four corners in FIG.
  • the chip regions C1 to C4 are regions for forming a semiconductor integrated circuit structure having a multilayer wiring therein.
  • Pads P are arranged around the chip area.
  • Seal rings S R1 to S R4 for preventing intrusion of moisture and the like are formed so as to surround the outer peripheries of the chip regions C 1 to C 4.
  • the area outside the seal rings SR1 to SR4 is the scribe area SC.
  • Dummy wires DW are also arranged in the scribe area SC.
  • a region having a certain width on both sides of the center line CC of the scribe region is a dicing region DC, and dicing for cutting the semiconductor wafer is performed in the dicing region DC.
  • a groove forming area GR having a limited width for forming a groove penetrating the passivation layer is defined so as to surround each chip area C.
  • no dummy wiring DW is arranged in the groove forming region GR.
  • the width of the groove forming region is desirably 1 to 3 times or less the width of the scribe region in order to suppress the deterioration of the flatness due to the absence of the dummy wiring.
  • the groove forming region GR at least the grooves G1 to G4 penetrating through the passivation layer are etched simultaneously with the step of etching the pad window opening.
  • the width of groove G is 0.5 ⁇ ! Desirably, it is in the range of ⁇ 10 ⁇ m. If the width of the groove is too narrow, etch May be insufficient or stress may not be released sufficiently. If the width is set too large, the width of the dicing region is limited, which may cause a shortage in securing flatness.
  • a groove G is formed in the groove forming area GR outside the dicing area DC, dicing is performed in the dicing area DC, and a passivation layer remains between the chip end after dicing and the groove G. .
  • the width of the scribe area SC is 126 ⁇ m, 54 ⁇ from the center line CC of the dicing area DC!
  • the range of ⁇ 6 1 mu m and the groove forming region GR, a groove G 1-G 4 a passivation layer and the insulating layer thereunder in the region of 5 5 ⁇ m ⁇ 6 0 ⁇ m from the center one line CC are etched Form. Dicing is performed in an area of 40 to 50 ⁇ m in width from the center line CC.
  • the width of the groove forming region is larger by 1 ⁇ on one side than the width of the groove is due to a mask alignment error. If the mask alignment accuracy is high, this margin can be reduced. It may be preferable to set the margin width to about 0 ⁇ l to 5 im according to the mask alignment accuracy. Dummy wirings DW are arranged on both sides of the groove forming region.
  • the grooves separate at least the passivation layers that contain the stress, reduce the thickness of the insulation stack, and locally weaken the strength of the insulation stack.
  • a passivation layer having a built-in stress is left, cracks may occur from the side surface of the dicing during dicing, and peeling may occur between insulating layers. If the separation is above the bottom of the groove, the separation naturally ends at the groove.
  • the insulating layer is cleaved from the separation surface to the groove above and the stress is released. It would also be possible that the stress accumulated in the passivation layer and the locally weakened strength would cause the insulation stack above the release surface to yield. From this point of view, the groove has the function of promoting the release of stress.
  • the seal ring SR has a flat shape with the corners dropped, and the groove forming area and the grooves have a flat shape with the corners dropped accordingly. Is preferred. In this case, the above numerical range does not hold at the corner. Since dicing is performed in two directions that are almost orthogonal to each other, dicing is affected twice at the corners of the chip. If the corners are almost perpendicular, two impacts may cause peeling from the corners to the inside of the circuit area due to the concentration of stress even if grooves are provided. By forming the groove in a planar shape with the corners dropped, stress concentration can be avoided, and peeling can be more effectively blocked.
  • the silicon substrate 10 shown in FIG. 2A defines a scribe area SC and chip areas C3 and C4 on both sides thereof.
  • a dicing area DC is defined in the scribe area SC, and a groove forming area GR is defined on both sides thereof.
  • a scribe area in which a dummy wiring is disposed outside the groove forming area GR is shown. However, when the flatness requirement is low, the groove forming area GR may reach the outer periphery of the scribe area.
  • an insulating layer 21 such as a silicon oxide film.
  • an etch stop layer ES 1 having an oxygen shielding function and a copper diffusion preventing function is formed on the insulating layer 21, and an interlayer insulating film IL 1 is formed thereon.
  • a wiring groove and a via hole are formed in the interlayer insulating film I L1 and the etch stop layer E S1, and a first wiring layer including the first wiring W l and the dummy wiring D W1 is formed by a damascene process. The process of forming the damascene wiring will be described later.
  • an etch stopper layer ES2 having a copper diffusion preventing function is formed to cover the first wiring layer, and an interlayer insulating film IL2 is formed thereon.
  • a damascene recess is formed, and a second wiring layer including the second wiring W 2 and the second dummy wiring D W 2 is buried.
  • a third etch stopper layer ES and a third interlayer insulating film IL3 are formed, a damascene recess is formed, and the third wiring layer including the third wiring W3 and the third dummy single wiring DW3 is buried.
  • 3A to 3F are cross-sectional views illustrating an example of a dual damascene process.
  • an element isolation region 11 by STI is formed on the surface of a silicon substrate 10 to define an active region.
  • a gate insulating film 12 is formed on the surface of the active region by thermal oxidation, and a gate electrode 13 made of a polycrystalline silicon layer or a polysilicon layer is formed thereon.
  • a source Z drain region 15 is formed on both sides of the gate electrode 13 to obtain a MOS transistor structure.
  • Covering the gate electrode 13, a silicon nitride layer 2 1 a, The insulating layer 21 is formed by stacking the silicon oxide layers 21b.
  • a conductive plug 17 such as W is formed to penetrate the insulating layer 21 and reach the electrode of the MOS transistor.
  • the conductive plug 17 and the insulating layer 21 are covered to form a stack of an etching stopper layer 22 such as silicon nitride having an oxygen shielding function and an interlayer insulating film 23 such as silicon oxide.
  • a photoresist mask is formed on the stack, and the wiring layer pattern is opened.
  • a required portion of the insulating layer 23 and the etching stopper layer 22 is removed to form a wiring groove, and a barrier metal layer 24 that can block copper diffusion and a seed metal (copper) layer for plating are formed by sputtering.
  • a copper layer 25 is deposited thereon by plating.
  • An unnecessary metal layer on the insulating layer 23 is removed to form a lower wiring layer.
  • the silicon nitride layer 31 is 50 nm thick, the silicon oxide layer 32 is 300 nm thick, and the silicon nitride layer is plasma-enhanced chemical vapor deposition (PE-CVD) to cover the underlying wiring layer.
  • the layer 33 is formed to a thickness of 30 nm, the silicon oxide layer 34 is formed to a thickness of 300 nm, and the silicon nitride layer 35 serving as an antireflection film is formed to a thickness of 50 nm.
  • the intermediate silicon nitride layer 33 functions as an etch stop when etching the wiring pattern.
  • a dual damascene process can be performed without an intermediate etch stopper layer.
  • a resist layer is coated on the anti-reflection silicon nitride layer 35 and exposed and developed to form a resist pattern PR 1 having an opening corresponding to the via hole.
  • the resist pattern PR 1 as a mask, the anti-reflection silicon nitride layer 35, the silicon oxide layer 34, the silicon nitride layer 33, and the silicon oxide layer 32 are etched. Thereafter, the resist pattern PR1 is removed.
  • a resin having the same composition as that of the resist and having no photosensitivity is embedded in the formed via hole, and is etched back by oxygen plasma to have a predetermined height.
  • the height is set to almost the middle between the upper silicon oxide layer 34 and the lower silicon oxide layer 32.
  • a resist pattern PR2 having an opening corresponding to the wiring groove is formed on the antireflection silicon nitride layer 35.
  • the silicon nitride layer 35 and the silicon oxide layer 34 are etched. In this etching, the silicon nitride layer 33 functions as an etch stop.
  • the inside of the via hole formed earlier is protected by resin filling 37.
  • the resist pattern PR 2 and the filling 37 of the organic resin are removed by performing the etching with plasma of O 2 and CF 4 .
  • the silicon nitride layer 33 exposed at the bottom of the wiring trench and the silicon nitride layer 31 exposed at the bottom of the via hole are etched.
  • the surface of the lower wiring is exposed.
  • a pre-treatment such as Ar sputtering, H 2 plasma, annealing in an H 2 atmosphere is performed, and the exposed surface of the lower wiring layer is reduced to remove a natural oxide film (including chemical oxide) that may be present. May be.
  • a Ta layer 38a is formed to a thickness of 25 ⁇ m by sputtering, and a seed Cu layer is formed to a thickness of 100 nm by sputtering.
  • a Cu layer is formed on the seed layer by electrolytic plating to obtain a sufficiently thick Cu layer 38b.
  • the metal layer on the surface of the silicon nitride layer 35 is removed by chemical mechanical polishing (CMP), and the Cu wiring consisting of the && layer 38 & and the Cu layer 38b is formed.
  • CMP chemical mechanical polishing
  • an etch stopper layer ES4 and a fourth interlayer insulating film IL4 are formed on the third wiring layer W3, and a via hole TV is formed to bury the via conductor TV.
  • a via hole TV is formed to bury the via conductor TV.
  • an aluminum uppermost wiring layer connected to the via conductor is formed and patterned to form a pad P and a seal ring SR. Due to weak flatness requirements, it is not necessary to arrange a dummy wiring in the uppermost aluminum wiring layer.
  • 3F to 3I schematically show a manufacturing process of the uppermost wiring layer.
  • an etch stop layer ES4 formed of a silicon nitride layer having a thickness of 70 nm by PE-CVD, and a silicon oxide layer having a thickness of 600 nm are formed on the third copper wiring W3.
  • a fourth interlayer insulating film IL4 formed of a recon layer is formed.
  • a resist pattern PR3 having an opening of a via pattern is formed, and the fourth interlayer insulating film IL4 having a thickness of 600 nm is etched.
  • the etch stopper layer ES4 functions as a stopper in this etching.
  • the resist pattern PR3 is removed by assing.
  • FIG. 3G using the fourth interlayer insulating film IL4 in which the via hole is formed as a mask, the underlying silicon nitride etch stopper layer ES4 is etched. The surface of the lower wiring W3 is exposed.
  • a TiN layer 39a having a thickness of 50 ⁇ is formed by sputtering or the like.
  • a W layer 39b having a thickness of 300 nm is formed by CVD to fill the via hole.
  • the W layer 39b and the TiN layer 39a on the surface of the interlayer insulating film IL4 are removed by CMP. A via conductor embedded in the via hole is obtained.
  • a 40 nm thick Ti layer 40 a, a 30 nm thick TiN layer 40 b, a 1 ⁇ A1 layer 40 c, and a 50 nm thick TiN layer Layer 40d is laminated by sputtering.
  • a resist pattern is formed on the laminated aluminum wiring layer, and an uppermost wiring pattern having a desired shape is formed by performing etching.
  • the uppermost wiring layer is made of aluminum wiring, the surface of the pad becomes aluminum, which is suitable for wire bonding or the like.
  • a high-density plasma (HDP) silicon oxide layer IS with a thickness of 1400 nm and a silicon nitride layer PS with a thickness of 500 nm are formed thereon as a cover layer. Is formed.
  • the silicon nitride layer will have a passivation of 3 mm with moisture resistance.
  • a resist layer PR4 is applied on the passivation layer pS, and is exposed and developed to open a window PW on the pad and a window GW for opening a groove.
  • the passivation layer PS and the insulating layer IS are etched, and the TiN layer on the pad surface is also etched. The pad with the aluminum surface is exposed.
  • the fourth interlayer insulating film IL4 is etched, but the underlying second wiring layer is not exposed. You.
  • FIG. 2C shows a state in which the resist pattern PR 4 has been removed after the completion of the etching.
  • the TIN layer on the surface is removed, and a groove G having a shape surrounding each chip region is formed outside the dicing region D in the pad P and the scribe region SC where the aluminum surface is exposed. Since the dummy wiring is not arranged in the wiring layer which can be etched at least in the groove forming region, the dummy wiring does not scatter by the etching of the groove G. By dicing the region dc in the dicing region DC, each chip is separated.
  • dicing is performed to cut the area dc of the dicing area DC ⁇ over the entire thickness of the wafer, and each chip is separated.
  • peeling between the insulating layers may occur from the side surface of the cut portion, but the peeling is prevented from entering the circuit region.
  • the wiring layer in which the dummy wiring is not arranged in the groove forming region can be limited to the uppermost wiring layer and the wiring layer in the vicinity thereof. Even in the wiring layer where the dummy wiring is not arranged in the groove formation area, the width of the groove formation area is limited, so by arranging dummy wiring in other areas, deterioration of flatness is limited to a negligible range. It is possible to do.
  • All wiring layers can be formed of copper wiring. In this case, it is preferable to arrange a dummy wiring also in the uppermost wiring layer.
  • 4A and 4B show an embodiment in which an aluminum wiring layer is not formed.
  • a silicon nitride layer 43 having a thickness of 50 nm, a PE-CVD silicon oxide layer IS having a thickness of 400 nm, and a silicon nitride layer PS having a thickness of 500 nm are formed.
  • a resist pattern PR5 having a pad window PW and a stress release groove window GW is formed on the passivation layer PS of the silicon nitride layer.
  • the passivation layer PS and the insulating layer IS are etched. After that, the resist pattern PR5 is removed.
  • the silicon nitride layer 43 is etched.
  • the pad P of the third wiring layer is exposed.
  • the third interlayer insulating film IL3 for the third wiring layer is etched by single bar etching. If the dummy wiring is arranged in the region to be etched, the dummy wiring will be scattered. By not arranging the dummy wiring in the groove forming region to a depth that can be etched, the dummy wiring does not scatter.
  • the formation of the dummy wiring is restricted and the opening for the pad and the formation of the groove are performed simultaneously.
  • the selective etching and the control etching can be performed to prevent the dummy wiring from scattering.
  • the groove may be etched by another etching step different from the pad opening. In these cases, dummy wirings can be arranged on the entire scribe region, including under the grooves.
  • FIG. 5 shows a plan view of a semiconductor wafer according to another embodiment of the present invention.
  • the dummy wirings DW are arranged in the entire scribe area SC.
  • the grooves G1 to G4 have a bottom surface at a higher level than the dummy wiring GW. Therefore, even if the grooves G1 to G4 and the dummy wiring GW overlap, the dummy wiring DW does not scatter.
  • 6A to 6B, 7A to 7B, and 8A to 8B are cross-sectional views schematically showing three types of manufacturing methods for realizing the configuration of FIG. .
  • FIG. 6A is a process corresponding to FIG. 2A, but a dummy wiring DW is also arranged below the groove forming region GR.
  • a resist pattern having windows for pad openings and grooves is formed (as shown in FIG. 2B), and etching of the passivation layer PS and the uppermost insulating layer IS is performed.
  • the passivation layer PS and the uppermost insulating layer IS on the pad P are etched, the passivation layer PS and the uppermost insulating layer IS are almost also etched in the groove G.
  • the underlying fourth interlayer insulating film IL 4 is etched.
  • FIG. 6B shows a state in which the photoresist pattern on the passivation PS has been removed.
  • the pad P is opened, and the groove G extends from the surface of the passivation layer PS to the surface of the fourth etching stopper layer ES 4 through the uppermost insulating layer IS, the fourth interlayer insulating film IL 4, and the fourth etching. Most of the stopper layer ES 4 remains, and the dummy wiring DW 3 is not exposed.
  • Such selectivity of a certain etching gas may be, for example, after a silicon nitride layer of the passivation layer PS was removed by etching using CF 4 as a main etching gas, an etching gas mixed with CHF 3 to CF 4 .
  • an etching gas mixed with CHF 3 to CF 4 By increasing the mixing ratio, the etching rate of the silicon nitride layer with respect to the silicon oxide layer can be set lower.
  • FIG. 7A-7B schematically show another manufacturing method for realizing the configuration of FIG.
  • a photoresist pattern PR4 that opens a pad and a groove is formed on the passivation layer PS, and the passivation PS and the uppermost insulating layer IS are etched.
  • Passivation layer PS has almost the same thickness in all areas Therefore, the etching is completed almost simultaneously on the pad P and the groove G.
  • the uppermost insulating layer IS is etched, the uppermost insulating layer IS on the pad P is thin, so that the etching on the pad P ends when the uppermost insulating layer IS still remains under the groove G.
  • the groove G can be kept in the uppermost insulating layer even if overetching is performed.
  • the over-etching may be performed more often to etch the uppermost insulating layer IS and the fourth interlayer insulating film IL4 thereunder.
  • the etching gas may be an etching gas having high selectivity, and may have an etching selectivity to silicon oxide and silicon nitride. The effect can be expected as long as the groove G penetrates at least the passivation layer PS.
  • the etching performed after forming the passivation layer PS is not limited to the etching for opening the pad. If there is an etching step independent of the pad opening, the groove can be formed by using another etching step. An etching step for forming a groove may be provided.
  • FIG. 8A shows the etching process for pad opening.
  • a photoresist pattern PR6 having an opening on the pad is formed.
  • the passivation layer PS and the uppermost insulating layer IS on the node are etched.
  • the photoresist pattern PR 6 is removed.
  • a photoresist pattern PR 7 is formed.
  • a groove forming window GW is opened above the groove.
  • etching of at least the passivation layer PS is performed in the opening GW. Since the pad P is already opened, this etching can be performed under conditions independent of the conditions of the pad opening.
  • the grooves G1 to G4 can be selectively formed in the scribe area even if the dummy wiring is arranged on the entire scribe area SC.
  • FIG. 9 shows a case where no dummy wiring is arranged in the uppermost copper wiring layer in the scribe area SC. A dummy wiring may be arranged in each chip area inside the seal ring S.
  • 10A and 10B are cross-sectional views taken along a dashed line X-X in FIG.
  • FIG. 10A is a cross section corresponding to FIG. 2A.
  • the dummy wiring DW 3 in the chip is formed together with the wiring W 3, but the dummy wiring is formed in the scribe area SC. Is not formed.
  • the other points are the same as in FIG. 2A.
  • an etching step similar to the etching step shown in FIG. 2B is performed to open the pad.
  • FIG. 10B shows a state in which etching for pad opening has been completed and the photoresist pattern has been removed.
  • the uppermost wiring layer I S and the passivation layer P S are etched, and the pad surface is exposed.
  • the groove G penetrates the passivation layer PS, penetrates the uppermost insulating layer IS, the fourth interlayer insulating film IL4, the fourth etching stopper layer ES4, and further reaches the third interlayer insulating film IL3.
  • the dummy wiring of the third wiring layer is not arranged in the scribe region, the dummy G does not scatter the dummy wiring. Necessary flatness can be ensured because dummy wirings are arranged in the chip area. Deterioration of flatness due to omission of the third wiring in the scribe area can be minimized. If not much flatness is required in the chip region, the dummy wiring of the third wiring layer may be omitted in the chip region.
  • grooves surrounding each chip area were formed on both sides of the scribe area SC. That is, two grooves are formed in the scribe area.
  • the number of grooves is not limited to two.
  • the passivation layer in the region to be diced may be removed. Removing the passivation layer in the area to be diced simplifies dicing.
  • FIG. 11 is a plan view showing another embodiment in which three grooves are formed in a scribe region.
  • a relatively wide groove CG is formed along the center and center line of the scribe area SC. It is preferable that the central groove CG be accommodated in a region dc to be actually diced.
  • the other points are the same as the configuration of FIG.
  • FIGS. 12A and 12B are cross-sectional views along the dashed line X X- ⁇ in FIG.
  • a photoresist pattern PR 8 is formed on a semiconductor wafer having a configuration similar to the configuration shown in FIG. 2A.
  • the photoresist pattern PR 8 has a pad window PW for opening a pad, a groove window GW for opening a groove, and a window CW for a central groove in an area DC to be diced as in the above-described embodiment. It has.
  • the photoresist pattern PR8 as an etching mask, the insulating layer including the passivation layer PS and the uppermost insulating layer IS is etched. This etching itself can be performed in the same manner as in the above embodiment. For example, the etching is terminated by selective etching using a silicon nitride film as an etching stopper.
  • FIG. 12B is a cross-sectional view showing a state where the photoresist pattern PR 8 has been removed.
  • the point that the pad P is opened and the groove G is formed is the same as in the above-described embodiment, and the central groove CG is etched in the area to be scribed.
  • the dicing step for dicing the region dc is simplified.
  • the state after dicing is the same as that of the above-described embodiment, and the same effects as those of the above-described embodiment can be expected.
  • an element isolation region 11 formed by shallow trench isolation (STI) is formed on the surface of the silicon substrate 10, and a transistor is formed in the active region defined by the element isolation region 11.
  • the transistor structure is formed to include a gate insulating film 12 on a channel region, a gate electrode 13 of polycrystalline silicon on the gate insulating film, a source / drain region 15 and the like.
  • An insulating layer 21 made of silicon oxide or the like covering the gate electrode is formed, and a conductor plug reaching the source / drain region etc. 17 is formed by W or the like.
  • an etch stopper layer ES 1 having an oxygen shielding function and a first interlayer insulating film IL 1 are formed, and a first wiring layer forming recess is formed in the first interlayer insulating film IL 1 and the etch stopper layer ES 1. Is formed, and the first wiring layer W1 made of copper wiring is buried.
  • a second etch stopper layer ES2 and a second interlayer insulating film IL2 are formed, and the second copper wiring layer W2 is embedded.
  • an etch stop layer ES3 and an interlayer insulating film IL3 are formed, and the third wiring layer W3 is embedded.
  • an etch stop layer ES4 and an interlayer insulating film IL4 are formed, and the fourth wiring layer W4 is embedded.
  • an interlayer insulating film that houses the first to fourth wiring layers is formed of an organic insulating layer such as a SILK.
  • 19A to 19E show an example of a dual damascene process for forming a damascene wiring in an organic insulating layer.
  • the copper diffusion preventing layer is formed of SiN or SiC, and also has a function of an etch stopper and oxygen shielding. For example, a 30 nm thick SiC layer 51 is formed.
  • S i C layer 51 S i LK is spin-coated, and cured at 400 ° C. for 30 minutes to form a 450 nm thick S i LK layer 52.
  • a 3iC layer 53 with a thickness of 5011111 is formed by PE_C VD, and a silicon oxide layer 54 having a thickness of 100 nm is further formed thereon by PE-C VD. Film.
  • a resist pattern PR1 having an opening for a wiring trench is formed on the silicon oxide layer 54, and the silicon oxide layer 54 is etched. The pattern for the wiring trench is transferred to the silicon oxide layer 54. Thereafter, the resist pattern PR1 is removed by asking.
  • a resist pattern PR2 having a via hole opening is formed.
  • the SiC layer 53 is etched.
  • etching is performed using oxygen-containing plasma to assemble the resist pattern PR2 and etch the SiLK layer 52 halfway.
  • the resist pattern PR 2 disappears.
  • the silicon oxide layer 54 is The exposed S i C layer 53 is etched.
  • the silicon oxide layer 54 and the SiC layer 53 constitute a hard mask.
  • the SiLK layer 52 is etched. In this etching, the SiLK layer 52 at the bottom of the via hole is also etched, exposing the SiC layer 51. For example, the SiLK layer 52 is etched to a depth of 200 nm as a wiring trench. Next, the SiC layer 51 exposed at the bottom of the via hole is etched to expose the surface of the lower wiring.
  • a Ta layer 57a having a thickness of 25 nm is formed by sputtering, and a Cu layer for seed is formed thereon by sputtering with a thickness of about 100 nm.
  • a pre-treatment may be performed with Ar sputter H 2 plasma, annealing in an H 2 atmosphere or the like to remove the natural oxide film on the surface of the underlying copper wiring layer 50.
  • a Cu layer is formed on the seed Cu layer by electrolytic plating. The Cu layer is buried in the wiring groove. Thereafter, CMP is performed to remove an excess metal layer on the surface of the silicon oxide layer 54. Note that the silicon oxide layer 54 may disappear by CMP.
  • an etch stopper E S5 an interlayer insulating film I L5 are formed, wiring trenches and via holes are formed, and the wiring layer W5 is buried.
  • a sixth wiring structure including the etch stop layer ES 6, the interlayer insulating film IL 6, and the wiring layer W 6 is formed thereon, and the etch stop layer ES 7, the interlayer insulating film IL 7, and the wiring layer W 7 are formed thereon.
  • the seventh wiring structure is formed, and an eighth wiring layer is formed by the etch stopper layer ES8, the interlayer insulating film IL8, and the wiring layer W8.
  • the inter-layer insulating films I L5 to I L8 accommodating the fifth to eighth wiring layers are formed of Si OC.
  • a ninth wiring structure is formed on the eighth wiring layer by the etch stop layer ES 9, the interlayer insulating film IL 9, and the wiring layer W 9, and the etch stop layer ES 10 and the interlayer insulating film IL 10 are formed thereon. Then, a 10th wiring structure is formed by the wiring layer W10.
  • the interlayer insulating films IL9 and IL10 containing the ninth wiring layer and the 10th wiring layer are formed of a non-doped silicon oxide layer (USG).
  • An etch stopper layer ES 11 and an interlayer insulating film IL 11 are formed on the 10th wiring layer, and a via conductor TV similar to the above-described embodiment is formed. Then pad P on the surface
  • the aluminum wiring layer constituting the uppermost layer of the seal ring SR is formed in the same manner as in the above-described embodiment.
  • an insulating layer IS is formed with silicon oxide or the like, and after flattening, a passivation layer PS of silicon nitride or silicon nitride oxide is formed thereon in the same manner as in the above embodiment.
  • a photoresist layer PR 10 is formed on the passivation layer PS, and an opening is formed on the pad P and the groove. Etching of the passivation layer PS and the uppermost insulating layer IS is performed using the photoresist pattern PR 10 as a mask. In the region on the pad, the passivation layer PS and the insulating layer IS are etched to form a pad window. In the trench G, by performing selective etching or control etching, the trench G reaching the first interlayer insulating film IL 11 is etched simultaneously with the etching for forming the pad window.
  • the etching stopper layer ES11 remains without being etched, and the dummy wiring does not scatter.
  • FIG. 15 shows a configuration in which no dummy wiring is formed in the uppermost copper wiring layer in the dicing region.
  • the dummy wiring of the 10th wiring layer W10 is not formed.
  • the groove G penetrates into the first interlayer insulating layer ILG, but no dummy wiring is formed in the first wiring layer, thereby preventing the dummy wiring from scattering.
  • No dummy wiring is formed in the scribing area of the 10th wiring layer, but the number of wiring layers thereabove is small, and the adverse effect of not forming the dummy wiring layer is minimized.
  • FIG. 16 shows an example of a configuration in which etching of pad opening and groove formation is performed in separate steps. Since the etching for forming the groove G is performed independently of the etching for opening the pad P, the etching condition for forming the groove G can be selected independently of the etching for opening the pad P. Therefore, by selecting the etching condition for etching the groove G, it is possible to prevent the dummy wiring in the wiring layer from scattering.
  • FIG. 17 shows a configuration in which the opening of the pad P and the etching of the groove G are simultaneously performed, but the dummy wiring is not formed in a region where the etching for forming the groove G can be performed.
  • the dummy wiring of the 10th wiring layer W10 is located in the groove forming region. Not created. Therefore, even if the groove G progresses into the first interlayer insulating layer IL10, the dummy wiring is not formed there, so that the dummy wiring can be prevented from being scattered by the etching.
  • FIG. 18 shows a configuration in a case where a central groove CG is formed in a region to be diced together with grooves G on both sides in a scribe region. Dicing is simplified by forming a groove CG in the center of the area to be diced. Since dicing is performed in an area wider than the central groove CG, the same effect as in the other embodiments can be expected in the configuration after dicing.
  • FIG. 2OA is a microscopic photograph of the top surface of the sample having the configuration shown in FIG. 17 in a diced state.
  • the central black area d c is the area where the wafer has been removed by dicing.
  • a thin groove G can be seen above the dicing area through a white area.
  • the lower part Z from the position corresponding to the groove has disappeared. It is considered that peeling occurred from the diced area, reached the groove, cracks ran upward, and the surface layer disappeared.
  • the black streak visible above the groove is the moisture-resistant seal ring SR.
  • a large rectangular area further above is a pad P.
  • the first to fourth interlayer insulating films were formed of organic insulating layers.
  • the organic insulating layer has the lowest dielectric constant and can reduce the parasitic capacitance of the wiring.
  • From the fifth interlayer insulating film to the eighth interlayer insulating film I L5 to I L8 were formed of SiOC layers.
  • the SiOC layer has a higher dielectric constant than the organic insulating layer, but has a lower dielectric constant than silicon oxide, and can reduce wiring parasitic capacitance.
  • the ninth interlayer insulating film and the 10th interlayer insulating film I L9 and I L10 were formed of a silicon oxide layer.
  • the silicon oxide layer has a higher dielectric constant than the organic insulating layer and SiOC, but is a very stable insulator and has high reliability.
  • Samples were also prepared in which the interlayer insulating films of the first to fourth wiring layers were changed from organic insulating layers to SiOC.
  • FIG. 20B shows a micrograph of the upper surface of this sample.
  • the lower black part dc is the area where the wafer has disappeared due to dicing. Groove at a certain distance from the lower end G is formed, and further above the seal ring SR is formed. In the right area, the surface part disappears from the diced side to the groove. It is probable that peeling occurred from the diced side surface and penetrated to the lower part of the groove, where a crack occurred above and the surface layer disappeared. As described above, by actively releasing the stress using the groove, the peeling can be prevented from entering the inside of the chip.
  • the shape of the groove is not limited to that described above, but may be various.
  • FIG. 21A shows a shape in which an auxiliary groove GS is formed inside a corner of a groove GM similar to the above-described embodiment. The penetration of peeling at the corners can be more reliably blocked.
  • FIG. 21B shows a shape in which a loop-shaped auxiliary groove GS is further formed inside the above-described groove GM. In the entire circumference, the penetration of peeling can be more reliably blocked.
  • FIG. 21C shows the deformation of the corner drop. Instead of cutting off the corners of the rectangle with one straight line, the shape is cut off with three straight lines. The number of straight lines may be plural, and is not limited to three.
  • FIG. 21D shows a shape with no corners dropped. Although the resistance to the invasion of peeling is weakened, the corners need not be dropped if this is sufficient.
  • FIG. 21E shows a shape in which the chip area is surrounded by four grooves LGM1 to LGM4. Grooves L GM1 to GM4 are not continuous grooves but azimuthally surround the chip area.
  • It can be used for a semiconductor device having a multilayer wiring.
  • it is effective for a method of manufacturing a semiconductor device in which an extra metal layer is removed by CMP using copper wiring.

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Abstract

　歩留まり良く、スクライブ領域をダイシングできる半導体装置の製造方法を提供する。　半導体装置の製造方法は、（ａ）半導体素子を形成した複数のチップ領域と、前記複数のチップ領域を分離し、切断用ダイシング領域を内包するスクライブ領域とを有し、前記スクライブ領域内のダイシング領域より外側に各チップ領域を囲む様に溝形成領域が画定された半導体ウエハを準備する工程と、（ｂ）前記半導体ウエハの上方に、層間絶縁膜と配線層とを交互に形成した多層配線構造とダミー配線を配置する工程と、（ｃ）前記多層配線構造を覆って、パッシベーション層を含むカバー層を形成する工程と、（ｄ）前記溝形成領域において、前記複数のチップ領域の各々を取り囲む溝を上方から、少なくとも前記パッシベーション層を貫通して形成する工程と、を含む。

Description

明細書
半導体装置の製造方法、 半導体ウェハおよび半導体装置 技術分野
本発明は、 半導体装置の製造方法、 半導体ウェハおよび半導体装置に関し、 特 に多層配線構造を有する半導体装置の製造方法、 半導体ウェハおよび半導体装置 に関する。 背景技術
半導体集積回路装置の製造においては、 半導体ウェハにスクライブ領域で分割 された多数のチップ領域を画定する。各チップ領域に多数の半導体素子を形成し、 その上に配線層と層間絶縁膜とを交互に積層した多層配線構造を形成する。 各チ ップ領域に半導体集積回路構造を形成した後、 スクライブ領域でダイシングを行 ない各チップを分離する。 ダイシングは、 半導体ウェハの全厚をダイシングソー で切断するチッビングによって行なわれるようになった。
スクライブ領域は回路として用いられる領域ではなく、 従来、 位置合わせマー クゃテストエレメントグループは形成されるが、 その他の領域は半導体ウェハ表 面が露出した状態でダイシングが行われた。 チッビングにより分離された半導体 チップの断面はバリ状に凹凸を示す。 '
特開平 4一 2 8 2 8 5 2号は、 スクライブ領域の中心線の両側に幅の狭い絶縁 層を残し、 絶縁層の間の領域でダイシングを行なうことを提案している。 絶縁層 は、 半導体より硬く、 切断面の凹 ώがスクライブ領域を越えて、 チップ内部に広 がろうとするのを防止すると説明されている。
ダイシンダブレードで半導体ウェハを切断する際に、半導体チップ上の最上の 絶縁啤がダイシンダブレードに卷き込まれ剥がれてしまレ、、配線や電極が部分的 に露出し、短絡、 損傷、腐食等の問題を生じることがある。 特開平 9一 1 9 9 4 4 9号は、最上の絶縁層に剥離止め溝を形成することを提案する。
図 2 2 Αは特開平 9 - 1 9 9 4 4 9号に開示された剥離止め溝の構成を示す。 シリ コン基板 1 0 1の表面に半導体素子が形成され、 その上に層間絶縁膜 1 0 2 が形成される。 層間絶縁膜 1 0 2の上に配線 1 1 0が形成され、 その上に層間絶 縁膜 1 0 4が形成される。 配線 1 1 0に接続されたボンディングパッド 1 1 3を 形成し、 その上に最上の絶縁層として酸化シリコン層ないしは酸化シリコン層と 窒化シリコン層の積層で形成された絶縁層 1 0 5およびポリイミ ド保護層 1 0 7 が形成される。ボンディングパッド 1 1 3の表面を露出するため、保護層 1 0 7、 絶縁層 1 0 5を貫通するエッチングを行なう際、同時にチップ外周に沿って、保護 層 1 0 7、 絶縁層 1 0 5を貫通する剥離止め溝 1 0 8を形成する。 ダイシング時 に、チップ端面でダイシンダブレードに卷き込まれて、保護層 1 0 7、絶縁層 1 0 5が剥がれても、剥離防止溝 1 0 8が存在するので、剥離は剥離防止溝 1 0 8で停 止される。
半導体集積回路装置の集積度の向上、 動作速度の向上のため、 構成要素である 半導体素子は微細化されてきた。 微細化と共に、 露光工程に高い分解能が要求さ れ、 口径比は大きく、 焦点深度は浅くなつている。 淺ぃ焦点深度内に画像を結像 させるためには、レジストの下地は平坦であることが望まれる。化学機械研磨（C M P ) 等の平坦化工程が多用されるようになった。
特開平 1 0— 3 3 5 3 3 3号は、 Wや A 1の配線を用いた集積回路を開示し、 配線を形成した後、 層間絶縁膜を形成し、 C M Pを行なっても、 表面を完全に平 坦化することはできず、 表面を平坦化するためには配線間隔を高々 2倍までのよ うな一定の範囲内にすることが必要であると教示する。 チップ領域のみでなく、 スクライブ領域にもダミー配線を配置することにより、 ウェハ全面で平坦な表面 を有する絶縁層を形成することが可能になる。
図 2 2 Bは、 特開平 1 0— 3 3 5 3 3 3号に開示された、 チップ領域、 スクラ イブ領域全面にダミー配線を配置した半導体装置の構成例を示す。 図中、 右側に パッド ·周辺回路領域 Bを示し、 左側にスクライブ領域 Aを示す。
シリ コン基板 1 0 1の表面に、 シヤロートレンチアイソレーション （S T I ) により、 素子分離領域 1 0 3が形成されている。 シリ コン基板の活性領域上に、 ゲート絶縁膜、 ゲート電極が形成され、 M O S トランジスタが形成される。 同時 に素子分離領域 1 0 3の上にも、 ゲート電極と同一材料で配線 1 0 6が形成され る。 ゲート電極を覆って、 層間絶縁膜 1 0 9が形成される。 層間絶縁膜 1 0 9の上に、 配線 1 1 0とダミ一配線 1 1 1 とを有する配線層が 形成される。 ダミー配線 1 1 1は、 パッド ·周辺回路領域 Bのみでなく、 スクラ イブ領域 Aにも配置されている。 配線層 1 1 0， 1 1 1は層間絶縁膜 1 1 2で覆 われ、 表面を平坦化される。 同様に、 層間絶縁膜 1 1 2の上に、 配線 1 1 4及び ダミー配線 1 1 5が形成され、 層間絶縁膜 1 1 6で覆われる。 層間絶縁膜 1 1 6 の表面が平坦化され、 その上に、 配線 1 1 7及びダミー配線 1 1 8が形成され、 層間絶縁膜 1 1 9で覆われる。 層間絶縁膜 1 1 9の上に、 配線 1 2 0及びダミー 配線 1 2 1が形成され、 層間絶縁膜 1 2 2で覆われる。
層間絶縁膜 1 2 2の上に、 パッド 1 1 3、 配線 1 2 3を含む最上配線層が形成 され、 絶縁層 1 2 4、 パッシベーシヨン層 1 2 5で構成されるカバー層により覆 われる。 ノ ッド 1 1 3の表面は、 パッシベーション層 1 2 5、 絶縁層 1 2 4を選 択的にエッチングすることによって露出される。
このような構成により、 ウェハ全面において平坦性を実現する完全平坦化が可 能になると説明されている。 スクライブ領域は、 最上配線層がカバー層で覆われ た構成を有する。
また、 素子の微細化と共に、 配線の密度は上がり、 断面積も減少させる必要が 生じた。 断面積の減少により配線の抵抗が増加すると、 半導体集積回路装置の動 作速度を低下させることになる。 配線抵抗の増加を抑制するため、 アルミニウム 配線に代って、 銅配線が採用されるようになった。
銅層は、 アルミニウム層の様にホトレジストマスクを用いリアタティブイオン エッチング （R I E ) で高精度にパターユングすることができない。 銅配線は、 ダマシンプロセスを用いて形成される。 すなわち、 絶縁層に溝ゃ孔状の凹部を形 成し、 銅層で凹部を埋め込み、 絶縁層上の不要な銅層を化学機械研磨 （C M P ) で除去して凹部内に配線を残す。
C M Pは、 銅配線層を研磨するように条件が設定される。 配線密度に粗密があ ると、 配線密度の高い領域で研磨が進み、 絶縁層表面が引き下げられるェロージ ヨンが生じる。 すなわち、 配線密度に応じて表面にレベル差が生じる。 半導体ゥ ェハの表面のレベル差は、 ホトリソグラフイエ程のプロセスマージンを減少させ る。 また、 配線層の C M Pにおいて、 凹部上の配線層が除去しにく くなり、 C u 残を生じることになる。
C M Pにおけるエロージョンを防止するため、 ダミ一配線を配置し、 配線密度 を均一化することが行われる。 ダミー配線は、配線と同一材料で形成されるが、配 線としての機能は有さないパターンである。 C M Pにおけるエロージョン防止の ためのダミ一配線は、電気信号を伝達する機能は持たず、 C M Pの研磨速度を均一 化するために形成される、配線と同一材料のパターンである。配線がデュアルダマ シン配線である場合、ダミー配線は同一構造を有する必要はなく、シングルダマシ ン構造を有してもよい。
なお、化学気相堆積 （C V D ) 、エッチングなどの工程においても対象とするパ ターン密度に粗密の差が存在するとプロセスの安定性が損なわれることがある。 このような場合にも、プロセスの均一性を確保するためダミーを用いることがで きる。 ダミーは、プロセスの均一性を確保できればよく、 延在する必要はなく、 配 線の寄生容量を不用意に増加したり して設計の自由度を制限しないよう、通常は 分布するパターン状の形態をとる。 種々のダミ'一を総称してダミーパターンと言 うこと力 s fcる。
ダミー配線の採用により、エロージョンが防止されて、 C M P後の表面が平坦化 され、 ホトリソグラフイエ程のプロセスマージンが増加する。 その後のダマシン 型配線形成工程における配線層の残も防止できる。
L S Iの高速化に伴い、配線層の遅延が回路動作に与える影響が増加してきて いる。配線層の付随容量の低減が求められ、層間絶縁膜に酸化シリコンより明らか に誘電率が低い低誘電率 （low - k) 材料の採用が進められている。 L S Iの高集 積化と共に、配線は多層化されている。多層配線は層により要求が異なることも多 く、低誘電率の層間絶縁膜は、主に下層配線用に用いられる。低誘電率材料は一般 的に物理的強度が弱い。
このため、低誘電率の層間絶縁膜を形成すると層間強度が落ちることとなり、ゥ ェハからチップを切り出すダイシング工程では、ダイシング時の衝撃で下層層間 絶縁膜の界面などで層間剥離が発生し、これがチップ内部にまで進行することで 歩留まりが低下するなどの問題を生じる。特にチップの角部では、縦方向ダイシン グ、横方向ダイシングの 2回のダイシング工程の影響を受けるので剥離が発生し 易い。
通常、カバー層は応力を内臓する。 従来構造のスクライブ領域では、カバー層を ダイシング領域全体で除去することにより、 カバー層の剥離 （クラック） 、チップ 内部にクラックが進行することを抑制していた。 低誘電率材料の層間絶縁膜は密 着性にも弱く、カバー層より下の層間絶縁膜の界面に剥離が生じやすい。 発明の開示
本発明の目的は、 歩留まり良く、 スクライブ領域をダイシングできる半導体装 置の製造方法を提供することである。
本発明の他の目的は、 ダイシング工程に制限されるプロセスマージンを向上し た半導体装置の製造方法を提供することである。
本発明のさらに他の目的は、 プロセスマージン高く、 歩留まり良く製造するこ との可能な半導体ウェハ、 および半導体装置を提供することである。
本発明の他の目的は、 ダミー配線の採用による悪影響を抑制し、 ダイシングェ 程における絶縁層の剥離を抑制できる半導体装置の製造方法、 半導体ウェハ、 ま たは半導体装置を提供することである。
本発明の 1観点によれば、 （a )半導体素子を形成した複数のチップ領域と、前 記複数のチップ領域を分離し、 切断用ダイシング領域を内包するスクライブ領域 とを有し、 前記スクライプ領域内のダイシング領域より外側に各チップ領域を囲 む様に溝形成領域が画定された半導体ゥェハを準備する工程と、 （ b )前記半導体 ウェハの上方に、 層間絶縁膜と配線層とを交互に形成した多層配線構造を形成す る工程であって、配線層の配線密度が疎な領域にはダミ一配線を配置する工程と、 ( c ) 前記多層配線構造を覆って、 パッシベーシヨン層を含むカバー層を形成す る工程と、 （ d )前記溝形成領域において、前記複数のチップ領域の各々を取り囲 む溝を上方から、少なくとも前記パッシベーシヨン層を貫通して形成する工程と、 を含む半導体装置の製造方法が提供される。
本発明の他の観点によれば、 半導体素子を形成した複数のチップ領域と、 前記 複数のチップ領域を分離し、 切断用ダイシング領域を内包するスクライブ領域と を有し、 前記スクライブ領域内のダイシング領域より外側に各チップ領域を囲む 様に溝形成領域が画定された半導体ウェハと、 前記半導体ウェハの上方に形成さ れた、 層間絶縁膜と配線層とを交互に積層した多層配線構造であって、 配線層の 配線密度が疎な領域に配置されたダミー配線を含む多層配線構造と、 前記多層配 線構造を覆って形成された、 パッシベーシヨン層を含むカバー層と、 前記溝形成 領域において、 前記複数のチップ領域の各々を取り囲むように上方から、 少なく とも前記パッシベーシヨン層を貫通して形成された溝と、 を含む半導体ウェハが 提供される。
本発明のさらに他の観点によれば、 半導体素子を形成したチップ領域と、 前記 チップ領域周囲のスクライブ領域とを有し、 前記スクライブ镇域内に各チップ領 域を囲む様に溝形成領域が画定された半導体基板と、 前記半導体基板の上方に形 成された、 層間絶縁膜と配線層とを交互に積層した多層配線構造であって、 配線 層の配線密度が疎な領域に配置されたダミー配線を含む多層配線構造と、 前記多 層配線構造を覆って形成された、 パッシベーシヨン層を含むカバー層と、 前記溝 形成領域において、 上方から、 少なく とも前記パッシベーシヨン層を貫通して形 成された溝と、 を含む半導体装置が提供される。
最上配線層以外の配線層は、 低抵抗の銅配線とすることが好ましい。 多層配線 においては、下層の層間絶縁膜は低誘電率材料を用いて形成することが好ましい。 図面の簡単な説明
図 1は、 本発明の実施例による半導体ウェハの概略平面図である。
図 2 A— 2 Eは、 本発明の実施例による半導体装置の製造方法の主要工程を示 す断面図である。
図 3 A— 3 Iは、図 2 Aの配線を形成する工程をより詳細に示す断面図である。 図 4 A、 4 Bは、 本発明の他の実施例による半導体装置の製造方法の主要工程 を示す断面図である。
図 5は、 本発明の他の実施例による半導体ウェハの概略平面図である。
図 6 A、 6 Bは、 図 5の実施例による半導体装置の製造方法の主要工程を示す 断面図である。
図 7 A、 7 Bは、 図 5の実施例による半導体装置の他の製造方法の主要工程を 示す断面図である。 図 8A、 8 Bは、 図 5の実施例による半導体装置の他の製造方法の主要工程を 示す断面図である。
図 9は、 本発明の他の実施例による半導体ウェハの概略平面図である。
図 1 0A、 1 0 Bは、 図 9の実施例による半導体装置の他の製造方法の主要ェ 程を示す断面図である。
図 1 1は、 本発明の他の実施例による半導体ウェハの概略平面図である。
図 1 2A、 1 2 Bは、 図 1 1の実施例による半導体装置の他の製造方法の主要 工程を示す断面図である。
図 1 3は、 1 0層配線を有する半導体装置の第 1の実施例の構成を概略的に示 す断面図である。
図 14は、 1 0層配線を有する半導体装置の第 1の実施例の変形例の構成を概 略的に示す断面図である。
図 1 5は、 1 0層配線を有する半導体装置の第 2の実施例の構成を概略的に示 す断面図である。
図 1 6は、 1 0層配線を有する半導体装置の第 2の実施例の変形例の構成を概 略的に示す断面図である。
図 1 7は、 1 0層配線を有する半導体装置の第 3の実施例の構成を概略的に示 す断面図である。
図 1 8は、 1 0層配線を有する半導体装置の第 4の実施例の構成を概略的に示. す断面図である。
図 1 9A— 1 9 Eは、 図 5に示す有機絶縁層中のダマシン配線を形成する工程 を概略的に示す断面図である。
図 20A, 20 Bは、 図 1 7の構成に従い、 ウェハをダイシングした状態の上 面の顕微鏡写真である。
図 21 A— 22 Dは、 溝形成領域に形成する溝の形状の変形例を示す略図であ る。
図 22 A、 22 Bは、 従来技術による半導体チップダイシング時の剥離防止溝 の構成、 およびダミー配線を備えた半導体装置の構成を示す概略断面図である。 図 23は、従来技術に対して本発明者が行なった検討結果を示す断面図である。 図 2 4は、 本発明者が行なった他の検討結果を概略的に示す断面図である。 図 2 5は、 本発明者の見出した現象を示す概略断面図である。 発明を実施するための最良の形態
本発明の実施例の説明の前に、 本発明者が行なった検討結果を説明する。
図 2 2 Bに示す構成のように、 スクライブ領域にもダミ一配線を配置すれば、 ウェハ全面で平坦性を確保することが容易になる。スクライブ領域には、パッド' 周辺回路領域同様に、 ダミー配線が形成され、 パッシベーシヨン層 1 2 5を含む カバー層で覆われている。
図 2 3は、 本発明者が行なった検討に実際に用いた半導体装置の構成を概略的 に示す断面図である。 半導体基板 1 0の上に半導体素子を形成し、 絶縁層 2 1で 覆う。 その上方に多層配線を形成した。 多層配線用絶縁層の積層は、 層間絶縁膜 I L 1、 エッチス トッパ兼銅拡散防止層 E S 2、 層間絶縁膜 I L 2、 エッチス ト ツバ兼銅拡散防止層 E S 3、 層間絶縁膜 I L 3、 エッチス トツバ兼銅拡散防止層 E S 4、 層間絶縁膜 I L 4、 最上絶縁層 I S、 パッシベーシヨン層 P Sの積層を 含む。
エッチストツパ層 E S i と層間絶縁膜 I L i との絶縁積層の中にそれぞれダミ 一配線を有する第 1金属 （銅） 配線層 W l、 第 2金属 （銅） 配線層 W 2、 第 3金 属 （銅） 配線層 W 3を埋め込んだ。 第 3金属配線層 W 3の上にビア部を介してァ ルミユウム層を含む最上配線層を形成した。最上配線層は、ダミ一配線を有さず、 その一部はパッド Pであり、 他の一部はシールリング S Rを構成する。 最上配線 層は、 最上絶縁層 I S、 パッシベーシヨン層 P Sを含むカバー層で覆われる。 パ ッシベーシヨン層 P S、 最上絶縁層 I Sを貫通する開口を形成して、 パッ ド Pの 上面を露出する。
図の構成において、半導体ウェハは複数のチップ領域 C 1、 C 2を有し、その間 にスクライブ領域 S Cが画定される。 スクライブ領域 S C内の領域 d cをダイシ ングすることによって各チップ C 1， C 2が分離される。 カバー層は応力を内臓 するので、カバー層が存在する状態でダイシングを行うと、ダイシングの衝擊によ り、絶縁層の界面で剥離が生じやすい。 例えば、図に示すように、 ダイシング時の 衝撃により、チップ C 1のカバ一層の最上絶縁層 I Sがその下の層間絶縁膜 I L 4との界面で剥離し、剥離がチップ内部に向う。 カバー層の界面のみでなく、下方 の層間絶縁膜の界面でも剥離は生じる。 剥離はチップ周辺に留まらず、 回路領域 内部まで侵入し易い。 剥離がチップ内部に達すると、 チップは不良となり、 歩留 まりを低下させる。 多層配線の層間絶縁膜に低誘電率 （ 1 o w—k ) 材料を用い ると、 その界面で剥離が生じ易くなる。
パッシベーシヨン層 P Sは、 窒化シリ コンや酸化窒化シリ コンで形成され、 応 力を内蔵する。ダイシング工程において、パッシベーション層を切断することは、 応力を切断面に集中させ、 剥離を起こさせる原因になると考えられる。
そこで、 ダイシング工程の前に、 少なくともスクライブ領域におけるパッシベ ーション層 P Sを除去することを検討した。 スクライブ領域上のパッシベーショ ン層 P Sを除去すれば， 切断面をパッシベーシヨン層との間の距離が広がり,， 切 断面での応力が緩和されると考えられる。 パッドを開口する際に、 パッシベーシ ョン膜及びその下の絶縁層を含むカバー層のエッチングが行なわれる。 このパッ ド開口エッチングと同時に、 スクライブ領域においてエッチングを行なえば、 パ ッシベーション層を含むカバー層は除去できる。
図 2 4は、 図 2 3に示す構成の半導体ウェハのボンディングパッド開口工程に おいて、 隣接チップ C l， C 2のシールリング S R間のスクライブ領域 S Cの力 バー層もエッチングしょうとした状態を概略的に示す半導体ウェハの断面図であ る。 半導体ウェハは、 図 2 3の構成同様であり、 ノ ッド P , .シールリング S R最 上層を含む最上配線層を形成し、最上絶縁層 I S、パッシベーション層 P Sで覆つ た後、パッシベーション層 P Sの上に、パッ ド P及びスクライブ領域 S Cを開口す るホトレジス トパターン P Rを形成した。
プラズマを用いたドライエッチングでパッシベーション層 P S、 最上絶縁層 I Sのエッチングを行ない、 ノ、 "ッド Pを露出させる。 最上絶縁層 I Sがエッチされ てパッド Pが露出する頃、スクライブ領域においては、最上絶縁層 I Sがエツチン グされて、その下の第 4層間絶縁膜 I L 4が露出する。 この際、オーバーエツチン グが行われ、 スクライブ領域においては最上絶縁層 I Sの下の第 4層間絶縁膜 I L 4、第 4エッチス トツパ層 E S 4、第 3層間絶縁膜 I L 3もエッチングされる。 すると、 第 3層間絶縁膜 I L 3に埋め込まれていたダミー配線がプラズマ中に 露出し、 絶縁層のエッチングに伴い飛散してしまう。 プラズマ中で飛散したダミ —配線は、 半導体ウェハの表面に付着し、 純水洗浄を行なっても容易には脱離し なレヽ。
このように、 スクライブ領域にダミ一配線を配置し、 絶縁層、 パッシベーショ ン層で覆つたままダイシングを行なうと、 絶縁層間で剥離が生じる、 またカバー 層を除去するようにドライエッチングを行なうと、 オーバーエッチングでダミー 配線が飛び散る、 という問題が生じる。
本発明者は、 スクライブ領域全面のカバー層を除去するのではなく、 スクライ ブ領域内でチップ領域を取り囲むように、 カバー層を貫通する、 幅の限られた溝 を形成した時、 ダイシング時に切断面から侵入する剥離が溝の付近で止められる ことを見出した。
図 2 5は、 この現象を概略的に示す。 半導体装置の構成は図 2 3、 2 4の構成 と同様であり、 チップ領域 C、 スクライブ領域 S Cにダミー配線を配置した多層 配線を有する。最上絶縁層 I Sが平坦化された状態を示している力 S、平坦化してし ない場合も同様の現象が見出された。 カバー層 P S , I Sは、 パッド P上で除去 されてパッドを露出すると共に、 チップ領域 Cを取り囲むスクライブ領域 S Cの 外側部でループ状に除去されて溝 Gを形成している。
図中、右側面をダイシングで切断し、チップ端部から剥離が生じた時、溝より外 側の部分で剥離より上の層が Zで示すように剥がれ落ち、 剥離は、 溝で停止され ることが見出された。 剥離の生じ得る深さより深い溝を形成すれば、 剥離を溝で 停止させることができるのは当然であろう力 浅い溝を形成することによつても 剥離を停止できることになる。
何故、 深い位置の剥離が浅い溝で停止できるのかは、 例えば以下のように考え られよう。 パッシベーション層 P Sは引っ張り応力を内蔵し溝 Gの外側内壁部 Z 1では、 矢印で示すように内側に拡がろうとする応力を蓄積する。 溝 Gの底面外 側 Z 2を支点と考えると、 点 Z 1での内側に向かう応力は、 支点 Z 2より下側の 層を外側に押し出そうとする。剥離 C Lが生じてその上下の層の結合が消滅する と、 外側に向かう力は剥離より上の層に集中する。 そのため、 剥離 C Lから支点 Z 2に向かって、劈開が生じる。劈開により応力が解放されると剥離は停止する。 この現象を利用すれば、 スクライブ領域にカバー層を残した状態でチップ領域 内部に向かう剥離を防止することが可能となる。 スクライブ領域にダミ一配線を 形成した時も、 幅の制限された溝の形成時にダミー配線を飛散させないようにす ればよい。 溝は少なく ともパッシベーシヨン層より深く、 より実際的にはカバー 層より深いことが望ましい力 剥離の生じ得る深さまで達する必要はない。以下、 より具体的な本発明の実施例を説明する。
図 1は、 本発明の実施例による半導体ウェハの特にスクライブ領域の平面構成 例を概略的に示す。 図 2 A— 2 Eは、 図 1に示す半導体ウェハを作成し、 ダイシ ングして半導体チップとする半導体装置の製造方法の主要工程を示す、 図 1の一 点破線 I I一 I Iに沿った断面図である。
図 1中 4隅にチップ領域 C 1〜C 4が画定されている。 チップ領域 C 1〜C 4 は、 その中に多層配線を有する半導体集積回路構造を作成する領域である。 チッ プ領域の周辺部にはパッド Pが配置される。
チップ領域 C 1〜C 4の外周を囲むように、 水分の侵入等を防止するためのシ 一ルリング S R 1〜 S R 4が形成されている。 シールリング S R 1〜S R 4より も外側の領域がスクライブ領域 S Cとなる。 スクライブ領域 S C内にもダミー配 線 D Wが配置されている。 スクライブ領域の中心線 C Cの両側に一定の幅を有す る領域がダイシング領域 D Cとなり、 半導体ウェハを切断するダイシングはこの ダイシング領域 D Cにおいて行なわれる。
ダイシング領域 D Cの外側に、 各チップ領域 Cを取り囲むように、 パッシベー シヨン層を貫通する溝を形成するための、 幅を制限した溝形成領域 G Rを画定す る。 パッシベーシヨン層を除去するエッチングが及び得る配線層においては、 溝 形成領域 G R内にはダミー配線 D Wを配置しない。 この場合、 ダミー配線を配置 しないことによる平坦性の劣化を抑制するため、 溝形成領域の幅は、 スクライブ 領域の幅の 1ノ 3以下であることが望ましい。
溝形成領域 G Rにおいて、 少なく ともパッシベーシヨン層を貫通する溝 G 1〜 G 4をパッド窓開口のエッチング工程と同時にエッチングする。溝 Gの幅は、 0 . 5 π！〜 1 0 μ mの範囲であることが望ましレ、。 溝の幅を狭く しすぎるとエッチ ングが不足したり、 応力を十分解放できない可能性が生じる。 幅を広く しすぎる とダイシング領域の幅が制限され、 平坦性の確保に不足を生じ得る。
ダイシング領域 D Cの外側の溝形成領域 G Rに溝 Gが形成され、 ダイシング領 域 D C内でダイシングが行われ、 ダイシング後のチップ端部と溝 Gとの間にはパ ッシベーション層の残る領域がある。
例えば、 スクライブ領域 S Cの幅が 1 2 6 μ mの時、 ダイシング領域 D Cのセ ンターライン C Cから 5 4 μ π！〜 6 1 μ mの範囲を溝形成領域 G Rとし、 センタ 一ライン C Cから 5 5 μ m〜 6 0 μ mの領域でパッシベーション層及びその下の 絶縁層をエッチングして溝 G 1〜G 4を形成する。 ダイシングはセンターライン C Cから幅 4 0〜 5 0 μ mの領域で行なわれる。
溝形成領域の幅が、 溝の幅よりも片側で 1 μ πιずつ大きいのは、 マスク合わせ 誤差を考慮したものである。 マスク合わせ精度が高い場合には、 このマージンを 減少することもできる。 マスク合わせ精度に応じてマージン幅を 0 · l〜5 i m 程度設定することが好ましいであろう。 溝形成領域の両側に、 ダミ一配線 D Wが 配置されている。
溝は、 少なく とも応力を内蔵するパッシベーシヨン層を分離し、 絶縁積層の厚 さを減少し、 絶縁積層の強度を局所的に弱める。 ダイシング領域においては、 応 力を内蔵したパッシベーション層が残されているので、 ダイシング時にダイシン グ側面からクラックが生じて、 絶縁層間で剥離が生じ得る。 剥離が溝底面より上 であれば、 剥離は当然溝で終且する。
剥離が溝底面より下方の場合、 剥離が溝下方にまで達すると、 剥離面から上方 の溝に向って絶縁層が劈開し、 応力が解放される。 パッシベーシヨン層に蓄積さ れた応力と局所的に弱められた強度により剥離面から上の絶縁積層が屈服すると も考えられるであろう。 この観点から、 溝は、 応力の解放を促進する機能を有す る。
なお、 図示のように、 矩形のチップ領域の角部においては、 シールリング S R を角部を落した平面形状とし、 これに合わせ溝形成領域及び溝も角部を落した平 面形状とすることが好ましい。 この場合、 角部においては前述の数値範囲は成立 しない。 ダイシングは、 ほぼ直交する 2方向で行なわれるため、 チップ角部においては ダイシングの影響を 2回受ける。角部がほぼ直角の場合には、 2回の衝撃により、 溝を設けても応力の集中により角部から回路領域内まで、 剥離が生じ得る。 溝を 角部を落とした平面形状とすることにより、 応力の集中を避け、 剥離をさらに有 効にブロックすることができる。
以下、 図 1の構成を有する 3層 （パッド層以外） の多層配線層を有する半導体 装置を例にとって、 その製造方法の主要工程を説明する。
図 2 Aに示すシリコン基板 1 0は、 スクライブ領域 S Cとその両側にチップ領 域 C 3、 C 4を画定する。スクライブ領域 S C内にダイシング領域 D Cとその両側 に溝形成領域 G Rを画定する。 溝形成領域 G Rの外側にもダミ一配線を配置する スクライブ領域が残る形態を示すが、 平坦性の要求が低い場合、 溝形成領域 G R がスクライブ領域の外周に達するようにしてもよい。 シリコン基板 1 0の表面に 素子分離領域、半導体素子を形成した後、シリコン酸化膜等の絶縁層 2 1で覆う。 引出し用導電性プラグを形成した後、 絶縁層 2 1の上に、 酸素遮蔽機能、 銅拡散 防止機能を有するエッチストツパ層 E S 1を成膜し、 その上に層間絶縁膜 I L 1 を形成する。 層間絶縁膜 I L 1、 エッチストツバ層 E S 1内に配線用溝及びビア 孔を形成し、 第 1配線 W l、 ダミー配線 D W 1を含む第 1配線層をダマシンプロ セスにより形成する。 ダマシン配線の形成工程は後述する。
同様、 第 1配線層を覆って銅拡散防止機能を有するエッチストツパ層 E S 2を 形成し、 その上に層間絶縁膜 I L 2を成膜する。 ダマシン用凹部を形成し、 第 2 配線 W 2 , 第 2ダミ一配線 D W 2を含む第 2配線層を埋め込む。 さらに第 3エツ チス トッパ層 E S、 第 3層間絶縁膜 I L 3を成膜し、 ダマシン用凹部を形成して 第 3配線 W 3、 第 3ダミ一配線 D W 3を含む第 3配線層を埋め込む。
図 3 A〜3 Fは、 デュアルダマシンプロセスの例を示す断面図である。
図 3 Aに示すように、 シリコン基板 1 0の表面に S T Iによる素子分離領域 1 1を形成し、 活性領域を画定する。 活性領域表面に熱酸化によるゲート絶縁膜 1 2を形成し、 その上に多結晶シリ コン層ないしポリサイ ド層によるゲート電極 1 3を形成する。 ゲート電極 1 3両側にソース Zドレイン領域 1 5を形成して MO S トランジスタ構造を得る。 ゲート電極 1 3を覆って、 窒化シリ コン層 2 1 a、 酸化シリコン層 2 1 bの積層による絶縁層 2 1を形成する。 絶縁層 2 1を貫通し て M O S トランジスタの電極に達する W等の導電性プラグ 1 7を形成する。
導電性プラグ 1 7、 絶縁層 2 1を覆って、 窒化シリ コン等の酸素遮蔽能を有す るエッチングストツパ層 2 2、 酸化シリコン等の層間絶縁膜 2 3の積層を形成す る。 積層の上にホトレジストマスクを形成し、 配線層パターンを開口する。 絶縁 層 2 3、 エッチングス トッパ層 2 2の所要部分を除去して配線用溝を形成し、 銅 の拡散を遮蔽できるバリアメタル層 2 4、 メツキ用シードメタル （銅） 層をスパ ッタリングで形成し、 その上に銅層 2 5をメツキで堆積する。 絶縁層 2 3上の不 要の金属層を除去し、 下層配線層を形成する。
下地配線層を覆うように、 プラズマ促進化学気相堆積 （P E— C V D ) で、 窒 化シリコン層 3 1を厚さ 5 0 n m、 酸化シリコン層 3 2を厚さ 3 0 0 n m、 窒化 シリ コン層 3 3を厚さ 3 0 n m、 酸化シリコン層 3 4を厚さ 3 0 0 n m、 反射防 止膜となる窒化シリ コン層 3 5を厚さ 5 0 n m成膜する。 なお、 中間の窒化シリ コン層 3 3は、 配線パターンをエッチングする時のエッチストツパとして機能す る。 中間のエッチストッパ層無しでデュアルダマシンプロセスを行うこともでき る。
反射防止用窒化シリコン層 3 5の上に、 レジスト層を塗布し、 露光現像を行な うことにより、 ビア孔に対応した開口部を有するレジストパターン P R 1を形成 する。 レジス トパターン P R 1をマスクとし、 反射防止用窒化シリ コン層 3 5、 酸化シリ コン層 3 4、 窒化シリコン層 3 3、 酸化シリ コン層 3 2のエッチングを 行なう。 その後レジス トパターン P R 1は除去する。
図 3 Bに示すように、 形成したビア孔内にレジス トと同様の組成を有し、 感光 性を有さない樹脂を埋め込み、 酸素プラズマによりエッチバック し、 所定の高さ にする。 例えば、 図に示すように、 上部酸化シリ コン層 3 4と下部酸化シリ コン 層 3 2のほぼ中間の高さとする。
図 3 Cに示すように、 反射防止用窒化シリ コン層 3 5の上に、 配線溝に対応し た開口を有するレジス トパターン P R 2を形成する。 このレジストパターン 3 8 をマスクとして、 窒化シリ コン層 3 5、 酸化シリコン層 3 4をエッチングする。 このエッチングにおいて、窒化シリコン層 3 3はエッチストツバとして機能する。 先に形成したビア孔内は、 樹脂の詰め物 3 7により保護されている。 その後、 O 2と C F 4のプラズマにより了ッシングを行なってレジストパターン P R 2、有機 榭脂の詰物 3 7を除去する。
図 3 Dに示すように、 配線用トレンチ底に露出した窒化シリ コン層 3 3、 ビア 孔の底に露出した窒化シリ コン層 3 1をエッチングする。 下層配線の表面が露出 する。 この時、 A rスパッタ、 H 2プラズマ、 H 2雰囲気中ァニール等の前処理を 行ない、 露出した下層配線層表面を還元処理し、 存在し得る自然酸化膜 （ケミカ ルオキサイ ドを含む） を除去しても良い。
図 3 Dに示すように、 スパッタリングにより例えば T a層 3 8 aを厚さ 2 5 η m成膜し、 さらにシード用 C u層を厚さ 1 0 0 n m成膜する。 シード層の上に、 電解メツキにより C u層を成膜し、 十分な厚さ C u層 3 8 bを得る。
図 3 Eに示すように、 化学機械研磨 （C M P ) により、 窒化シリ コン層 3 5表 面上の金属層を除去し、 丁 &層3 8 &、 C u層 3 8 bからなる C u配線 3 8を得 る。 多層配線を形成する場合は、 同様の工程を繰り返す。 なお、 本明細書におい ては、 添加物を含む C u合金層も C u層と呼ぴ、 添加物を含む A 1合金層も A 1 層と呼ぶ。
図 2 Aに戻って、 第 3配線層 W 3の上にエッチス トッパ層 E S 4、 第 4層間絶 縁膜 I L 4を成膜し、 ヒ"ァ孔を形成して、 ビア導電体 T Vを埋め込む。 第 4層間絶 縁膜 I L 4の上に、 ビア導電体に接続されたアルミニウム最上配線層を形成し、 パターニングしてパッド P、 シールリング S Rを形成する。 アルミニウム最上配 線層 り上では、 平坦性の要求が弱いため、 アルミニウム最上配線層にはダミー 配線は配置しなくてよい。 以下、 この工程を詳述する。
図 3 F〜 3 Iは、 最上配線層の製造工程を概略的に示す。
図 3 Fに示すように、 第 3銅配線 W 3の上に、 P E— C V Dで厚さ 7 0 n mの 窒化シリコン層で形成されたエッチス トッパ層 E S 4、 厚さ 6 0 0 n mの酸化シ リコン層で形成された第 4層間絶縁膜 I L 4を成膜する。 ビアパターンの開口を 有するレジストパターン P R 3を形成し、 厚さ 6 0 0 n mの第 4層間絶縁膜 I L 4をエッチングする。 エッチストッパ層 E S 4はこのエッチングにおけるストッ パとして機能する。 その後レジス トパターン P R 3はアツシングして除去する。 図 3 Gに示すように、 ビア孔を形成した第 4層間絶縁膜 I L 4をマスクとし、 その下の窒化シリコンのエッチストッパ層 E S 4をエッチングする。 下層配線 W 3の表面が露出する。
図 3 Hに示すように、 A rスパッタリングで露出した下層配線の表面を処理し た後、 スパッタリング等で厚さ 50 ηπιの T i N層 39 aの成膜を行なう。 T i N層 3 9 aの上に、 C VDで厚さ 300 nmの W層 39 bを成膜し、 ビア孔を埋 める。 その後、 CMPにより、 層間絶縁膜 I L 4表面上の W層 3 9 b、 T i N層 39 aを除去する。 ビア孔内に埋め込まれたビア導電体が得られる。
図 3 Iに示すように、 厚さ 40 nmの T i層 40 a、 厚さ 30 nmの T i N層 40 b、 厚さ Ι μπιの A 1層 40 c、 厚さ 50 nmの T i N層 40 dをスパッタ リングで積層する。 この積層アルミニウム配線層の上に、 レジス トパターンを形 成し、 エッチングを行うことにより所望形状の最上配線パターンを形成する。 最 上配線層をアルミニウム配線とした場合、 パッドの表面がアルミニウムとなり、 ワイアボンディング等に好適となる。
図 2 Aに戻って、 最上配線層を形成した後、 この上にカバー層として厚さ 14 00 nmの高密度プラズマ （HD P) 酸化シリコン層 I S、 厚さ 500 nmの窒 化シリ コン層 P Sを成膜する。 窒化シリ コン層は、 耐湿性を有するパッシベーシ ョン 3莫となる。
図 2 Bに示すように、 パッシベーション層 p Sの上にレジスト層 P R 4を塗布 し、 露光現像することによりパッド上の窓 PW及び溝を開口する窓 GWを開口す る。 このレジス トパターン PR 4をマスクとし、 パッシベーシヨン層 P S、 絶縁 層 I Sをエッチングし、 さらにパッド表面の T i N層もエッチングする。 アルミ ニゥム表面を有するパッドが露出される。
スクライブ領域においては、 パッシベーシヨン層 P S、 層間絶縁膜 I Sがエツ チングされた後、 さらにその下の第 4層間絶縁膜 I L 4、 エッチス トッパ層 E S 4、 第 3層間絶縁膜 I L 3がエッチングされる。 オーバーエッチングの程度によ つては、 さらに下までエッチングされる。 このエッチングよってエッチされる領 域には、 ダミー配線は配置しないようにする。 図の状態においては、 第 3層間絶 縁膜 I L 3までエッチングされるが、 その下の第 2配線層は露出しないとしてい る。
図 2 Cは、エッチング終了後、レジストパターン P R 4を除去した状態を示す。 表面の T i N層が除去され、 アル ニウム表面が露出したパッ ド P及びスクライ ブ領域 S C内、 ダイシング領域 Dじより外側に各チップ領域を囲む形状の溝 Gが 形成されている。 溝形成領域の少なく ともエッチングされ得る配線層にはダミー 配線を配置しないため、 溝 Gのエッチングによってはダミー配線は飛散しない。 ダイシング領域 D C内の領域 d cをダイシングすることにより、 各チップは分離 される。
図 2 Dに示すように、 ダイシング領域 D C內の領域 d cをウェハの全厚さに亘 つて切断するダイシングを行ない、 各チップを分離する。 ダイシング時に、 切断 部側面から絶縁層間の剥離が生じ得るが、 剥離が回路領域まで侵入することは防 止さ る。
図 2 Eに示すように、 ダイシング工程における衝撃力の印加により、 絶縁層界 面 P Lで剥離が生じた場合、 剥離が溝 G下部にまで達すると、 溝 Gに向ってクラ ックが走り、 剥離はそれ以上内部には進行しない。
このように、 ダイシング工程による剥離を防止しつつ、 カバー層エッチングに よるダミ一配線飛散を防止することができる。 溝形成領域においてダミ一配線を 配置しない配線層は、 最上配線層とその近傍の配線層に限定できるため、 その下 の配線層に関してはスクライブ領域全領域にダミ一配線を配置することができる。 溝形成領域でダミ一配線を配置しない配線層においても、 溝形成領域の幅は限ら れているため、 その他の領域にダミー配線を配置することにより、 平坦性の悪化 は無視できる範囲内に制限することが可能である。
ワイヤボンディングを行なう場合には、 アルミニウム表面を有するパッドを設 けることが好ましいが、 バンプによりアセンブリを行なう場合には、 最上層にァ ルミ-ゥムを用いる必要は無い。 全配線層を銅配線で形成することができる。 こ の場合、 最上配線層にも.ダミー配線を配置することが好ましい。
図 4 A、 4 Bは、 アルミニウム配線層を形成しない場合の実施例を示す。
図 4 Aに示すように、 シリ コン基板上に、 第 3配線層 W 3までを先の実施例同 様にして形成する。 カバー層として厚さ 50 nmの窒化シリコン層 43、 厚さ 400 nmのPE— CVD酸化シリコン層 I S、 厚さ 5 00 nmの窒化シリコン層 P Sを成膜する。 窒化シリ コン層のパッシベーシヨン層 P Sの上に、 パッ ド用窓 PWと応力解放溝 用窓 GWを有するレジストパターン P R 5を形成する。 レジストパターン P R 5 をマスクとして、 パッシベーシヨン層 P S、 絶縁層 I Sをエッチングする。 その 後、 レジス トパターン P R 5を除去する。 パッシベーシヨン層 P S、 絶縁層 I S をマスクとして、 窒化シリ コン層 4 3をエッチングする。
図 4 Bに示すように、 第 3配線層のパッド Pが露出する。 溝 Gにおいては、 ォ 一バーエッチングにより第 3配線層用の第 3層間絶縁膜 I L 3までエッチングさ れる。 エッチングされる領域にダミー配線を配置しておく と、 ダミー配線が飛び 散ることになる。 エッチングされ得る深さまで、 溝形成領域にはダミー配線を配 置しないことにより、 ダミー配線の飛び散りは生じない。
なお、 以上の実施例においては、 ダミー配線の形成を制限してパッド用の開口 と溝形成を同時に行なっているが、 選択エッチングゃコントロールエッチングを 行ってダミー配線の飛び散りを防ぐこともできる。 他にエッチング工程等がある 場合、 パッド開口と別のエッチング工程により溝をエッチングしても良い。 これ らの場合、 溝の下を含め、 スクライブ領域全面にダミー配線を配置することもで きる。
図 5は、 本発明の他の実施例による半導体ウェハの平面図を示す。 本実施例に おいては、 ダミー配線 DWがスクライブ領域 S Cの全領域に配置されている。 溝 G 1〜G4は、 ダミー配線 GWよりも高いレベルに底面を有する。 従って、 溝 G 1〜G4とダミー配線 GWが重なっても、 ダミー配線 DWは飛び散らない。
その他の点は、 図 1の半導体ウェハと同様であるが、 溝 G 1〜G4の下方にも ダミー配線 DWが形成されるため、 溝 G 1〜G 4の幅等に対する制約は緩和され る。
図 6A - 6 B、 7A - 7 B、 8A - 8 Bは、 図 5の構成を実現する 3種類の製 造方法を概略的に示す断面図である。 .
図 6 Aは、 図 2 Aに対応する工程であるが、 溝形成領域 GRの下方にも、 ダミ 一配線 D Wが配置されている。 パッシベーシヨン層 P sの上に、 パッド開口用及び溝形成用の窓を有するレジ ス トパターンを（図 2 Bに示すように）形成し、 パッシベーシヨン層 P S、 最上絶 縁層 I Sのエツチングを行なう。 パッド Pの上のパッシベーシ ン層 P S、 最上 絶縁層 I Sがエッチングされた時点で、 溝 Gにおいても、 パッシベーシヨン層 P S、最上絶縁層 I Sがほぼエッチングされている。オーバエッチングを行なうと、 その下の第 4層間絶縁膜 I L 4がエッチングされる。 このエッチングにおいて、 例えばエッチングガスを窒化シリコンと酸化シリコンに対して選択性の高いエツ チングガスとすることにより、 第 4層間絶縁膜 I L 4がエッチングされても、 そ の下の第 4エッチストッパ層 E S 4はほとんどエッチングされずに残る。従って、 第 4エッチストツバ層 E S 4の下に配置されたダミー配線 D W 3は露出せず、 飛 び散ることがない。
図 6 Bは、 パッシベーション P S上のホトレジストパターンを除去した状態を 示す。 パッ ド Pが開口され、 溝 Gはパッシベーシヨン層 P S表面から、 最上絶縁 層 I S、 第 4層間絶縁膜 I L 4を通り、 第 4エッチングス トッパ層 E S 4の表面 まで達しているが、 第 4エッチングストッパ層 E S 4のほとんどは残り、 ダミー 配線 D W 3は露出していない。
このような選択性のあるエッチングガスとしては、 例えばパッシベーション層 P Sの窒化シリコン層を C F 4を主エッチングガスとするエッチングで除去した 後、 C F 4に C H F 3を混合したエッチングガスを用いることができる。 混合比を 上昇させることにより、 酸化シリコン層に対する窒化シリコン層のエッチング速 度を低く設定することが可能である。
図 7 A - 7 Bは、 図 5の構成を実現する他の製造方法を概略的に示す。
図 7 Aに示すように、 図 2 A同様の積層構造を形成する際、 最上絶縁層 I Sを 成膜した後、 その表面を C M P等により平坦化する。 パッド P上の最上絶縁層 I Sの厚さは、 溝形成領域 G Rの最上絶縁層 I Sの厚さよりも明確に薄くなる。 平 坦化した最上絶縁層 I Sの上にパッシベーシヨン層 P Sを成膜する。
図 7 Bに示すように、 パッシベーション層 P Sの上にパッ ド及び溝を開口する ホトレジス トパターン P R 4を形成し、 パッシベーション P S及び最上絶縁層 I Sのエッチングを行なう。 パッシベーション層 P Sは全領域でほぼ同一の厚さを 有するため、 パッド P上及び溝 G上でほぼ同時にエッチングが終了する。 最上絶 縁層 I Sのエッチングを行うと、 パッド P上の最上絶縁層 I Sは薄いので、 溝 G の下に最上絶縁層 I Sが未だ残っている時点でパッド P上のエッチングは終了す る。 エッチング時間をコントロールしたコントロールエッチングを行うことによ り、 オーバーェッチングを行っても、 溝 Gは最上絶縁層内に留めることが可能で ある。 なお、 オーバーエッチングをより多く行い、 最上絶縁層 I S及びその下の 第 4層間絶縁膜 I L 4をエッチングしてもよい。 又、 エッチングガスを選択性の 高いエッチングガスとし、 酸化シリコンと窒化シリコンに対するエッチング選択 比を持たせてもよい。 溝 Gは、 少なく ともパッシベーシヨン層 P Sを貫通してい ればその効果が期待できる。
パッシベーション層 P Sを成膜した後に行われるエッチングは、パッド開口用の エッチングに限らない。 パッド開口とは独立のエッチング工程がある場合、 その 別のエッチング工程を用いて溝を形成することもできる。 溝形成用のエッチング 工程を設けてもよい。
図 8 Aは、 パッド開口用のエッチング工程を示す。 最上絶縁層 I S、 パッシベ ーション層 P Sを成膜した後、 パッド上に開口を有するホトレジストパターン P R 6を形成する。 ホトレジストパターン P R 6をエッチングマスクとし、 ノ ッド 上のパッシベーション層 P S、 最上絶縁層 I Sのエツチングを行う。 パッド Pを 開口した後、 ホトレジス トパターン P R 6は除去する。
他のエッチング工程において、 ホトレジストパターン P R 7を形成する。 この ホトレジス トパターン P R 7には、 溝上に溝形成用窓 GWを開口する。 他のエツ チング工程において、 開口 GWにおいて少なく ともパッシベーシヨン層 P Sのェ ツチングを行う。 パッド Pは既に開口されているため、 このエッチングは、 パッ ド開口の条件とは独立の条件で行なうことができる。
このような方法により、 スクライブ領域 S C全面にダミー配線を配置しても、 スクライブ領域に溝 G 1〜G 4を選択的に形成することができる。
なお、 鲖配線の多層配線を形成した後、 その上にパッ ド形成用のアルミニウム 配線を形成するような場合、 最上銅配線層の上における平坦性はさほど要求され ない。 従って、 最上銅配線層のダミー配線は省略してもよい場合もある。 図 9は、 スクライブ領域 S Cにおいて、 最上銅配線層にはダミー配線を配置し ない場合を示す。 シールリング S よりも内側に各チップ領域においてはダミー 配線を配置してもよい。
図 1 0 A、 1 0 Bは、 図 9の 1点破線 X - Xに沿う断面図である。
図 1 0 Aは、 図 2 Aに対応する断面であるが、 第 3配線層において、 配線 W 3 と共にチップ内のダミー配線 D W 3は形成されているが、 スクライブ領域 S Cに おいてはダミー配線は形成されていない。 その他の点は図 2 Aと同様である。 その後、 図 2 Bに示すエッチング工程と同様のエッチング工程を行い、 パッド を開口する。
図 1 0 Bは、 パッド開口用のエッチングを終了し、 ホトレジストパターンを除 去した状態を示す。 パッド P上では、 最上配線層 I S、 パッシベーシヨン層 P S がエッチングされ、 パッ ド表面が露出している。 溝 Gは、 パッシベーシヨン層 P Sを貫通し、 最上絶縁層 I S、 第 4層間絶縁膜 I L 4、 第 4エッチングス トツバ 層 E S 4を貫通し、 さらに第 3層間絶縁膜 I L 3にまで達している。 しかしなが ら、 スクライブ領域において第 3配線層のダミ一配線は配置されていないため、 搆 Gがダミー配線を飛び散らせることはない。 チップ領域においてはダミー配線 が配置されているため、 必要な平坦性は確保できる。 スクライブ領域において第 3配線のダミ一配線を省略したことによる平坦性の劣化は、 最小限に留めること ができる。 なお、 チップ領域においてもさほどの平坦性が必要ない場合は、 第 3 配線層のダミー配線をチップ領域においても省略してもよい。
以上の実施例においては、 スクライブ領域 S Cの両側に、 各チップ領域を取り 囲む溝を形成した。 すなわち、 スクライブ領域には 2本の溝が形成されている。 溝の数は 2本に限ることはなレ、。 ダイシングされる領域のパッシベーシヨン層を 除去してもよい。 ダイシングされる領域のパッシベーシヨン層を除去すると、 ダ イシングが簡単化される。
図 1 1は、 スクライブ領域に 3本の溝を形成した他の実施例を示す平面図であ る。 スクライブ領域 S Cの中央 、 中心線に沿って比較的幅の広い溝 C Gが形成 されている。 中央の溝 C Gは、 実際にダイシングされる領域 d c内に収めること が好ましい。 その他の点は図 1の構成と同様である。 図 1 2 A、 1 2 Bは、 図 1 1の 1点破線 X Π - Χ Πに沿う断面図である。
図 1 2 Aに示すように、 図 2 Aに示す構成と同様の構成を有する半導体ウェハ の上に、 ホトレジス トパターン P R 8を形成する。 ホ トレジス トパターン P R 8 は、 前述の実施例同様パッ ドを開口するためのパッド窓 P W、 溝を開口するため の溝窓 GWを有する他、 ダイシングされる領域 D C内に中央溝用の窓 C Wを有す る。 ホ トレジス トパターン P R 8をエッチングマスクと し、 パッシベーシヨン層 P S、 最上絶縁層 I Sを含む絶縁層のエッチングを行う。 このエッチング自身は 前述の実施例と同様に行うことができる。 例えば、 窒化シリ コン膜をエッチング ストッパとす選択エッチングでェッチングを終了させる。
図 1 2 Bは、 ホトレジストパターン P R 8を取り除いた状態を示す断面図であ る。 パッド Pが開口され、 溝 Gが形成される点は前述の実施例と同様であり、 さ らにスクライブされる領域内に中央溝 C Gがェツチングされている。 中央溝 C G を形成することにより、領域 d cをダイシングするダイシング工程が簡単になる。 ダイシング後の状態としては、 前述の実施例と同様であり、 前述の実施例同様の 効果が期待できる。
以上の実施例においては、 層間絶縁膜として酸化シリコン、 エッチス トツパと して窒化シリコンを主に用いる場合を説明した。 層間絶縁膜として酸化シリコン 以外の絶縁材料を用いることもできる。 特に、 多層配線を有する半導体装置にお いて、 酸化シリ コンよりも誘電率の低いフッ素含有酸化シリ コン、 酸化炭化シリ コン S i O C、 有機絶縁層等を用い、 配線の寄生容量を低減することもできる。 エッチストッパ層としては、 窒化シリコンの他 S i C等を用いることもできる。 図 1 3、 1 4は、 多層配線を有する本発明の他の実施例による半導体装置の製 造プロセスを示す半導体ウェハの断面図である。
図 1 3に示すように、 シリ コン基板 1 0の表面に、 シヤロートレンチアイソレ ーシヨン （S T I ) による素子分離領域 1 1を形成し、 素子分離領域 1 1で画定 された活性領域内にトランジスタを形成する。 トランジスタ構造は、 チャネル領 域上のゲート絶縁膜 1 2、 ゲート絶縁膜上の多結晶シリ コンによるゲート電極 1 3、 ソース/ドレイン領域 1 5等を含んで形成される。 ゲート電極を覆う酸化シ リコン等の絶縁層 2 1を成膜し、 ソース/ドレイン領域等に達する導電体プラグ 1 7が W等によって形成される。
その表面上に、 酸素遮蔽機能を有するエッチストッパ層 E S 1、 第 1層間絶縁 膜 I L 1が成膜され、 第 1層間絶縁膜 I L 1、 エッチストッパ層 E S 1に第 1配 線層形成用凹部が形成され、 銅配線による第 1配線層 W1が埋め込まれる。
第 1配線層 W 1の上に、 第 2エッチス トッパ層 E S 2、 第 2層間絶縁膜 I L 2 が成膜され、 第 2銅配線層 W2が埋め込まれる。 第 2配線層 W2の上に、 エッチ ス トッパ層 E S 3、 層間絶縁膜 I L 3が成膜され、 第 3配線層 W 3が埋め込まれ る。 第 3配線層 W 3の上に、 エッチス トッパ層 E S 4、 層間絶縁膜 I L 4が成膜 され、 第 4配線層 W 4が埋め込まれる。 なお、 第 1配線層から第 4配線層を収納 する層間絶縁膜は S i LK等の有機絶縁層で形成される。
図 1 9A〜1 9 Eは、 有機絶縁層にダマシン配線を形成するデュアルダマシン プロセスの例を示す。
図 1 9Aに示すように、 下層配線 50を形成した後、 その表面を銅拡散防止層 5 1で覆う。 銅拡散防止層は、 S i N又は S i Cで形成され、 エッチス トッパ、 酸素遮蔽の機能も有する。 例えば厚さ 30 nmの S i C層 5 1を成膜する。 S i C層 5 1の上に、 S i LKをスピンコートし、 400°Cで 30分間キュアリング を行なレ、、厚さ 450 nmの S i LK層 5 2を成膜する。 S i LK層 5 2の上に、 厚さ 5011111の3 i C層 53を P E_C VDで成膜し、 その上にさらに厚さ 1 0 0 nmの酸化シリコン層 54を P E— C VDで成膜する。
酸化シリコン層 54の上に、 配線トレンチ用開口を有するレジストパターン P R 1を形成し、 酸化シリコン層 54をエッチングする。 酸化シリコン層 54に、 配線トレンチ用のパターンが転写される。 その後レジストパターン PR 1はアツ シングして除去する。
図 1 9 Bに示すように、 ビア孔用開口を有するレジストパターン PR 2を形成 する。 レジストパターン P R 2をマスクとし、 S i C層 5 3をエッチングする。 次ぎに、 酸素を含むプラズマでエッチングを行ない、 レジス トパターン PR 2を アツシングすると共に、 S i LK層 5 2を途中までエッチングする。 レジストパ ターン PR 2は消滅する。
図 1 9 Cに示すように、 酸化シリコン層 54をハードマスクとしてその下に露 出している S i C層 5 3をエッチングする。 酸化シリコン層 54と S i C層 5 3 がハードマスクを構成する。
図 1 9 Dに示すように、 酸化シリコン層 54、 S i C層 5 3をマスクとして、 S i LK層 5 2をエッチングする。 このエッチングにおいて、 ビア孔底の S i L K層 52もエッチングされ、 S i C層 5 1が露出する。 例えば、 配線用トレンチ として S i LK層 5 2を深さ 200 nmまでエッチングする。 次ぎに、 ビア孔底 に露出した S i C層 5 1をエッチングし、 下層配線の表面を露出する。
図 1 9 Eに示すように、 スパッタリングにより厚さ 25 nmの T a層 5 7 aを 成膜し、 その上にシード用 Cu層を厚さ 1 00 nm程度スパッタリングで成膜す る。 なお、 下地配線層 50が露出した段階で、 A rスパッタゃ H2プラズマ、 H2 雰囲気中ァニール等で前処理を行ない、 下地銅配線層 50の表面の自然酸化膜を 除去しても良い。 シード用 Cu層の上に、 電解メツキにより C u層を成膜する。 配線用溝内に C u層が埋め込まれる。 その後、 CMPを行ない、 酸化シリ コン層 54表面上の余分な金属層を除去する。 なお、 CMPにより酸化シリ コン層 54 は消滅してもよレ、。
図 1 3に戻って、 第 4配線層の上に、 エッチス トッパ E S 5, 層間絶縁膜 I L 5を成膜し、 配線トレンチ、 ビア孔を形成し、 配線層 W5を埋め込む。 同様、 そ の上に、 エッチス トッパ層 E S 6、 層間絶縁膜 I L 6、 配線層 W 6による第 6配 線構造を形成し、 エッチス トツバ層 E S 7、 層間絶縁膜 I L 7、 配線層 W 7によ る第 7配線構造を形成し、 エッチス トツバ層 E S 8、 層間絶縁膜 I L 8、 配線層 W 8による第 8配線層を形成する。 第 5配線層から第 8配線層までを収容する層 間絶縁膜 I L 5〜 I L 8は、 S i OCで形成される。
第 ·8配線層の上にェツチス トッパ層 E S 9、 層間絶縁膜 I L 9、 配線層 W 9に よる第 9配線構造を形成し、 その上にエッチス トッパ層 E S 1 0、 層間絶縁膜 I L 1 0、 配線層 W 1 0による第 1 0配線構造を形成する。 第 9配線層と第 1 0酉己 線層を収容する層間絶縁膜 I L 9、 I L 1 0は、ノンドープの酸化シリコン層（U S G) で形成される。
第 1 0配線層の上に、 エッチス トッパ層 E S 1 1、 層間絶縁膜 I L 1 1を形成 し、 前述の実施例同様のビア導電体 TVを形成する。 その後、 表面上にパッ ド P 及ぴシールリング S R最上層を構成するアルミニウム配線層を前述の実施例同様 に形成する。 最上配線層を覆って、 酸化シリ コン等により絶縁層 I Sを成膜し、 平坦化した後、 その上に窒化シリコン又は窒化酸化シリコンによるパッシベーシ ヨン層 P Sを前述の実施例同様形成する。
図 1 4に示すように、 パッシベーション層 P S上にホトレジス ト層 P R 1 0を 形成し、 パッ ド P及び溝上に開口を形成する。 ホトレジストパターン P R 1 0を マスクとしてパッシベーシヨン層 P S、 最上絶縁層 I Sのエッチングを行なう。 パッ ド上の領域においては、 パッシベーシヨン層 P S、 絶縁層 I Sをエッチング し、 パッド用窓を形成する。 溝 Gにおいては、 選択エッチング又はコントロール エッチングを行うことにより、 パッド窓形成のェツチングと同時に第 1 1層間絶 縁膜 I L 1 1まで到達する溝 Gをエッチングする。
第 1 0配線層 W 1 0のダミー配線の上には、 エッチングス トツパ層 E S 1 1が エッチングされずに残り、 ダミ一配線が飛び散ることはない。
図 1 5は、 ダイシング領域においては、 最上銅配線層にはダミー配線を形成し ない場合の構成を示す。 スクライブ領域 S Cにおいては、 第 1 0配線層 W 1 0の ダミー配線は形成しない。 パッド P開口及び溝 G形成のエッチングにおいて、 溝 Gが第 1 0層間絶縁層 I L Gに侵入するが、 第 1 0配線層にはダミー配線は形成 されておらず、 ダミー配線が飛び散ることが防止される。 第 1 0配線層のスクラ イブ領域においてダミー配線を形成しないが、 その上の配線層は少なく、 ダミー 配線層を形成しないことによる悪影響は最小限にとどめられる。
図 1 6は、 パッド開口と溝形成のェッチングを別工程で行なつた場合の構成例 を示す。 パッド Pを開口するエッチングと独立に、 溝 Gを形成するエッチングを 行なうため、 パッド Pを開口するエッチングとは独立に、 溝 Gを形成するエッチ ング条件を選択することができる。 従って、 溝 Gをエッチングするエッチング条 件を選択することにより、 配線層のダミー配線を飛び散らせることを防止するこ とが可能となる。
図 1 7は、 パッド Pの開口と、 溝 Gのエッチングを同時に行うが、 溝 G形成の エツチングが及び得る領域においては、 ダミー配線を形成しない場合の構成を示 す。 図の構成においては、 第 1 0配線層 W 1 0のダミー配線は、 溝形成領域にお いては作成しない。従って、溝 Gが、第 1 0層間絶縁層 I L 1 0中に進行しても、 そこにはダミ一配線は形成されていないため、 エッチングによってダミ一配線が 飛び散ることは防止できる。
図 1 8は、 スクライブ領域において、 両側の溝 Gと共に、 ダイシングされるベ き領域内に中央溝 C Gを形成する場合の構成を示す。 ダイシングされるべき領域 の中央部に溝 C Gが形成されることにより、 ダイシングが簡単化される。 ダイシ ングは中央溝 C Gより広い領域において行われるため、 ダイシングされた後の構 成においては、 他の実施例と同様の効果が期待される。
図 2 O Aは、 図 1 7に示した構成のサンプルをダイシングした状態の上面の顕 微鏡写真である。 中央の黒い部分 d cがダイシングを行なってウェハがなくなつ た領域である。 ダイシング領域の上方に白く見える領域を介して細い溝 Gが見え る。図中左側領域には、溝に対応する位置から下方の部分 Zがー部消失している。 ダイシングされた領域から剥離が生じ、 溝まで達し、 上方にクラックが走り、 表 面層が消失したと考えられる。 溝の上方に見える黒い筋状の部分は耐湿シールリ ング S Rである。 さらに上方の大きな矩形領域はパッド Pである。
図 2 0 Aのサンプルにおいては、 第 1〜第 4層間絶縁膜を有機絶縁層で形成し た。 有機絶縁層は最も誘電率が低く、 配線の寄生容量を低減することができる。 第 5層間絶縁膜から第 8層間絶縁膜 I L 5〜I L 8は、 S i O C層で形成した。
S i O C層は、 有機絶縁層よりは誘電率が高いが、 酸化シリ コンよりは誘電率が 低く、 配線の寄生容量を低減することができる。
第 9層間絶縁膜と第 1 0層間絶縁膜 I L 9、 I L 1 0は酸化シリ コン層で形成 した。 酸化シリ コン層は、 有機絶縁層や S i O Cよりも誘電率が高いが、 非常に 安定な絶縁体であり、 信頼性が高い。 配線層は上層に行くほど配線ピッチが広が り、 配線の寄生容量の制限がゆるくなる。 従って、 下層配線程寄生容量を低減す ることが望まれる。 3種類の層間絶縁膜を用い、 この要求を満たしている。
第 1〜第 4配線層の層間絶縁膜を有機絶縁層から S i O Cに変更したサンプル も作成した。
図 2 0 Bは、 このサンプル上面の顕微鏡写真を示す。 下の黒い部分 d cがダイ シングによりウェハが消失した領域である。 下端から一定の距離を隔てた所に溝 Gが形成され、 さらにその上方にはシールリング S Rが形成されている。 右側領 域においては、 ダイシングされた側面から溝にかけて表面部分が消失している。 ダイシングされた側面から剥離が生じ、 溝下方まで侵入したが、 そこで上方にク ラックが生じ、 表面層が消失したものと考えられる。 このように、 溝を用いて積 極的に応力を解放させることにより、 剥離がチップ内部まで侵入することを防止 できる。
溝の形状は、 上述のものに限定されず、 種々可能である。
図 2 1 Aは、 上述の実施例同様の溝 G Mの角部内側に補助溝 G Sを形成した形 状である。 角部における剥離の侵入をより確実にプロックできる。
図 2 1 Bは、 上述の溝 G Mの内側に、 さらにループ状の補助溝 G Sを形成した 形状である。 全周において、 剥離の侵入をより確実にブロックできる。
図 2 1 Cは、 角部の落し方の変形を示す。 矩形の角部を 1つの直線で切り落と す代りに、 3つの直線で切り落とした形状である。直線の数は複数であればよく、 3つに限らない。
図 2 1 Dは、 角部を落していない形状を示す。 剥離の侵入に対する抵抗力は弱 くなるが、 これでも十分な場合には角部を落とさなくてもよい。
図 2 1 Eは、 4つの溝 L GM 1〜L GM 4でチップ領域を取り囲んだ形状を示 す。 溝 L GM 1〜し GM 4は連続した溝ではないが、 チップ領域を方位角度的に 取り囲んでいる。
以上実施例に沿つて本発明を説明したが、 本発明はこれらに制限されるもので はない。 材料や数値は目的などに応じ種々に変更できる。 種々の変更、 改良、 組 み合わせが可能なことは当業者に自明であろう。 産業上の利用の可能性
多層配線を有する半導体装置に利用できる。 特に、 銅配線を用い C M Pで余分 な金属層を除去する半導体装置の製造方法に有効である。

Claims

請求の範囲
1 . ( a ) 半導体素子を形成した複数のチップ領域と、 前記複数のチップ領域 を分離し、 切断用ダイシング領域を内包するスクライブ領域とを有し、 前記スク ラィブ領域内のダイシング領域より外側に各チップ領域を囲む様に溝形成領域が 画定された半導体ウェハを準備する工程と、
( b ) 前記半導体ウェハの上方に、 層間絶縁膜と配線層とを交互に形成した多 層配線構造とダミ一配線を配置する工程と、
( c ) 前記多層配線構造を覆って、 パッシベーシヨン層を含むカバー層を形成 する工程と、
( d ) 前記溝形成領域において、 前記複数のチップ領域の各々を取り囲む溝を 上方から、 少なくとも前記パッシベーシヨン層を貫通して形成する工程と、 を含む半導体装置の製造方法。
2 . 前記工程 （b ) 、 少なくとも最上配線層においては、 溝形成領域にダミ 一配線を形成しない請求の範囲第 1項記載の半導体装置の製造方法。
3 . 前記配線層は鲖配線層である銅配線層である請求の範囲第 1項記載の半導 体装置の製造方法。
4 . さらに、
( e ) 前記工程 （d ) の後、 前記ダイシング領域において、 前記半導体ウェハ をダイシングする工程、
を含む請求の範囲第 1項記載の半導体装置の製造方法。
5 . 少なくとも最上配線層は前記スクライブ領域にダミー配線を含まず、 その 下の配線層は、 溝形成領域以外でダミー配線を含む請求の範囲第 1項記載の半導 体装置の製造方法。
6 . 前記最上配線層はアルミ二ゥム配線層である請求の範囲第 5項記載の半導 体装置の製造方法。
7 . 前記多層配線構造の最上配線層以外の配線層はダマシン構造の銅配線層で ある請求の範囲第 6項記載の半導体装置の製造方法。
8 . 前記銅配線層の上の層間絶縁膜は、銅の拡散を防止できる銅拡散防止層と、 その上の絶縁層を含む請求の範固第 7項記載の半導体装置の製造方法。
9 . 前記多層配線構造の最上配線層は、 パッドを含み、 前記工程 （d ) は前記 カバー層を選択的に除去して前記パッドを露出させると共に、 前記溝形成領域で 前記力パー層とその下の層間絶縁膜とを選択的に除去するエッチング工程を含む 請求の範囲第 1項記載の半導体装置の製造方法。
1 0 . 前記溝は、 チップ領域の各角部の外側で角を落とした形状を有する請求 の範囲第 1項記載の半導体装置の製造方法。
1 1 . 前記溝形成領域の幅は、 前記スクライブ領域の幅の 1 Z 3以下である請 求の範囲第 1項記載の半導体装置の製造方法。
1 2 . 前記溝の幅は、 0 . 5 μ π！〜 1 0 ^ mの範囲である請求の範囲第 1項記 載の半導体装置の製造方法。
1 3 . 半導体素子を形成した複数のチップ領域と、 前記複数のチップ領域を分 離し、 切断用ダイシング領域を内包するスクライブ領域とを有し、 前記スクライ ブ領域内のダイシング領域より外側に各チップ領域を囲む様に溝形成領域が画定 された半導体ウェハと、
前記半導体ウェハの上方に形成された、 層間絶縁膜と配線層とを交互に積層し た多層配線構造およびダミ一配線を含む多層配線構造と、 前記多層配線構造を覆って形成された、パッシベーション層を含むカバー層と、 前記溝形成領域において、 上方から、 少なくとも前記パッシベーシヨン層を貫 通して形成された溝と、
を含む半導体ウェハ。
1 4 . 前記多層配線構造は、 少なくとも最上配線層においては、 溝形成領域に ダミー配線が配置されていない請求の範囲第 1 3項記載の半導体.ゥ.
1 5 . 前記溝の幅は、 0 . 5 μ m〜 1 0 μ mの範囲である請求の範囲第 1 3項 記載の半導体ゥ. '
1 6 . 前記多層配線構造の最上配線層は、 パッドを含み、
さらに、 前記カバー層を貫通して前記パッドを露出するパッド用開口を含み、 前記溝は、 前記カバー層を貫通し、 その下の層間絶縁膜内に到達する請求の範 囲第 1 3項記載の半導体ウェハ。
1 7 . さらに、 前記各チップ領域において、 前記多層配線構造の外側に配置さ れ、 前記層間絶縁膜を貫通して、 前記配線層と同一層により形成されたループ状 の耐湿リングを有する請求の範囲第 1 3項記載の半導体ウェハ。
1 8 . 前記層間絶縁膜は、 銅の拡散を防止できる銅拡散防止層と、 その上の絶 縁層を含み、 下層と上層とで絶縁層の材料が異なる請求の範囲第 1 3項記載の半 導体ウェハ。
1 9 . 前記溝は、 チップ領域の各角部の外側で角を落とした形状を有する請求 の範固第 1 3項記載の半導体ゥ.
2 0 . 半導体素子を形成したチップ領域と、 前記チップ領域周囲のスクライブ 領域とを有し、 前記スクライブ領域内に各チップ領域を囲む様に溝形成領域が画 定された半導体基板と、
前記半導体基板の上方に形成された、 層間絶縁膜と配線層とを交互に積層した 多層配線構造およびダミ一配線を含む多層配線構造と、
前記多層配線構造を覆って形成された、パッシベーシヨン層を含むカバー層と、 前記溝形成領域において、 上方から、 少なくとも前記パッシベーシヨン層を貫 通して形成された溝と、
を含む半導体装置。
2 1 . 前記溝の幅は、 0 . 5 μ m〜 1 0 mの範囲である請求の範囲第 2 0項 記載の半導体装置。
2 2 . 前記多層配線構造の最上配線層は、 パッドを含み、
さらに、 前記カバー層を貫通して前記パッドを露出するパッド用開口を含み、 前記溝は、 前記カバー層を貫通し、 その下の層間絶縁膜内に到達する請求の範 囲第 2 0項記載の半導体装置。
2 3 . さらに、 前記各チップ領域において、 前記多層配線構造の外側に配置さ れ、 前記層間絶縁膜を貫通して、 前記配線層と同一層により形成されたループ状 の耐湿リングを有する請求の範囲第 2 0項記載の半導体装置。
2 4 . 前記層間絶縁膜は、 銅の拡散を防止できる銅拡散防止層と、 その上の絶 縁層を含み、 下層と上層とで絶縁層の材料が異なる請求の範囲第 2 0項記載の半
2 5 . 前記溝は、 チップ領域の各角部の外側で角を落とした形状を有する請求 の範囲第 2 0項記載の半導体装置。
2 6 . 前記溝の外側で、 前記多層配線構造の層間絶縁膜が一部欠落している請 求の範囲第 2 0項記載の半導体装置。
2 7 . 前記層間絶縁膜が欠落している部分の表面は、 前記溝の底面より低い請 求の範囲第 2 6項記載の半導体装置。
2 8 . 前記層間絶縁膜が欠落している部分の底面は層間絶縁膜の界面を含み、 側面は前記界面から前記溝に達する劈開面を含む請求の範囲第 2 7項記載の半導
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