JP2016092367A - 半導体装置及びその製造方法、ならびにカメラ - Google Patents
半導体装置及びその製造方法、ならびにカメラ Download PDFInfo
- Publication number
- JP2016092367A JP2016092367A JP2014229121A JP2014229121A JP2016092367A JP 2016092367 A JP2016092367 A JP 2016092367A JP 2014229121 A JP2014229121 A JP 2014229121A JP 2014229121 A JP2014229121 A JP 2014229121A JP 2016092367 A JP2016092367 A JP 2016092367A
- Authority
- JP
- Japan
- Prior art keywords
- region
- pattern density
- semiconductor device
- pixel
- conductive member
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 230000002093 peripheral effect Effects 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000000758 substrate Substances 0.000 claims description 24
- 239000004020 conductor Substances 0.000 claims description 12
- 238000012545 processing Methods 0.000 claims description 9
- 238000005498 polishing Methods 0.000 claims description 6
- 239000011159 matrix material Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 33
- 238000003384 imaging method Methods 0.000 description 27
- 239000011229 interlayer Substances 0.000 description 26
- 238000006243 chemical reaction Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
- H01L27/14607—Geometry of the photosensitive area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/63—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current
- H04N25/633—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to dark current by using optical black pixels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Abstract
【課題】平坦性を向上する技術を提供する。
【解決手段】絶縁層は、セル部の上に位置し、単位回路の行に沿った２つの辺及び単位回路の列に沿った２つの辺を含む長方形の外縁を有する第１の領域と、周辺部の上に位置し、セル部の行に沿った２辺とセル部の列に沿った２辺と含む長方形の内縁を有する第２の領域と、セル部と周辺部の間の中間部の上に位置する第３の領域と、中間部の上に位置し、第２の領域と第３の領域の間に位置し、第３の領域と境界を成す第４の領域と、を含み、第１の領域及び第３の領域には導電性部材が埋め込まれており、第４の領域には導電性部材が埋め込まれておらず、外縁の少なくとも１つの角から境界までの距離は、角に連続する外縁の少なくとも１つの辺から境界までの距離に等しい。
【選択図】図１
【解決手段】絶縁層は、セル部の上に位置し、単位回路の行に沿った２つの辺及び単位回路の列に沿った２つの辺を含む長方形の外縁を有する第１の領域と、周辺部の上に位置し、セル部の行に沿った２辺とセル部の列に沿った２辺と含む長方形の内縁を有する第２の領域と、セル部と周辺部の間の中間部の上に位置する第３の領域と、中間部の上に位置し、第２の領域と第３の領域の間に位置し、第３の領域と境界を成す第４の領域と、を含み、第１の領域及び第３の領域には導電性部材が埋め込まれており、第４の領域には導電性部材が埋め込まれておらず、外縁の少なくとも１つの角から境界までの距離は、角に連続する外縁の少なくとも１つの辺から境界までの距離に等しい。
【選択図】図１
Description
本発明は、半導体装置及びその製造方法、ならびにカメラに関する。
化学機械研磨法（ＣＭＰ法）を用いた平坦化において、平坦化する面に形成されたパターンの密度に偏りのある場合、研磨速度に差が生じる問題が知られている。このため平坦性の大きく損なわれる可能性がある。特にパターンの密度の高い領域と低い領域との境界で、Ｅｄｇｅ Ｏｖｅｒ Ｅｒｏｓｉｏｎ（ＥＯＥ）と呼ばれる局所的な過研磨が発生する。
特許文献１には、ダミービアホールプラグを、ビアホールプラグが形成されている領域から、徐々にダミービアホールプラグ密度を減少させて配置することが記載されている。
従来の技術では、ＥＯＥの抑制が不十分な部分が生じる場合がある。本発明は、平坦性を向上する技術を提供することを目的とする。
上記課題を解決する手段は、単位回路が行列状に配置されたセル部及び前記セル部の周辺に配された周辺部を備えた基板と、前記基板の上に配された絶縁層と、を有する半導体装置であって、前記基板の表面に対する平面視において、前記絶縁層は、前記セル部の上に位置し、前記単位回路の行に沿った２つの辺及び前記単位回路の列に沿った２つの辺を含む長方形の外縁を有する第１の領域と、前記周辺部の上に位置し、前記セル部の行に沿った２辺と前記セル部の列に沿った２辺とを含む長方形の内縁を有する第２の領域と、前記セル部と前記周辺部との間の中間部の上に位置する第３の領域と、前記中間部の上に位置し、前記第２の領域と前記第３の領域との間に位置し、前記第３の領域と境界を成す第４の領域と、を含むことを特徴とする。
上記手段における第１の観点は、前記第１の領域及び前記第３の領域には導電性部材が埋め込まれており、前記第４の領域には導電性部材が埋め込まれておらず、前記外縁の少なくとも１つの角から前記境界までの距離は、前記角に連続する前記外縁の少なくとも１つの辺から前記境界までの距離に等しいことを特徴とする。
上記手段における第２の観点は、前記第１の領域には第１のパターン密度で導電性部材が埋め込まれており、前記第２の領域には第２のパターン密度で導電性部材が埋め込まれており、前記第３の領域には第３のパターン密度で導電性部材が埋め込まれており、前記第４の領域には第４のパターン密度で導電性部材が埋め込まれており、前記第４のパターン密度は、前記第１のパターン密度、前記第２のパターン密度、及び、前記第３のパターン密度よりも低く、前記外縁の少なくとも１つの角から前記境界までの距離は、前記角に連続する前記外縁の少なくとも１つの辺から前記境界までの距離に等しいことを特徴とする。
上記手段における第１の観点は、前記第１の領域及び前記第３の領域には導電性部材が埋め込まれており、前記第４の領域には導電性部材が埋め込まれておらず、前記外縁の少なくとも１つの角から前記境界までの距離は、前記角に連続する前記外縁の少なくとも１つの辺から前記境界までの距離に等しいことを特徴とする。
上記手段における第２の観点は、前記第１の領域には第１のパターン密度で導電性部材が埋め込まれており、前記第２の領域には第２のパターン密度で導電性部材が埋め込まれており、前記第３の領域には第３のパターン密度で導電性部材が埋め込まれており、前記第４の領域には第４のパターン密度で導電性部材が埋め込まれており、前記第４のパターン密度は、前記第１のパターン密度、前記第２のパターン密度、及び、前記第３のパターン密度よりも低く、前記外縁の少なくとも１つの角から前記境界までの距離は、前記角に連続する前記外縁の少なくとも１つの辺から前記境界までの距離に等しいことを特徴とする。
本発明により、平坦性を向上する技術が提供される。
以下、本発明に係る半導体装置及びその製造方法の具体的な実施形態を説明する。なお、以下の説明及び図面において、複数の図面に渡って共通の構成については共通の符号を付している。そのため、複数の図面を相互に参照して共通する構成を説明し、共通の符号を付した構成については適宜説明を省略する。
図１〜５を用いて、本発明に係る半導体装置の構造及び製造方法を説明する。本実施形態において半導体装置は、単位回路が行列状に配されるセル部を有する。半導体装置の一例として、セル部である画素部に、単位回路である画素回路が周期的に配置され、また画素部の周囲に周辺部を備える固体撮像装置を扱う。固体撮像装置において、画素部は受光部である。半導体装置において、様々な種類の導電性部材が配されるが、このうち本実施形態では基板に形成された半導体素子と絶縁層である層間絶縁層の上にある配線とを接続し、層間絶縁層に形成されたコンタクトホール内に位置するコンタクトプラグの配置について述べる。しかし本発明は、この実施形態に限られるものではない。導電性部材は、例えばアルミニウムや銅などの金属で構成された配線パターンであってもよいし、多層配線構造における下層と上層との配線を接続するビアホールに形成されるビアプラグであってもよい。また本発明は固体撮像装置だけでなく、周期的な単位回路が配されるセル部を備える他の半導体装置、例えばメモリ回路がメモリセル部にアレイ状に周期的に配置される半導体記憶装置などにも適用されうる。
図１に、本実施形態に係る固体撮像装置１００の平面図を示す。図２は、図１の二重四角で囲んだ部分１８５の拡大図である。固体撮像装置１００の基板は、外縁が略長方形の画素部１５１と、画素部１５１の周辺に配され、内縁が略長方形の周辺部１５２を有する。さらに基板は、画素部１５１と周辺部１５２との間に配された中間部１５３を有する。中間部１５３は、画素部１５１に隣接し画素部１５１を取り囲む。周辺部１５２は、中間部１５３に隣接し画素部１５１及び中間部１５３を取り囲む。これら画素部１５１、中間部１５３及び周辺部１５２の上に層間絶縁層が形成され、上述したコンタクトプラグが配置される。
本実施形態において、層間絶縁層のうち、画素部１５１の上に位置する領域を画素領域１６１、周辺部１５２の上に位置する領域を周辺領域１６２と呼ぶ。図１、図２において画素領域１６１の外縁を一点鎖線１８１で示し、周辺領域１６２の内縁を二点鎖線１８３で示す。固体撮像装置１００の基板に対する平面視において、層間絶縁層の画素領域１６１の外縁は画素部１５１の外縁に略一致し、画素領域１６１は画素部１５１を包含する関係にあり得る。例えば、画素領域１６１の外縁は、画素部１５１の外縁と一致するか、画素部１５１の外縁よりも外側に位置し、画素部１５１の外縁よりも内側には位置しない。層間絶縁層の周辺領域１６２の内縁は、周辺部１５２の内縁に略一致し、周辺領域１６２は、周辺部１５２を包含する関係にあり得る。例えば、周辺領域１６２の内縁は、周辺部１５２の内縁と一致するか、周辺部１５２の内縁よりも外側に位置し、周辺部１５２の内縁よりも外側には位置しない。
層間絶縁層の画素領域１６１の外縁は長方形であり、層間絶縁層の周辺領域１６２の内縁も長方形である。本実施形態において、長方形とは四つの内角がすべて直角である４辺形を意味し、長方形はその一種として４つの辺の長さが全て等しい正方形を含む。画素領域１６１の外縁は、画素回路１０１の行に沿った２つの辺（例えば長辺）及び画素回路１０１の列に沿った２つの辺（例えば短辺）を含む。周辺領域１６２の内縁は、画素回路１０１の行に沿った２つの辺（例えば長辺）及び画素回路１０１の列に沿った２つの辺（例えば短辺）を含む。従って、画素領域１６１の外縁の２辺は、周辺領域１６２の内縁の２辺と平行である。画素領域１６１の外縁の４つの角の各々では、画素回路１０１の行に沿った辺と画素回路１０１の列に沿った辺とが連続する。また、層間絶縁層のうち、中間部１５３の上に位置する領域は、２つの領域に区分され、それぞれ第１中間領域１６３及び第２中間領域１６４と呼ぶ。本例では、第１中間領域１６３にはコンタクトプラグ１０５が配置されているが、第２中間領域１６４にはコンタクトプラグが配置されていない。
図１において、画素部１５１及び画素領域１６１は一点鎖線１８１で囲まれた内側の領域である。画素部１５１に隣接する中間部１５３は一点鎖線１８１と二点鎖線１８３との間の領域である。中間部１５３の上に配された層間絶縁層のうち、第１中間領域１６３は一点鎖線１８１と点線で示した境界１８２との間の斜線で覆われた領域、第２中間領域１６４は境界１８２と二点鎖線１８３との間の領域である。第１中間領域１６３の外縁である境界１８２の位置は、後述する。周辺部１５２及び周辺領域１６２は、二点鎖線１８３と実線１８４との間の領域を含む。実線１８４は、固体撮像装置１００の縁を示す。画素部１５１内に配された最も外周の画素回路の半導体素子の活性領域は、画素部１５１内に位置する。また周辺部１５２内に配された最も内周の周辺回路の半導体素子の活性領域は、周辺部１５２内に位置する。中間部１５３の内縁は、画素部１５１の最も外周の画素回路の半導体素子の活性領域に隣接し、中間部１５３の外縁は、周辺部１５２の最も内周の周辺回路の半導体素子の活性領域に隣接する。
画素部１５１は、光電変換部と、光電変換部で生じた電荷量に基づく信号を生成する信号生成部とを含む複数の画素回路１０１が周期的に行列状に配された領域である。光電変換部は、フォトダイオードなどを含み、信号生成部は、転送ゲート、フローティングノード、増幅トランジスタ、リセットトランジスタなどを含む。信号生成部は、複数の画素回路１０１によって共有されていてもよい。画素回路１０１の信号生成部は、行毎又は列毎に配線（グローバル配線）によって接続され、それぞれの画素回路１０１の間の行方向、列方向に配線パターン（不図示）が配される。この画素部１５１の上にある画素領域１６１に、導電性部材であるコンタクトプラグ１０６がパターン密度Ｄｃで配される。ここで、所定の領域における導電性部材のパターン密度とは、所定の領域の全面積に対する、所定の領域に埋め込まれた全ての導電性部材を基板へ投影した際の投影面積の総和の百分率で表される。
また画素部１５１は受光画素、第１基準画素及び第２基準画素を含む。受光画素の画素回路１０１は、受光の可能な光電変換部を有し、光電変換部で生じる電荷に基づいて信号を生成する信号生成部を有する。受光画素の画素回路１０１の信号生成部で生成された信号は、画像を形成する。第１基準画素の画素回路１０１は、遮光された光電変換部を有し、遮光された光電変換部で生じる電荷に基づいて信号を生成する信号生成部を有する。第２基準画素の画素回路１０１は、光電変換部を有さず、信号生成部を有する。第１基準画素及び第２基準画素の信号生成部で生成される信号は、受光画素で生成される信号に対するノイズ除去などのための参照信号として用いられる。
周辺部１５２は、画素部１５１の画素回路１０１の信号生成部からの信号を処理するための信号処理回路を含む。また、周辺部１５２は、画素回路１０１を行毎に駆動するための駆動回路（垂直駆動回路）、信号処理回路を画素回路１０１の列毎に駆動するための駆動回路（水平駆動回路）、出力回路などを含む。信号処理回路は、定電流源などを含む読み出し回路、相関２重サンプリング回路（ＣＤＳ回路）、アナログ−デジタル変換回路（ＡＤＣ回路）、増幅回路などの周辺回路を含む。また例えば周辺部１５２に、ＡＤＣ回路によって生成されたデジタル信号を処理するデジタル信号処理回路を設けてもよい。この周辺部１５２の上にある周辺領域１６２に、導電性部材であるコンタクトプラグ１０６がパターン密度Ｄｐで配される。
次いで中間部１５３について説明する。中間部１５３は、画素部１５１と周辺部１５２とを接続する配線（不図示）を有する。また中間部１５３は、画素回路１０１及び周辺回路を備えなくてもよい。中間部１５３にはダミー素子１０２が配置される。ダミー素子１０２は、画素部１５１に配置される画素回路１０１の構造に類似した形状であってよい。またダミー素子１０２は、画素回路１０１と同等の積層構造を有してもよい。ダミー素子１０２が画素回路１０１に類似した形状、積層構造を有することによって、画素部１５１と中間部１５３との上にある層間絶縁層で段差が発生し難くなる。またダミー素子１０２は、画像の形成に寄与する信号を出力しなくてもよい。
第１中間領域１６３の外縁は、中間部１５３のうち画素部１５１のそれぞれ４辺に平行な４つの直線部と、この４つの直線部のうち互いに隣接する直線部の間を結ぶ曲線部とを有する。本実施形態において、第１中間領域１６３の外縁は、第１中間領域１６３と第２中間領域１６４との境界１８２に一致する。つまり第１中間領域１６３は、画素領域１６１と境界１８２との間の領域である。この曲線部は、基板の表面に対する平面視において、画素領域１６１から離れる方向に凸である。本実施形態において、第１中間領域１６３は、画素部１５１の上にある画素領域１６１の外縁と外縁から所定の距離１５５にある直線部との間の矩形部と、画素領域１６１の角から所定の距離１５５にある曲線部の内側の扇形部とを有する領域である。このため本実施形態において曲線部は、半径が距離１５５に等しい四分円弧の形状になる。
第１中間領域１６３には、コンタクトプラグ１０５がパターン密度Ｄｍで配置される。第２中間領域１６４のコンタクトプラグのパターン密度Ｄｎは、パターン密度Ｄｍよりも低い（Ｄｎ＜Ｄｍ）。また、第２中間領域１６４のコンタクトホールのパターン密度Ｄｎは、パターン密度Ｄｃ及びパターン密度Ｄｐよりも低い（Ｄｎ＜Ｄｃ、Ｄｎ＜Ｄｐ）。本実施形態では、第２中間領域１６４にはコンタクトプラグが配されていないため、第２中間領域１６４のコンタクトプラグのパターン密度Ｄｎは０（Ｄｎ＝０）である。しかし、第２中間領域１６４のコンタクトプラグのパターン密度Ｄｎは０でなくてもよい。画素領域１６１から最も離れたコンタクトプラグ１０５は、画素領域１６１の外縁から距離１５５離れた境界１８２の上に配置されうる。コンタクトプラグ１０５は、第１中間領域１６３の全域に遍在していてもよい。つまり、コンタクトプラグ１０５は、例えば直線部と扇形部との全域に、周期的なパターンで規則的に配置されてもよい。しかし、コンタクトプラグ１０５は、コンタクトプラグ１０５は、第１中間領域１６３に偏在していてもよい。例えば、第１中間領域１６３には、局所的にパターン密度Ｄｎと等しい部分が存在していてもよい。
コンタクトプラグ１０５は、画素領域１６１及び周辺領域１６２に配されるコンタクトプラグ１０６と同等の構造を有する。ここでパターン密度Ｄｍは、パターン密度Ｄcとパターン密度Ｄｐとの間のパターン密度（Ｄｃ＜Ｄｍ＜Ｄｐ あるいは Ｄｐ＜Ｄｍ＜Ｄｃ）を有することが好ましい。
第２中間領域１６４は、中間部１５３の上にある層間絶縁層のうち矩形部及び扇形部よりも外側、換言すると境界１８２よりも外側の領域で、周辺領域１６２の内縁に隣接する。
次に、固体撮像装置１００の製造方法について述べる。図１及び図２に示すように画素部１５１に画素回路１０１など、周辺部１５２に周辺回路など、中間部１５３にダミー素子１０２などを、基板５０３にそれぞれ形成する。画素部１５１、周辺部１５２及び中間部１５３には活性領域１０３などが形成され、また画素部１５１の画素回路１０１には電荷蓄積領域１０４などが形成される。また例えば素子分離領域などの絶縁パターン（不図示）や、各回路間や各領域間を結ぶ配線などのポリシリコンや金属を用いた導電体による導電パターン（不図示）が形成される。次いで、この基板５０３に形成された画素部１５１、周辺部１５２及び中間部１５３を含む領域の上に層間絶縁層となる絶縁膜を形成する。図５（ａ）に図２の直線Ａ−Ａ’間における固体撮像装置１００の断面図を示す。
絶縁膜の形成後、必要に応じた平坦化処理を絶縁膜に施す。そして、絶縁膜の上に例えばフォトリソグラフィー法によってマスクパターンを形成する。マスクパターンの形成後、マスクパターンの開口を通して画素領域１６１、第１中間領域１６３及び周辺領域１６２の、それぞれ所望の位置にコンタクトホールを開口する形成工程を行う。
画素領域１６１及び周辺領域１６２に形成されるコンタクトホールは、活性領域１０３や導電パターンなどまで開口の貫通したコンタクトホールである。また第１中間領域１６３に形成されるコンタクトホールは、活性領域１０３や導電パターンなどまで開口の貫通したコンタクトホールでもよいし、絶縁パターンの上に開口の貫通したコンタクトホールであってもよい。また第１中間領域１６３に形成されるコンタクトホールは、図５（ａ）に示すように絶縁膜を貫通せず、層間絶縁層中にコンタクトホールの底を有してもよい。
コンタクトホールの形成工程の後、マスクパターンを除去し、基板５０３の上に銅、タングステン、アルミニウムなどの金属を含む導電材料を堆積させ、コンタクトホールに導電体を埋め込む堆積工程を行う。導電材料の堆積は、例えばめっき法や化学気相成長法、スパッタ法によって行われる。絶縁膜に導電材料を堆積させる前に、下地への導電材料の拡散防止や密着性向上のために例えばタンタルやチタン及びその窒化物などを用いたバリアメタル層を形成し、その上に導電材料を堆積させてもよい。その後、化学機械研磨法（ＣＭＰ法）を用いて、形成した導電材料のうちコンタクトホールに埋め込まれた導電材料以外を化学機械研磨して取り除き、絶縁膜を平坦化する平坦化工程を行う。これによってコンタクトホールにコンタクトプラグ１０５及びコンタクトプラグ１０６が形成される。同時に、表面が平坦な層間絶縁層５０２が形成される。またコンタクトプラグ１０５、１０６は、例えばポリシリコンなどの非金属材料を用いて形成してもよい。
画素領域１６１及び周辺領域１６２に形成されるコンタクトプラグ１０６は、活性領域１０３や導電パターンなどと接続される。また第１中間領域１６３に設けられるコンタクトプラグ１０５は、活性領域１０３や導電パターンに接続し、例えば画素部１５１のウェル５０１の電位を画素部１５１の外側から供給するためのウェルコンタクト用のコンタクトプラグであってよい。またコンタクトプラグ１０５は、活性領域１０３や導電パターンに接続しない、電気的な接続に使用されないダミーのコンタクトプラグであってもよい。
本実施形態において、画素領域１６１のコンタクトプラグのパターン密度Ｄcは、周辺領域１６２のパターン密度Ｄｐと比較して高いパターン密度（Ｄｐ＜Ｄｃ）を有する。また、第１中間領域１６３のコンタクトプラグのパターン密度Ｄｍは、画素領域１６１のコンタクトプラグのパターン密度Ｄcと比較して低いパターン密度（Ｄｍ＜Ｄｃ）を有する。また、第１中間領域１６３のコンタクトプラグのパターン密度Ｄｍは、周辺領域１６２のコンタクトプラグのパターン密度Ｄｐと比較して高いパターン密度（Ｄｐ＜Ｄｍ）を有する。第１中間領域１６３のコンタクトプラグのパターン密度Ｄｍは、パターン密度Ｄｃ及びパターン密度Ｄｐの少なくとも一方と等しくてもよい。このため、第１中間領域１６３のコンタクトプラグ１０５のパターン密度は、画素領域１６１のコンタクトプラグ１０６のパターン密度以下（Ｄｍ≦Ｄｃ）となる。また、第１中間領域１６３のコンタクトプラグ１０５のパターン密度は、周辺領域１６２のコンタクトプラグ１０６のパターン密度以上（Ｄｐ≦Ｄｍ）となる。
ここで本実施形態の効果について説明する。画素部１５１の上にある画素領域１６１では、配線パターンやコンタクトプラグ１０６のパターン密度が高い。また、周辺部１５２の上にある周辺領域１６２では、画素領域１６１と比較して配線パターンやコンタクトプラグ１０６のパターン密度が異なる。このためＣＭＰ法による平坦化工程の際に、コンタクトプラグ１０６のパターン密度の差の大きい画素領域１６１と周辺領域１６２との境界で、Ｅｄｇｅ Ｏｖｅｒ Ｅｒｏｓｉｏｎ（ＥＯＥ）と呼ばれる過研磨が発生しやすい。また特に画素領域１６１のコーナー部において、ＥＯＥによる過研磨量が多くなりやすい。
図３及び図４に本実施形態の比較構造を用いた固体撮像装置３００を示す。図４は図３の固体撮像装置３００の二重四角で囲んだ部分１８５の拡大図を示す。画素部１５１と周辺部１５２との間に、中間部１５３を挿入する。中間部１５３の上にある層間絶縁層には、画素領域１６１と周辺領域１６２とのコンタクトプラグのパターン密度ＤｃとＤｐとの間のパターン密度Ｄｍを有する第１中間領域１６３が配置される。また、中間部１５３の上にある層間絶縁層には、画素領域１６１及び周辺領域１６２のコンタクトプラグのパターン密度Ｄｃ及びＤｐよりも低いパターン密度Ｄｎ（本例ではＤｎ＝０）を有する第２中間領域１６４が配置される。第１中間領域１６３を配置することによって、画素領域１６１と周辺領域１６２との間のコンタクトプラグの密度差を緩和することが可能となり、ＥＯＥによる過研磨を抑制することが可能となる。しかし、固体撮像装置３００の第１中間領域１６３の外縁のコーナー領域は直角形状を有する。ＣＭＰ法による平坦化工程において、コンタクトプラグのパターン密度が変化するコーナー領域は、コンタクトプラグのパターン密度が変化する直線領域と比較して大きな荷重が掛かりやすい。このため局所的な過研磨であるＥＯＥが起こりやすい。過研磨により表面に凹凸が形成されると、平坦化工程後の露光工程においてパターン形成に問題が発生する場合がある。また更に上層に導電性部材を形成する際、銅、タングステン、アルミニウムなどの金属のＣＭＰ法による平坦化工程において、金属の残渣が発生する場合がある。また画素部１５１に近い領域で過研磨が起きた場合、光電変換部の上に形成される層間絶縁層の膜厚がばらつき、このため色むらなど光学特性が悪化する場合がある。これらによって製造歩留まりの低下など、生産性の低下する可能性がある。
一方、本実施形態による固体撮像装置１００においてコンタクトプラグの密度差を緩和する第１中間領域１６３は、画素領域１６１の外縁から固体撮像装置１００の表面に対する平面視において所定の距離１５５の範囲内となる領域である。このため第１中間領域１６３の外縁のコーナー領域は、直角形状を有さず丸みを有する曲線形状となる。これによってＣＭＰ法による平坦化工程においてコーナー領域に掛かる荷重が、直角形状を有する場合と比較して小さくなり、直線領域に掛かる荷重に近付く。このため、コーナー領域での過研磨が低減される。図５（ｂ）に、図２及び図４の直線Ａ−Ａ’間において、金属膜を成膜しＣＭＰ法によって平坦化し、コンタクトプラグを形成したときの層間絶縁層の表面の段差を拡大した断面図を示す。図５（ｂ）の実線は、本実施形態の固体撮像装置１００の表面での段差を示し、破線は比較構造の固体撮像装置３００の表面での段差を示す。比較構造によって作製された固体撮像装置３００と比較して、本実施形態の固体撮像装置１００は、対角方向における第１中間領域１６３の距離は短くなる。しかしＣＭＰ法による平坦化工程の際、コーナー領域で荷重変化によるＥＯＥを抑制することが可能となる。このため層間絶縁層の表面の段差を小さくすることが可能となり、また画素部１５１付近の上にある層間絶縁層への影響も抑制される。これによって製造歩留まりが向上し、生産性が向上する。
ここで距離１５５は１０μｍ以上であることが好ましい。この条件を満たす場合、コンタクトプラグなどの導電性部材の密度の変化を緩和させる効果が大きくなり、ＣＭＰ法による平坦化工程の際、過研磨を十分に抑制できる。また中間部１５３の上にある層間絶縁層において、画素領域１６１の外縁と周辺領域１６２の内縁との間隔が距離１５５であってもよい。つまり第１中間領域１６３のうち、画素領域１６１の外縁から所定の距離１５５にある直線部が周辺領域１６２の内縁に接していてもよい。このとき、中間部１５３の上にある層間絶縁層のうちコンタクトプラグ１０５の形成されない第２中間領域１６４は、コーナー領域の周辺部１５２の上にある周辺領域１６２に隣接する領域のみとなる。
本実施形態において画素領域１６１の外縁から第１中間領域１６３の外縁の直線部までの間の距離１５５を画素領域１６１の外縁の全周に渡って一定とした。しかし、例えば画素領域１６１からの距離は画素領域１６１の外縁の辺毎に異なっていてもよい。その場合、画素領域１６１の外縁の少なくとも１つの角から境界１８２（曲線部）までの距離が、この角に連続する外縁の少なくとも１つの辺から境界１８２（直線部）までの距離に等しければよい。第１中間領域１６３の外縁のうちコーナー領域が、隣接する各辺の間を曲線で結び丸みを有すればよい。上述した一点鎖線１８１、境界１８２、二点鎖線１８３は層間絶縁層に埋め込まれた導電性部材の密度パターンが変化する位置で有り得る。しかし、一点鎖線１８１、境界１８２、二点鎖線１８３は、導電性部材の密度パターンが変化する位置自体を示すものではなく、上述した所定の規則に従って規定される仮想的な境界線である。
また本実施形態において中間部１５３及び周辺部１５２が、画素部１５１を取り囲むように形成される。しかし各部分が、例えば画素部１５１のうち、互いに隣接する２辺の周囲にＬ字状に形成されてもよいし、互いに隣接する３辺にＵ字状に形成されてもよい。このとき基板５０３の上の層間絶縁層に規定される第１中間領域１６３は、画素領域１６１のうち、互いに隣接する２辺、３辺の周囲にＬ字、Ｕ字状に形成されうる。このとき第１中間領域１６３のうち、第２中間領域１６４に接するすべてのコーナー領域が曲線形状で丸みを有す必要はなく、少なくとも１つのコーナー領域が曲線形状の丸みを有すればよい。各領域の形状並びに配置は、画素領域１６１の少なくとも１つのコーナー領域において、過研磨が抑制される形状及び配置であればよい。また例えば固体撮像装置１００の周辺部１５２及び周辺領域１６２には周辺回路及び導電性部材の少なくも一方が配置されず、周辺回路が固体撮像装置１００の外部に配されてもよい。またセル部である画素部１５１において、例えば画素回路１０１がハニカム状に配置されていてもよい。ハニカム状の配列では、第ｍ行には第ｎ列と第（ｎ＋２）列に画素回路１０１が配され、第（ｍ＋１）行にはｎ列と（ｎ＋３）行に画素回路１０１が配されると考えればよい。
以下、本実施形態に係る固体撮像装置１００の応用例として、この固体撮像装置１００が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に有する装置（例えば、パーソナルコンピュータ、携帯端末等）も含まれる。また、カメラは例えばカメラヘッドなどのモジュール部品であってもよい。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置１００と、この固体撮像装置１００から出力される信号を処理する信号処理部とを含む。この信号処理部は、例えば、固体撮像装置１００で得られた信号に基づくデジタルデータを処理するプロセッサを含みうる。このデジタルデータを生成するためのＡ／Ｄ変換器を、固体撮像装置１００の半導体基板に設けてもよいし、別の半導体基板に設けてもよい。
１００ 固体撮像装置、１０５、１０６ コンタクトプラグ、１５１ 画素部、１６１ 画素領域、１６２ 周辺領域、１６３ 第１中間領域、１６４ 第２中間領域、１８１ 一点鎖線、１８２ 境界、１８３ 二点鎖線、５０２ 層間絶縁層、５０３ 基板
Claims (15)
- 単位回路が行列状に配置されたセル部及び前記セル部の周辺に配された周辺部を備えた基板と、前記基板の上に配された絶縁層と、を有する半導体装置であって、
前記基板の表面に対する平面視において、前記絶縁層は、
前記セル部の上に位置し、前記単位回路の行に沿った２つの辺及び前記単位回路の列に沿った２つの辺を含む長方形の外縁を有する第１の領域と、
前記周辺部の上に位置し、前記セル部の行に沿った２辺と前記セル部の列に沿った２辺とを含む長方形の内縁を有する第２の領域と、
前記セル部と前記周辺部との間の中間部の上に位置する第３の領域と、
前記中間部の上に位置し、前記第２の領域と前記第３の領域との間に位置し、前記第３の領域と境界を成す第４の領域と、を含み、
前記第１の領域及び前記第３の領域には導電性部材が埋め込まれており、前記第４の領域には導電性部材が埋め込まれておらず、
前記外縁の少なくとも１つの角から前記境界までの距離は、前記角に連続する前記外縁の少なくとも１つの辺から前記境界までの距離に等しいことを特徴とする半導体装置。 - 前記第１の領域には第１のパターン密度で前記導電性部材が埋め込まれており、前記第２の領域には第２のパターン密度で前記導電性部材が埋め込まれており、前記第３の領域には第３のパターン密度で導電性部材が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
- 単位回路が行列状に配置されたセル部及び前記セル部の周辺に配された周辺部を備えた基板と、前記基板の上に配された絶縁層と、を有する半導体装置であって、
前記基板の表面に対する平面視において、前記絶縁層は、
前記セル部の上に位置し、前記単位回路の行に沿った２つの辺及び前記単位回路の列に沿った２つの辺を含む長方形の外縁を有する第１の領域と、
前記周辺部の上に位置し、前記セル部の行に沿った２辺と前記セル部の列に沿った２辺とを含む長方形の内縁を有する第２の領域と、
前記セル部と前記周辺部との間の中間部の上に位置する第３の領域と、
前記中間部の上に位置し、前記第２の領域と前記第３の領域との間に位置し、前記第３の領域と境界を成す第４の領域と、を含み、
前記第１の領域には第１のパターン密度で導電性部材が埋め込まれており、前記第２の領域には第２のパターン密度で導電性部材が埋め込まれており、前記第３の領域には第３のパターン密度で導電性部材が埋め込まれており、前記第４の領域には第４のパターン密度で導電性部材が埋め込まれており、
前記第４のパターン密度は、前記第１のパターン密度、前記第２のパターン密度、及び、前記第３のパターン密度よりも低く、
前記外縁の少なくとも１つの角から前記境界までの距離は、前記角に連続する前記外縁の少なくとも１つの辺から前記境界までの距離に等しいことを特徴とする半導体装置。 - 前記第３のパターン密度が、前記第１のパターン密度以下であることを特徴とする請求項２又は３の何れか１項に記載の半導体装置。
- 前記第３のパターン密度が、前記第１のパターン密度と前記第２のパターン密度との間であることを特徴とする請求項２乃至４の何れか１項に記載の半導体装置。
- 前記第３のパターン密度が、前記第１のパターン密度以下且つ前記第２のパターン密度以上であることを特徴とする請求項５に記載の半導体装置。
- 前記第３の領域が、前記内縁に接していることを特徴とする請求項１乃至６の何れか１項に記載の半導体装置。
- 前記距離が、１０μｍ以上であることを特徴とする請求項１乃至７の何れか１項に記載の半導体装置。
- 前記絶縁層に埋め込まれた前記導電性部材が、コンタクトプラグであることを特徴とする請求項１乃至８の何れか１項に記載の半導体装置。
- 前記基板は前記セル部にウェルを有し、
前記第３の領域の前記導電性部材が、前記ウェルの電位を前記セル部の外から供給するためのウェルコンタクト用のコンタクトプラグであることを特徴とする請求項９に記載の半導体装置。 - 前記第３の領域の前記導電性部材が、電気的な接続に使用されないことを特徴とする請求項１乃至９の何れか１項に記載の半導体装置。
- 前記外縁の全周に渡って、前記外縁から前記境界までの距離が一定であることを特徴とする請求項１乃至１１の何れか１項に記載の半導体装置。
- 前記単位回路が画素回路であり、
前記セル部が、受光部であることを特徴とする請求項１乃至１２の何れか１項に記載の半導体装置。 - 請求項１３に記載の半導体装置と、
前記半導体装置によって得られた信号を処理する信号処理部と、を備えることを特徴とするカメラ。 - 請求項１乃至１３の何れか１項に記載の半導体装置の製造方法であって、
前記基板の上に絶縁膜を形成し、前記絶縁膜に開口を形成する形成工程と、
前記基板の上に導電材料を堆積させることによって、前記開口に前記導電材料を埋め込む堆積工程と、
前記導電材料のうち前記絶縁膜の上にある部分を化学機械研磨法によって除去し、導電性部材を形成する平坦化工程と、を有することを特徴とする製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014229121A JP6506536B2 (ja) | 2014-11-11 | 2014-11-11 | 半導体装置及びその製造方法、ならびにカメラ |
| US14/918,946 US9496175B2 (en) | 2014-11-11 | 2015-10-21 | Semiconductor device, method of manufacturing the same and camera |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014229121A JP6506536B2 (ja) | 2014-11-11 | 2014-11-11 | 半導体装置及びその製造方法、ならびにカメラ |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2016092367A true JP2016092367A (ja) | 2016-05-23 |
| JP2016092367A5 JP2016092367A5 (ja) | 2017-12-07 |
| JP6506536B2 JP6506536B2 (ja) | 2019-04-24 |
Family
ID=55912821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014229121A Expired - Fee Related JP6506536B2 (ja) | 2014-11-11 | 2014-11-11 | 半導体装置及びその製造方法、ならびにカメラ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9496175B2 (ja) |
| JP (1) | JP6506536B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190075198A (ko) * | 2017-12-20 | 2019-07-01 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
| WO2021171914A1 (ja) * | 2020-02-28 | 2021-09-02 | 京セラ株式会社 | 光検出装置 |
| JP2021136320A (ja) * | 2020-02-26 | 2021-09-13 | キオクシア株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106205398B (zh) * | 2016-09-29 | 2020-06-12 | 昆山工研院新型平板显示技术中心有限公司 | 一种柔性折叠显示屏及制备方法 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222632A (ja) * | 1995-02-13 | 1996-08-30 | Sony Corp | 多層配線形成方法および構造 |
| JPH11265866A (ja) * | 1998-01-15 | 1999-09-28 | Internatl Business Mach Corp <Ibm> | ダマシン金属回路パタ―ンの平坦化方法 |
| WO2004097917A1 (ja) * | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法、半導体ウエハおよび半導体装置 |
| JP2006100571A (ja) * | 2004-09-29 | 2006-04-13 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2006165040A (ja) * | 2004-12-02 | 2006-06-22 | Renesas Technology Corp | 半導体装置及び半導体装置のパターン設計方法 |
| JP2010182869A (ja) * | 2009-02-05 | 2010-08-19 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2011129780A (ja) * | 2009-12-18 | 2011-06-30 | Toshiba Corp | 固体撮像装置 |
| JP2011216865A (ja) * | 2010-03-17 | 2011-10-27 | Canon Inc | 固体撮像装置 |
| JP2013069958A (ja) * | 2011-09-26 | 2013-04-18 | Sony Corp | 撮像素子、撮像装置、並びに、製造装置および方法 |
| JP2013149758A (ja) * | 2012-01-18 | 2013-08-01 | Canon Inc | 固体撮像装置およびその製造方法ならびにカメラ |
| JP2014045088A (ja) * | 2012-08-27 | 2014-03-13 | Canon Inc | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057899A (en) * | 1996-07-04 | 2000-05-02 | Pioneer Electronic Corporation | Lighting optical system |
| JP3249077B2 (ja) * | 1996-10-18 | 2002-01-21 | キヤノン株式会社 | マトリクス基板と液晶装置 |
| JP5269454B2 (ja) * | 2008-03-25 | 2013-08-21 | 株式会社東芝 | 固体撮像素子 |
| JP5563257B2 (ja) * | 2009-08-28 | 2014-07-30 | キヤノン株式会社 | 光電変換装置、撮像システム、及び光電変換装置の製造方法 |
-
2014
- 2014-11-11 JP JP2014229121A patent/JP6506536B2/ja not_active Expired - Fee Related
-
2015
- 2015-10-21 US US14/918,946 patent/US9496175B2/en not_active Expired - Fee Related
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08222632A (ja) * | 1995-02-13 | 1996-08-30 | Sony Corp | 多層配線形成方法および構造 |
| JPH11265866A (ja) * | 1998-01-15 | 1999-09-28 | Internatl Business Mach Corp <Ibm> | ダマシン金属回路パタ―ンの平坦化方法 |
| WO2004097917A1 (ja) * | 2003-04-30 | 2004-11-11 | Fujitsu Limited | 半導体装置の製造方法、半導体ウエハおよび半導体装置 |
| JP2006100571A (ja) * | 2004-09-29 | 2006-04-13 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2006165040A (ja) * | 2004-12-02 | 2006-06-22 | Renesas Technology Corp | 半導体装置及び半導体装置のパターン設計方法 |
| JP2010182869A (ja) * | 2009-02-05 | 2010-08-19 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP2011129780A (ja) * | 2009-12-18 | 2011-06-30 | Toshiba Corp | 固体撮像装置 |
| JP2011216865A (ja) * | 2010-03-17 | 2011-10-27 | Canon Inc | 固体撮像装置 |
| JP2013069958A (ja) * | 2011-09-26 | 2013-04-18 | Sony Corp | 撮像素子、撮像装置、並びに、製造装置および方法 |
| JP2013149758A (ja) * | 2012-01-18 | 2013-08-01 | Canon Inc | 固体撮像装置およびその製造方法ならびにカメラ |
| JP2014045088A (ja) * | 2012-08-27 | 2014-03-13 | Canon Inc | 半導体装置の製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190075198A (ko) * | 2017-12-20 | 2019-07-01 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
| KR102451725B1 (ko) * | 2017-12-20 | 2022-10-07 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
| US11672159B2 (en) | 2017-12-20 | 2023-06-06 | Samsung Display Co., Ltd. | Display apparatus having dummy contact holes |
| JP2021136320A (ja) * | 2020-02-26 | 2021-09-13 | キオクシア株式会社 | 半導体装置およびその製造方法 |
| WO2021171914A1 (ja) * | 2020-02-28 | 2021-09-02 | 京セラ株式会社 | 光検出装置 |
| JP7466624B2 (ja) | 2020-02-28 | 2024-04-12 | 京セラ株式会社 | 光検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6506536B2 (ja) | 2019-04-24 |
| US9496175B2 (en) | 2016-11-15 |
| US20160133516A1 (en) | 2016-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9402040B2 (en) | Solid-state imaging device | |
| JP2011216865A (ja) | 固体撮像装置 | |
| JP6233717B2 (ja) | 固体撮像装置およびその製造方法 | |
| US10535530B2 (en) | Patterning method | |
| US10043742B2 (en) | Semiconductor device | |
| JP6506536B2 (ja) | 半導体装置及びその製造方法、ならびにカメラ | |
| JP6368177B2 (ja) | 固体撮像装置及びその製造方法 | |
| US20170243819A1 (en) | Stacked device, manufacturing method, and electronic instrument | |
| US9601540B2 (en) | Method for producing semiconductor device | |
| US8334167B2 (en) | Method of manufacturing photoelectric conversion device | |
| TWI602264B (zh) | 動態隨機存取記憶體的主動區接觸窗及其製造方法 | |
| JP5563257B2 (ja) | 光電変換装置、撮像システム、及び光電変換装置の製造方法 | |
| JP6539123B2 (ja) | 固体撮像装置及びその製造方法ならびにカメラ | |
| JP2004071790A (ja) | 固体撮像素子及びその製造方法 | |
| US20160211405A1 (en) | Method of manufacturing semiconductor device | |
| US8669190B2 (en) | Method for manufacturing semiconductor device and semiconductor wafer | |
| JP2010212740A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171025 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171025 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180926 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190301 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190329 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 6506536 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| LAPS | Cancellation because of no payment of annual fees |