JP2021136320A - 半導体装置およびその製造方法 - Google Patents

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伸也 荒井
Shinya Arai
伸也 荒井
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Kioxia Corp
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Kioxia Corp
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Abstract

【課題】パッドが埋め込まれた絶縁膜内の不具合を抑制することが可能な半導体装置およびその製造方法を提供する。【解決手段】一の実施形態によれば、半導体装置は、第１チップと、前記第１チップと貼合された第２チップとを備える。前記第１チップは、基板と、前記基板上に設けられた論理回路と、前記論理回路の上方に配置され、前記第１チップが前記第２チップと貼合された第１貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第１ダミーパッドとを備える。前記第２チップは、前記複数の第１ダミーパッド上に設けられた複数の第２ダミーパッドと、前記複数の第２ダミーパッドの上方に設けられたメモリセルアレイとを備える。前記第１貼合面における前記第１ダミーパッドの被覆率は、前記第１チップの第１端辺から離隔した第１領域と、前記第１端辺と前記第１領域との間に配置された第２領域とで異なる。【選択図】図７

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
複数のウェハの金属パッドを貼り合わせて半導体装置を製造する場合には、金属パッドが埋め込まれた層間絶縁膜内でボイドなどの不具合が生じる可能性がある。
特開２０１０−１２９６８６号公報
パッドが埋め込まれた絶縁膜内の不具合を抑制することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１チップと、前記第１チップと貼合された第２チップとを備える。前記第１チップは、基板と、前記基板上に設けられた論理回路と、前記論理回路の上方に配置され、前記第１チップが前記第２チップと貼合された第１貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第１ダミーパッドとを備える。前記第２チップは、前記複数の第１ダミーパッド上に設けられた複数の第２ダミーパッドと、前記複数の第２ダミーパッドの上方に設けられたメモリセルアレイとを備える。前記第１貼合面における前記第１ダミーパッドの被覆率は、前記第１チップの第１端辺から離隔した第１領域と、前記第１端辺と前記第１領域との間に配置された第２領域とで異なる。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の柱状部ＣＬの構造を示す断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の回路ウェハＷ２の構造を模式的に示す平面図である。 第１実施形態の回路ウェハＷ２の問題を説明するための断面図である。 第１実施形態の回路ウェハＷ２の構造を示す平面図である。 第１実施形態のアクティブ領域Ｒ１ａとダミー領域Ｒ１ｂの構造を示す平面図である。 第１実施形態のダミー領域Ｒ１ｃの構造を示す平面図である。 第１実施形態のダミー領域Ｒ１ｄの構造を示す平面図である。 第１実施形態のダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの境界付近の構造を示す平面図である。 第１実施形態のダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとの境界付近の構造を示す平面図である。 第１実施形態のダミー領域Ｒ１ｄとダイシング領域Ｒ２との境界付近の構造を示す平面図である。 第１実施形態の回路ウェハＷ２の作用を説明するための断面図である。
以下、本発明の実施形態を、図面を参照して説明する。図１から図１４において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。図１の半導体装置は、アレイチップ１と回路チップ２が貼り合わされた３次元メモリである。回路チップ２は第１チップの例であり、アレイチップ１は第２チップの例である。
アレイチップ１は、複数のメモリセルを含むメモリセルアレイ１１と、メモリセルアレイ１１上の絶縁膜１２と、メモリセルアレイ１１下の層間絶縁膜１３とを備えている。絶縁膜１２は例えば、シリコン酸化膜またはシリコン窒化膜である。層間絶縁膜１３は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。
回路チップ２は、アレイチップ１下に設けられている。符号Ｓは、アレイチップ１と回路チップ２との貼合面を示す。貼合面Ｓは、第１貼合面の例である。回路チップ２は、層間絶縁膜１４と、層間絶縁膜１４下の基板１５とを備えている。層間絶縁膜１４は例えば、シリコン酸化膜、またはシリコン酸化膜とその他の絶縁膜とを含む積層膜である。基板１５は例えば、シリコン基板などの半導体基板である。
図１は、基板１５の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１５の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、−Ｚ方向を下方向として取り扱う。−Ｚ方向は、重力方向と一致していても一致していなくてもよい。
アレイチップ１は、メモリセルアレイ１１内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図１は、メモリセルアレイ１１の階段構造部２１を示している。各ワード線ＷＬは、コンタクトプラグ２２を介してワード配線層２３と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２４を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
回路チップ２は、複数のトランジスタ３１を備えている。各トランジスタ３１は、基板１５上にゲート絶縁膜を介して設けられたゲート電極３２と、基板１５内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップ２は、これらのトランジスタ３１のゲート電極３２、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３と、これらのコンタクトプラグ３３上に設けられ、複数の配線を含む配線層３４と、配線層３４上に設けられ、複数の配線を含む配線層３５とを備えている。
回路チップ２はさらに、配線層３５上に設けられ、複数の配線を含む配線層３６と、配線層３６上に設けられた複数のビアプラグ３７と、これらのビアプラグ３７上に設けられた複数の金属パッド３８とを備えている。金属パッド３８は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。金属パッド３８は、第１パッド（第１アクティブパッドおよび第１ダミーパッド）の例である。金属パッド３８の詳細については、後述する。回路チップ２は、アレイチップ１の動作を制御する制御回路（論理回路）として機能する。この制御回路は、トランジスタ３１などにより構成されており、金属パッド３８に電気的に接続されている。
アレイチップ１は、金属パッド３８上に設けられた複数の金属パッド４１と、金属パッド４１上に設けられた複数のビアプラグ４２とを備えている。また、アレイチップ１は、これらのビアプラグ４２上に設けられ、複数の配線を含む配線層４３と、配線層４３上に設けられ、複数の配線を含む配線層４４とを備えている。金属パッド４１は例えば、Ｃｕ層またはＡｌ層である。金属パッド４１は、第２パッド（第２アクティブパッドおよび第２ダミーパッド）の例である。金属パッド４１の詳細については、後述する。
アレイチップ１はさらに、配線層４４上に設けられた複数のビアプラグ４５と、これらのビアプラグ４５上や絶縁膜１２上に設けられた金属パッド４６と、金属パッド４６上や絶縁膜１２上に設けられたパッシベーション膜４７とを備えている。金属パッド４６は例えば、Ｃｕ層またはＡｌ層であり、図１の半導体装置の外部接続パッド（ボンディングパッド）として機能する。パッシベーション膜４７は例えば、シリコン酸化膜などの絶縁膜であり、金属パッド４６の上面を露出させる開口部Ｐを有している。金属パッド４６は、この開口部Ｐを介してボンディングワイヤ、はんだボール、金属バンプなどにより実装基板や他の装置に接続可能である。
図２は、第１実施形態の柱状部ＣＬの構造を示す断面図である。
図２に示すように、メモリセルアレイ１１は、層間絶縁膜１３（図１）上に交互に積層された複数のワード線ＷＬと複数の絶縁層５１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層５１は、例えばシリコン酸化膜である。
柱状部ＣＬは、ブロック絶縁膜５２、電荷蓄積層５３、トンネル絶縁膜５４、チャネル半導体層５５、およびコア絶縁膜５６を順に含んでいる。電荷蓄積層５３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層５１の側面にブロック絶縁膜５２を介して形成されている。電荷蓄積層５３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層５５は、例えばポリシリコン層であり、電荷蓄積層５３の側面にトンネル絶縁膜５４を介して形成されている。ブロック絶縁膜５２、トンネル絶縁膜５４、およびコア絶縁膜５６は、例えばシリコン酸化膜または金属絶縁膜である。
図３および図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、複数のアレイチップ１を含むアレイウェハＷ１と、複数の回路チップ２を含む回路ウェハＷ２とを示している。アレイウェハＷ１は「メモリウェハ」とも呼ばれ、回路ウェハＷ２は「ＣＭＯＳウェハ」とも呼ばれる。回路ウェハＷ２は第１ウェハの例であり、アレイウェハＷ１は第２ウェハの例である。
図３のアレイウェハＷ１の向きは、図１のアレイチップ１の向きとは逆であることに留意されたい。本実施形態では、アレイウェハＷ１と回路ウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ１を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ１を示している。
図３において、符号Ｓ１はアレイウェハＷ１の上面を示し、符号Ｓ２は回路ウェハＷ２の上面を示している。アレイウェハＷ１は、絶縁膜１２下に設けられた基板１６を備えていることに留意されたい。基板１６は例えば、シリコン基板などの半導体基板である。基板１５は第１基板の例であり、基板１６は第２基板の例である。
本実施形態ではまず、図３に示すように、アレイウェハＷ１の基板１６上にメモリセルアレイ１１、絶縁膜１２、層間絶縁膜１３、階段構造部２１、金属パッド４１などを形成し、回路ウェハＷ２の基板１５上に層間絶縁膜１４、トランジスタ３１、金属パッド３８などを形成する。例えば、基板１６上にビアプラグ４５、配線層４４、配線層４３、ビアプラグ４２、および金属パッド４１が順に形成される。また、基板１５上にコンタクトプラグ３３、配線層３４、配線層３５、配線層３６、ビアプラグ３７、および金属パッド３８が順に形成される。次に、図４に示すように、アレイウェハＷ１と回路ウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜１４とが接着される。次に、アレイウェハＷ１および回路ウェハＷ２を４００℃でアニールする。これにより、金属パッド４１と金属パッド３８とが接合される。
その後、基板１５をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板１６をＣＭＰにより除去した後、アレイウェハＷ１および回路ウェハＷ２を複数のチップに切断する。こうして、図１の半導体装置が製造される。図１は、金属パッド３８を含む回路チップ１と、金属パッド３８上に配置された金属パッド４１を含むアレイチップ１とを示している。なお、金属パッド４６とパッシベーション膜４７は例えば、基板１５の薄膜化および基板１６の除去の後に、絶縁膜１２上に形成される。
なお、本実施形態ではアレイウェハＷ１と回路ウェハＷ２とを貼り合わせているが、代わりにアレイウェハＷ１同士を貼り合わせてもよい。図１から図４を参照して前述した内容や、図５から図１４を参照して後述する内容は、アレイウェハＷ１同士の貼合にも適用可能である。
また、図１は、層間絶縁膜１３と層間絶縁膜１４との境界面や、金属パッド４１と金属パッド３８との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド４１の側面や金属パッド３８の側面の傾きや、金属パッド４１の側面と金属パッド３８との位置ずれを検出することで推定することができる。
なお、本実施形態の半導体装置は、複数のチップに切断された後の図１の状態で取引の対象となってもよいし、複数のチップに切断される前の図４の状態で取引の対象となってもよい。図１は、チップの状態の半導体装置を示し、図４は、ウェハの状態の半導体装置を示している。本実施形態では、１つのウェハ状の半導体装置（図４）から、複数のチップ状の半導体装置（図１）が製造される。
以下、図５から図１４を参照して、本実施形態の回路ウェハＷ２の詳細を説明し、具体的には、本実施形態の金属パッド３８の配置の詳細を説明する。以下の説明は、本実施形態のアレイウェハＷ１や、本実施形態の金属パッド４１の配置にも適用される。
図５は、第１実施形態の回路ウェハＷ２の構造を模式的に示す平面図である。
本実施形態の回路ウェハＷ２は、図５に示すように、２次元アレイ状に配置された複数のチップ領域Ｒ１と、これらのチップ領域Ｒ１を包囲するダイシング領域Ｒ２とを含んでいる。ダイシング領域Ｒ２は、Ｘ方向に延びる複数のダイシングラインと、Ｙ方向に延びる複数のダイシングラインとを含む形状を有している。図５はさらに、チップ領域Ｒ１とダイシング領域Ｒ２との境界線（境界面）Ｅを示している。
本実施形態の回路ウェハＷ２は、アレイウェハＷ１と貼り合わされた後、複数のチップに切断される。この際、回路ウェハＷ２は、ダイシング領域Ｒ２をダイシングブレードで切断することで加工される。切断により得られた各チップは、回路ウェハＲ２の１つのチップ領域Ｒ１と、アレイウェハＲ１の同様の１つのチップ領域とを含むこととなる。この場合、上述の境界面Ｅは、各チップの端面（端辺）となる。各チップの端面は、基板１５の側面や層間絶縁膜１４の側面を含んでいる。当該端辺は、第１端辺の例である。
図６は、第１実施形態の回路ウェハＷ２の問題を説明するための断面図である。
図６(ａ)は、回路ウェハＷ２のチップ領域Ｒ１およびダイシング領域Ｒ２の断面を示している。本実施形態では、層間絶縁膜１４内に金属パッド３８を埋め込んだ後、金属パッド３８の表面をＣＭＰにより平坦化する。この際、金属パッド３８と層間絶縁膜１４とのポリッシュレート比（Ｃｕ／ＳｉＯ２）が大きいスラリーをＣＭＰに使用すると、金属パッド３８の表面がくぼむディッシングや、チップ領域Ｒ１の表面の傾斜（図６(ａ)参照）が生じるおそれがある。
図６(ｂ)も、回路ウェハＷ２のチップ領域Ｒ１およびダイシング領域Ｒ２の断面を示している。上述のディッシングや傾斜は、金属パッド３８と層間絶縁膜１４とのポリッシュレート比（Ｃｕ／ＳｉＯ２）が小さいスラリーをＣＭＰに使用することで抑制可能である。しかし、この場合には、層間絶縁膜１４がより削られやすくなることから、金属パッド３８の密度が低い領域で層間絶縁膜１４にボイドが生じるおそれがある。図６(ｂ)は、金属パッド３８が配置されないダイシング領域Ｒ２で生じたボイドＶを示している。このようなボイドＶの発生は、抑制することが望ましい。
図７は、第１実施形態の回路ウェハＷ２の構造を示す平面図である。図７は、回路ウェハＷ２内の金属パッド３８を通過するＸＹ断面を示しており、例えば、アレイウェハＷ１と回路ウェハＷ２との貼合面ＳのＸＹ断面を示している。
図７は、１つのチップ領域Ｒ１と、このチップ領域Ｒ１を包囲するダイシング領域Ｒ２とを示している。本実施形態のチップ領域Ｒ１は、図７に示すように、複数のアクティブ領域Ｒ１ａと、複数のダミー領域Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄとを含んでいる。
アクティブ領域Ｒ１ａは、アクティブパッドと呼ばれる複数の金属パッド３８を含んでいる。一方、ダミー領域Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄは、ダミーパッドと呼ばれる複数の金属パッド３８を含んでいる。アクティブパッドは、半導体装置を動作させるための信号や電力の伝達用の使用されるパッドであり、ダミーパッドは、半導体装置を動作させるための信号や電力の伝達用の使用されないパッドである。アクティブパッドは、半導体装置内の回路素子（例えばメモリセルアレイ１１やトランジスタ３１）と電気的に接続されているが、ダミーパッドは、半導体装置内の回路素子と電気的に接続されていない。ダミーパッドは例えば、貼合面Ｓにおける金属パッド３８の密度を調整するために配置される。
本実施形態のダミー領域Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄは、アクティブ領域Ｒ１ａの周りに配置されたダミー領域Ｒ１ｂと、チップ領域Ｒ１内の中心部に配置されたダミー領域Ｒ１ｃと、チップ領域Ｒ１内の周辺部に配置されたダミー領域Ｒ１ｄとを含んでいる。これらのダミー領域Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄは、後述するように、互いに異なる密度で金属パッド３８を含んでいる。
次に、図７に示すＸＹ断面における金属パッド３８の被覆率について説明する。例えばチップ領域Ｒ１内の金属パッド３８の被覆率とは、チップ領域Ｒ１内の金属パッド３８の全面積（Ｓａ）の、チップ領域Ｒ１の全面積（Ｓｂ）に対するパーセンテージ（％）であり、Ｓａ÷Ｓｂ×１００で表される。金属パッド３８の被覆率は、各領域内の金属パッド３８の密度に相当する値である。
本実施形態のアクティブ領域Ｒ１ａおよびダミー領域Ｒ１ｂ、Ｒ１ｃ、Ｒ１ｄは、所定の被覆率を有している。具体的には、アクティブ領域Ｒ１ａ内の金属パッド３８の被覆率は、１０〜４０％であり、例えば２５％である。また、ダミー領域Ｒ１ｂ内の金属パッド３８の被覆率は、１０〜４０％であり、例えば２５％である。また、ダミー領域Ｒ１ｃ内の金属パッド３８の被覆率は、１０〜４０％であり、例えば約２０％である。また、ダミー領域Ｒ１ｄ内の金属パッド３８の被覆率は、５〜２０％であり、例えば約１０％である。
本実施形態のダミー領域Ｒ１ｄは、アクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ、Ｒ１ｃを包囲するリング状の形状を有し、ダイシング領域Ｒ２に隣接している。一方、本実施形態のアクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ、Ｒ１ｃは、ダミー領域Ｒ１ｄにより包囲されており、ダイシング領域Ｒ２から離隔している。別言すると、ダミー領域Ｒ１ｄは、境界線Ｅに隣接しており、アクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ、Ｒ１ｃは、境界線Ｅから離隔している。
加えて、本実施形態のダミー領域Ｒ１ｄ内の金属パッド３８の被覆率は、アクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ、Ｒ１ｃ内の金属パッド３８の被覆率と異なっており、より詳細には、アクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ、Ｒ１ｃ内の金属パッド３８の被覆率よりも低くなっている。これにより例えば、ダイシング領域Ｒ２内に生じるボイドＶの深さを低減することが可能となる（図６参照）。理由は、ダミー領域Ｒ１ｄ内の金属パッド３８の被覆率を低くすることで、ダミー領域Ｒ１ｄとダイシング領域Ｒ２との間の被覆率の差を小さくすることができ、境界線Ｅ付近における金属パッド３８の密度の変化を小さくすることができるからである。なお、本実施形態のダイシング領域Ｒ２は、金属で形成されたアライメントマークは含んでいるもの、金属パッド３８は含んでおらず、ダイシング領域Ｒ２内の金属パッド３８の被覆率は０％である。ダミー領域Ｒ１ｂ、Ｒ１ｃは第１領域の例であり、ダミー領域Ｒ１ｄは第２領域の例であり、アクティブ領域Ｒ１ａは第３領域の例である。
このように、本実施形態のダミー領域Ｒ１ｄ内の金属パッド３８の被覆率は、アクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ、Ｒ１ｃ内の金属パッド３８の被覆率よりも低くなっている。これにより、ダイシング領域Ｒ２内に生じるボイドＶの深さを低減することが可能となる。ボイドＶの深さを効果的に低減するため、ダミー領域Ｒ１ｃ内の被覆率とダミー領域Ｒ１ｄ内の被覆率との比は、３：２と３：１との間に設定することが望ましい。これは、ダミー領域Ｒ１ｂ内の被覆率とダミー領域Ｒ１ｄ内の被覆率との比や、アクティブ領域Ｒ１ａ内の被覆率とダミー領域Ｒ１ｄ内の被覆率との比についても同様である。さらには、アクティブ領域Ｒ１ａおよびダミー領域Ｒ１ｂ、Ｒ１ｃ内の平均被覆率とダミー領域Ｒ１ｄ内の被覆率との比も、３：２と３：１との間に設定することが望ましい。
さらに、本実施形態では、ダミー領域Ｒ１ｂ内の被覆率やダミー領域Ｒ１ｂ内の被覆率は、アクティブ領域Ｒ１ａ内の被覆率以下となっている。詳細には、アクティブ領域Ｒ１ａに隣接するダミー領域Ｒ１ｂ内の被覆率は、アクティブ領域Ｒ１ａ内の被覆率と同じになっており、アクティブ領域Ｒ１ａから離隔したダミー領域Ｒ１ｃ内の被覆率は、アクティブ領域Ｒ１ａ内の被覆率未満になっている。これにより例えば、アクティブ領域Ｒ１ａからダミー領域Ｒ１ｄへと被覆率を徐々に下げることが可能となる。ダミー領域Ｒ１ｂは第１被覆率領域の例であり、ダミー領域Ｒ１ｃは第２被覆率領域の例である。
各領域内の被覆率は例えば、金属パッド３８のサイズを変化させることや、金属パッド３８間のピッチを変化させることで、変えることが可能である。本実施形態のアクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ、Ｒ１ｃ内の金属パッド３８の配置については後述する。
図７はさらに、ダミー領域Ｒ１ｂとダイシング領域Ｒ２との間の最短距離Ｔを示している。最短距離Ｔは例えば、５μｍ以上である。一方、リング状の形状を有するダミー領域Ｒ１ｄのリング幅は例えば、全般的に１００μｍである。図７では、多くのダミー領域Ｒ１ｂが、ダミー領域Ｒ１ｃにより包囲されているが、一部のダミー領域Ｒ１ｂが、ダミー領域Ｒ１ｃからはみ出てダミー領域Ｒ１ｄに隣接している。そのため、上述の最短距離Ｔは、ダミー領域Ｒ１ｄのリング幅よりも短くなり得る。別の見方をすると、ダミー領域Ｒ１ｄのリング幅は、全般的に１００μｍとなっているが、上記一部のダミー領域Ｒ１ｂの付近で１００μｍよりも短くなっている。
図８は、第１実施形態のアクティブ領域Ｒ１ａとダミー領域Ｒ１ｂの構造を示す平面図である。
図８は、アクティブ領域Ｒ１ａ内の金属パッド３８と、ダミー領域Ｒ１ｂ内の金属パッド３８とを示している。図８では、これらの金属パッド３８は、正方形または長方形の格子状に配置されており、アクティブ領域Ｒ１ａ内の被覆率と、ダミー領域Ｒ１ｂ内の被覆率は、いずれも２５％に設定されている。符号Ｕは、上記格子の単位領域を示す。１つの単位領域Ｕの面積は、１つの金属パッド３８の面積の４倍であり、その結果、アクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ内の被覆率は、２５％となっている。
図８はさらに、アクティブ領域Ｒ１ａおよびダミー領域Ｒ１ｂ内の金属パッド３８に関し、各金属パッド３８のＸ方向のサイズＡｘと、各金属パッド３８のＹ方向のサイズＡｙと、金属パッド３８間のＸ方向のピッチＢｘと、金属パッド３８間のＹ方向のピッチＢｙとを示している。本実施形態では、これらの関係がＡｘ＝Ａｙ、Ｂｘ＝Ｂｙと設定されている。
図９は、第１実施形態のダミー領域Ｒ１ｃの構造を示す平面図である。
図９は、ダミー領域Ｒ１ｃ内の金属パッド３８を示している。図９では、これらの金属パッド３８は、三角形（または平行四辺形）の格子状に配置されており、ダミー領域Ｒ１ｃ内の被覆率は、約２０％に設定されている。ダミー領域Ｒ１ｃ内の金属パッド３８は、直線Ｍ１に平行な複数の第１直線と、直線Ｍ２に平行な複数の第２直線との交点に配置されている。第１直線はＸ方向に対し傾いており、第２直線はＹ方向に対し傾いている。
図９はさらに、ダミー領域Ｒ１ｃ内の金属パッド３８に関し、各金属パッド３８のＸ方向のサイズＣｘと、各金属パッド３８のＹ方向のサイズＣｙと、金属パッド３８間のＸ方向のピッチＤｘと、金属パッド３８間のＹ方向のピッチＤｙと、金属パッド３８間のＸ方向のシフト量Ｅｘと、金属パッド３８間のＹ方向のシフト量Ｅｙとを示している。本実施形態では、これらの関係がＣｘ＝Ｃｙ、Ｄｙ＝Ｄｚ、Ｅｘ＝Ｅｙと設定されている。本実施形態ではさらに、サイズに関してはＡｘ＝Ｃｘと設定され、ピッチに関してはＢｘ≠Ｄｘと設定されている。
このように、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの間では、金属パッド３８のサイズはＸ方向でもＹ方向でも互いに同じになっており、金属パッド３８間のピッチは互いに異なっている。その結果、金属パッド３８の被覆率が、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの間で互いに異なっている。なお、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの間では、金属パッド３８のサイズが互いに異なっており、金属パッド３８間のピッチが互いに同じになっていてもよく、これにより互いの被覆率が異なっていてもよい。
本実施形態では、アクティブ領域Ｒ１ａとダミー領域Ｒ１ｃとの間にダミー領域Ｒ１ｂが設けられている。そのため、チップ領域Ｒ１内の被覆率は、アクティブ領域Ｒ１ａとダミー領域Ｒ１ｂとの間では低下せず、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの間で低下する。これにより、アクティブ領域Ｒ１ａの端部でボイドが生じることを抑制することが可能となる。一方、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの境界付近でボイドが生じる可能性があるが、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの境界付近にはダミーパッドが配置されているもののアクティブパッドは配置されていない。よって、ボイドがアクティブパッドに悪影響を及ぼして、半導体装置の動作を妨げることを抑制することが可能となる。ダミーパッドは一般に、半導体装置の動作に関与しないからである。
以下、本実施形態のダミー領域Ｒ１ｃ内の金属パッド３８の配置を決定する方法の例を説明する。
本実施形態では、ダミー領域Ｒ１ｃ内の金属パッド３８の配置を決定する際、Ｃｘ（＝Ｃｙ）の値を固定した上で、Ｅｘ（＝Ｅｙ）の値を様々な値に変動させる。これにより被覆率が変動するため、所望の被覆率が得られるＥｘの値を算出する。この際、被覆率を変動させると、直線Ｍ１およびＭ２が延びる方向が変化する。被覆率が大きくなるほど、すなわちＥｘが小さくなるほど、直線Ｍ１のＸ軸に対する角度が大きくなり、直線Ｍ２のＹ軸に対する角度も大きくなる。その結果、直線Ｍ１と直線Ｍ２との間の鋭角θ１の角度が小さくなる。
ダミー領域Ｒ１ｃ内の金属パッド３８の配置をこのような手法で決定する理由は、直線Ｍ１およびＭ２が延びる方向を、Ｘ方向およびＹ方向と異なる方向にすることが望ましいからである。別言すると、ダミー領域Ｒ１ｃ内の金属パッド３８が並ぶ方向を、アクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ内の金属パッド３８が並ぶ方向とずらして、半導体装置内で同じ方向に金属パッド３８が並び続けることを避けるためである。その結果、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの間では、金属パッド３８が並ぶ方向が不連続となる。これは、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの間でも同様である。理由は、図９の直線Ｍ１およびＭ２が延びる方向と、図１０の直線Ｎ１およびＮ２（後述）が延びる方向が異なるからである。例えば、直線Ｎ１と直線Ｎ２との間の鋭角θ２（後述）の角度は、直線Ｍ１と直線Ｍ２との間の鋭角θ１の角度と異なっている。
また、半導体装置内で同じ方向に金属パッド３８が並び続けることを避ける理由は、次の通りである。
アレイウェハＷ１と回路ウェハＷ２とを貼り合わせる際には、各ウェハの中心部から端部に向かってウェハ同士の貼合が進行する（進貼）。ここで、ウェハの進貼速度は、金属パッド３８、４１の配列（並び方）に依存する。
一般に、金属パッド３８、４１の表面は、貼合時には層間絶縁膜１４、１３の表面に対して窪んでおり、ウェハ同士の貼合は、金属パッド３８、４１がない方向ほど速く進行する（進貼速度が大きい）。その方向には、金属パッド３８、４１の表面があまり存在せず、層間絶縁膜１４、１３の表面が多く存在するからである。なお、金属パッド３８と金属パッド４１は、貼合後のアニール処理にて金属パッド３８、４１が膨張することで貼合（接合）される。
よって、半導体装置内で同じ方向に金属パッド３８が並び続けていると、その方向の進貼速度が他の方向の進貼速度に比べて小さくなり、ウェハ間で進貼速度が偏ってしまう。ウェハ間で進貼速度が偏ると、貼合された領域が貼合されていない領域の先端部分に回り込み、その結果、ウェハ間にボイドが形成されてしまう。ボイドは、金属パッド３８同士の接合を阻害するため、ボイドの付近にアクティブ領域Ｒ１ａがあると、半導体装置に欠陥不良が生じてしまう。
以上が、半導体装置内で同じ方向に金属パッド３８が並び続けることを避ける理由である。本実施形態によれば、ダミー領域Ｒ１ｃ内の金属パッド３８が並ぶ方向を、アクティブ領域Ｒ１ａやダミー領域Ｒ１ｂ内の金属パッド３８が並ぶ方向とずらすことで、半導体装置内で同じ方向に金属パッド３８が並び続けることを避けることが可能となる。
図１０は、第１実施形態のダミー領域Ｒ１ｄの構造を示す平面図である。
図１０は、ダミー領域Ｒ１ｄ内の金属パッド３８を示している。図１０では、これらの金属パッド３８は、三角形（または平行四辺形）の格子状に配置されており、ダミー領域Ｒ１ｄ内の被覆率は、約１０％に設定されている。ダミー領域Ｒｄ内の金属パッド３８は、直線Ｎ１に平行な複数の第１直線と、直線Ｎ２に平行な複数の第２直線との交点に配置されている。第１直線はＸ方向に対し傾いており、第２直線はＹ方向に対し傾いている。
図１０はさらに、ダミー領域Ｒ１ｄ内の金属パッド３８に関し、各金属パッド３８のＸ方向のサイズＦｘと、各金属パッド３８のＹ方向のサイズＦｙと、金属パッド３８間のＸ方向のピッチＧｘと、金属パッド３８間のＹ方向のピッチＧｙと、金属パッド３８間のＸ方向のシフト量Ｈｘと、金属パッド３８間のＹ方向のシフト量Ｈｙとを示している。本実施形態では、これらの関係がＦｘ＝Ｆｙ、Ｇｘ＝Ｇｙ、Ｈｘ＝Ｈｙと設定されている。本実施形態ではさらに、サイズに関してはＣｘ＝Ｆｘと設定され、ピッチに関してはＤｘ≠Ｇｘと設定されている。
このように、ダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとの間では、金属パッド３８のサイズはＸ方向でもＹ方向でも互いに同じになっており、金属パッド３８間のピッチは互いに異なっている。その結果、金属パッド３８の被覆率が、ダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとの間で互いに異なっている。なお、ダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとの間では、金属パッド３８のサイズが互いに異なっており、金属パッド３８間のピッチが互いに同じになっていてもよく、これにより互いの被覆率が異なっていてもよい。
なお、本実施形態の半導体装置を製造する際には、上述のような被覆率が実現されるように層間絶縁膜１４内に金属パッド３８を形成する（図３参照）。これにより、アクティブ領域Ｒ１ａ、ダミー領域Ｒ１ｂ、ダミー領域Ｒ１ｃ、ダミー領域Ｒ１ｄ内の被覆率がそれぞれ、２５％、２５％、約２０％、約１０％に設定される。
本実施形態のダミー領域Ｒ１ｄ内の金属パッド３８の配置を決定する方法としては、例えばダミー領域Ｒ１ｃの場合と同じ方法を採用可能である。ただし、ダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとでは被覆率が異なることから、図９の直線Ｍ１およびＭ２が延びる方向と、図１０の直線Ｎ１およびＮ２が延びる方向は、異なることとなる。本実施形態によれば、ダミー領域Ｒ１ｄ内の金属パッド３８が並ぶ方向を、ダミー領域Ｒ１ｃ内の金属パッド３８が並ぶ方向とずらすことで、半導体装置内で同じ方向に金属パッド３８が並び続けることを避けることが可能となる。
図１１は、第１実施形態のダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの境界付近の構造を示す平面図である。
図１１に示すように、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの境界付近では、金属パッド３８のレイアウトが変化している。その結果、金属パッド３８の被覆率が、ダミー領域Ｒ１ｂとダミー領域Ｒ１ｃとの間で変化している。
図１２は、第１実施形態のダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとの境界付近の構造を示す平面図である。
本実施形態の回路ウェハＷ２は、ダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとの境界線（境界面）Ｌに沿ってライン状に配置された複数の金属パッド３８を備えている。これにより例えば、ダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとの間に、金属パッド３８が配置されていない大きな空間が生じることを抑制することが可能となる。このような空間の発生を抑制することで、ダミー領域Ｒ１ｃとダミー領域Ｒ１ｄとの間でボイドが発生することを抑制することが可能となる。
図１３は、第１実施形態のダミー領域Ｒ１ｄとダイシング領域Ｒ２との境界付近の構造を示す平面図である。
図１３に示すように、ダミー領域Ｒ１ｄは金属パッド３８を含んでいるが、ダイシング領域Ｒ２は金属パッド３８を含んでいない。しかしながら、ダミー領域Ｒ１ｄ内の被覆率は、アクティブ領域Ｒ１ａ、ダミー領域Ｒ１ｂ、およびダミー領域Ｒ１ｃの被覆率よりも低く設定されている。よって、本実施形態によれば、ダイシング領域Ｒ２内に生じるボイドＶの深さを低減することが可能となる。
図１４は、第１実施形態の回路ウェハＷ２の作用を説明するための断面図である。
図１４(ａ)は、ダミー領域Ｒ１ｄ内の被覆率を２５％に設定した場合のボイドＶを示している。図１４(ｂ)は、ダミー領域Ｒ１ｄ内の被覆率を約１０％に設定した場合のボイドＶを示している。本実施形態によれば、ダミー領域Ｒ１ｄ内の被覆率を低く設定することで、ダイシング領域Ｒ２内に生じるボイドＶの深さを低減することが可能となる。
以上のように、本実施形態の金属パッド３８の被覆率は、ダイシング領域Ｒ２から離隔したアクティブ領域Ｒ１ａ、ダミー領域Ｒ１ｂ、およびダミー領域Ｒ１ｃと、ダイシング領域Ｒ２に隣接するダミー領域Ｒ１ｄとで異なっている。例えば、ダミー領域Ｒ１ｄ内の被覆率は、アクティブ領域Ｒ１ａ、ダミー領域Ｒ１ｂ、およびダミー領域Ｒ１ｃ内の被覆率よりも低くなっている。よって、本実施形態によれば、金属パッド３８が埋め込まれた層間絶縁膜１４内で、大きなボイドＶなどの不具合が生じることを抑制することが可能となる。これは、アレイウェハＷ１内の金属パッド４１および層間絶縁膜１３についても同様である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：アレイチップ、２：回路チップ、
１１：メモリセルアレイ、１２：絶縁膜、１３：層間絶縁膜、
１４：層間絶縁膜、１５：基板、１６：基板、
２１：階段構造部、２２：コンタクトプラグ、
２３：ワード配線層、２４：ビアプラグ、
３１：トランジスタ、３２：ゲート電極、
３３：コンタクトプラグ、３４：配線層、３５：配線層、
３６：配線層、３７：ビアプラグ、３８：金属パッド、
４１：金属パッド、４２：ビアプラグ、４３：配線層、４４：配線層、
４５：ビアプラグ、４６：金属パッド、４７：パッシベーション膜、
５１：絶縁層、５２：ブロック絶縁膜、５３：電荷蓄積層、
５４：トンネル絶縁膜、５５：チャネル半導体層、５６：コア絶縁膜

Claims (15)

  1. 第１チップと、
    前記第１チップと貼合された第２チップとを備え、
    前記第１チップは、
    基板と、
    前記基板上に設けられた論理回路と、
    前記論理回路の上方に配置され、前記第１チップが前記第２チップと貼合された第１貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第１ダミーパッドと、
    を備え、
    前記第２チップは、
    前記複数の第１ダミーパッド上に設けられた複数の第２ダミーパッドと、
    前記複数の第２ダミーパッドの上方に設けられたメモリセルアレイと、
    を備え、
    前記第１貼合面における前記第１ダミーパッドの被覆率は、前記第１チップの第１端辺から離隔した第１領域と、前記第１端辺と前記第１領域との間に配置された第２領域とで異なる、半導体装置。
  2. 第１ウェハと、
    前記第１ウェハと貼合された第２ウェハとを備え、
    前記第１ウェハは、
    第１基板と、
    前記第１基板上に設けられた論理回路と、
    前記論理回路の上方に配置され、前記第１ウェハが前記第２ウェハと貼合された第１貼合面に設けられ、前記論理回路に電気的に接続されていない複数の第１ダミーパッドと、
    を備え、
    前記第２ウェハは、
    前記複数の第１ダミーパッド上に設けられた複数の第２ダミーパッドと、
    前記複数の第２ダミーパッドの上方に設けられたメモリセルアレイと、
    を備え、
    前記第１貼合面における前記第１ダミーパッドの被覆率は、前記第１ウェハのダイシング領域から離隔した第１領域と、前記ダイシング領域と前記第１領域との間に配置された第２領域とで異なる、半導体装置。
  3. 前記ダイシング領域は、前記第１貼合面において前記第１ダミーパッドを含まない、請求項２に記載の半導体装置。
  4. 前記第１領域内の前記被覆率は、１０〜４０％である、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第２領域内の前記被覆率は、５〜２０％である、請求項１から４のいずれか１項に記載の半導体装置。
  6. 前記第１領域内の前記被覆率と前記第２領域内の前記被覆率との比は、３：２と３：１との間である、請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記第２領域は、前記第１領域を包囲するリング状の形状を有する、請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記第１チップまたは前記第１ウェハはさらに、
    前記論理回路の上方に配置され、前記第１貼合面に設けられ、前記論理回路に電気的に接続されている複数の第１アクティブパッドを備え、
    前記第２チップまたは前記第２ウェハはさらに、
    前記複数の第１アクティブパッド上に設けられた複数の第２アクティブパッドを備え、
    前記第１貼合面における前記第１アクティブパッドの被覆率は、第３領域内において、前記第１領域内における前記第１ダミーパッドの前記被覆率以上である、請求項１から７のいずれか１項に記載の半導体装置。
  9. 前記第１領域は、前記第３領域内における前記第１アクティブパッドの前記被覆率と同じ前記第１ダミーパッドの前記被覆率を有する第１被覆率領域と、前記第３領域内における前記第１アクティブパッドの前記被覆率未満の前記第１ダミーパッドの前記被覆率を有する第２被覆率領域とを含む、請求項８に記載の半導体装置。
  10. 前記第１ダミーパッドは、前記第１被覆率領域と前記第２被覆率領域との境界線に沿ってライン状に配置された複数のダミーパッドを含む、請求項９に記載の半導体装置。
  11. 前記第１領域内の前記第１ダミーパッドのサイズと、前記第２領域内の前記第１ダミーパッドのサイズは同じである、請求項１から１０のいずれか１項に記載の半導体装置。
  12. 前記第１領域内の前記第１ダミーパッド間のピッチと、前記第２領域内の前記第１ダミーパッド間のピッチは異なっている、請求項１１に記載の半導体装置。
  13. 前記第１領域内の前記第１ダミーパッド間のピッチと、前記第２領域内の前記第１ダミーパッド間のピッチは同じである、請求項１から１０のいずれか１項に記載の半導体装置。
  14. 前記第１領域内の前記第１ダミーパッドのサイズと、前記第２領域内の前記第１ダミーパッドのサイズは異なっている、請求項１３に記載の半導体装置。
  15. 第１基板上に論理回路を形成し、
    前記論理回路の上方に、前記論理回路に電気的に接続されていない複数の第１ダミーパッドを形成し、
    第２基板上にメモリセルアレイを形成し、
    前記メモリセルアレイの上方に複数の第２ダミーパッドを形成し、
    前記第１基板上に形成された前記複数の第１ダミーパッドと、前記第２基板上に形成された前記複数の第２ダミーパッドとを貼り合わせることで、前記複数の第１ダミーパッド上に前記複数の第２ダミーパッドを配置する、
    ことを含む半導体装置の製造方法であって、
    前記複数の第１ダミーパッドは、前記第１基板を含む第１ウェハが前記第２基板を含む第２ウェハと貼合された第１貼合面に設けられ、
    前記第１貼合面における前記第１ダミーパッドの被覆率は、前記第１ウェハのダイシング領域から離隔した第１領域と、前記ダイシング領域と前記第１領域との間に配置された第２領域とで異なるように設定される、半導体装置の製造方法。
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