JP2024041502A - 半導体装置およびその製造方法 - Google Patents

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substrate
corner
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喜一 舘
良太 仁平
嘉一 細村
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Kioxia Corp
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    • H01L2924/14511—EEPROM

Abstract

【課題】好適な構造を有する金属層を形成する。【解決手段】一の実施形態によれば、半導体装置は、第１基板上のトランジスタの上方に設けられた金属層を備える。前記金属層は、第１方向に延びる第１領域と、前記第１領域よりも前記第１方向の幅が小さく、前記第１領域から第２方向に突出する第２領域とを含み、前記第２領域の基端部と前記第１領域との間には、第３方向から見て１８０度よりも大きい角度を有する第１コーナー部が設けられている。また、前記金属層は、前記第１領域内に位置し、第１高さに下面を有する第１部分と、前記第２領域内に位置し、前記第１高さよりも低い第２高さに下面を有する第２部分とを含み、前記第１部分と前記第２部分との境界の段差は、前記第２方向において、前記第１コーナー部の近傍の第１位置で、前記第２領域の端縁から離間し、前記第１位置よりも前記第１コーナー部から離れた第２位置で、前記第２領域の端縁に近接する。【選択図】図５

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
配線（金属層）の傾斜部が配線のコーナー部付近に存在する場合、傾斜部に電流が集中するおそれがある。この場合、配線の厚さが傾斜部で薄くなっていると、傾斜部でＥＭ（エレクトロマイグレーション）不良が生じるおそれがある。
特開２０２０－１４１１００号公報 特開２０２１－０４８２４９号公報
好適な構造を有する金属層を形成することが可能な半導体装置およびその製造方法を提供する。
一の実施形態によれば、半導体装置は、第１基板と、前記第１基板上に設けられたトランジスタと、前記トランジスタの上方に設けられたメモリセルアレイと、前記トランジスタの上方に設けられた金属層とを備える。前記金属層は、第１方向に延びる第１領域と、前記第１領域よりも前記第１方向の幅が小さく、前記第１領域から前記第１方向と交差する第２方向に突出し、ワイヤ接続部を含む第２領域とを含み、前記第２領域の基端部と前記第１領域との間には、前記第１方向および前記第２方向に交差する第３方向から見て１８０度よりも大きい角度を有する第１コーナー部が設けられている。また、前記金属層は、前記第１領域内に位置し、第１高さに下面を有する第１部分と、前記第２領域内に位置し、前記第１高さよりも低い第２高さに下面を有する第２部分とを含み、前記第１部分と前記第２部分との境界に存在する段差は、前記第２方向において、前記第１コーナー部の近傍の第１位置で、前記第２領域の端縁から離間し、前記第１位置よりも前記第１コーナー部から離れた第２位置で、前記第２領域の端縁に近接する。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の構造を示す拡大断面図である。 第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の半導体装置の構造を示す平面図である。 第１実施形態の半導体装置の構造と、その比較例の半導体装置の構造とを示す平面図である。 第１実施形態の半導体装置の構造を示す平面図である。 第２実施形態の半導体装置の製造方法を示す断面図(1/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(2/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(3/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(4/5)である。 第２実施形態の半導体装置の製造方法を示す断面図(5/5)である。
以下、本発明の実施形態を、図面を参照して説明する。図１～図１２において、同一の構成には同一の符号を付し、重複する説明は省略する。
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
本実施形態の半導体装置は例えば、回路チップ１とアレイチップ２とが貼り合わされた３次元半導体メモリである。図１に示す符号Ｓは、回路チップ１とアレイチップ２との間の貼合面を示している。
回路チップ１は、図１に示すように、基板１１と、複数のトランジスタ１２と、層間絶縁膜１３と、複数のコンタクトプラグ１４と、配線層１５と、複数のビアプラグ１６と、複数の金属パッド１７とを備えている。各トランジスタ１２は、ゲート絶縁膜１２ａおよびゲート電極１２ｂを含んでいる。基板１１は、第１基板の例である。
アレイチップ２は、図１に示すように、層間絶縁膜２１と、複数の金属パッド２２と、複数のビアプラグ２３と、配線層２４と、複数のビアプラグ２５と、配線層２６と、複数のビアプラグ２７と、配線層２８と、複数のコンタクトプラグ２９と、積層膜３１と、複数の柱状部３２と、配線層３３と、複数のビアプラグ３４と、金属配線３５と、パッシベーション絶縁膜３６と、半田３７と、ボンディングワイヤ３８とを備えている。積層膜３１は、複数の電極層３１ａおよび複数の絶縁膜３１ｂを含んでいる。金属配線３５は、平坦部３５ａ、ワイヤ接続部３５ｂ、プラグ接続部３５ｃ、およびプラグ接続部３５ｄを含んでいる。金属配線３５は、金属層の例である。平坦部３５ａ、ワイヤ接続部３５ｂ、プラグ接続部３５ｃ、およびプラグ接続部３５ｄはそれぞれ、第１部分、第２部分、第３部分、および第４部分の例である。
基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向とは一致していなくてもよい。Ｙ方向は第１方向の例であり、－Ｘ方向は第２方向の例であり、Ｚ方向は第３方向の例である。
各トランジスタ１２は、基板１１上に順に設けられたゲート絶縁膜１２ａおよびゲート電極１２ｂと、基板１１内に設けられた不図示のソース拡散層およびドレイン拡散層とを含んでいる。トランジスタ１２は例えば、アレイチップ２内のメモリセルアレイの動作を制御する論理回路（ＣＭＯＳ回路）を形成している。
層間絶縁膜１３は、基板１１上に形成されており、トランジスタ１２を覆っている。層間絶縁膜１３は例えば、ＳｉＯ２膜（シリコン酸化膜）とその他の絶縁膜とを含む積層膜である。
コンタクトプラグ１４、配線層１５、ビアプラグ１６、および金属パッド１７は、層間絶縁膜１３内に形成されており、基板１１上（またはトランジスタ１２上）に順に配置されている。配線層１５は、図１に示すように複数の配線を含んでいる。各金属パッド１７は例えば、Ｃｕ（銅）層を含む金属層である。
層間絶縁膜２１は、層間絶縁膜１３上に形成されている。層間絶縁膜２１は例えば、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。
金属パッド２２、ビアプラグ２３、配線層２４、ビアプラグ２５は、および配線層２６は、層間絶縁膜２１内に形成されており、金属パッド１７上に順に配置されている。各金属パッド２２は、対応する金属パッド１７に接しており、対応する金属パッド１７と電気的に接続されている。各金属パッド２２は例えば、Ｃｕ層を含む金属層である。配線層２４、２６の各々は、図１に示すように複数の配線を含んでいる。
ビアプラグ２７、配線層２８、およびコンタクトプラグ２９は、層間絶縁膜２１内に形成されており、配線層２６上に順に配置されている。配線層２８は、図１に示すように複数の配線を含んでいる。これらの配線は、複数のビット線を含んでいる。
積層膜３１、柱状部３２、および配線層３３は、層間絶縁膜２１内に形成されており、上記のメモリセルアレイを形成している。メモリセルアレイは、複数のメモリセルを含んでおり、これらのメモリセル内にデータを記憶することが可能である。メモリセルアレイの動作は、金属パッド１７、２２などを介して、上記の論理回路により制御される。
積層膜３１は、Ｚ方向に交互に積層された複数の電極層３１ａおよび複数の絶縁膜３１ｂを含んでいる。各電極層３１ａは例えば、Ｗ（タングステン）層を含む金属層であり、ワード線または選択線として機能する。絶縁膜３１ｂは例えば、ＳｉＯ２膜である。
柱状部３２は、積層膜３１内にてコンタクトプラグ２９上に形成されており、Ｚ方向に延びる柱状の形状を有している。各柱状部３２の下端は、上述のビット線と電気的に接続されており、各柱状部３２の上端は、後述するソース線と電気的に接続されている。柱状部３２のさらなる詳細については、後述する。
配線層３３は、図１に示すように複数の配線を含んでいる。これらの配線のうち、柱状部３２上に配置された配線は、ソース線として機能する。
ビアプラグ３４は、層間絶縁膜２１内に形成されており、配線層２６上に配置されている。金属配線３５は、層間絶縁膜２１およびビアプラグ３４上に形成されている。金属配線３５は例えば、Ａｌ（アルミニウム）層を含む配線である。パッシベーション絶縁膜３６は、層間絶縁膜２１上に金属配線３５を介して形成されている。図１は、パッシベーション絶縁膜３６に設けられた開口部Ｐを示している。
金属配線３５は、平坦部３５ａ、ワイヤ接続部３５ｂ、プラグ接続部３５ｃ、およびプラグ接続部３５ｄを含んでいる。金属配線３５はさらに、傾斜部Ｒ１と、傾斜部Ｒ２と、傾斜部Ｒ３と、傾斜部Ｒ４とを含んでいる。傾斜部Ｒ１は第１傾斜部の例であり、傾斜部Ｒ２は第２傾斜部の例である。
平坦部３５ａはおおむね、積層膜３１、柱状部３２、および配線層３３の上方に位置しており、平坦な上面および下面を有している。平坦部３５ａの下面の高さ（Ｚ座標）は、第１高さの例である。本実施形態の平坦部３５ａは、平面視にて金属配線３５の面積の大部分を占めている、すなわち、Ｚ方向から見て金属配線３５の面積の大部分を占めている。
ワイヤ接続部３５ｂは、平坦部３５ａより低い位置に設けられている。よって、図１に示すワイヤ接続部３５ｂの上面および下面はそれぞれ、平坦部３５ａの上面および下面より低い高さに位置している。ワイヤ接続部３５ｂの下面の高さは、第２高さの例である。傾斜部Ｒ１は、図１に示すように平坦部３５ａとワイヤ接続部３５ｂとを接続しており、平坦部３５ａとワイヤ接続部３５ｂとの間でＸＹ平面に対し傾斜している。
ワイヤ接続部３５ｂは、ワイヤボンディング用に設けられている。図１では、ワイヤ接続部３５ｂの上面が開口部Ｐ内に露出されており、ボンディングワイヤ３８が、半田３７により、開口部Ｐ内のワイヤ接続部３５ｂの上面と電気的に接続されている。ボンディングワイヤ３８は例えば、本実施形態の半導体装置と他の装置とを電気的に接続するために使用される。図１は、ボンディングワイヤ３８から供給される電流の経路を、白抜きの矢印で示している。
プラグ接続部３５ｃは、ワイヤ接続部３５ｂより低い位置に設けられている。よって、図１に示すプラグ接続部３５ｃの上面および下面はそれぞれ、プラグ接続部３５ｂの上面および下面より低い高さに位置している。プラグ接続部３５ｃの下面の高さは、第３高さの例である。傾斜部Ｒ２は、図１に示すようにワイヤ接続部３５ｂとプラグ接続部３５ｃとを接続しており、ワイヤ接続部３５ｂとプラグ接続部３５ｃとの間でＸＹ平面に対し傾斜している。また、傾斜部Ｒ３は、図１に示すように平坦部３５ａとプラグ接続部３５ｃとを接続しており、平坦部３５ａとプラグ接続部３５ｃとの間でＸＹ平面に対し傾斜している。
プラグ接続部３５ｃは、プラグ接続用に設けられている。図１では、プラグ接続部３５ｃが、複数のビアプラグ３４上に配置されており、これらのビアプラグ３４と電気的に接続されている。これらのビアプラグ３４は、第１ビアプラグの例である。
プラグ接続部３５ｄは、平坦部３５ａより低い位置に設けられている。よって、図１に示すプラグ接続部３５ｄの上面および下面はそれぞれ、平坦部３５ａの上面および下面より低い高さに位置している。具体的には、図１に示すプラグ接続部３５ｄの上面および下面はそれぞれ、プラグ接続部３５ｃの上面および下面と同じ高さに位置している。プラグ接続部３５ｄの下面の高さは、第４高さの例である。傾斜部Ｒ４は、図１に示すように平坦部３５ａとプラグ接続部３５ｄとを接続しており、平坦部３５ａとプラグ接続部３５ｄとの間でＸＹ平面に対し傾斜している。
プラグ接続部３５ｄは、プラグ接続用に設けられている。図１では、プラグ接続部３５ｄが、複数のビアプラグ３４上に配置されており、これらのビアプラグ３４と電気的に接続されている。これらのビアプラグ３４は、第２ビアプラグの例である。
なお、本実施形態の金属配線３５の厚さは、図１に示すように、平坦部３５ａ、ワイヤ接続部３５ｂ、プラグ接続部３５ｃ、およびプラグ接続部３５ｄで厚くなっており、傾斜部Ｒ１～Ｒ４で薄くなっている。金属配線３５にさらなる詳細については、後述する。
図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。図２は、上記複数の柱状部３２のうちの１本を例示している。
本実施形態の各柱状部３２は、積層膜３１内に順に設けられたブロック絶縁膜３２ａ、電荷蓄積層３２ｂ、トンネル絶縁膜３２ｃ、チャネル半導体層３２ｄ、およびコア絶縁膜３２ｅを含んでいる。
ブロック絶縁膜３２ａ、電荷蓄積層３２ｂ、トンネル絶縁膜３２ｃ、およびチャネル半導体層３２ｄは、Ｚ方向に延びる管状の形状を有し、コア絶縁膜３２ｅは、Ｚ方向に延びる柱状の形状を有している。ブロック絶縁膜３２ａは例えば、ＳｉＯ２膜である。電荷蓄積層３２ｂは例えば、ＳｉＮ膜（シリコン窒化膜）などの絶縁膜、またはポリシリコン層などの半導体層である。電荷蓄積層３２ｂは、各メモリセルの信号電荷を蓄積することが可能である。トンネル絶縁膜３２ｃは例えば、ＳｉＯ２膜である。チャネル半導体層３２ｄは例えば、ポリシリコン層である。チャネル半導体層３２ｄは、上述のビット線（配線層２８）およびソース線（配線層３３）と電気的に接続されている。コア絶縁膜３２ｅは例えば、ＳｉＯ２膜である。
図３および図４は、第１実施形態の半導体装置の製造方法を示す断面図である。
図３は、複数の回路チップ１を含む回路ウェハＷ１と、複数のアレイチップ２を含むアレイウェハＷ２とを示している。図３に示すアレイウェハＷ２の向きは、図１に示すアレイチップ２の向きとは逆向きとなっている。本実施形態では、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせることで半導体装置を製造する。図３は、貼合のために向きを反転される前のアレイウェハＷ２を示しており、図１は、貼合のために向きを反転されて貼合およびダイシングされた後のアレイチップ２を示している。
図３では、符号Ｓ１が回路ウェハＷ１の上面を示しており、符号Ｓ２がアレイウェハＷ２の上面を示している。アレイウェハＷ２は、配線層３３下に絶縁膜４２を介して設けられた基板４１を備えている。基板４１は例えば、Ｓｉ基板などの半導体基板である。基板４１は、第２基板の例である。
本実施形態ではまず、図３に示すように、回路ウェハＷ１の基板１１上にトランジスタ１２、層間絶縁膜１３、金属パッド１７などを形成し、アレイウェハＷ２の基板４１上に層間絶縁膜２１、金属パッド２２、積層膜３１、柱状部３２、配線層３３、ビアプラグ３４、絶縁膜４２などを形成する。次に、図４に示すように、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜２１とが接着される。次に、回路ウェハＷ１およびアレイウェハＷ２をアニールする。これにより、金属パッド１７と金属パッド２２とが接合される。
その後、基板１１をＣＭＰ（Chemical Mechanical Polishing）により薄膜化し、基板４１および絶縁膜４２をＣＭＰにより除去し、配線層３３をエッチング加工し、基板１１上に金属配線３５、パッシベーション絶縁膜３６、半田３７、およびボンディングワイヤ３８を形成および配置する。さらには、回路ウェハＷ１およびアレイウェハＷ２を複数のチップに切断する。このようにして、図１に示す半導体装置が製造される。
なお、図１は、層間絶縁膜１３と層間絶縁膜２１との境界面や、金属パッド１７と金属パッド２２との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、例えば金属パッド１７の側面や金属パッド２２の側面の傾きや、金属パッド１７の側面と金属パッド２２との位置ずれを検出することで推定することができる。
また、本実施形態では回路チップ１とアレイチップ２とを貼り合わせているが、代わりにアレイチップ２同士を貼り合わせてもよい。
また、基板４１は、本実施形態ではＣＭＰにより除去されているが、基板４１を絶縁膜４２の位置で基板１１から剥がすことで除去されてもよい。これにより例えば、基板４１を再利用することが可能となる。
次に、図５～図７を参照し、本実施形態の金属配線３５のさらなる詳細を説明する。
図５は、第１実施形態の半導体装置の構造を示す平面図である。
図５は、上述のビアプラグ３４、金属配線３５、半田３７、およびボンディングワイヤ３８の平面形状を示している。図１は、図５に示すＡ－Ａ’線に沿った断面図となっている。図５は、平坦部３５ａ、ワイヤ接続部３５ｂ、および半田３７をクロスハッチングで示し、傾斜部Ｒ１～Ｒ３を平坦部３５ａ、ワイヤ接続部３５ｂ、およびプラグ接続部３５ｃの間の境界線で示している。
本実施形態の金属配線３５は、図５に示すように、領域５１と、複数の領域５２と、領域５３とを含んでいる。領域５１、５２、５３はそれぞれ、第１領域、第３領域、および第２領域の例である。
領域５１は、Ｙ方向に延びている。上記複数の領域５２は、領域５１からＸ方向に延びており、Ｙ方向に互いに隣接している。領域５３は、領域５１に対し領域５２の反対側に位置し、領域５１から－Ｘ方向に突出している。平坦部３５ａはおおむね、領域５１、５２内に位置している。ワイヤ接続部３５ｂはおおむね、領域５３内に位置している。プラグ接続部３５ｃは、領域５３内に位置している。半田３７は、ワイヤ接続部３５ｂ上に配置されており、ビアプラグ３４は、プラグ接続部３５ｃ下に配置されている。
領域５３のＹ方向の幅は、領域５１のＹ方向の幅よりも小さくなっている。本実施形態では、領域５１の＋Ｙ方向の端部が、紙面に示す範囲よりも＋Ｙ方向に位置し、領域５１の－Ｙ方向の端部が、紙面に示す範囲よりも－Ｙ方向に位置している。一方、領域５３のＸ方向の幅は、図５では領域５１のＸ方向の幅よりも大きくなっているが、領域５１のＸ方向の幅よりも小さくなっていてもよい。
本実施形態の金属配線３５はさらに、図５に示すように、複数のコーナー部Ｃ１と、複数のコーナー部Ｃ２と、複数のコーナー部Ｃ３とを有している。コーナー部Ｃ１、Ｃ２はそれぞれ、第１コーナー部および第２コーナー部の例である。
コーナー部Ｃ１は、領域５３に設けられており、具体的には、領域５１と領域５３との境界に位置している。各コーナー部Ｃ１は、平面視にて１８０度よりも大きい角度を有している。よって、各コーナー部Ｃ１は、鈍角を有している。各コーナー部Ｃ１の角度は、例えば２７０度である。各コーナー部Ｃ１は、領域５３の基端部と領域５１との間に設けられている。
コーナー部Ｃ２は、領域５３に設けられている。各コーナー部Ｃ２は、平面視にて１８０度よりも小さい角度を有している。よって、各コーナー部Ｃ２は、鋭角を有している。各コーナー部Ｃ２の角度は、例えば９０度である。各コーナー部Ｃ２は、領域５３の先端部に設けられている。
コーナー部Ｃ３は、領域５２に設けられており、具体的には、領域５１と領域５２との境界に位置している。各コーナー部Ｃ３は、平面視にて１８０度よりも大きい角度を有している。よって、各コーナー部Ｃ３は、鈍角を有している。各コーナー部Ｃ３の角度は、例えば２７０度である。各コーナー部Ｃ３は、領域５２の基端部と領域５１との間に設けられている。
平面視において、本実施形態のワイヤ接続部３５ｂは、四角形（長方形）に近い形状を有し、具体的には、長方形からコーナー部Ｃ１付近の部分を切り取ったような形状を有している。よって、ワイヤ接続部３５ｂの平面形状は、コーナー部Ｃ１側が窪んでいる八角形となっている。その結果、ワイヤ接続部３５ｂは、各コーナー部Ｃ１から離れて配置されており、かつ、各コーナー部Ｃ２の近くに配置されている。よって、平面視にて、ワイヤ接続部３５ｂと各コーナー部Ｃ１との距離は、ワイヤ接続部３５ｂと各コーナー部Ｃ２との距離よりも大きくなっている。平面視でのワイヤ接続部３５ｂと各コーナー部Ｃ１との距離は、例えば１μｍ以上となっている。
また、本実施形態のプラグ接続部３５ｃは、平面視にてワイヤ接続部３５ｂ内に位置しており、ワイヤ接続部３５ｂの輪郭に沿ってＵ字型の平面形状を有している。その結果、プラグ接続部３５ｃも、各コーナー部Ｃ１から離れて配置されており、かつ、各コーナー部Ｃ２の近くに配置されている。よって、平面視にて、プラグ接続部３５ｃと各コーナー部Ｃ１との距離は、プラグ接続部３５ｃと各コーナー部Ｃ２との距離よりも大きくなっている。平面視でのプラグ接続部３５ｃと各コーナー部Ｃ１との距離は、例えば１μｍ以上となっている。
また、本実施形態のワイヤ接続部３５ｂおよびプラグ接続部３５ｃは、各コーナー部Ｃ３からも離れて配置されている。平面視でのワイヤ接続部３５ｂと各コーナー部Ｃ３との距離や、平面視でのプラグ接続部３５ｃと各コーナー部Ｃ３との距離も、例えば１μｍ以上となっている。
図５は、領域５３の＋Ｙ方向の端縁（上縁）に設けられたコーナー部Ｃ１と、領域５３の－Ｙ方向の端縁（下縁）に設けられたコーナー部Ｃ１とを示している。平坦部３５ａとワイヤ接続部３５ｂとの境界に存在する段差は、Ｙ方向において、前者のコーナー部Ｃ１の近傍の第１段差位置で、領域５３の上縁から離間し、第１段差位置よりも前者のコーナー部Ｃ１から離れた第２段差位置で、領域５３の上縁に近接している。同様に、平坦部３５ａとワイヤ接続部３５ｂとの境界に存在する段差は、Ｙ方向において、後者のコーナー部Ｃ１の近傍の第３段差位置で、領域５３の下縁から離間し、第３段差位置よりも後者のコーナー部Ｃ１から離れた第４段差位置で、領域５３の下縁に近接している。理由は、本実施形態のワイヤ接続部３５ｂは、長方形からコーナー部Ｃ１付近の部分を切り取ったような形状を有しているからである。第１および第３段差位置は、第１位置の例であり、第２および第４段差位置は、第２位置の例である。本実施形態では、平坦部３５ａとワイヤ接続部３５ｂとの境界に存在する段差が、傾斜部Ｒ１となっている。
本実施形態の金属配線３５は例えば、ＶＣＣ電圧などの電源電圧を供給する電源配線である。この場合、ワイヤ接続部３５ｂは、ボンディングワイヤ３８から電源電圧を供給される電源パッドとして機能する。金属配線３５を含む配線層はさらに、入力信号や出力信号などの電気信号を供給する金属配線（信号配線）を含んでいてもよく、信号配線は、ボンディングワイヤと電気的に接続されるＩ／Ｏ（Input/Output）パッドを含んでいてもよい。この場合、上記の配線層から電源配線（金属配線３５）と信号配線とが形成される。
図６は、第１実施形態の半導体装置の構造と、その比較例の半導体装置の構造とを示す平面図である。
図６(ａ)は、比較例の半導体装置内の金属配線３５を示している。本比較例の金属配線３５の形状は、第1実施形態の金属配線３５の形状とおおむね同じである。ただし、本比較例のワイヤ接続部３５ｂの平面形状は、八角形ではなく四角形となっている。よって、ワイヤ接続部３５ｂが、各コーナー部Ｃ１の近くに配置されている。また、本比較例のプラグ接続部３５ｃの平面形状は、この四角形の輪郭に沿ってＵ字型の平面形状を有している。よって、プラグ接続部３５ｃも、各コーナー部Ｃ１の近くに配置されている。
シミュレーションの結果、本比較例の金属配線３５では、鈍角を有するコーナー部付近に電流が集中することが判明した。そのため、電流は、コーナー部Ｃ１、Ｃ３付近に集中する。一方、本比較例の金属配線３５は、コーナー部Ｃ１の近くにワイヤ接続部３５ｂやプラグ接続部３５ｃを含んでいるため、コーナー部Ｃ１の近くに傾斜部Ｒ１～Ｒ３を含んでいる。そのため、傾斜部Ｒ１～Ｒ３に電流が集中するおそれがある。この場合、金属配線３５の厚さが傾斜部Ｒ１～Ｒ３で薄くなっていると、傾斜部Ｒ１～Ｒ３でＥＭ不良が生じるおそれがある。この問題は、金属配線３５が電源配線の場合に起こりやすい。
図６(ｂ)は、本実施形態の半導体装置内の金属配線３５を示している。本実施形態のワイヤ接続部３５ｂの平面形状は、コーナー部Ｃ１側が窪んでいる八角形となっている。よって、ワイヤ接続部３５ｂが、各コーナー部Ｃ１から離れて配置されている。また、本実施形態のプラグ接続部３５ｃの平面形状は、窪んだ部分を除きこの八角形の輪郭に沿ってＵ字型の平面形状を有している。よって、プラグ接続部３５ｃも、各コーナー部Ｃ１から離れて配置されている。
シミュレーションの結果、本実施形態の金属配線３５でも、鈍角を有するコーナー部付近に電流が集中することが判明した。そのため、電流は、コーナー部Ｃ１、Ｃ３付近に集中する。しかしながら、本実施形態のワイヤ接続部３５ｂやプラグ接続部３５ｃは、コーナー部Ｃ１から離れて配置されていることから、本実施形態の金属配線３５は、コーナー部Ｃ１の近くに傾斜部Ｒ１～Ｒ３を含んでいない。よって、本実施形態によれば、傾斜部Ｒ１～Ｒ３に電流が集中することを抑制することが可能となる。これにより、金属配線３５の厚さが傾斜部Ｒ１～Ｒ３で薄くなっていても、傾斜部Ｒ１～Ｒ３でＥＭ不良が生じることを抑制することが可能となる。この構造は例えば、金属配線３５が電源配線の場合に採用することが望ましい。
図６(ｂ)は、平面視において、コーナー部Ｃ１とワイヤ接続部３５ｂとの間のＸ方向の距離Ｄｘと、コーナー部Ｃ１とワイヤ接続部３５ｂとの間のＹ方向の距離Ｄｙとを示している。本実施形態では、距離Ｄｘ、Ｄｙは、例えばいずれも１μｍ以上であり、望ましくはいずれも１０μｍ以上である。本実施形態では、距離Ｄｙが距離Ｄｘよりも短いため、距離Ｄｙが、コーナー部Ｃ１とワイヤ接続部３５ｂとの間の距離を表している。逆に距離Ｄｙが距離Ｄｘよりも長くなっていてもよい。
本実施形態では、平坦部３５ａの一部が、領域５３内に配置されており、ワイヤ接続部３５ｂの一部が、領域５１内に配置されている。ただし、ワイヤ接続部３５ｂは、プラグ接続部３５ｃと同様に、領域５３内のみに配置されていてもよい。
図７は、第１実施形態の半導体装置の構造を示す平面図である。
図７(ａ)は、図５と同様に、上述のビアプラグ３４、金属配線３５、半田３７、およびボンディングワイヤ３８の平面形状を示している。ただし、図５は、各領域５２の一部分のみを示しているのに対し、図７(ａ)は、各領域５２の全体を示している。
本実施形態の各領域５２は、図７(ａ)に示すように、金属配線３５を貫通する複数の開口部Ｈを含んでいる。これらの開口部Ｈは例えば、パッシベーション絶縁膜３６（図１）で埋め込まれている。本実施形態の各領域５２はさらに、図７(ａ)に示すように、各領域５２のＸ方向の端部付近に上述のプラグ接続部３５ｄを含んでいる。
図７(ｂ)は、本実施形態の複数のプラグ接続部３５ｄのうちの１つを例示している。本実施形態の半導体装置は、図７(ｂ)に示すように、各プラグ接続部３５ｄ下に複数のビアプラグ３４を備えている。本実施形態の金属配線３５は、図７(ｂ)に示すように、各領域５２内に複数のコーナー部Ｃ４を有している。各コーナー部Ｃ４は、平面視にて１８０度よりも小さい角度を有している。よって、各コーナー部Ｃ２は、鋭角を有している。各コーナー部Ｃ４の角度は、例えば９０度である。
以上のように、本実施形態の金属配線３５は、鈍角を有するコーナー部Ｃ１から離れた位置にワイヤ接続部３５ｂやプラグ接続部３５ｃを含んでいる。よって、本実施形態によれば、例えば傾斜部Ｒ１～Ｒ３に電流が集中することを抑制することが可能となるなど、好適な構造を有する金属配線３５を形成することが可能となる。
（第２実施形態）
図８～図１２は、第２実施形態の半導体装置の製造方法を示す断面図である。図８～図１２に示す半導体装置の製造方法は、図３および図４に示す半導体装置の製造方法の一例に相当する。
まず、アレイウェハＷ２用の基板４１を用意し、基板４１上に絶縁膜４２および配線層３３を順に形成する（図８(ａ)）。絶縁膜４２は例えば、ＳｉＯ２膜である。配線層３３は例えば、ポリシリコン層である。
次に、配線層３３上に、積層膜３１と、柱状部３２と、層間絶縁膜２１用の絶縁膜２１ａの一部とを形成する（図８(ｂ)）。その結果、基板４１の上方に、積層膜３１、柱状部３２、および配線層３３を含むメモリセルアレイが形成される。ただし、配線層３３はさらに、後述する工程でエッチング加工される。積層膜３１は例えば、複数の犠牲層と複数の絶縁膜３１ｂとを交互に積層し、これらの犠牲層を複数の電極層３１ａに置換することで形成される（リプレイス工程）。この場合、柱状部３２は例えば、リプレイス工程前の積層膜３１内に、配線層３３に達するように形成される。
次に、絶縁膜２１ａ内に、配線層３３に達するようにビアプラグ３４を形成する（図９(ａ)）。さらには、絶縁膜２１ａ内の柱状部３２上に、コンタクトプラグ２９と、配線層２８とを順に形成する（図９(ａ)）。
次に、基板４１の全面に、層間絶縁膜２１用の絶縁膜２１ａの残部を形成し、絶縁膜２１ａ内のビアプラグ３４および配線層２８上に、ビアプラグ２７と、配線層２６と、ビアプラグ２５と、配線層２４と、ビアプラグ２３と、金属パッド２２とを順に形成する（図９(ｂ)）。
次に、回路ウェハＷ１用の基板１１を用意し、基板１１上にトランジスタ１２を形成する（図１０）。さらには、基板１１およびトランジスタ１２上に層間絶縁膜１３を形成し、層間絶縁膜１３内の基板１１またはトランジスタ１２上に、コンタクトプラグ１４、配線層１５、ビアプラグ１４’、配線層１５’、ビアプラグ１４”、配線層１５”、ビアプラグ１６、および金属パッド１７を順に形成する（図１０）。
次に、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせる（図１０）。具体的には、基板１１と基板４１とを、層間絶縁膜１３や絶縁膜２１ａなどを介して貼り合わせる。その結果、回路ウェハＷ１上にアレイウェハＷ２が配置される。
次に、ＣＭＰにより基板４１を除去する（図１１(ａ)）。その結果、絶縁膜４２の上面が露出される。
次に、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により、絶縁膜４２および配線層３３を加工する（図１１(ｂ)）。その結果、絶縁膜４２および配線層３３内に開口部Ｈ１、Ｈ２が形成され、開口部Ｈ１、Ｈ２内にビアプラグ３４が露出する。
次に、リソグラフィおよびＲＩＥにより、開口部Ｈ１、Ｈ２内の絶縁膜２１ａを加工する（図１１(ｃ)）。その結果、開口部Ｈ１の底部に開口部Ｈ３が形成され、開口部Ｈ２の底部に開口部Ｈ４が形成され、ビアプラグ３４の露出面積が増大する。その後、絶縁膜４２が除去される。
次に、配線層３３上に層間絶縁膜２１用の絶縁膜２１ｂを形成し、絶縁膜２１ａ、２１ｂおよびビアプラグ３４上に金属配線３５を形成する（図１２(ａ)）。金属配線３５は例えば、電源配線である。金属配線３５は例えば、基板１１の全面に金属配線３５用の配線層を形成し、この配線層をエッチング加工することで形成される。この際、この配線層から電源配線（金属配線３５）と信号配線とが形成されてもよい。なお、本実施形態の絶縁膜２１ｂは、配線層３３の上面だけでなく、配線層３３の側面にも形成される。例えば、図１２(ａ)に示す配線層３３の側面と金属配線３５の側面との間には、絶縁膜２１ｂが介在する。
本実施形態の金属配線３５は、図１や図５などを参照して説明した平坦部３５ａ、ワイヤ接続部３５ｂ、プラグ接続部３５ｃ、プラグ接続部３５ｄ、および傾斜部Ｒ１～Ｒ３を含むように形成される。プラグ接続部３５ｄは、開口部Ｈ１、Ｈ３内においてビアプラグ３４上に形成される。プラグ接続部３５ｃは、開口部Ｈ４内などにおいてビアプラグ３４上に形成される。ワイヤ接続部３５ｂは、開口部Ｈ２内に形成される。平坦部３５ａは、絶縁膜２１ｂ上に形成される。本実施形態の金属配線３５はさらに、図５などを参照して説明した領域５１～５３やコーナー部Ｃ１～Ｃ４を含むように形成される。
なお、ビアプラグ３４の上端は、図１２(ａ)に示すように、開口部Ｈ３、Ｈ４の底面から上方に突出していてもよい。この場合、プラグ接続部３５ｃ、３５ｄの上面の高さは、図１２(ａ)に示すように、ワイヤ接続部３５の上面の高さよりも高くなる場合がある。
次に、基板１１の全面にパッシベーション絶縁膜３６を形成し、リソグラフィおよびＲＩＥによりパッシベーション絶縁膜３６内に開口部Ｐを形成する（図１２(ｂ)）。その結果、開口部Ｐ内にワイヤ接続部３５ｂの上面が露出する。
次に、開口部Ｐ内のワイヤ接続部３５ｂの上面に、半田３７によりボンディングワイヤ３８を取り付ける（図１２(ｃ)）。その結果、ボンディングワイヤ３８が、半田３７を介してワイヤ接続部３５ｂと電気的に接続される。
その後、回路ウェハＷ１およびアレイウェハＷ２が複数のチップに切断される。このようにして、本実施形態の半導体装置が製造される。
以上のように、本実施形態によれば、第１実施形態の半導体装置を製造することが可能となる。これにより、好適な構造を有する金属配線３５を形成することが可能となる。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：回路チップ、２：アレイチップ、
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、１２ｂ：ゲート電極、
１３：層間絶縁膜、１４：コンタクトプラグ、１４’：ビアプラグ、
１４”：ビアプラグ、１５：配線層、１５’：配線層、
１５”：配線層、１６：ビアプラグ、１７：金属パッド、
２１：層間絶縁膜、２１ａ：絶縁膜、２１ｂ：絶縁膜、２２：金属パッド、
２３：ビアプラグ、２４：配線層、２５：ビアプラグ、２６：配線層、
２７：ビアプラグ、２８：配線層、２９：コンタクトプラグ、
３１：積層膜、３１ａ：電極層、３１ｂ：絶縁膜、３２：柱状部、
３２ａ：ブロック絶縁膜、３２ｂ：電荷蓄積層、３２ｃ：トンネル絶縁膜、
３２ｄ：チャネル半導体層、３２ｅ：コア絶縁膜、３３：配線層、
３４：ビアプラグ、３５：金属配線、３５ａ：平坦部、
３５ｂ：ワイヤ接続部、３５ｃ：プラグ接続部、３５ｄ：プラグ接続部、
３６：パッシベーション絶縁膜、３７：半田、３８：ボンディングワイヤ、
４１：基板、４２：絶縁膜、５１：領域、５２：領域、５３：領域

Claims (20)

  1. 第１基板と、
    前記第１基板上に設けられたトランジスタと、
    前記トランジスタの上方に設けられたメモリセルアレイと、
    前記トランジスタの上方に設けられた金属層とを備え、
    前記金属層は、
    第１方向に延びる第１領域と、
    前記第１領域よりも前記第１方向の幅が小さく、前記第１領域から前記第１方向と交差する第２方向に突出し、ワイヤ接続部を含む第２領域とを含み、
    前記第２領域の基端部と前記第１領域との間には、前記第１方向および前記第２方向に交差する第３方向から見て１８０度よりも大きい角度を有する第１コーナー部が設けられ、
    前記金属層は、
    前記第１領域内に位置し、第１高さに下面を有する第１部分と、
    前記第２領域内に位置し、前記第１高さよりも低い第２高さに下面を有する第２部分とを含み、
    前記第１部分と前記第２部分との境界に存在する段差は、前記第２方向において、前記第１コーナー部の近傍の第１位置で、前記第２領域の端縁から離間し、前記第１位置よりも前記第１コーナー部から離れた第２位置で、前記第２領域の端縁に近接する、
    半導体装置。
  2. 前記金属層はさらに、前記第１領域から前記第２領域の反対側に延びる第３領域を含む、請求項１に記載の半導体装置。
  3. 前記第３方向から見た前記第２部分と前記第１コーナー部との距離は、１μｍ以上である、請求項１に記載の半導体装置。
  4. 前記金属層はさらに、前記第１部分と前記第２部分とを接続し、前記第１部分と前記第２部分との間で傾斜している第１傾斜部を含む、請求項１に記載の半導体装置。
  5. 前記第２部分は、前記第３方向から見て前記第１コーナー部側が窪んでいる形状を有する、請求項１に記載の半導体装置。
  6. 前記金属層はさらに、前記第２領域内に位置し、前記第２高さよりも低い第３高さに下面を有する第３部分を含む、請求項１に記載の半導体装置。
  7. 前記第３方向から見た前記第３部分と前記第１コーナー部との距離は、１μｍ以上である、請求項６に記載の半導体装置。
  8. 前記第３部分下に設けられた第１ビアプラグをさらに備える、請求項６に記載の半導体装置。
  9. 前記金属層はさらに、前記第２部分と前記第３部分とを接続し、前記第２部分と前記第３部分との間で傾斜している第２傾斜部を含む、請求項６に記載の半導体装置。
  10. 前記金属層はさらに、前記第３領域内に位置し、前記第１高さよりも低い第４高さに下面を有する第４部分を含む、請求項２に記載の半導体装置。
  11. 前記第４部分下に設けられた第２ビアプラグをさらに備える、請求項１０に記載の半導体装置。
  12. 前記第２領域の先端部には、前記第３方向から見て１８０度よりも小さい角度を有する第２コーナー部が設けられ、
    前記第３方向から見て、前記第２部分と前記第１コーナー部との距離は、前記第２部分と前記第２コーナー部との距離よりも大きい、
    請求項１に記載の半導体装置。
  13. 第１基板上にトランジスタを形成し、
    前記トランジスタの上方にメモリセルアレイを形成し、
    前記トランジスタの上方に金属層を形成する、
    ことを含み、
    前記金属層は、
    第１方向に延びる第１領域と、
    前記第１領域よりも前記第１方向の幅が小さく、前記第１領域から前記第１方向と交差する第２方向に突出し、ワイヤ接続部を含む第２領域と、を含むように形成され、
    前記第２領域の基端部と前記第１領域との間には、前記第１方向および前記第２方向に交差する第３方向から見て１８０度よりも大きい角度を有する第１コーナー部が形成され、
    前記金属層は、
    前記第１領域内に位置し、第１高さに下面を有する第１部分と、
    前記第２領域内に位置し、前記第１高さよりも低い第２高さに下面を有する第２部分と、を含むように形成され、
    前記第１部分と前記第２部分との境界に位置する段差が、前記第２方向において、前記第１コーナー部の近傍の第１位置で、前記第２領域の端縁から離間し、前記第１位置よりも前記第１コーナー部から離れた第２位置で、前記第２領域の端縁に近接する、ように形成される、
    半導体装置の製造方法。
  14. 前記金属層はさらに、前記第１部分と前記第２部分とを接続し、前記第１部分と前記第２部分との間で傾斜している第１傾斜部、を含むように形成される、請求項１３に記載の半導体装置の製造方法。
  15. 前記金属層はさらに、前記第２領域内に位置し、前記第２高さよりも低い第３高さに下面を有する第３部分、を含むように形成される、請求項１３に記載の半導体装置の製造方法。
  16. 前記金属層はさらに、前記第２部分と前記第３部分とを接続し、前記第２部分と前記第３部分との間で傾斜している第２傾斜部、を含むように形成される、請求項１５に記載の半導体装置の製造方法。
  17. 前記金属層はさらに、前記第３領域内に位置し、前記第１高さよりも低い第４高さに下面を有する第４部分、を含むように形成される、請求項１３に記載の半導体装置の製造方法。
  18. 前記メモリセルアレイは、第２基板の上方に前記メモリセルアレイを形成し、前記第２基板を前記メモリセルアレイを介して前記第１基板と貼り合わせることで、前記第１基板の上方に形成される、請求項１３に記載の半導体装置の製造方法。
  19. 前記第２基板を前記第１基板と貼り合わせた後に、前記第２基板を除去することをさらに含む、請求項１８に記載の半導体装置の製造方法。
  20. 前記金属層は、前記第２基板が除去された後に、前記メモリセルアレイの上方に形成される、請求項１９に記載の半導体装置の製造方法。
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