CN117715434A - 半导体装置及其制造方法 - Google Patents

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CN117715434A
CN117715434A CN202211611042.XA CN202211611042A CN117715434A CN 117715434 A CN117715434 A CN 117715434A CN 202211611042 A CN202211611042 A CN 202211611042A CN 117715434 A CN117715434 A CN 117715434A
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CN
China
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semiconductor device
corner
metal layer
substrate
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CN202211611042.XA
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舘喜一
仁平良太
细村嘉一
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Kioxia Corp
Original Assignee
Kioxia Corp
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Abstract

提供能形成具有合适的构造的金属层的半导体装置及其制造方法。半导体装置具备在第一基板上的晶体管的上方设置的金属层。金属层包含在第一方向上延伸的第一区域、和第二区域，第二区域在第一方向的宽度相比第一区域较小，且从第一区域向第二方向突出，在第二区域的基端部与第一区域之间设有从第三方向观察时具有大于180度的角度的第一角部。金属层包含：第一部分，其位于第一区域内，在第一高度处具有下表面；及第二部分，其位于第二区域内，在比第一高度低的第二高度处具有下表面，在第二方向上，第一部分与第二部分的边界的台阶在第一角部附近的第一位置处远离第二区域的端缘，在与第一位置相比远离第一角部的第二位置处接近第二区域的端缘。

Description

半导体装置及其制造方法
相关申请
本申请享有以日本专利申请2022-146356号(申请日：2022年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的本实施方式涉及半导体装置及其制造方法。
背景技术
在布线(金属层)的倾斜部存在于布线的角部附近的情况下，电流可能会集中于倾斜部。在该情况下，如果布线的厚度在倾斜部处变薄，则有可能在倾斜部处产生EM(电迁移)不良。
发明内容
实施方式提供能够形成具有合适的构造的金属层的半导体装置及其制造方法。
根据一个实施方式，半导体装置具备：第一基板；设置在所述第一基板上的晶体管；设置在所述晶体管的上方的存储单元阵列；以及设置在所述晶体管的上方的金属层。所述金属层包含第一区域和第二区域，所述第一区域在第一方向上延伸，与所述第一区域相比，所述第二区域的所述第一方向的宽度较小，所述第二区域从所述第一区域向与所述第一方向相交的第二方向突出，且包含引线连接部，在所述第二区域的基端部与所述第一区域之间设置有第一角部，所述第一角部从与所述第一方向及所述第二方向相交的第三方向观察时具有大于180度的角度。另外，所述金属层包含：第一部分，其位于所述第一区域内，在第一高度处具有下表面；以及第二部分，其位于所述第二区域内，在比所述第一高度低的第二高度处具有下表面，在所述第二方向上，存在于所述第一部分与所述第二部分的边界的台阶在所述第一角部的附近的第一位置处远离所述第二区域的端缘，在与所述第一位置相比远离所述第一角部的第二位置处接近所述第二区域的端缘。
附图说明
图1是示出第一实施方式的半导体装置的构造的截面图。
图2是示出第一实施方式的半导体装置的构造的放大截面图。
图3、图4是示出第一实施方式的半导体装置的制造方法的截面图。
图5是示出第一实施方式的半导体装置的构造的俯视图。
图6的(a)、(b)是示出第一实施方式的半导体装置的构造及其比较例的半导体装置的构造的俯视图。
图7的(a)、(b)是示出第一实施方式的半导体装置的构造的俯视图。
图8的(a)～图12的(c)是示出第二实施方式的半导体装置的制造方法的截面图。
具体实施方式
下面，参照附图对本发明的实施方式进行说明。在图1～图12中，对相同构成赋予相同的标号，省略重复的说明。
(第一实施方式)
图1是示出第一实施方式的半导体装置的构造的截面图。
本实施方式的半导体装置例如是电路芯片1与阵列芯片2贴合而成的三维半导体存储器。图1所示的标号S示出电路芯片1与阵列芯片2之间的贴合面。
如图1所示，电路芯片1具备基板11、多个晶体管12、层间绝缘膜13、多个接触插塞14、布线层15、多个通孔插塞16和多个金属焊盘17。各晶体管12包含栅极绝缘膜12a和栅电极12b。基板11是第一基板的示例。
如图1所示，阵列芯片2具备层间绝缘膜21、多个金属焊盘22、多个通孔插塞23、布线层24、多个通孔插塞25、布线层26、多个通孔插塞27、布线层28、多个接触插塞29、层叠膜31、多个柱状部32、布线层33、多个通孔插塞34、金属布线35、钝化绝缘膜36、焊料37、接合线38。层叠膜31包含多个电极层31a和多个绝缘膜31b。金属布线35包含平坦部35a、引线连接部35b、插塞连接部35c以及插塞连接部35d。金属布线35是金属层的示例。平坦部35a、引线连接部35b、插塞连接部35c以及插塞连接部35d分别是第一部分、第二部分、第三部分以及第四部分的示例。
基板11例如是Si(硅)基板等半导体基板。图1示出了与基板11的表面平行且相互垂直的X方向和Y方向、以及与基板11的表面垂直的Z方向。X方向、Y方向和Z方向彼此相交。在本说明书中，将+Z方向作为上方向处理，将-Z方向作为下方向处理。-Z方向可以与重力方向一致，也可以与重力方向不一致。Y方向是第一方向的示例，-X方向是第二方向的示例，Z方向是第三方向的示例。
各晶体管12包含依次设置在基板11上的栅极绝缘膜12a及栅电极12b、和设置在基板11内的未图示的源极扩散层及漏极扩散层。晶体管12例如形成控制阵列芯片2内的存储单元阵列的动作的逻辑电路(CMOS电路)。
层间绝缘膜13形成在基板11上，覆盖晶体管12。层间绝缘膜13例如是包含SiO2膜(硅氧化膜)和其他绝缘膜的层叠膜。
接触插塞14、布线层15、通孔插塞16和金属焊盘17形成在层间绝缘膜13内，并依次配置在基板11上(或晶体管12上)。如图1所示，布线层15包含多个布线。各金属焊盘17例如是包含Cu(铜)层的金属层。
层间绝缘膜21形成在层间绝缘膜13上。层间绝缘膜21例如是包含SiO2膜和其他绝缘膜的层叠膜。
金属焊盘22、通孔插塞23、布线层24、通孔插塞25和布线层26形成在层间绝缘膜21内，并依次配置在金属焊盘17上。各金属焊盘22与对应的金属焊盘17接触，并与对应的金属焊盘17电连接。各金属焊盘22例如是包含Cu层的金属层。如图1所示，布线层24、26分别包含多个布线。
通孔插塞27、布线层28和接触插塞29形成在层间绝缘膜21内，并依次配置在布线层26上。如图1所示，布线层28包含多个布线。这些布线包含多个位线。
层叠膜31、柱状部32和布线层33形成在层间绝缘膜21内，形成上述存储单元阵列。存储单元阵列包含多个存储单元，并且能够在这些存储单元内存储数据。存储单元阵列的动作经由金属焊盘17、22等由上述逻辑电路控制。
层叠膜31包含在Z方向上交替层叠的多个电极层31a和多个绝缘膜31b。各电极层31a例如是包含W(钨)层的金属层，作为字线或选择线发挥作用。绝缘膜31b例如是SiO2膜。
柱状部32在层叠膜31内形成于接触插塞29上，具有在Z方向上延伸的柱状的形状。各柱状部32的下端与上述位线电连接，各柱状部32的上端与后述的源极线电连接。关于柱状部32的进一步详细情况，在后面叙述。
如图1所示，布线层33包含多个布线。在这些布线中，配置在柱状部32上的布线作为源极线发挥作用。
通孔插塞34形成在层间绝缘膜21内，并配置在布线层26上。金属布线35形成在层间绝缘膜21及通孔插塞34上。金属布线35例如是包含Al(铝)层的布线。钝化绝缘膜36隔着金属布线35形成在层间绝缘膜21上。图1示出了设置在钝化绝缘膜36上的开口部P。
金属布线35包含平坦部35a、引线连接部35b、插塞连接部35c以及插塞连接部35d。金属布线35还包含倾斜部R1、倾斜部R2、倾斜部R3和倾斜部R4。倾斜部R1是第一倾斜部的示例，倾斜部R2是第二倾斜部的示例。
平坦部35a大致位于层叠膜31、柱状部32及布线层33的上方，具有平坦的上表面及下表面。平坦部35a的下表面的高度(Z坐标)是第一高度的示例。本实施方式的平坦部35a在俯视观察时占据金属布线35的面积的大部分，即，从Z方向观察时占据金属布线35的面积的大部分。
引线连接部35b设置在比平坦部35a低的位置。于是，图1所示的引线连接部35b的上表面和下表面分别位于比平坦部35a的上表面和下表面低的高度。引线连接部35b的下表面的高度是第二高度的示例。如图1所示，倾斜部R1连接平坦部35a与引线连接部35b，在平坦部35a与引线连接部35b之间相对于XY平面倾斜。
引线连接部35b是为了引线接合而设置的。在图1中，引线连接部35b的上表面在开口部P内露出，接合线38通过焊料37与开口部P内的引线连接部35b的上表面电连接。接合线38例如用于将本实施方式的半导体装置与其他装置电连接。图1用空心箭头示出从接合线38供给的电流的路径。
插塞连接部35c设置在比引线连接部35b低的位置。于是，图1所示的插塞连接部35c的上表面和下表面分别位于比插塞连接部35b的上表面和下表面低的高度。插塞连接部35c的下表面的高度是第三高度的示例。如图1所示，倾斜部R2连接引线连接部35b与插塞连接部35c，在引线连接部35b与插塞连接部35c之间相对于XY平面倾斜。另外，如图1所示，倾斜部R3连接平坦部35a与插塞连接部35c，在平坦部35a与插塞连接部35c之间相对于XY平面倾斜。
插塞连接部35c是为了插塞连接而设置的。在图1中，插塞连接部35c配置在多个通孔插塞34上，并与这些通孔插塞34电连接。这些通孔插塞34是第一通孔插塞的示例。
插塞连接部35d设置在比平坦部35a低的位置。于是，图1所示的插塞连接部35d的上表面和下表面分别位于比平坦部35a的上表面和下表面低的高度。具体而言，图1所示的插塞连接部35d的上表面和下表面分别位于与插塞连接部35c的上表面和下表面相同的高度。插塞连接部35d的下表面的高度是第四高度的示例。如图1所示，倾斜部R4连接平坦部35a与插塞连接部35d，在平坦部35a与插塞连接部35d之间相对于XY平面倾斜。
插塞连接部35d是为了插塞连接而设置的。在图1中，插塞连接部35d配置在多个通孔插塞34上，并与这些通孔插塞34电连接。这些通孔插塞34是第二通孔插塞的示例。
另外，如图1所示，本实施方式的金属布线35的厚度在平坦部35a、引线连接部35b、插塞连接部35c及插塞连接部35d处较厚，在倾斜部R1～R4处较薄。关于金属布线35的进一步详细情况，在后面叙述。
图2是示出第一实施方式的半导体装置的构造的放大截面图。图2例示了上述多个柱状部32中的一根柱状部。
本实施方式的各柱状部32包含依次设置在层叠膜31内的阻挡绝缘膜32a、电荷储存层32b、隧道绝缘膜32c、沟道半导体层32d以及芯绝缘膜32e。
阻挡绝缘膜32a、电荷储存层32b、隧道绝缘膜32c以及沟道半导体层32d具有在Z方向上延伸的管状的形状，芯绝缘膜32e具有在Z方向上延伸的柱状的形状。阻挡绝缘膜32a例如是SiO2膜。电荷储存层32b例如是SiN膜(硅氮化膜)等绝缘膜或多晶硅层等半导体层。电荷储存层32b能够储存各存储单元的信号电荷。隧道绝缘膜32c例如是SiO2膜。沟道半导体层32d例如是多晶硅层。沟道半导体层32d与上述的位线(布线层28)及源极线(布线层33)电连接。芯绝缘膜32e例如是SiO2膜。
图3以及图4是示出第一实施方式的半导体装置的制造方法的截面图。
图3示出了包含多个电路芯片1的电路晶圆W1和包含多个阵列芯片2的阵列晶圆W2。图3所示的阵列晶圆W2的朝向与图1所示的阵列芯片2的朝向相反。在本实施方式中，通过将电路晶圆W1与阵列晶圆W2贴合来制造半导体装置。图3示出了在为了贴合而被反转朝向之前的阵列晶圆W2，图1示出了在为了贴合而被反转朝向并进行贴合以及切割之后的阵列芯片2。
在图3中，标号S1示出电路晶圆W1的上表面，标号S2示出阵列晶圆W2的上表面。阵列晶圆W2具备隔着绝缘膜42设置在布线层33下的基板41。基板41例如是Si基板等半导体基板。基板41是第二基板的示例。
在本实施方式中，首先，如图3所示，在电路晶圆W1的基板11上形成晶体管12、层间绝缘膜13、金属焊盘17等，在阵列晶圆W2的基板41上形成层间绝缘膜21、金属焊盘22、层叠膜31、柱状部32、布线层33、通孔插塞34、绝缘膜42等。接着，如图4所示，利用机械压力使电路晶圆W1与阵列晶圆W2贴合。由此，层间绝缘膜13与层间绝缘膜21被粘接。接着，对电路晶圆W1和阵列晶圆W2进行退火。由此，金属焊盘17与金属焊盘22被接合。
这之后，通过CMP(化学机械研磨)使基板11薄膜化，并通过CMP去除基板41和绝缘膜42，对布线层33进行蚀刻加工，在基板11上形成并配置金属布线35、钝化绝缘膜36、焊料37和接合线38。进一步地，将电路晶圆W1和阵列晶圆W2切断为多个芯片。这样一来，就制造出图1所示的半导体装置。
另外，虽然图1示出了层间绝缘膜13与层间绝缘膜21的边界面、金属焊盘17与金属焊盘22的边界面，但通常在上述退火后观察不到这些边界面。然而，这些边界面所在的位置例如可以通过检测金属焊盘17的侧面、金属焊盘22的侧面的倾斜、或金属焊盘17的侧面与金属焊盘22的位置偏移来推定。
另外，虽然在本实施方式中将电路芯片1与阵列芯片2贴合，但也可以取代该方式而将阵列芯片2彼此贴合。
另外，虽然基板41在本实施方式中通过CMP被去除，但也可以通过在绝缘膜42的位置处从基板11剥离基板41来去除。由此，例如能够再利用基板41。
接着，参照图5～图7，对本实施方式的金属布线35的进一步详细情况进行说明。
图5是示出第一实施方式的半导体装置的构造的俯视图。
图5示出了上述通孔插塞34、金属布线35、焊料37和接合线38的平面形状。图1是沿着图5所示的A-A’线的截面图。图5用双向影线示出平坦部35a、引线连接部35b以及焊料37，用平坦部35a、引线连接部35b以及插塞连接部35c之间的边界线示出倾斜部R1～R3。
如图5所示，本实施方式的金属布线35包含区域51、多个区域52、以及区域53。区域51、52和53分别是第一区域、第三区域和第二区域的示例。
区域51在Y方向上延伸。上述多个区域52从区域51向X方向延伸，并在Y方向上彼此相邻。区域53相对于区域51位于区域52的相反侧，从区域51向-X方向突出。平坦部35a大致位于区域51、52内。引线连接部35b大致位于区域53内。插塞连接部35c位于区域53内。焊料37配置在引线连接部35b上，通孔插塞34配置在插塞连接部35c下。
区域53的Y方向的宽度小于区域51的Y方向的宽度。在本实施方式中，区域51的+Y方向的端部与纸面所示的范围相比进一步位于+Y方向，区域51的-Y方向的端部与纸面所示的范围相比进一步位于-Y方向。另一方面，区域53的X方向的宽度虽然在图5中比区域51的X方向的宽度大，但也可以比区域51的X方向的宽度小。
如图5所示，本实施方式的金属布线35还具有多个角部C1、多个角部C2以及多个角部C3。角部C1、C2分别是第一角部和第二角部的示例。
角部C1设置于区域53，具体而言，位于区域51与区域53的边界。各角部C1在俯视观察时具有大于180度的角度。于是，各角部C1具有钝角。各角部C1的角度例如为270度。各角部C1设置在区域53的基端部与区域51之间。
角部C2设置在区域53中。各角部C2在俯视观察时具有小于180度的角度。于是，各角部C2具有锐角。各角部C2的角度例如为90度。各角部C2设置在区域53的前端部。
角部C3设置于区域52，具体而言，位于区域51与区域52的边界。各角部C3在俯视观察时具有大于180度的角度。于是，各角部C3具有钝角。各角部C3的角度例如为270度。各角部C3设置在区域52的基端部与区域51之间。
在俯视观测时，本实施方式的引线连接部35b具有接近四边形(长方形)的形状，具体而言，具有从长方形中切去了角部C1附近的部分后的形状。于是，引线连接部35b的平面形状就成为角部C1侧凹陷的八边形。其结果是，引线连接部35b远离各角部C1地配置，且配置在各角部C2的附近。于是，在俯视观察时，引线连接部35b与各角部C1之间的距离比引线连接部35b与各角部C2之间的距离大。俯视观察下的引线连接部35b与各角部C1之间的距离例如为1μm以上。
另外，在俯视观察时，本实施方式的插塞连接部35c位于引线连接部35b内，沿着引线连接部35b的轮廓具有U字型的平面形状。其结果是，插塞连接部35c也远离各角部C1地配置，且配置在各角部C2的附近。于是，在俯视观察时，插塞连接部35c与各角部C1之间的距离比插塞连接部35c与各角部C2之间的距离大。俯视观察下的插塞连接部35c与各角部C1之间的距离例如为1μm以上。
另外，本实施方式的引线连接部35b及插塞连接部35c也远离各角部C3地配置。俯视观察下的引线连接部35b与各角部C3之间的距离、俯视观察下的插塞连接部35c与各角部C3之间的距离也例如为1μm以上。
图5示出了设置在区域53的+Y方向的端缘(上缘)的角部C1和设置在区域53的-Y方向的端缘(下缘)的角部C1。关于存在于平坦部35a与引线连接部35b的边界的台阶，在Y方向上，在前一角部C1的附近的第一台阶位置处远离区域53的上缘，在与第一台阶位置相比远离前一角部C1的第二台阶位置处接近区域53的上缘。同样地，关于存在于平坦部35a与引线连接部35b的边界的台阶，在Y方向上，在后一角部C1的附近的第三台阶位置处远离区域53的下缘，在与第三台阶位置相比远离后一角部C1的第四台阶位置处接近区域53的下缘。这是因为，本实施方式的引线连接部35b具有从长方形中切去了角部C1附近的部分后的形状。第一及第三台阶位置是第一位置的示例，第二及第四阶梯位置是第二位置的示例。在本实施方式中，存在于平坦部35a与引线连接部35b的边界的台阶成为倾斜部R1。
本实施方式的金属布线35例如是供给VCC电压等电源电压的电源布线。在该情况下，引线连接部35b作为被从接合线38供给电源电压的电源焊盘发挥作用。包含金属布线35的布线层也可以还包含供给输入信号、输出信号等电信号的金属布线(信号布线)，信号布线可以包含与接合线电连接的I/O(Input/Output)焊盘。在该情况下，由上述布线层形成电源布线(金属布线35)和信号布线。
图6是示出第一实施方式的半导体装置的构造及其比较例的半导体装置的构造的俯视图。
图6的(a)示出比较例的半导体装置内的金属布线35。本比较例的金属布线35的形状与第一实施方式的金属布线35的形状大致相同。但是，本比较例的引线连接部35b的平面形状不是八边形而是四边形。于是，引线连接部35b配置在各角部C1的附近。另外，本比较例的插塞连接部35c的平面形状为，沿着该四边形的轮廓具有U字型的平面形状。于是，插塞连接部35c也配置在各角部C1的附近。
模拟的结果判明，在本比较例的金属布线35中，电流集中在具有钝角的角部附近。因此，电流集中在角部C1、C3附近。另一方面，本比较例的金属布线35由于在角部C1的附近包含引线连接部35b、插塞连接部35c，所以在角部C1的附近包含倾斜部R1～R3。因此，电流有可能会集中于倾斜部R1～R3。在该情况下，如果金属布线35的厚度在倾斜部R1～R3处变薄，则有可能在倾斜部R1～R3处产生EM不良。该问题在金属布线35为电源布线的情况下容易发生。
图6的(b)示出本实施方式的半导体装置内的金属布线35。本实施方式的引线连接部35b的平面形状是角部C1侧凹陷的八边形。于是，引线连接部35b远离各角部C1地配置。另外，本实施方式的插塞连接部35c的平面形状为，沿着除凹陷的部分之外的该八边形的轮廓具有U字型的平面形状。于是，插塞连接部35c也远离各角部C1地配置。
模拟的结果判明，在本实施方式的金属布线35中，电流也集中在具有钝角的角部附近。因此，电流集中在角部C1、C3附近。然而，由于本实施方式的引线连接部35b和插塞连接部35c远离角部C1地配置，所以本实施方式的金属布线35不在角部C1的附近包含倾斜部R1～R3。于是，根据本实施方式，能够抑制电流集中在倾斜部R1～R3的情况。由此，即使金属布线35的厚度在倾斜部R1～R3处变薄，也能够抑制在倾斜部R1～R3处产生EM不良的情况。该构造例如优选在金属布线35为电源布线的情况下采用。
图6的(b)示出俯视观察时角部C1与引线连接部35b之间的X方向的距离Dx、以及角部C1与引线连接部35b之间的Y方向的距离Dy。在本实施方式中，距离Dx、Dy例如均为1μm以上，优选均为10μm以上。在本实施方式中，由于距离Dy比距离Dx短，所以距离Dy表示角部C1与引线连接部35b之间的距离。相反，距离Dy也可以比距离Dx长。
在本实施方式中，平坦部35a的一部分配置在区域53内，引线连接部35b的一部分配置在区域51内。但是，引线连接部35b也可以与插塞连接部35c同样地仅配置在区域53内。
图7是示出第一实施方式的半导体装置的构造的俯视图。
图7的(a)与图5同样地，示出了上述通孔插塞34、金属布线35、焊料37和接合线38的平面形状。但是，图5仅示出各区域52的一部分，而图7的(a)示出各区域52的整体。
如图7的(a)所示，本实施方式的各区域52包含贯通金属布线35的多个开口部H。这些开口部H例如由钝化绝缘膜36(图1)埋入。如图7的(a)所示，本实施方式的各区域52还在各区域52的X方向的端部附近包含上述的插塞连接部35d。
图7的(b)例示了本实施方式的多个插塞连接部35d中的一个。如图7的(b)所示，本实施方式的半导体装置在各插塞连接部35d下具备多个通孔插塞34。如图7的(b)所示，本实施方式的金属布线35在各区域52内具有多个角部C4。各角部C4在俯视观察时具有小于180度的角度。于是，各角部C4具有锐角。各角部C4的角度例如为90度。
如上所述，本实施方式的金属布线35在远离具有钝角的角部C1的位置包含引线连接部35b和插塞连接部35c。于是，根据本实施方式，能够形成例如能够抑制电流集中在倾斜部R1～R3的情况等、具有合适的构造的金属布线35。
(第二实施方式)
图8～图12是示出第二实施方式的半导体装置的制造方法的截面图。图8～图12所示的半导体装置的制造方法相当于图3和图4所示的半导体装置的制造方法的一例。
首先，准备阵列晶圆W2用的基板41，在基板41上依次形成绝缘膜42和布线层33(图8的(a))。绝缘膜42例如是SiO2膜。布线层33例如是多晶硅层。
接着，在布线层33上形成层叠膜31、柱状部32、层间绝缘膜21用的绝缘膜21a的一部分(图8的(b))。其结果是，在基板41的上方形成了包含层叠膜31、柱状部32以及布线层33的存储单元阵列。但是，布线层33还在后述的工序中被蚀刻加工。层叠膜31例如通过交替层叠多个牺牲层与多个绝缘膜31b、并将这些牺牲层置换为多个电极层31a而形成(取代工序)。在该情况下，柱状部32例如以在取代工序前的层叠膜31内到达布线层33的方式形成。
接着，在绝缘膜21a内以到达布线层33的方式形成通孔插塞34(图9的(a))。进一步地，在绝缘膜21a内的柱状部32上依次形成接触插塞29和布线层28(图9的(a))。
接着，在基板41的整个面上形成层间绝缘膜21用的绝缘膜21a的剩余部分，在绝缘膜21a内的通孔插塞34及布线层28上依次形成通孔插塞27、布线层26、通孔插塞25、布线层24、通孔插塞23、金属焊盘22(图9的(b))。
接着，准备电路晶圆W1用的基板11，在基板11上形成晶体管12(图10)。进一步地，在基板11和晶体管12上形成层间绝缘膜13，在层间绝缘膜13内的基板11或晶体管12上依次形成接触插塞14、布线层15、通孔插塞14’、布线层15’、通孔插塞14”、布线层15”、通孔插塞16和金属焊盘17(图10)。
接着，将电路晶圆W1与阵列晶圆W2贴合(图10)。具体而言，经由层间绝缘膜13、绝缘膜21a等将基板11与基板41贴合。其结果是，在电路晶圆W1上配置了阵列晶圆W2。
接着，通过CMP去除基板41(图11的(a))。其结果是，绝缘膜42的上表面露出。
接着，通过光刻和RIE(Reactive Ion Etching)对绝缘膜42和布线层33进行加工(图11的(b))。其结果是，在绝缘膜42和布线层33内形成开口部H1、H2，通孔插塞34在开口部H1、H2内露出。
接着，通过光刻和RIE对开口部H1、H2内的绝缘膜21a进行加工(图11的(c))。其结果是，在开口部H1的底部形成开口部H3，在开口部H2的底部形成开口部H4，通孔插塞34的露出面积增大。这之后，去除绝缘膜42。
接着，在布线层33上形成层间绝缘膜21用的绝缘膜21b，在绝缘膜21a、21b及通孔插塞34上形成金属布线35(图12的(a))。金属布线35例如是电源布线。金属布线35例如通过在基板11的整个面上形成金属布线35用的布线层、并对该布线层进行蚀刻加工而形成。此时，也可以由该布线层形成电源布线(金属布线35)和信号布线。另外，本实施方式的绝缘膜21b不仅形成在布线层33的上表面，还形成在布线层33的侧面。例如，在图12的(a)所示的布线层33的侧面与金属布线35的侧面之间介存有绝缘膜21b。
本实施方式的金属布线35以包含参照图1、图5等说明的平坦部35a、引线连接部35b、插塞连接部35c、插塞连接部35d以及倾斜部R1～R3的方式形成。插塞连接部35d在开口部H1、H3内形成在通孔插塞34上。插塞连接部35c在开口部H4内等形成在通孔插塞34上。引线连接部35b形成在开口部H2内。平坦部35a形成在绝缘膜21b上。本实施方式的金属布线35以还包含参照图5等说明的区域51～53、角部C1～C4的方式形成。
另外，如图12的(a)所示，通孔插塞34的上端也可以从开口部H3、H4的底面向上方突出。在该情况下，如图12的(a)所示，插塞连接部35c、35d的上表面的高度有时比引线连接部35b的上表面的高度高。
接着，在基板11的整个面上形成钝化绝缘膜36，通过光刻和RIE在钝化绝缘膜36内形成开口部P(图12的(b))。其结果是，引线连接部35b的上表面在开口部P内露出。
接着，在开口部P内的引线连接部35b的上表面，通过焊料37安装接合线38(图12的(c))。其结果是，接合线38经由焊料37电连接到引线连接部35b。
这之后，将电路晶圆W1和阵列晶圆W2切断为多个芯片。这样一来，就制造出本实施方式的半导体装置。
如上所述，根据本实施方式，能够制造第一实施方式的半导体装置。由此，能够形成具有合适的构造的金属布线35。
虽然以上说明了若干个实施方式，但这些实施方式是仅作为示例而呈现的，并不意味着限定发明的范围。本说明书所描述的新装置和方法可以以其他各种方式来实施。另外，对于本说明书中说明的装置和方法的方式，在不脱离发明的主旨的范围内，可以进行各种省略、置换、变更。所附权利要求书及其等同的范围意在涵盖落在发明的范围、主旨内的此类方式和变形例。
[标号说明]
1：电路芯片，2：阵列芯片，
11：基板，12：晶体管，12a：栅极绝缘膜，12b：栅电极，
13：层间绝缘膜，14：接触插塞，14’：通孔插塞，
14”：通孔插塞，15：布线层，15’：布线层，
15”：布线层，16：通孔插塞，17：金属焊盘，
21：层间绝缘膜，21a：绝缘膜，21b：绝缘膜，22：金属焊盘，
23：通孔插塞，24：布线层，25：通孔插塞，26：布线层，
27：通孔插塞，28：布线层，29：接触插塞，
31：层叠膜，31a：电极层，31b：绝缘膜，32：柱状部，
32a：阻挡绝缘膜，32b：电荷储存层，32c：隧道绝缘膜，
32d：沟道半导体层，32e：芯绝缘膜，33：布线层，
34：通孔插塞，35：金属布线，35a：平坦部，
35b：引线连接部，35c：插塞连接部，35d：插塞连接部，
36：钝化绝缘膜，37：焊料，38：接合线，
41：基板，42：绝缘膜，51：区域，52：区域，53：区域。

Claims (20)

1.一种半导体装置，具备：
第一基板；
设置在所述第一基板上的晶体管；
设置在所述晶体管的上方的存储单元阵列；以及
设置在所述晶体管的上方的金属层，
所述金属层包含：
第一区域，其在第一方向上延伸；以及
第二区域，与所述第一区域相比，所述第二区域的所述第一方向的宽度较小，所述第二区域从所述第一区域向与所述第一方向相交的第二方向突出，且包含引线连接部，
在所述第二区域的基端部与所述第一区域之间，设置有从与所述第一方向及所述第二方向相交的第三方向观察时具有大于180度的角度的第一角部，
所述金属层包含：
第一部分，其位于所述第一区域内，在第一高度处具有下表面；以及
第二部分，其位于所述第二区域内，在比所述第一高度低的第二高度处具有下表面，
在所述第二方向上，存在于所述第一部分与所述第二部分的边界的台阶在所述第一角部的附近的第一位置处远离所述第二区域的端缘，在与所述第一位置相比远离所述第一角部的第二位置处接近所述第二区域的端缘。
2.根据权利要求1所述的半导体装置，其中，
所述金属层还包含第三区域，其从所述第一区域向所述第二区域的相反侧延伸。
3.根据权利要求1所述的半导体装置，其中，
从所述第三方向观察到的所述第二部分与所述第一角部的距离为1μm以上。
4.根据权利要求1所述的半导体装置，其中，
所述金属层还包含第一倾斜部，其将所述第一部分与所述第二部分连接，并在所述第一部分与所述第二部分之间倾斜。
5.根据权利要求1所述的半导体装置，其中，
所述第二部分具有从所述第三方向观察时所述第一角部侧凹陷的形状。
6.根据权利要求1所述的半导体装置，其中，
所述金属层还包含第三部分，其位于所述第二区域内，且在比所述第二高度低的第三高度处具有下表面。
7.根据权利要求6所述的半导体装置，其中，
从所述第三方向观察到的所述第三部分与所述第一角部的距离为1μm以上。
8.根据权利要求6所述的半导体装置，其中，
还具备设置在所述第三部分下的第一通孔插塞。
9.根据权利要求6所述的半导体装置，其中，
所述金属层还包含第二倾斜部，其将所述第二部分与所述第三部分连接，并在所述第二部分与所述第三部分之间倾斜。
10.根据权利要求2所述的半导体装置，其中，
所述金属层还包含第四部分，其位于所述第三区域内，且在比所述第一高度低的第四高度处具有下表面。
11.根据权利要求10所述的半导体装置，其中，
还具备设置在所述第四部分下的第二通孔插塞。
12.根据权利要求1所述的半导体装置，其中，
在所述第二区域的前端部设置有从所述第三方向观察时具有小于180度的角度的第二角部，
在从所述第三方向观察时，所述第二部分与所述第一角部之间的距离比所述第二部分与所述第二角部之间的距离大。
13.一种半导体装置的制造方法，包括以下步骤：
在第一基板上形成晶体管；
在所述晶体管的上方形成存储单元阵列；以及
在所述晶体管的上方形成金属层，
所述金属层以包含第一区域和第二区域的方式形成，
所述第一区域在第一方向上延伸，
与所述第一区域相比，所述第二区域的所述第一方向的宽度较小，所述第二区域从所述第一区域向与所述第一方向相交的第二方向突出，且包含引线连接部，
在所述第二区域的基端部与所述第一区域之间，形成有从与所述第一方向及所述第二方向相交的第三方向观察时具有大于180度的角度的第一角部，
所述金属层以包含第一部分和第二部分的方式形成，
所述第一部分位于所述第一区域内，在第一高度处具有下表面，
所述第二部分位于所述第二区域内，在比所述第一高度低的第二高度处具有下表面，
位于所述第一部分与所述第二部分的边界的台阶以如下方式形成，即：在所述第二方向上，在所述第一角部的附近的第一位置处远离所述第二区域的端缘，在与所述第一位置相比远离所述第一角部的第二位置处接近所述第二区域的端缘。
14.根据权利要求13所述的半导体装置的制造方法，其中，
所述金属层以还包含第一倾斜部的方式形成，所述第一倾斜部将所述第一部分与所述第二部分连接，并在所述第一部分与所述第二部分之间倾斜。
15.根据权利要求13所述的半导体装置的制造方法，其中，
所述金属层以还包含第三部分的方式形成，所述第三部分位于所述第二区域内，且在比所述第二高度低的第三高度处具有下表面。
16.根据权利要求15所述的半导体装置的制造方法，其中，
所述金属层以还包含第二倾斜部的方式形成，所述第二倾斜部将所述第二部分与所述第三部分连接，并在所述第二部分与所述第三部分之间倾斜。
17.根据权利要求13所述的半导体装置的制造方法，其中，
所述金属层以还包含第四部分的方式形成，所述第四部分位于所述第三区域内，且在比所述第一高度低的第四高度处具有下表面。
18.根据权利要求13所述的半导体装置的制造方法，其中，
通过在第二基板的上方形成所述存储单元阵列，并隔着所述存储单元阵列将所述第二基板与所述第一基板贴合，从而将所述存储单元阵列形成在所述第一基板的上方。
19.根据权利要求18所述的半导体装置的制造方法，其中，
还包括以下步骤：
在将所述第二基板与所述第一基板贴合后，去除所述第二基板。
20.根据权利要求19所述的半导体装置的制造方法，其中，
在去除所述第二基板之后，在所述存储单元阵列的上方形成所述金属层。
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