CN115732458A - 半导体装置及衬底 - Google Patents

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Abstract

实施方式提供一种能够谋求电特性提高的半导体装置及衬底。实施方式的半导体装置具有：第1层，具备多个焊盘；及第2层，具备多个焊盘。实施方式的半导体装置具有：接合部，接合第1层的焊盘、与第2层的焊盘。实施方式的半导体装置在将积层着第1层、与第2层的方向设为积层方向时，在与积层方向垂直的面上，第1层及第2层中的至少1个具有1个以上的包含绝缘体的绝缘部。实施方式的半导体装置在与积层方向垂直的面上，焊盘具有连续配置于绝缘部周围的区域。

Description

半导体装置及衬底
相关申请的参考
本申请享受以日本专利申请2021-141525号(申请日：2021年8月31日)为基础申请的优先权。本申请通过参考所述基础申请而包括基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及衬底。
背景技术
已知通过贴合多个晶圆彼此而制造的半导体装置。
发明内容
本发明所要解决的问题在于提供一种能够谋求电特性提高的半导体装置及衬底。
实施方式的半导体装置具有：第1层，具备多个焊盘；及第2层，具备多个焊盘。实施方式的半导体装置具有：接合部，接合所述第1层的所述焊盘、与所述第2层的所述焊盘。实施方式的半导体装置在将积层着所述第1层、与所述第2层的方向设为积层方向时，在与所述积层方向垂直的面上，所述第1层及所述第2层中的至少1个具有1个以上的包含绝缘体的绝缘部，且，所述焊盘中的至少1个具备连续配置于所述绝缘部周围的区域。
实施方式的衬底具有多个焊盘、与包含绝缘体的1个以上的绝缘部。实施方式的衬底在俯视下，所述焊盘中的至少1个具备连续配置于所述绝缘部周围的区域。
附图说明
图1是表示实施方式的半导体装置的构成的剖视图。
图2是表示实施方式的存储器单元阵列的存储器柱的附近的剖视图。
图3是表示实施方式的多个接合焊盘的剖视图。
图4是表示实施方式的接合焊盘的图。
图5(a)、(b)是表示实施方式的第1积层体与第2积层体贴合时的第1积层体的接合焊盘及第2积层体的接合焊盘的状态的剖视图。
图6(a)、(b)是表示实施方式的半导体装置的制造方法的剖视图。
图7(a)～(d)是表示实施方式的半导体装置的制造方法的剖视图。
图8(a)、(b)是表示实施方式的半导体装置的制造方法的剖视图。
图9是表示实施方式的半导体装置的制造方法的剖视图。
图10是表示实施方式的变化例1的半导体装置的剖视图。
图11是表示实施方式的变化例2的半导体装置的剖视图。
图12是表示实施方式的第1实施例的接合焊盘的形状的剖视图。
图13是表示实施方式的第2实施例的接合焊盘的形状的剖视图。
图14是表示实施方式的第3实施例的接合焊盘的形状的剖视图。
图15是表示实施方式的第4实施例的接合焊盘的形状的剖视图。
图16是表示实施方式的第5实施例的接合焊盘的形状的剖视图。
具体实施方式
以下，参考附图说明实施方式的半导体装置。在以下的说明中，对具有相同或类似功能的构成附加相同符号。且，有省略所述构成的重复说明的情况。“连接”不限定于物理连接的情况，也包含电连接的情况。也就是说，“连接”不限定于直接相接的情况，也包含介存其它部件的情况。“环状”不限定于圆环状，也包含矩形状的环状。“平行”、“正交”、“相同”也分别包含“大致平行”、“大致正交”、“大致相同”的情况。
首先，针对X方向、Y方向、+Z方向、及-Z方向进行定义。X方向及Y方向是沿着稍后叙述的第1支撑衬底10(参考图1)的表面10a的方向。Y方向是与X方向交叉(例如正交)的方向。+Z方向及-Z方向是与X方向及Y方向交叉(例如正交)的方向，也就是第1支撑衬底10的厚度方向。+Z方向是从第1支撑衬底10朝向第2支撑衬底60(参考图1)的方向。-Z方向与+Z方向为相反方向。在不区分+Z方向与-Z方向的情况下，简称为“Z方向”。在以下的说明中，有将“+Z方向”称为“上”，将“-Z方向”称为下的情况。但是，所述表现是为了方便，并非规定重力方向。Z方向是“第1方向”的一例。X方向及Y方向中的任一个是“第2方向”的一例。X方向及Y方向中的另一个是“第3方向”的一例。
(实施方式)
＜1.半导体装置的整体构成＞
首先，对实施方式的半导体装置1的整体构成进行说明。半导体装置1是非易失性半导体存储装置，也就是例如NAND(Not-AND：与非)型闪存。
图1是表示半导体装置1的构成的剖视图。半导体装置1是例如以贴合面S贴合电路芯片2与阵列芯片3的3维存储器。电路芯片2是“第1层”的一例。阵列芯片3是“第2层”的一例。电路芯片2包含控制阵列芯片3的动作的控制电路(逻辑电路)。以下，对这种半导体装置1进行详细叙述。
半导体装置1具备例如第1支撑衬底10、积层体20、第2支撑衬底60、及绝缘层72、73。
第1支撑衬底10是电路芯片2所包含的衬底。第1支撑衬底10是例如硅衬底。第1支撑衬底10具有积层着积层体20的表面10a。在第1支撑衬底10，设置着积层体20所包含的晶体管31(稍后叙述)的源极区域及漏极区域。
积层体20在Z方向上，位于第1支撑衬底10与第2层3之间。更具体来说，积层体20在Z方向上，位于第1支撑衬底10与第2支撑衬底60之间。积层体20包含第1积层体30、与第2积层体40。第1积层体30设置于第1支撑衬底10上。第1积层体30在Z方向上，位于第1支撑衬底10与第2积层体40之间。在本实施方式中，利用第1支撑衬底10与第1积层体30，构成电路芯片2。第1积层体30包含多个晶体管31(在图1中只图示1个)、多个接触插塞32、多条布线33、多个焊盘34、及第1层间绝缘膜35、多个第1绝缘部36。第1绝缘部36是“绝缘部”的一例。
晶体管31设置于第1支撑衬底10上。晶体管31连接于接触插塞32。晶体管31经由积层体20所包含的接触插塞32、42、布线33、43、及焊盘34、44，与存储器单元阵列41或外部连接焊盘71电连接。晶体管31控制例如存储器单元阵列41。
接触插塞32、布线33、及焊盘34电连接多个晶体管31与第2积层体40。接触插塞32、布线33、及焊盘34由铜(Cu)或铝(Al)这样的导电材料形成。接触插塞32是在Z方向延伸，电连接第1积层体30内不同的层间的布线。布线33是在X方向或Y方向延伸的布线。
焊盘34是设置于第1积层体30的连接用的电极。焊盘34包含：内部焊盘，设置于第1积层体30的内部；及接合焊盘38，在第1积层体30的表面(贴合面S)露出。接合焊盘38是“焊盘”的一例。多条布线33中连接于接合焊盘38的布线37是“第1布线”的一例。稍后对接合焊盘38进行详细叙述。
第1层间绝缘膜35设置于多个接触插塞32、多条布线33、及多个焊盘34之间，将所述要件相互电绝缘。第1层间绝缘膜35由例如TEOS(正硅酸四乙酯(Si(OC2H5)4)、硅氧化物(SiO2)、或硅氮化物(SiN)等形成。
第2积层体40设置于第1积层体30上。第2积层体40在Z方向上，位于第1积层体30与第2支撑衬底60之间。在本实施方式中，利用第2支撑衬底60、与第2积层体40，构成阵列芯片3。第2积层体40包含存储器单元阵列41、多个接触插塞42、多条布线43、多个焊盘44、第2层间绝缘膜45、及多个第2绝缘部46。第2绝缘部46是“绝缘部”的一例。也就是说，半导体装置1的电路芯片(第1层)2及阵列芯片(第2层)3中的至少1个具备1个以上的包含绝缘体的绝缘部。
存储器单元阵列41设置于第2支撑衬底60的下方。存储器单元阵列41在制造时积层于第2支撑衬底60上(参考图8)。存储器单元阵列41具有多个导电层51、与多个存储器柱P。多个导电层51及多个存储器柱P的每一个连接于接触插塞42。
多个导电层51由例如钨(W)或掺杂杂质的多晶硅(Poly-Si)形成。多个导电层51在中间夹着第2层间绝缘膜45所包含的层间绝缘膜45b(参考图2)积层于Z方向。多个导电层51中第1积层体30侧(-Z方向侧)的1个或2个导电层51作为漏极侧选择栅极线SGD发挥功能。多个导电层51中第2支撑衬底60侧(+Z方向侧)的1个或2个导电层51作为源极侧选择栅极线SGS发挥功能。多个导电层51中位于漏极侧选择栅极线SGD与源极侧选择栅极线SGS之间的剩下的导电层51作为多条字线WL发挥功能。
多个存储器柱P在Z方向延伸，贯通漏极侧选择栅极线SGD、多条字线WL、及源极侧选择栅极线SGS。在多条字线WL与多个存储器柱P的交叉部分的每一个，形成着存储器单元MC。由此，多个存储器单元MC空出间隔3维状配置于X方向、Y方向、及Z方向。稍后对存储器单元MC进行详细叙述。
接触插塞42、布线43、及焊盘44电连接存储器单元阵列41或稍后叙述的外部连接焊盘71与第1积层体30。接触插塞42、布线43、及焊盘44由铜或铝这样的导电材料形成。接触插塞42是在Z方向延伸，电接合第2积层体40内不同的层间的布线。布线43是在X方向或Y方向延伸的布线。
焊盘44是设置于第2积层体40的连接用的电极。焊盘44包含：内部焊盘，设置于第2积层体40的内部；及接合焊盘48，在第2积层体40的表面(贴合面S)露出。在积层着第1积层体30与第2积层体40的状态下，第2积层体40的接合焊盘48设置于第1积层体30的接合焊盘38上，与第1积层体30的接合焊盘38接合。也就是说，实施方式的半导体装置1具备接合第1层(电路芯片)2的接合焊盘38、与第2层(阵列芯片)3的接合焊盘487的接合部50。接合焊盘48是“焊盘”的一例。在多条布线43中连接于接合焊盘48的布线47是“第2布线”的一例。稍后对接合焊盘48进行详细叙述。
第2层间绝缘膜45设置于多个接触插塞42、多条布线43、及多个焊盘44之间，将所述要件相互电绝缘。第2层间绝缘膜45由例如TEOS、硅氧化物、或硅氮化物等形成。
第2支撑衬底60设置于第2积层体40的上方。第2支撑衬底60在Z方向上，与第1支撑衬底10分开定位。第2支撑衬底60是阵列芯片3(第2层)所包含的衬底。第2支撑衬底60是例如硅衬底。在第2支撑衬底60，设置着作为存储器单元阵列41的源极线发挥功能的导电区域。第2支撑衬底60具有：第1面60a，面向存储器单元阵列41；及第2面60b，位于与第1面60a成相反侧。在第2面60b，设置着外部连接焊盘71。外部连接焊盘71设置着未图示的外部连接端子(例如焊锡球)，经由所述外部连接端子与半导体装置1的外部电连接。
绝缘层72设置于第2支撑衬底60上。绝缘层73设置于绝缘层72上。绝缘层72、73为保护积层体20的钝化膜。绝缘层72为例如氧化硅膜。绝缘层73为例如聚酰亚胺膜。
图2是表示存储器单元阵列41的存储器柱P的附近的剖视图。如图2所示，多条字线WL在中间夹着层间绝缘膜45b并且积层于Z方向。多条字线WL在X方向延伸。存储器单元阵列41具有设置着存储器柱P的存储器孔MH。存储器柱P在存储器孔MH的内部在Z方向延伸，贯通多条字线WL。
存储器柱P在从Z方向观察的情况下，为例如圆状或椭圆状。存储器柱P从内侧依序具有核心绝缘体52、半导体主体53、及存储器膜54。
核心绝缘体52是在Z方向延伸的柱状体。核心绝缘体52包含例如硅氧化物。核心绝缘体52处于半导体主体53的内侧。
半导体主体53在Z方向延伸，并且作为沟道发挥功能。半导体主体53连接于作为第2支撑衬底60的源极线发挥功能的导电区域。半导体主体53覆盖核心绝缘体52的外周面。半导体主体53包含例如硅。硅是使例如非晶硅结晶化的多晶硅。
存储器膜54在Z方向延伸。存储器膜54覆盖半导体主体53的外周面。存储器膜54位于存储器孔MH的内表面与半导体主体53的外侧面之间。存储器膜54包含例如隧道绝缘膜55、与电荷存储膜56。
隧道绝缘膜55位于电荷存储膜56与半导体主体53之间。隧道绝缘膜55包含例如硅氧化物、或硅氧化物与硅氮化物。隧道绝缘膜55是半导体主体53与电荷存储膜56之间的电位势垒。
电荷存储膜56设置于字线WL及层间绝缘膜45b的每一个与隧道绝缘膜55之间。电荷存储膜56包含例如硅氮化物。电荷存储膜56与字线WL的交叉部分作为存储器单元MC发挥功能。存储器单元MC通过电荷存储膜56与字线WL的交叉部分(电荷存储部)内有无电荷、或存储的电荷量，保持数据。电荷存储部处于字线WL与半导体主体53之间，周围由绝缘材料包围。
也可在字线WL与层间绝缘膜45b之间、及字线WL与存储器膜54之间，设置着块绝缘膜57及势垒膜58。块绝缘膜57是抑制反向隧穿的绝缘膜。反向隧穿是电荷从字线WL向存储器膜54返回的现象。块绝缘膜57是积层着例如氧化硅膜、金属氧化物膜、或多个绝缘膜的积层构造膜。金属氧化物的一例是铝氧化物。势垒膜58是例如氮化钛膜、或氮化钛与钛的积层构造膜。
也可在层间绝缘膜45b与电荷存储膜56之间设置覆盖绝缘膜59。覆盖绝缘膜59包含例如硅氧化物。覆盖绝缘膜59在加工时保护电荷存储膜56免于蚀刻。可无覆盖绝缘膜59，也可在导电层51与电荷存储膜56之间残留一部分，作为块绝缘膜使用。
＜2.接合焊盘的构成＞
接下来，对接合焊盘38、48的构成进行说明。图3是表示多个接合焊盘38、48的剖视图。如图3所示，第1积层体30的布线37包含彼此电独立的布线37A、37B、37C。在X方向及Y方向上，在布线37A、37B、37C之间，设置着第1层间绝缘膜35。由此，布线37A、37B、37C相互电绝缘。布线37A、37B、37C可成为互不相同的电位。以下，在不相互区分布线37A、37B、37C的情况下，称为“布线37”。
第1积层体30的接合焊盘38包含：接合焊盘38A，连接于布线37A；接合焊盘38B，连接于布线37B；及接合焊盘38C，连接于布线37C。在X方向及Y方向上，在接合焊盘38A、38B、38C之间，设置着第1层间绝缘膜35。接合焊盘38A、38B、38C可成为互不相同的电位。以下，在不相互区分接合焊盘38A、38B、38C的情况下，称为“接合焊盘38”。
第1积层体30的第1绝缘部36包含：第1绝缘部36A，介隔稍后叙述的势垒金属层96，由接合焊盘38A包围周围；第1绝缘部36B，介隔势垒金属层96，由接合焊盘38B包围周围；及第1绝缘部36C，介隔势垒金属层96，由接合焊盘38C包围周围。以下，在不相互区分第1绝缘部36A、36B、36C的情况下，称为“第1绝缘部36”。第1绝缘部36由例如TEOS(正硅酸四乙酯(Si(OC2H5)4)、硅氧化物(SiO2)、或硅氮化物(SiN)等形成。
同样地，第2积层体40的布线47包含彼此电独立的布线47A、47B、47C。在X方向及Y方向上，在布线47A、47B、47C之间，设置着第2层间绝缘膜45。由此，布线47A、47B、47C相互电绝缘。布线47A、47B、47C可成为互不相同的电位。以下，在不相互区分布线47A、47B、47C的情况下，称为“布线47”。
第2积层体40的接合焊盘48包含：接合焊盘48A，连接于布线47A；接合焊盘48B，连接于布线47B；及接合焊盘48C，连接于布线47C。在X方向及Y方向上，在接合焊盘48A、48B、48C之间，设置着第2层间绝缘膜45。接合焊盘48A、48B、48C可成为互不相同的电位。以下，在不相互区分接合焊盘48A、48B、48C的情况下，称为“接合焊盘48”。
第2积层体40的第2绝缘部46包含：第2绝缘部46A，介隔势垒金属层96，由接合焊盘48A包围周围；第2绝缘部46B，介隔势垒金属层96，由接合焊盘48B包围周围；及第2绝缘部46C，介隔势垒金属层96，由接合焊盘48C包围周围。以下，在不相互区分第2绝缘部46A、46B、46C的情况下，称为“第2绝缘部46”。第2绝缘部46由例如TEOS(正硅酸四乙酯(Si(OC2H5)4)、硅氧化物(SiO2)、或硅氮化物(SiN)等形成。
第1积层体30的接合焊盘38、与第2积层体40的接合焊盘48由贴合面S相互接合。由此，将第1积层体30的接合焊盘38、与第2积层体40的接合焊盘48相互接合。也就是说，本实施方式的半导体装置1具备接合电路芯片(第1层)2的接合焊盘38、与阵列芯片(第2层)3的接合焊盘48的接合部50。在图3所示的例子中，以彼此相同的形态设置第1积层体30的接合焊盘38、与第2积层体40的接合焊盘48。“形态相同”意味着接合焊盘38、48的立体形状相同。在所述情况下，第1积层体30的接合焊盘38、与第2积层体40的接合焊盘48以1对1的对应关系相互接合。
在本实施方式中，通过将第1积层体30的接合焊盘38A、与第2积层体40的接合焊盘48A相互接合，而电连接布线37A与布线47A。同样地，通过将第1积层体30的接合焊盘38B、与第2积层体40的接合焊盘48B相互接合，而电连接布线37B与布线47B。通过将第1积层体30的接合焊盘38C、与第2积层体40的接合焊盘48C相互接合，而电连接布线37C与布线47C。
在本实施方式中，接合焊盘38A、38B、38C、48A、48B、48C彼此具有相同立体形状。因此以下，对第1积层体30的1个接合焊盘38进行详细说明。第2积层体40的接合焊盘48也具有与以下说明的构造相同的构造。
图4是表示接合焊盘38的图。图4的上图是表示从Z方向观察的接合焊盘38的图。也就是说，图4的上图表示在将积层着电路芯片(第1层)2、与阵列芯片(第2层)3的方向设为积层方向时，与积层方向垂直的面的接合焊盘38。图4的下图是放大图3的接合焊盘38A的图。在本实施方式中，从Z方向观察的接合焊盘38的外形状为四角形状。具体来说，接合焊盘38的外形状是4条边分别在X方向或Y方向延伸的正方形状。在与积层方向垂直的面上，接合焊盘38具备连续配置于第1绝缘部36周围的区域。在本实施方式中，第1绝缘部36以岛状配置于接合焊盘38的中心。也就是说，在从Z方向观察时，第1绝缘部36不与第1层间绝缘膜35连接，在第1绝缘部36与第1层间绝缘膜35之间，配置着接合焊盘38。在本实施方式中，从Z方向观察的第1绝缘部36的形状为四角形状(正方形状)。具体来说，从Z方向观察的第1绝缘部36的形状为4条边分别在X方向或Y方向延伸的正方形状。
接合焊盘38的X方向的宽度W1虽然无特别限定，但是为例如300nm～5μm。接合焊盘38的Y方向的宽度W2虽然无特别限定，但是为例如300nm～5μm。
第1绝缘部36的X方向的宽度W3小于W1。第1绝缘部36的Y方向的宽度W4小于W2。
在本实施方式中，接合焊盘38具有焊盘本体91、与布线连接部92。焊盘本体91在贴合面S(参考图3)露出，接合于第2积层体40的接合焊盘48。布线连接部92位于焊盘本体91与布线37之间，连接焊盘本体91与布线37。布线连接部92与焊盘本体91相比较细。例如，X方向的布线连接部92的宽度W6小于X方向的焊盘本体91的宽度W5。同样地，Y方向的布线连接部92的宽度小于Y方向的焊盘本体91的宽度。焊盘本体91经由对应的布线连接部92连接于布线37。
接合焊盘38具有导电部95与势垒金属层96。导电部95形成接合焊盘38的主要部分。势垒金属层96在X方向及Y方向上设置于导电部95与第1绝缘部36之间。同样地，势垒金属层96在X方向及Y方向上设置于导电部95与第1层间绝缘膜35之间。同样地，在接合焊盘38与第1层间绝缘膜35之间，设置着势垒金属层96。势垒金属层96是抑制导电部95所包含的导电材料(例如铜或铝)扩散到第1层间绝缘膜35的金属层。导电部95及势垒金属层96的每一个设置于焊盘本体91及连接部92这两个。X方向的势垒金属层96的膜厚T1小于焊盘本体91的导电部95的宽度W5及布线连接部92的导电部95的宽度W6。Y方向的势垒金属层96的膜厚小于Y方向的焊盘本体91的导电部95的宽度及Y方向的布线连接部92的导电部95的宽度。
以上，对第1积层体30的接合焊盘38进行说明。第2积层体40的接合焊盘48在上述说明中，只要将“接合焊盘38”换读为“接合焊盘48”，将“布线37”换读为“布线47”即可。
图5是表示电路芯片2的第1积层体30与阵列芯片3的第2积层体40贴合时的第1积层体30的接合焊盘38及第2积层体40的接合焊盘48的状态的剖视图。贴合前的电路芯片2是衬底，它在俯视下具备多个接合焊盘38与包含绝缘体的1个以上的第1绝缘部36，且，接合焊盘38具备连续配置于第1绝缘部36周围的区域。贴合前的阵列芯片3是衬底，它在俯视下具备多个接合焊盘48与包含绝缘体的1个以上的第2绝缘部46，且，接合焊盘48具备连续配置于第2绝缘部46周围的区域。接合焊盘38的端部E具有向-Z方向碗状凹陷的凹部RS。因为在第1绝缘部36中导电部95的X方向及Y方向的尺寸变小，所以接合焊盘38的凹部RS比无第1绝缘部36的情况更浅。接合焊盘48的端部E具有向+Z方向碗状凹陷的凹部RS。因为在第2绝缘部46中导电部95的X方向及Y方向的尺寸变小，所以接合焊盘38的凹部RS比无第2绝缘部46的情况更浅。
在贴合第1积层体30与第2积层体40时，加热第1积层体30及第2积层体40。由此，接合焊盘38的凹部RS与接合焊盘48的凹部RS被填埋而消失(或变小)。
＜3.半导体装置的制造方法＞
接下来，对半导体装置1的制造方法进行说明。图6到图9是表示半导体装置1的制造方法的剖视图。
图6表示电路芯片2的制造阶段。制造电路芯片2作为电路晶圆CW的一部分。电路晶圆CW包含多个电路芯片2。电路晶圆CW通过在第1支撑衬底10上形成第1积层体30而获得。第1积层体30包含晶体管31、接触插塞32、布线33、焊盘34、及第1层间绝缘膜35。这些逐层形成。电路晶圆CW通过重复所述各层的成膜、利用光刻等的加工而形成。接合焊盘38以外的成膜方法及加工方法能够使用周知的方法。在电路晶圆CW的与第1支撑衬底10成相反侧的贴合面S1，多个接合焊盘38露出。由此，完成电路晶圆CW。
这里，详细说明接合焊盘38的形成方法。图7表示接合焊盘38的制造阶段的细节。首先，如图7中的(a)所示，在布线37上设置第1层间绝缘膜35的一部分。设置于布线37上的第1层间绝缘膜35由例如硅氧化物(SiO2)形成。
接下来，如图7中的(b)所示，由光刻步骤(Photo Engraving Process：PEP)形成抗蚀剂图案，由反应性离子蚀刻(Reactive Ion Etching：RIE)蚀刻第1层间绝缘膜35。由此，在之后步骤设置接合焊盘38的位置形成多个孔102及多个第1绝缘部36。
接下来，如图7中的(c)所示，在孔102的内表面及第1绝缘部36的周围形成成为势垒金属层的基础的导电层103a。之后，通过在孔102的内部嵌入导电材料(例如铜或铝这样的金属材料)而形成成为焊盘本体95的基础的导电部103b。由此，形成嵌入孔102的导电部103。导电部103是成为多个接合焊盘38的基础的导电部。
接下来，如图7中的(d)所示由化学机械研磨(Chemical Mechanical Polisher：CMP)进行导电部103的平坦化。由此，从导电部103形成多个接合焊盘38。这时，在各接合焊盘的上端部的表面，由凹状缺陷(Dishing)形成凹部RS。
图8表示阵列芯片3的制造阶段。制造阵列芯片3作为阵列晶圆AW的一部分。阵列晶圆AW包含多个阵列芯片3。图8所示的阵列晶圆AW为与电路晶圆CW贴合前的状态，相对于图1所示的阵列芯片3上下反转。
阵列晶圆AW通过在第2支撑衬底60上形成第2积层体40而获得。第2积层体40包含晶体管41、接触插塞42、布线43、焊盘44、及第2层间绝缘膜45。这些逐层形成。阵列晶圆AW通过重复所述各层的成膜、利用光刻等的加工而形成。接合焊盘48以外的成膜方法及加工方法能够使用周知的方法。在阵列晶圆AW的与第2支撑衬底60成相反侧的贴合面S2，多个接合焊盘48露出。接合焊盘48的形成方法与例如参考图7说明的接合焊盘38的形成方法相同。由此，完成电路晶圆CW。
图9表示电路晶圆CW与阵列晶圆AW的贴合阶段。具体来说，加热电路晶圆CW及阵列晶圆AW，并且使电路晶圆CW的贴合面S1与阵列晶圆AW的贴合面S2对向(也就是说，使第1积层体30的接合焊盘38与第2积层体40的接合焊盘48对向)，贴合电路晶圆CW与阵列晶圆AW。由此接着第1层间绝缘膜35与第2层间绝缘膜45。
接下来，以400℃将阵列晶圆AW及电路晶圆CW进行退火。由此将接合焊盘38与接合焊盘48接合，形成接合部50。由此，形成电路晶圆CW与阵列晶圆AW贴合的贴合体111。
接下来，使第2支撑衬底60薄型化。利用例如CMP进行第2支撑衬底60的薄型化。接下来，利用周知的方法，相对于第2支撑衬底60设置外部连接焊盘71及绝缘层72、73。且，沿着未图示的切割线切断贴合体111。由此，将贴合体111分断成多个芯片(半导体装置1)。由此，获得半导体装置1。
＜4.优点＞
为进行比较，对在接合焊盘的内部无绝缘部的情况进行考虑。在这种比较例的构成中，如果由于CMP或其它原因而在接合焊盘的端部产生较大的凹状缺陷，那么有在贴合的2个接合焊盘之间残留空间的情况。在所述情况下，为了接合2个接合焊盘，需要提高退火温度。如果提高退火温度，那么有形成空隙等的情况。另外，如果以为了更确实地接合2个接合焊盘而增大热膨胀的方式使退火温度上升，那么有势垒金属层所包含的金属在绝缘体的内部扩散，势垒金属层的势垒性下降的可能性。
另一方面，在本实施方式中，接合焊盘38具备连续配置于第1绝缘部36周围的区域。因此，在X方向、Y方向上，接合焊盘38的宽度变小，不易产生较大的凹状缺陷，并且凹部RS的凹陷量变小。因此，能够降低退火时的温度，不易产生空隙等。结果，能够谋求可靠性与良品率的提高。
势垒金属层96在退火时，抑制导电部95的膨胀，阻碍接合焊盘彼此的接合。因此，势垒金属层96与导电部95的接触面积越小越好。因为本实施方式的接合焊盘38具备连续配置于绝缘部36、46周围的区域，所以能够减小势垒金属层96与导电部95的接触面积。此外，因为与减小导电部95的尺寸的情况比较，能够增大导电部95的体积，所以能够增大退火时的导电部95的体积增加量。因此，即使降低退火温度，也能够使接合焊盘38与接合焊盘48接合。结果，能够谋求可靠性与良品率的进一步提高。
＜5.变化例＞
以下，对变化例进行说明。本变化例中除了以下说明的以外的构成都与所述实施方式的构成相同。
＜5.1变化例1＞
图10是表示变化例1的半导体装置1的剖视图。在本变化例中，接合焊盘48是在中心未设置第2绝缘部46的以往的接合焊盘。变化例1的半导体装置1的电路芯片(第1层)2及阵列芯片(第2层)3中的至少1个具备1个以上的包含绝缘体的绝缘部36、46，且接合焊盘38、48中的至少1个具备连续配置于所述绝缘部周围的区域。
在本变化例中，因为第1积层体30的接合焊盘38的凹部RS的凹陷量较小，所以能够以比无第1绝缘部36的情况更低的退火温度进行接合。因此，能够谋求半导体装置1的电特性提高。
＜5.2变化例2＞
图11是表示变化例2的半导体装置1的剖视图。在本变化例中，第1积层体30的接合焊盘38A及第2积层体40的接合焊盘48A是未设置绝缘部36的以往的接合焊盘。在本变化例2的半导体装置1中，接合焊盘38、48中的至少1个具备连续配置于所述绝缘部周围的区域。也就是说，变化例2的半导体装置1的电路芯片(第1层)2及阵列芯片(第2层)3这两个具备1个以上的包含绝缘体的绝缘部36、46，且，接合焊盘38、48中的至少1个具备连续配置于所述绝缘部周围的区域。
在本变化例中，因为第1积层体30的接合焊盘38的凹部RS的凹陷量及第2积层体40的接合焊盘的凹部RS的凹陷量较小，所以能够以比无第1绝缘部36及第2绝缘部46的情况更低的退火温度进行接合。因此，能够谋求半导体装置1的电特性提高。另外，焊盘的尺寸较小的接合焊盘38A及接合焊盘48A因为接合焊盘的凹部RS凹陷量较小，所以能够以较低的退火温度接合。因此，能够谋求半导体装置1的电特性提高。
＜6.实施例＞
以下，说明与接合焊盘38、48的形状相关的若干个实施例。以下，以第1积层体30的接合焊盘38的形状为代表进行说明。第2积层体40的接合焊盘48的形状也同样。此外，接合焊盘38及48的形状不限定于以下说明的实施例的内容。
＜6.1第1实施例＞
图12是表示第1实施例的接合焊盘38的形状的剖视图。图12表示在将积层着电路芯片(第1层)2、与阵列芯片(第2层)3的方向设为积层方向时，与积层方向垂直的面的接合焊盘38。在第1实施例中，从Z方向观察的接合焊盘38的外形状为四角形状。具体来说，接合焊盘38的外形状是4条边分别在X方向或Y方向延伸的正方形状。在与积层方向垂直的面上，接合焊盘38具备连续配置于第1绝缘部36周围的区域。也就是说，从Z方向观察时，第1绝缘部36不与第1层间绝缘膜35连接，在第1绝缘部36与第1层间绝缘膜35之间，配置着接合焊盘38。在第1实施例中，第1绝缘部36以岛状配置于接合焊盘38的中心，从Z方向观察的第1绝缘部36的形状为圆形。第1绝缘部36的直径d1小于X方向的接合焊盘38的宽度W1。通过将接合焊盘38的形状设为第1实施例的接合焊盘的形状，能够减小凹部的凹陷量。
＜6.2第2实施例＞
图13是表示第2实施例的接合焊盘38的形状的剖视图。图13表示在将积层着电路芯片(第1层)2、与阵列芯片(第2层)3的方向设为积层方向时，与积层方向垂直的面的接合焊盘38。在第2实施例中，从Z方向观察的接合焊盘38的外形状为圆状。在与积层方向垂直的面上，接合焊盘38具备连续配置于第1绝缘部36周围的区域。在第2实施例中，第1绝缘部36以岛状配置于接合焊盘38的中心，从Z方向观察的第1绝缘部36的形状为圆状。第1绝缘部36的直径d1小于X方向的接合焊盘38的宽度d2。通过将接合焊盘38的形状设为第2实施例的接合焊盘的形状，能够减小凹部的凹陷量。
＜6.3第3实施例＞
图14是表示第3实施例的接合焊盘38的形状的剖视图。图14表示在将积层着电路芯片(第1层)2、与阵列芯片(第2层)3的方向设为积层方向时，与积层方向垂直的面的接合焊盘38。在第3实施例中，从Z方向观察的接合焊盘38的外形状为四角形状。具体来说，接合焊盘38的外形状是4条边分别在X方向或Y方向延伸的正方形状。在与积层方向垂直的面上，接合焊盘38具备连续配置于第1绝缘部36周围的区域。也就是说，从Z方向观察时，第1绝缘部36不与第1层间绝缘膜35连接，在第1绝缘部36与第1层间绝缘膜35之间，配置着接合焊盘38。在第3实施例中，第1绝缘部36以岛状配置于接合焊盘38的中心，从Z方向观察的第1绝缘部36的形状是4条边分别在X方向或Y方向延伸的长方形状。X方向的第1绝缘部36的W7小于X方向的接合焊盘38的宽度W1。Y方向的第1绝缘部36的W8小于Y方向的接合焊盘38的宽度W2。通过将接合焊盘38的形状设为第3实施例的接合焊盘的形状，能够减小凹部的凹陷量。
＜6.4第4实施例＞
图15是表示第4实施例的接合焊盘38的形状的剖视图。图15表示在将积层着电路芯片(第1层)2、与阵列芯片(第2层)3的方向设为积层方向时，与积层方向垂直的面的接合焊盘38。在第4实施例中，从Z方向观察的接合焊盘38的外形状为四角形状。具体来说，接合焊盘38的外形状是4条边分别在X方向或Y方向延伸的正方形状。在与积层方向垂直的面上，接合焊盘38具备连续配置于第1绝缘部36周围的区域。也就是说，从Z方向观察时，第1绝缘部36不与第1层间绝缘膜35连接，在第1绝缘部36与第1层间绝缘膜35之间，配置着接合焊盘38。在第4实施例中，第1绝缘部36以岛状多个配置于接合焊盘38的中心。多个第1连接部36在Y方向上均等分开设置。通过将接合焊盘38的形状设为第4实施例的接合焊盘的形状，能够减小凹部的凹陷量。
＜6.5第5实施例＞
图16是表示第5实施例的接合焊盘38的形状的剖视图。图16表示在将积层着电路芯片(第1层)2、与阵列芯片(第2层)3的方向设为积层方向时，与积层方向垂直的面的接合焊盘38。在与积层方向垂直的面上，接合焊盘38具备连续配置于第1绝缘部36周围的区域。在第5实施例中，第1绝缘部36岛状配置于接合焊盘38的中心。也就是说，从Z方向观察时，第1绝缘部36不与第1层间绝缘膜35连接，在第1绝缘部36与第1层间绝缘膜35之间，配置着接合焊盘38。另外，具备与第1层间绝缘膜35连续连接，且向接合焊盘38侧突出的突出绝缘部39。突出绝缘部39的形状在这里为四角形状，但是突出绝缘部39的形状并不特别限定。在第5实施例中，第1绝缘部36与2个突出绝缘部39在Y方向上均等分开设置。通过将接合焊盘38的形状设为第5实施例的接合焊盘的形状，能够减小凹部的凹陷量。
以上，对实施方式、变化例、及若干个实施例进行说明。但是，实施方式或变化例、实施例并不限定于所述的例子。在所述的所有说明中，接合焊盘38及接合焊盘48的形状也可相反。
虽已说明本发明的若干个实施方式，但所述实施方式是作为例子而提示的，并非意在限定发明的范围。所述实施方式可用其它各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、置换、变更。所述实施方式或它的变化与包含在发明范围或主旨同样，也包含在权利要求书所记载的发明与其均等的范围内。
[符号的说明]
1:半导体装置
2:第1层
3:第2层
10:第1支撑衬底
30:第1积层体
35:第1层间绝缘膜
37:布线(第1布线)
38:接合焊盘(第1焊盘)
40:第2积层体
45:第2层间绝缘膜
47:布线(第2布线)
48:接合焊盘(第2焊盘)。

Claims (11)

1.一种半导体装置，其具备：
第1层，具备多个焊盘；
第2层，具备多个焊盘；及
接合部，接合所述第1层的所述焊盘、与所述第2层的所述焊盘；且
在将积层着所述第1层、与所述第2层的方向设为积层方向时，
在与所述积层方向垂直的面上，
所述第1层及所述第2层中的至少1个
具备1个以上的包含绝缘体的绝缘部，且
所述焊盘中的至少1个具备连续配置于所述绝缘部周围的区域。
2.根据权利要求1所述的半导体装置，其中所述第1层及所述第2层这两个
具备1个以上的所述绝缘部，且
所述焊盘中的至少1个具备连续配置于所述绝缘部周围的区域。
3.根据权利要求2所述的半导体装置，其中在所述垂直的面上，所述绝缘部以岛状配置。
4.根据权利要求3所述的半导体装置，其中在所述垂直的面上，所述绝缘部的形状为圆状。
5.根据权利要求3所述的半导体装置，其中在所述垂直的面上，所述绝缘部的形状为四角形状。
6.根据权利要求1到5中任一权利要求所述的半导体装置，其中所述第1层具备：
第1支撑衬底；及
第1积层体，设置于所述第1支撑衬底与所述第2层之间，包含第1布线、连接于所述第1布线的所述第1层的所述焊盘、及第1层间绝缘膜；且
所述第2层具备：
第2支撑衬底；及
第2积层体，设置于所述第1积层体与所述第2支撑衬底之间，包含第2布线、连接于所述第2布线的所述第2层的所述焊盘、及第2层间绝缘膜。
7.一种衬底，其具备多个焊盘、与包含绝缘体的1个以上的绝缘部，且
在俯视下，
所述焊盘中的至少1个具备连续配置于所述绝缘部周围的区域。
8.根据权利要求7所述的衬底，其中在俯视下，所述绝缘部以岛状配置。
9.根据权利要求8所述的衬底，其中在俯视下，所述绝缘部的形状为圆状。
10.根据权利要求8所述的衬底，其中在俯视下，所述绝缘部的形状为四角形状。
11.根据权利要求7到10中任一权利要求所述的衬底，其具备：
第1支撑衬底；及
第1积层体，设置于所述第1支撑衬底上，包含第1布线、连接于所述第1布线的所述焊盘、及第1层间绝缘膜。
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