JP2023034974A - 半導体装置および基板 - Google Patents

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智憲 川崎
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Abstract

【課題】電気的特性の向上を図ることができる半導体装置および基板を提供することである。【解決手段】実施形態の半導体装置は、複数のパッドを備える第１層と、複数のパッドを備える第２層と、を持つ。実施形態の半導体装置は、第１層のパッドと、第２層のパッドと、が接合された接合部を持つ。実施形態の半導体装置は、第1層と、第２層と、が積層された方向を積層方向としたとき、積層方向と垂直な面において、第１層および第２層の少なくとも一方が、絶縁体からなる絶縁部を１以上持つ。実施形態の半導体装置は、積層方向と垂直な面において、パッドが、絶縁部の周囲に連続して配置される領域を持つ。【選択図】図３

Description

本発明の実施形態は、半導体装置および基板に関する。
複数のウェハ同士を張り合わせることで製造される半導体装置が知られている。
米国特許出願公開第２０１７／０１５４８７３号明細書
本発明が解決しようとする課題は、電気特性の向上を図ることができる半導体装置および基板を提供することである。
実施形態の半導体装置は、複数のパッドを備える第１層と、複数のパッドを備える第２層と、を持つ。実施形態の半導体装置は、前記第１層の前記パッドと、前記第２層の前記パッドと、が接合された接合部を持つ。実施形態の半導体装置は、前記第１層と、前記第２層と、が積層された方向を積層方向としたとき、前記積層方向と垂直な面において、前記第１層および前記第２層の少なくとも一方が、絶縁体からなる絶縁部を１以上持ち、かつ、前記パッドの少なくとも１つが、前記絶縁部の周囲に連続して配置される領域を備える。
実施形態の基板は、複数のパッドと、絶縁体からなる１以上の絶縁部と、を持つ。実施形態の基板は、平面視において、前記パッドの少なくとも１つが、前記絶縁部の周囲に連続して配置される領域を備える。
実施形態の半導体装置の構成を示す断面図。 実施形態のメモリセルアレイのメモリピラーの近傍を示す断面図。 実施形態の複数の接合パッドを示す断面図。 実施形態の接合パッドを示す図。 実施形態の第１積層体と第２積層体との貼り合わせ時における第１積層体の接合パッドおよび第２積層体の接合パッドの状態を示す断面図。 実施形態の半導体装置の製造方法を示す断面図。 実施形態の半導体装置の製造方法を示す断面図。 実施形態の半導体装置の製造方法を示す断面図。 実施形態の半導体装置の製造方法を示す断面図。 実施形態の変形例１の半導体装置を示す断面図。 実施形態の変形例２の半導体装置を示す断面図。 実施形態の第１実施例の接合パッドの形状を示す断面図。 実施形態の第２実施例の接合パッドの形状を示す断面図。 実施形態の第３実施例の接合パッドの形状を示す断面図。 実施形態の第４実施例の接合パッドの形状を示す断面図。 実施形態の第５実施例の接合パッドの形状を示す断面図。
以下、実施形態の半導体装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を持つ構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。すなわち、「接続」とは、直接に接する場合に限定されず、別の部材が介在する場合も含む。「環状」とは、円環状に限定されず、矩形状の環状も含む。「平行」、「直交」、「同一」とは、それぞれ「略平行」、「略直交」、「略同一」の場合も含む。
先に、Ｘ方向、Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。Ｘ方向およびＹ方向は、後述する第１支持基板１０（図１参照）の表面１０ａに沿う方向である。Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、第１支持基板１０の厚さ方向である。＋Ｚ方向は、第１支持基板１０から第２支持基板６０（図１参照）に向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。以下の説明では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。Ｘ方向およびＹ方向のうちいずれか一方は、「第２方向」の一例である。Ｘ方向およびＹ方向のうちいずれか他方は、「第３方向」の一例である。
（実施形態）
＜１．半導体装置の全体構成＞
まず、実施形態の半導体装置１の全体構成について説明する。半導体装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
図１は、半導体装置１の構成を示す断面図である。半導体装置１は、例えば、回路チップ２とアレイチップ３とが貼合面Ｓで貼り合わされた３次元メモリである。回路チップ２は、「第１層」の一例である。アレイチップ３は、「第２層」の一例である。回路チップ２は、アレイチップ３の動作を制御する制御回路（論理回路）を含む。以下、このような半導体装置１について詳しく説明する。
半導体装置１は、例えば、第１支持基板１０、積層体２０、第２支持基板６０、および絶縁層７２，７３を備えている。
第１支持基板１０は、回路チップ２に含まれる基板である。第１支持基板１０は、例えば、シリコン基板である。第１支持基板１０は、積層体２０が積層される表面１０ａを有する。第１支持基板１０には、積層体２０に含まれるトランジスタ３１（後述）のソース領域およびドレイン領域が設けられている。
積層体２０は、Ｚ方向で、第１支持基板１０と第２層３との間に位置する。より具体的には、積層体２０は、Ｚ方向で、第１支持基板１０と第２支持基板６０との間に位置する。積層体２０は、第１積層体３０と、第２積層体４０とを含む。第１積層体３０は、第１支持基板１０上に設けられている。第１積層体３０は、Ｚ方向で、第１支持基板１０と第２積層体４０との間に位置する。本実施形態では、第１支持基板１０と第１積層体３０とにより、回路チップ２が構成されている。第１積層体３０は、複数のトランジスタ３１（図１では１つのみ図示）、複数のコンタクトプラグ３２、複数の配線３３、複数のパッド３４、および第１層間絶縁膜３５、複数の第１絶縁部３６を含む。第１絶縁部３６は、「絶縁部」の一例である。
トランジスタ３１は、第１支持基板１０上に設けられている。トランジスタ３１は、コンタクトプラグ３２に接続されている。トランジスタ３１は、積層体２０に含まれるコンタクトプラグ３２，４２、配線３３，４３、およびパッド３４，４４を介して、メモリセルアレイ４１または外部接続パッド７１と電気的に接続されている。トランジスタ３１は、例えばメモリセルアレイ４１を制御する。
コンタクトプラグ３２、配線３３、およびパッド３４は、複数のトランジスタ３１と第２積層体４０とを電気的に接続する。コンタクトプラグ３２、配線３３、およびパッド３４は、銅（Ｃｕ）またはアルミニウム（Ａｌ）のような導電材料により形成されている。コンタクトプラグ３２は、Ｚ方向に延びており、第１積層体３０内の異なる層間を電気的に接続する配線である。配線３３は、Ｘ方向またはＹ方向に延びた配線である。
パッド３４は、第１積層体３０に設けられた接続用の電極である。パッド３４は、第１積層体３０の内部に設けられた内部パッドと、第１積層体３０の表面（貼合面Ｓ）に露出した接合パッド３８とを含む。接合パッド３８は、「パッド」の一例である。複数の配線３３のなかで接合パッド３８に接続された配線３７は、「第１配線」の一例である。接合パッド３８については、詳しく後述する。
第１層間絶縁膜３５は、複数のコンタクトプラグ３２、複数の配線３３、および複数のパッド３４の間に設けられ、これら要素を互いに電気的に絶縁している。第１層間絶縁膜３５は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）、シリコン酸化物（ＳｉＯ２）、またはシリコン窒化物（ＳｉＮ）などにより形成されている。
第２積層体４０は、第１積層体３０上に設けられている。第２積層体４０は、Ｚ方向で、第１積層体３０と第２支持基板６０との間に位置する。本実施形態では、第２支持基板６０と、第２積層体４０とにより、アレイチップ３が構成されている。第２積層体４０は、メモリセルアレイ４１、複数のコンタクトプラグ４２、複数の配線４３、複数のパッド４４、第２層間絶縁膜４５、および複数の第２絶縁部４６を含む。第２絶縁部４６は、「絶縁部」の一例である。即ち、半導体装置１は、回路チップ（第１層）２およびアレイチップ（第２層）３の少なくとも一方が、絶縁体からなる絶縁部を１以上備える。
メモリセルアレイ４１は、第２支持基板６０の下方に設けられている。メモリセルアレイ４１は、製造時に第２支持基板６０上に積層される（図８参照）。メモリセルアレイ４１は、複数の導電層５１と、複数のメモリピラーＰとを有する。複数の導電層５１および複数のメモリピラーＰの各々は、コンタクトプラグ４２に接続されている。
複数の導電層５１は、例えば、タングステン（Ｗ）または不純物がドープされたポリシリコン（Ｐｏｌｙ－Ｓｉ）により形成されている。複数の導電層５１は、第２層間絶縁膜４５に含まれる層間絶縁膜４５ｂ（図２参照）を間に挟んでＺ方向に積層されている。複数の導電層５１のうち第１積層体３０側（－Ｚ方向側）の１つまたは２つの導電層５１は、ドレイン側選択ゲート線ＳＧＤとして機能する。複数の導電層５１のうち第２支持基板６０側（＋Ｚ方向側）の１つまたは２つの導電層５１は、ソース側選択ゲート線ＳＧＳとして機能する。複数の導電層５１のうちドレイン側選択ゲート線ＳＧＤとソース側選択ゲート線ＳＧＳとの間に位置した残りの導電層５１は、複数のワード線ＷＬとして機能する。
複数のメモリピラーＰは、Ｚ方向に延びており、ドレイン側選択ゲート線ＳＧＤ、複数のワード線ＷＬ、およびソース側選択ゲート線ＳＧＳを貫通している。複数のワード線ＷＬと複数のメモリピラーＰとの交差部分の各々には、メモリセルＭＣが形成されている。これにより、複数のメモリセルＭＣは、Ｘ方向、Ｙ方向、およびＺ方向に間隔を空けて３次元状に配置されている。メモリセルＭＣについては、詳しく後述する。
コンタクトプラグ４２、配線４３、およびパッド４４は、メモリセルアレイ４１または後述する外部接続パッド７１と第１積層体３０とを電気的に接続する。コンタクトプラグ４２、配線４３、およびパッド４４は、銅またはアルミニウムのような導電材料により形成されている。コンタクトプラグ４２は、Ｚ方向に延びており、第２積層体４０内の異なる層間を電気的に繋ぐ配線である。配線４３は、Ｘ方向またはＹ方向に延びた配線である。
パッド４４は、第２積層体４０に設けられた接続用の電極である。パッド４４は、第２積層体４０の内部に設けられた内部パッドと、第２積層体４０の表面（貼合面Ｓ）に露出した接合パッド４８とを含む。第１積層体３０と第２積層体４０とが積層された状態では、第２積層体４０の接合パッド４８は、第１積層体３０の接合パッド３８上に設けられ、第１積層体３０の接合パッド３８と接合されている。即ち、実施形態の半導体装置１は、第１層（回路チップ）２の接合パッド３８と、第２層（アレイチップ）３の接合パッド４８７と、が接合された接合部５０とを備える。接合パッド４８は、「パッド」の一例である。複数の配線４３のなかで接合パッド４８に接続された配線４７は、「第２配線」の一例である。接合パッド４８については、詳しく後述する。
第２層間絶縁膜４５は、複数のコンタクトプラグ４２、複数の配線４３、および複数のパッド４４の間に設けられ、これら要素を互いに電気的に絶縁している。第２層間絶縁膜４５は、例えば、ＴＥＯＳ、シリコン酸化物、またはシリコン窒化物などにより形成されている。
第２支持基板６０は、第２積層体４０の上方に設けられている。第２支持基板６０は、Ｚ方向で、第１支持基板１０から離れて位置する。第２支持基板６０は、アレイチップ３（第２層）に含まれる基板である。第２支持基板６０は、例えば、シリコン基板である。第２支持基板６０には、メモリセルアレイ４１のソースラインとして機能する導電領域が設けられている。第２支持基板６０は、メモリセルアレイ４１に面する第１面６０ａと、第１面６０ａとは反対側に位置した第２面６０ｂとを有する。第２面６０ｂには、外部接続パッド７１が設けられている。外部接続パッド７１は、不図示の外部接続端子（例えば半田ボール）が設けられ、当該外部接続端子を介して半導体装置１の外部と電気的に接続される。
絶縁層７２は、第２支持基板６０上に設けられている。絶縁層７３は、絶縁層７２上に設けられている。絶縁層７２，７３は、積層体２０を保護するパッシベーション膜である。絶縁層７２は、例えばシリコン酸化膜である。絶縁層７３は、例えばポリイミド膜である。
図２は、メモリセルアレイ４１のメモリピラーＰの近傍を示す断面図である。図２に示すように、複数のワード線ＷＬは、層間絶縁膜４５ｂを間に挟んでＺ方向に積層されている。複数のワード線ＷＬは、Ｘ方向に延びている。メモリセルアレイ４１は、メモリピラーＰが設けられるメモリホールＭＨを有する。メモリピラーＰは、メモリホールＭＨの内部をＺ方向に延びており、複数のワード線ＷＬを貫通している。
メモリピラーＰは、Ｚ方向から見た場合、例えば円状または楕円状である。メモリピラーＰは、内側から順に、コア絶縁体５２、半導体ボディ５３、およびメモリ膜５４を有する。
コア絶縁体５２は、Ｚ方向に延びた柱状体である。コア絶縁体５２は、例えばシリコン酸化物を含む。コア絶縁体５２は、半導体ボディ５３の内側にある。
半導体ボディ５３は、Ｚ方向に延びており、チャネルとして機能する。半導体ボディ５３は、第２支持基板６０のソースラインとして機能する導電領域に接続されている。半導体ボディ５３は、コア絶縁体５２の外周面を覆う。半導体ボディ５３は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。
メモリ膜５４は、Ｚ方向に延びている。メモリ膜５４は、半導体ボディ５３の外周面を覆う。メモリ膜５４は、メモリホールＭＨの内面と半導体ボディ５３の外側面との間に位置する。メモリ膜５４は、例えば、トンネル絶縁膜５５と、電荷蓄積膜５６とを含む。
トンネル絶縁膜５５は、電荷蓄積膜５６と半導体ボディ５３との間に位置する。トンネル絶縁膜５５は、例えば、シリコン酸化物、またはシリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜５５は、半導体ボディ５３と電荷蓄積膜５６との間の電位障壁である。
電荷蓄積膜５６は、ワード線ＷＬおよび層間絶縁膜４５ｂの各々とトンネル絶縁膜５５との間に設けられている。電荷蓄積膜５６は、例えばシリコン窒化物を含む。電荷蓄積膜５６とワード線ＷＬとの交差部分は、メモリセルＭＣとして機能する。メモリセルＭＣは、電荷蓄積膜５６とワード線ＷＬとの交差部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、データを保持する。電荷蓄積部は、ワード線ＷＬと半導体ボディ５３との間にあり、周りを絶縁材料で囲まれている。
ワード線ＷＬと層間絶縁膜４５ｂとの間、及び、ワード線ＷＬとメモリ膜５４との間には、ブロック絶縁膜５７およびバリア膜５８が設けられてもよい。ブロック絶縁膜５７は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからメモリ膜５４への電荷が戻る現象である。ブロック絶縁膜５７は、例えば、シリコン酸化膜、金属酸化物膜、または複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜５８は、例えば、窒化チタン膜、または窒化チタンとチタンとの積層構造膜である。
層間絶縁膜４５ｂと電荷蓄積膜５６との間にはカバー絶縁膜５９が設けられてもよい。カバー絶縁膜５９は、例えばシリコン酸化物を含む。カバー絶縁膜５９は、加工時に電荷蓄積膜５６をエッチングから保護する。カバー絶縁膜５９は、無くてもよいし、導電層５１と電荷蓄積膜５６との間に一部残して、ブロック絶縁膜として用いられてもよい。
＜２．接合パッドの構成＞
次に、接合パッド３８，４８の構成について説明する。
図３は、複数の接合パッド３８，４８を示す断面図である。図３に示すように、第１積層体３０の配線３７は、互いに電気的に独立した配線３７Ａ，３７Ｂ，３７Ｃを含む。Ｘ方向およびＹ方向において、配線３７Ａ，３７Ｂ，３７Ｃの間には、第１層間絶縁膜３５が設けられている。これにより、配線３７Ａ，３７Ｂ，３７Ｃは、互いに電気的に絶縁されている。配線３７Ａ，３７Ｂ，３７Ｃは、互いに異なる電位になり得る。以下では、配線３７Ａ，３７Ｂ，３７Ｃを互いに区別しない場合は、「配線３７」と称する。
第１積層体３０の接合パッド３８は、配線３７Ａに接続された接合パッド３８Ａと、配線３７Ｂに接続された接合パッド３８Ｂと、配線３７Ｃに接続された接合パッド３８Ｃとを含む。Ｘ方向およびＹ方向において、接合パッド３８Ａ，３８Ｂ，３８Ｃの間には、第１層間絶縁膜３５が設けられている。接合パッド３８Ａ，３８Ｂ，３８Ｃは、互いに異なる電位になり得る。以下では、接合パッド３８Ａ，３８Ｂ，３８Ｃを互いに区別しない場合は、「接合パッド３８」と称する。
第１積層体３０の第１絶縁部３６は、後述するバリアメタル層９６を介し、接合パッド３８Ａに周りを囲われた第１絶縁部３６Ａと、バリアメタル層９６を介し、接合パッド３８Ｂに周りを囲われた第１絶縁部３６Ｂと、バリアメタル層９６を介し、接合パッド３８Ｃに周りを囲われた第１絶縁部３６Ｃと、を含む。以下では、第１絶縁部３６Ａ，３６Ｂ，３６Ｃを互いに区別しない場合は、「第１絶縁部３６」と称する。第１絶縁部３６は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）、シリコン酸化物（ＳｉＯ２）、またはシリコン窒化物（ＳｉＮ）などにより形成されている。
同様に、第２積層体４０の配線４７は、互いに電気的に独立した配線４７Ａ，４７Ｂ，４７Ｃを含む。Ｘ方向およびＹ方向において、配線４７Ａ，４７Ｂ，４７Ｃの間には、第２層間絶縁膜４５が設けられている。これにより、配線４７Ａ，４７Ｂ，４７Ｃは、互いに電気的に絶縁されている。配線４７Ａ，４７Ｂ，４７Ｃは、互いに異なる電位になり得る。以下では、配線４７Ａ，４７Ｂ，４７Ｃを互いに区別しない場合は、「配線４７」と称する。
第２積層体４０の接合パッド４８は、配線４７Ａに接続された接合パッド４８Ａと、配線４７Ｂに接続された接合パッド４８Ｂと、配線４７Ｃに接続された接合パッド４８Ｃとを含む。Ｘ方向およびＹ方向において、接合パッド４８Ａ，４８Ｂ，４８Ｃの間には、第２層間絶縁膜４５が設けられている。接合パッド４８Ａ，４８Ｂ，４８Ｃは、互いに異なる電位になり得る。以下では、接合パッド４８Ａ，４８Ｂ，４８Ｃを互いに区別しない場合は、「接合パッド４８」と称する。
第２積層体４０の第２絶縁部４６は、バリアメタル層９６を介し、接合パッド４８Ａに周りを囲われた第２絶縁部４６Ａと、バリアメタル層９６を介し、接合パッド４８Ｂに周りを囲われた第２絶縁部４６Ｂと、バリアメタル層９６を介し、接合パッド４８Ｃに周りを囲われた第１絶縁部４６Ｃと、を含む。以下では、第２絶縁部４６Ａ，４６Ｂ，４６Ｃを互いに区別しない場合は、「第２絶縁部４６」と称する。第２絶縁部４６は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）、シリコン酸化物（ＳｉＯ２）、またはシリコン窒化物（ＳｉＮ）などにより形成されている。
第１積層体３０の接合パッド３８と、第２積層体４０の接合パッド４８とは、貼合面Ｓで互いに接合される。これにより、第１積層体３０の接合パッド３８と、第２積層体４０の接合パッド４８とが互いに接合される。即ち、本実施形態の半導体装置１は、回路チップ（第１層）２の接合パッド３８と、アレイチップ（第２層）３の接合パッド４８とが接合された接合部５０を備える。図３に示す例では、第１積層体３０の接合パッド３８と、第２積層体４０の接合パッド４８とは、互いに同じ態様で設けられている。「態様が同じ」とは、接合パッド３８，４８の立体形状が同じであることを意味する。この場合、第１積層体３０の接合パッド３８と、第２積層体４０の接合パッド４８とは、１対１の対応関係で互いに接合される。
本実施形態では、第１積層体３０の接合パッド３８Ａと、第２積層体４０の接合パッド４８Ａとが互いに接合されることで、配線３７Ａと配線４７Ａとが電気的に接続される。同様に、第１積層体３０の接合パッド３８Ｂと、第２積層体４０の接合パッド４８Ｂとが互いに接合されることで、配線３７Ｂと配線４７Ｂとが電気的に接続される。第１積層体３０の接合パッド３８Ｃと、第２積層体４０の接合パッド４８Ｃとが互いに接合されることで、配線３７Ｃと配線４７Ｃとが電気的に接続される。
本実施形態では、接合パッド３８Ａ，３８Ｂ，３８Ｃ，４８Ａ，４８Ｂ，４８Ｃは、互いに同一の立体形状を有する。このため以下では、第１積層体３０の１つの接合パッド３８について詳しく説明する。第２積層体４０の接合パッド４８も以下に説明する構造と同一の構造を有する。
図４は、接合パッド３８を示す図である。図４の上図は、Ｚ方向から見た接合パッド３８を示す図である。即ち、図４の上図は、回路チップ（第１層）２と、アレイチップ（第２層）３とが積層された方向を積層方向としたとき、積層方向と垂直な面における接合パッド３８を示す。図４の下図は、図３の接合パッド３８Ａを拡大した図である。本実施形態において、Ｚ方向から見た接合パッド３８の外形状は四角形状である。具体的には、接合パッド３８の外形状は、４つの辺それぞれがＸ方向またはＹ方向に延びる正方形状である。積層方向と垂直な面において、接合パッド３８は、第１絶縁部３６の周囲に連続して配置される領域を備える。本実施形態において、第１絶縁部３６は、接合パッド３８の中心に島状に配置されている。すなわち、Ｚ方向から見たとき、第１絶縁部３６は、第１層間絶縁膜３５と接続されておらず、第１絶縁部３６と第１層間絶縁膜３５との間には、接合パッド３８が配置されている。本実施形態において、Ｚ方向から見た第１絶縁部３６の形状は、四角形状（正方形状）である。具体的には、Ｚ方向から見た第１絶縁部３６の形状は、４つの辺それぞれがＸ方向またはＹ方向に延びる正方形状である。
接合パッド３８のＸ方向における幅Ｗ１は、特に限定されないが、例えば、３００ｎｍ～５μｍである。接合パッド３８のＹ方向における幅Ｗ２は、特に限定されないが、例えば、３００ｎｍ～５μｍである。
第１絶縁部３６のＸ方向における幅Ｗ３は、Ｗ１よりも小さい。第１絶縁部３６のＹ方向における幅Ｗ４は、Ｗ２よりも小さい。
本実施形態では、接合パッド３８は、パッド本体９１と、配線接続部９２とを有する。パッド本体９１は、貼合面Ｓ（図３参照）に露出し、第２積層体４０の接合パッド４８に接合されている。配線接続部９２は、パッド本体９１と配線３７との間に位置し、パッド本体９１と配線３７とを接続する。配線接続部９２は、パッド本体９１と比べて細い。例えば、Ｘ方向における配線接続部９２の幅Ｗ６は、Ｘ方向におけるパッド本体９１の幅Ｗ５よりも小さい。同様に、Ｙ方向における配線接続部９２の幅は、Ｙ方向におけるパッド本体９１の幅よりも小さい。パッド本体９１は、対応する配線接続部９２を介して配線３７に接続されている。
接合パッド３８は、導電部９５とバリアメタル層９６とを有する。導電部９５は、接合パッド３８の主部を形成している。バリアメタル層９６は、Ｘ方向およびＹ方向において導電部９５と第１絶縁部３６との間に設けられている。同様に、バリアメタル層９６は、Ｘ方向およびＹ方向において導電部９５と第１層間絶縁膜３５との間に設けられている。同様に、接合パッド３８と第１層間絶縁膜３５との間には、バリアメタル層９６が設けられている。バリアメタル層９６は、導電部９５に含まれる導電材料（例えば銅またはアルミニウム）が第１層間絶縁膜３５に拡散されることを抑制する金属層である。導電部９５およびバリアメタル層９６の各々は、パッド本体９１および接続部９２の両方に設けられている。Ｘ方向におけるバリアメタル層９６の膜厚Ｔ１は、パッド本体９１の導電部９５の幅Ｗ５および配線接続部９２の導電部９５の幅Ｗ６よりも小さい。Ｙ方向におけるバリアメタル層９６の膜厚は、Ｙ方向におけるパッド本体９１の導電部９５の幅およびＹ方向における配線接続部９２の導電部９５の幅よりも小さい。
以上、第１積層体３０の接合パッド３８について説明した。第２積層体４０の接合パッド４８は、上記説明において、「接合パッド３８」を「接合パッド４８」と読み替え、「配線３７」を「配線４７」と読み替えればよい。
図５は、回路チップ２の第１積層体３０とアレイチップ３の第２積層体４０との貼り合わせ時における第１積層体３０の接合パッド３８および第２積層体４０の接合パッド４８の状態を示す断面図である。貼り合わせる前の回路チップ２は、平面視において、複数の接合パッド３８と絶縁体からなる１以上の第１絶縁部３６と、を備え、かつ、接合パッド３８が、第１絶縁部３６の周囲に連続して配置される領域を備える基板である。貼り合わせる前のアレイチップ３は、平面視において、複数の接合パッド４８と絶縁体からなる１以上の第２絶縁部４６と、を備え、かつ、接合パッド４８が、第２絶縁部４６の周囲に連続して配置される領域を備える基板である。接合パッド３８の端部Ｅは、－Ｚ方向に椀状に窪んだ凹部ＲＳを有する。第１絶縁部３６で導電部９５のＸ方向およびＹ方向のサイズが小さくなっているので、接合パッド３８の凹部ＲＳは、第１絶縁部３６が無い場合よりも浅い。接合パッド４８の端部Ｅは、＋Ｚ方向に椀上に窪んだ凹部ＲＳを有する。第２絶縁部４６で導電部９５のＸ方向およびＹ方向のサイズが小さくなっているので、接合パッド３８の凹部ＲＳは、第２絶縁部４６が無い場合よりも浅い。
第１積層体３０と第２積層体４０とを貼り合わせる際に、第１積層体３０および第２積層体４０が加熱される。これによって、接合パッド３８の凹部ＲＳと接合パッド４８の凹部ＲＳとは、埋められて無くなる（または小さくなる）。
＜３．半導体装置の製造方法＞
次に、半導体装置１の製造方法について説明する。
図６から図９は、半導体装置１の製造方法を示す断面図である。
図６は、回路チップ２の製造段階を示す。回路チップ２は、回路ウェハＣＷの一部として製造される。回路ウェハＣＷは、複数の回路チップ２を含む。回路ウェハＣＷは、第１支持基板１０上に、第１積層体３０を形成することで得られる。第１積層体３０は、トランジスタ３１、コンタクトプラグ３２、配線３３、パッド３４、および第１層間絶縁膜３５を含む。これらは、階層ごとに形成される。回路ウェハＣＷは、これらの各層の成膜、フォトリソグラフィーなどによる加工を繰り返すことで形成される。接合パッド３８以外の成膜方法および加工方法は、公知の方法を用いることができる。回路ウェハＣＷの第１支持基板１０とは反対側の貼合面Ｓ１には、複数の接合パッド３８が露出する。これにより、回路ウェハＣＷが完成する。
ここで、接合パッド３８の形成方法を詳しく説明する。
図７は、接合パッド３８の製造段階の詳細を示す。まず、図７中の（ａ）に示すように、配線３７上に第１層間絶縁膜３５の一部が設けられる。配線３７上に設けられる第１層間絶縁膜３５は、例えばシリコン酸化物（ＳｉＯ２）により形成される。
次に、図７中の（ｂ）に示すように、写真食刻工程（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ：ＰＥＰ）によりレジストパターンを形成し、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ）により第１層間絶縁膜３５をエッチングする。これにより、接合パッド３８が後工程で設けられる位置に複数の穴１０２および複数の第１絶縁部３６が形成される。
次に、図７中の（ｃ）に示すように、穴１０２の内面および第１絶縁部３６の周囲にバリアメタル層の元になる導電層１０３ａを形成する。その後、穴１０２の内部に導電材料（例えば銅またはアルミニウムのような金属材料）を埋め込むことでパッド本体９５の元になる導電部１０３ｂが形成される。これにより、穴１０２を埋める導電部１０３が形成される。導電部１０３は、複数の接合パッド３８の元となる導電部である。
次に、図７中の（ｄ）に示すように化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｅｒ：ＣＭＰ）により導電部１０３の平坦化が行われる。これにより、導電部１０３から複数の接合パッド３８が形成される。このとき、各接合パッドの上端部の表面には、ディッシング（Ｄｉｓｈｉｎｇ）による凹部ＲＳが形成される。
図８は、アレイチップ３の製造段階を示す。アレイチップ３は、アレイウェハＡＷの一部として製造される。アレイウェハＡＷは、複数のアレイチップ３を含む。図８に示すアレイウェハＡＷは、回路ウェハＣＷと貼り合わせる前の状態であり、図１に示すアレイチップ３に対して上下反転している。
アレイウェハＡＷは、第２支持基板６０上に、第２積層体４０を形成することで得られる。第２積層体４０は、メモリセルアレイ４１、コンタクトプラグ４２、配線４３、パッド４４、および第２層間絶縁膜４５を含む。これらは、階層ごとに形成される。アレイウェハＡＷは、これらの各層の成膜、フォトリソグラフィーなどによる加工を繰り返すことで形成される。接合パッド４８以外の成膜方法および加工方法は、公知の方法を用いることができる。アレイウェハＡＷの第２支持基板６０とは反対側の貼合面Ｓ２には、複数の接合パッド４８が露出する。接合パッド４８の形成方法は、例えば、図７を参照して説明した接合パッド３８の形成方法と同一である。これにより、回路ウェハＣＷが完成する。
図９は、回路ウェハＣＷとアレイウェハＡＷとの貼り合わせ段階を示す。具体的には、回路ウェハＣＷおよびアレイウェハＡＷを加熱するとともに、回路ウェハＣＷの貼合面Ｓ１とアレイウェハＡＷの貼合面Ｓ２とを向かい合わせにして（すなわち、第１積層体３０の接合パッド３８と第２積層体４０の接合パッド４８とを向か合わせにして）、回路ウェハＣＷとアレイウェハＡＷとを貼り合わせる。これにより第１層間絶縁膜３５と第２層間絶縁膜４５とが接着される。
次に、アレイウェハＡＷおよび回路ウェハＣＷが４００℃でアニールされる。これにより接合パッド３８と接合パッド４８とが接合され、接合部５０が形成される。これにより、回路ウェハＣＷとアレイウェハＡＷとが貼り合わされた貼合体１１１が形成される。
次に、第２支持基板６０が薄型化される。第２支持基板６０の薄型化は、例えばＣＭＰにより行われる。次に、公知の方法により、第２支持基板６０に対して外部接続パッド７１および絶縁層７２，７３が設けられる。そして、不図示のダイシングラインに沿って貼合体１１１が切断される。これにより、貼合体１１１が複数のチップ（半導体装置１）に分断される。これにより、半導体装置１が得られる。
＜４．利点＞
比較のため、接合パッドの内部に絶縁部がない場合について考える。このような比較例の構成では、ＣＭＰまたは別の理由により接合パッドの端部に大きなディッシングが生じると、貼り合わされる２つの接合パッドの間に空間が残る場合がある。この場合、２つの接合パッドの接合するために、アニール温度を高くする必要がある。アニール温度を高くすると、ボイドなどが形成される場合がある。また、２つの接合パッドをより確実に接合するため熱膨張を大きくするようにアニール温度を上昇させると、バリアメタル層に含まれる金属が絶縁体の内部に拡散し、バリアメタル層によるバリア性が低下する可能性がある。
一方で、本実施形態では、接合パッド３８が第１絶縁部３６の周囲に連続して配置される領域を備える。そのため、Ｘ方向、Ｙ方向において、接合パッド３８の幅が小さくなり、大きなディッシングが生じにくく、凹部ＲＳの窪み量が小さくなる。そのため、アニール時の温度を下げることができ、ボイドなどが生じにくくなる。その結果、信頼性と歩留まりの向上を図ることができる。
バリアメタル層９６は、アニール時、導電部９５の膨張を抑制し、接合パッド同士の接合を妨げる。そのため、バリアメタル層９６と導電部９５との接触面積が小さいほうが好ましい。本実施形態の接合パッド３８は、絶縁部３６，４６の周囲に連続して配置される領域を備えるので、バリアメタル層９６と導電部９５との接触面積を小さくすることができる。加えて、導電部９５のサイズを小さくした場合と比較して、導電部９５の体積を大きくできるので、アニール時の導電部９５の体積増加量を大きくすることができる。そのため、アニール温度を下げても、接合パッド３８と接合パッド４８とを接合させることができる。その結果、より信頼性と歩留まりの向上を図ることができる。
＜５．変形例＞
以下、変形例について説明する。本変形例において以下に説明する以外の構成は、上述した実施形態の構成と同一である。
＜５．１ 変形例１＞
図１０は、変形例１の半導体装置１を示す断面図である。本変形例では、接合パッド４８は、中心に第２絶縁部４６が設けられていない従来の接合パッドである。変形例１の半導体装置１は、回路チップ（第１層）２およびアレイチップ（第２層）３の少なくとも一方が、絶縁体からなる絶縁部３６，４６を１以上備え、かつ、接合パッド３８，４８の少なくとも１つが、前記絶縁部の周囲に連続して配置される領域を備える。
本変形例では、第１積層体３０の接合パッド３８の凹部ＲＳの窪み量が小さいため、第１絶縁部３６が無い場合よりも低いアニール温度で接合することができる。そのため、半導体装置１の電気的特性の向上を図ることができる。
＜５．２ 変形例２＞
図１１は、変形例２の半導体装置１を示す断面図である。本変形例では、第１積層体３０の接合パッド３８Ａおよび第２積層体４０の接合パッド４８Ａは、絶縁部３６が設けられていない従来の接合パッドである。本変形例２の半導体装置１において、接合パッド３８，４８の少なくとも１つが、前記絶縁部の周囲に連続して配置される領域を備える。即ち、変形例２の半導体装置１は、回路チップ（第１層）２およびアレイチップ（第２層）３の両方が、絶縁体からなる絶縁部３６，４６を１以上備え、かつ、接合パッド３８，４８の少なくとも１つが、前記絶縁部の周囲に連続して配置される領域を備える。
本変形例では、第１積層体３０の接合パッド３８の凹部ＲＳの窪み量および第２積層体４０の接合パッドの凹部ＲＳの窪み量が小さいため、第１絶縁部３６および第２絶縁部４６が無い場合よりも低いアニール温度で接合することができる。そのため、半導体装置１の電気的特性の向上を図ることができる。また、パッドのサイズが小さい接合パッド３８Ａおよび接合パッド４８Ａとは、接合パッドの凹部ＲＳ窪み量が小さいため、低いアニール温度で接合することができる。そのため、半導体装置１の電気的特性の向上を図ることができる。
＜６．実施例＞
以下、接合パッド３８，４８の形状に関するいくつかの実施例を説明する。以下では、第１積層体３０の接合パッド３８の形状を代表して説明する。第２積層体４０の接合パッド４８の形状も同様である。なお、接合パッド３８および４８の形状は、以下で説明する実施例の内容に限定されない。
＜６．１ 第１実施例＞
図１２は、第１実施例の接合パッド３８の形状を示す断面図である。図１２は、回路チップ（第１層）２と、アレイチップ（第２層）３とが積層された方向を積層方向としたとき、積層方向と垂直な面における接合パッド３８を示す。第１実施例では、Ｚ方向から見た接合パッド３８の外形状は、四角形状である。具体的には、接合パッド３８の外形状は、４つの辺それぞれがＸ方向またはＹ方向に延びる正方形状である。積層方向と垂直な面において、接合パッド３８は、第１絶縁部３６の周囲に連続して配置される領域を備える。すなわち、Ｚ方向から見たとき、第１絶縁部３６は、第１層間絶縁膜３５と接続されておらず、第１絶縁部３６と第１層間絶縁膜３５との間には、接合パッド３８が配置されている。第１実施例では、第１絶縁部３６は、接合パッド３８の中心に島状に配置され、Ｚ方向から見た第１絶縁部３６の形状は、円状である。第１絶縁部３６の直径ｄ１は、Ｘ方向における接合パッド３８の幅Ｗ１よりも小さい。接合パッド３８の形状を第１実施例の接合パッドの形状にすることで、凹部の窪み量を小さくすることができる。
＜６．２ 第２実施例＞
図１３は、第２実施例の接合パッド３８の形状を示す断面図である。図１３は、回路チップ（第１層）２と、アレイチップ（第２層）３とが積層された方向を積層方向としたとき、積層方向と垂直な面における接合パッド３８を示す。第２実施例では、Ｚ方向から見た接合パッド３８の外形状は、円状である。積層方向と垂直な面において、接合パッド３８は、第１絶縁部３６の周囲に連続して配置される領域を備える。第２実施例では、第１絶縁部３６は、接合パッド３８の中心に島状に配置され、Ｚ方向から見た第１絶縁部３６の形状は、円状である。第１絶縁部３６の直径ｄ１は、Ｘ方向における接合パッド３８の幅ｄ２よりも小さい。接合パッド３８の形状を第２実施例の接合パッドの形状にすることで、凹部の窪み量を小さくすることができる。
＜６．３ 第３実施例＞
図１４は、第３実施例の接合パッド３８の形状を示す断面図である。図１４は、回路チップ（第１層）２と、アレイチップ（第２層）３とが積層された方向を積層方向としたとき、積層方向と垂直な面における接合パッド３８を示す。第３実施例では、Ｚ方向から見た接合パッド３８の外形状は、四角形状である。具体的には、接合パッド３８の外形状は、４つの辺それぞれがＸ方向またはＹ方向に延びる正方形状である。積層方向と垂直な面において、接合パッド３８は、第１絶縁部３６の周囲に連続して配置される領域を備える。すなわち、Ｚ方向から見たとき、第１絶縁部３６は、第１層間絶縁膜３５と接続されておらず、第１絶縁部３６と第１層間絶縁膜３５との間には、接合パッド３８が配置されている。第３実施例では、第１絶縁部３６は、接合パッド３８の中心に島状に配置され、Ｚ方向から見た第１絶縁部３６の形状は、４つの辺それぞれがＸ方向またはＹ方向に延びる長方形状である。Ｘ方向における第１絶縁部３６のＷ７は、Ｘ方向における接合パッド３８の幅Ｗ１よりも小さい。Ｙ方向における第１絶縁部３６のＷ８は、Ｙ方向における接合パッド３８の幅Ｗ２よりも小さい。接合パッド３８の形状を第３実施例の接合パッドの形状にすることで、凹部の窪み量を小さくすることができる。
＜６．４ 第４実施例＞
図１５は、第４実施例の接合パッド３８の形状を示す断面図である。図１５は、回路チップ（第１層）２と、アレイチップ（第２層）３とが積層された方向を積層方向としたとき、積層方向と垂直な面における接合パッド３８を示す。第４実施例では、Ｚ方向から見た接合パッド３８の外形状は、四角形状である。具体的には、接合パッド３８の外形状は、４つの辺それぞれがＸ方向またはＹ方向に延びる正方形状である。積層方向と垂直な面において、接合パッド３８は、第１絶縁部３６の周囲に連続して配置される領域を備える。すなわち、Ｚ方向から見たとき、第１絶縁部３６は、第１層間絶縁膜３５と接続されておらず、第１絶縁部３６と第１層間絶縁膜３５との間には、接合パッド３８が配置されている。第４実施例では、第１絶縁部３６は、接合パッド３８の中心に島状に複数配置されている。複数の第１接続部３６は、Ｙ方向に均等に離れて設けられている。接合パッド３８の形状を第４実施例の接合パッドの形状にすることで、凹部の窪み量を小さくすることができる。
＜６．５ 第５実施例＞
図１６は、第５実施例の接合パッド３８の形状を示す断面図である。図１６は、回路チップ（第１層）２と、アレイチップ（第２層）３とが積層された方向を積層方向としたとき、積層方向と垂直な面における接合パッド３８を示す。積層方向と垂直な面において、接合パッド３８は、第１絶縁部３６の周囲に連続して配置される領域を備える。第５実施例では、第１絶縁部３６は、接合パッド３８の中心に島状に配置されている。すなわち、Ｚ方向から見たとき、第１絶縁部３６は、第１層間絶縁膜３５と接続されておらず、第１絶縁部３６と第１層間絶縁膜３５との間には、接合パッド３８が配置されている。また、第１層間絶縁膜３５と連続して接続され、かつ、接合パッド３８側に突出した突出絶縁部３９を備える。突出絶縁部３９の形状はここでは四角形状であるが、突出絶縁部３９の形状は特に限定されない。第５実施例では、第１絶縁部３６と２つの突出絶縁部３９とはＹ方向に均等に離れて設けられている。接合パッド３８の形状を第５実施例の接合パッドの形状にすることで、凹部の窪み量を小さくすることができる。
以上、実施形態、変形例、およびいくつかの実施例について説明した。ただし、実施形態や変形例、実施例は、上述した例に限定されない。上述した全ての説明において、接合パッド３８および接合パッド４８の形状は逆でもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体装置、２…第１層、３…第２層、１０…第１支持基板、３０…第１積層体、３５…第１層間絶縁膜、３７…配線（第１配線）、３８…接合パッド（第１パッド）、４０…第２積層体、４５…第２層間絶縁膜、４７…配線（第２配線）、４８…接合パッド（第２パッド）。

Claims (11)

  1. 複数のパッドを備える第１層と、
    複数のパッドを備える第２層と、
    前記第１層の前記パッドと、前記第２層の前記パッドと、が接合された接合部と、
    を備え、
    前記第１層と、前記第２層と、が積層された方向を積層方向としたとき、
    前記積層方向と垂直な面において、
    前記第１層および前記第２層の少なくとも一方が、
    絶縁体からなる絶縁部を１以上備え、かつ、
    前記パッドの少なくとも１つが、前記絶縁部の周囲に連続して配置される領域を備える、
    半導体装置。
  2. 前記第１層および前記第２層の両方が、
    前記絶縁部を１以上備え、かつ、
    前記パッドの少なくとも１つが前記絶縁部の周囲に連続して配置される領域を備える、請求項１に記載の半導体装置。
  3. 前記垂直な面において、前記絶縁部が島状に配置される、請求項１または２に記載の半導体装置。
  4. 前記垂直な面において、前記絶縁部の形状が円状である、請求項３に記載の半導体装置。
  5. 前記垂直な面において、前記絶縁部の形状が四角形状である、請求項３に記載の半導体装置。
  6. 前記第１層が、
    第１支持基板と、
    前記第１支持基板と前記第２層との間に設けられ、第１配線と、前記第１配線に接続された前記第１層の前記パッドと、第１層間絶縁膜とを含む第１積層体と、
    を備え、
    前記第２層が、
    第２支持基板と、
    前記第１積層体と前記第２支持基板との間に設けられ、第２配線と、前記第２配線に接続された前記第２層の前記パッドと、第２層間絶縁膜とを含む第２積層体を備える、請求項１～５のいずれか１項に記載の半導体装置。
  7. 複数のパッドと、絶縁体からなる１以上の絶縁部と、を備え、
    平面視において、
    前記パッドの少なくとも１つが、前記絶縁部の周囲に連続して配置される領域を備える、基板。
  8. 平面視において、前記絶縁部が島状に配置される、請求項７に記載の基板。
  9. 平面視において、前記絶縁部の形状が円状である、請求項８に記載の基板。
  10. 平面視において、前記絶縁部の形状が四角形状である、請求項８に記載の基板。
  11. 第１支持基板と、
    前記第１支持基板上に設けられ、第１配線と、前記第１配線に接続された前記パッドと、第１層間絶縁膜とを含む第１積層体と、
    を備える、請求項７～１０のいずれか１項に記載の基板。
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