CN111668206A - 半导体装置及其制造方法 - Google Patents

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内山泰宏
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坂田晃一
冨松孝宏
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Abstract

实施方式提供一种能够抑制经由衬底表面的漏电流产生的半导体装置及其制造方法。根据一实施方式，半导体装置具备第1芯片，所述第1芯片具有：第1衬底；第1晶体管，设置在所述第1衬底上；以及第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接。所述装置还具备第2芯片，所述第2芯片具有：第2焊垫，设置在所述第1焊垫上；第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。

Description

半导体装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2019-41867号(申请日：2019年3月7日)为基础申请案的优先权。本申请案通过参考该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
例如，存在将形成着CMOS(complementary metal oxide semiconductor，互补金属氧化物半导体)晶体管的2片衬底的形成着元件的一侧彼此贴合并接合而形成的半导体装置。该半导体装置中，例如，当将任一衬底薄膜化时，有可能经由该衬底的未形成元件的一侧的表面而在相邻的扩散层间产生漏电流。
发明内容
实施方式提供一种能够抑制经由衬底表面的漏电流产生的半导体装置及其制造方法。
根据一实施方式，半导体装置具备第1芯片，所述第1芯片具有：第1衬底；第1晶体管，设置在所述第1衬底上；以及第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接。所述装置还具备第2芯片，所述第2芯片具有：第2焊垫，设置在所述第1焊垫上；第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。
较理想的是所述分离绝缘膜或所述分离槽具有呈环状包围所述第2衬底的一部分的形状。
较理想的是所述第2芯片还具备：插塞，以从所述第2衬底的上表面延伸到下表面的方式设置在所述第2衬底内；以及第3焊垫，设置在所述插塞上。
较理想的是所述插塞介隔由与所述分离绝缘膜相同的材料形成的第1绝缘膜设置在所述第2衬底内。
较理想的是所述插塞经由所述第1及第2焊垫而电连接于所述第1芯片内的配线层。
较理想的是所述分离绝缘膜或所述分离槽设置在所述第1扩散层与所述第2扩散层之间。
较理想的是所述第1及第2扩散层以从所述第2衬底的上表面延伸到下表面的方式设置在所述第2衬底内。
较理想的是所述分离绝缘膜或所述分离槽具有呈环状包围所述第1及第2扩散层中的至少任一个的形状。
较理想的是，所述第2芯片还具备设置在所述第2衬底上的第2绝缘膜，所述分离绝缘膜或所述分离槽以从所述第2绝缘膜的上表面延伸到所述第2衬底的下表面的方式设置在所述第2衬底及所述第2绝缘膜内。
较理想的是所述分离绝缘膜的上表面的至少一部分设置在比所述第2绝缘膜的上表面低的位置。
根据实施方式，可提供一种能够抑制经由衬底表面的漏电流产生的半导体装置及其制造方法。
附图说明
图1～2是表示第1实施方式的半导体装置的制造方法的剖视图。
图3是表示第1实施方式的半导体装置的构造的剖视图。
图4～5是表示第1实施方式的半导体装置的制造方法的另一剖视图。
图6是表示比较例的半导体装置的制造方法的剖视图。
图7～9是表示第2实施方式的半导体装置的制造方法的剖视图。
图10是表示第2实施方式的半导体装置的构造的剖视图。
图11是表示第3实施方式的半导体装置的构造的剖视图。
图12是表示第3实施方式的半导体装置所包含的柱状部的构造的剖视图。
图13～17是表示第3实施方式的半导体装置的制造方法的剖视图。
图18是表示第3实施方式的半导体装置的构造的剖视图。
图19～20是表示作为第3实施方式的半导体装置的其它构造的制造方法的剖视图。
图21是表示第3实施方式的半导体装置的制造方法的剖视图。
具体实施方式
以下，参考附图对本发明的实施方式进行说明。图1至图21中，对相同或类似的构成标附相同符号，并省略重复说明。
(第1实施方式)
图1及图2是表示第1实施方式的半导体装置的制造方法的剖视图。图3是表示第1实施方式的半导体装置的构造的剖视图。以下，依次参考图1至图3对制造本实施方式的半导体装置的过程进行说明。
首先，准备上部晶圆1与下部晶圆2(图1)。下部晶圆2是第1晶圆的例子，上部晶圆1是第2晶圆的例子。
上部晶圆1具备衬底11、元件分离绝缘膜12、以及多个MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)，各MOSFET具备栅极绝缘膜13及栅极电极14。这些MOSFET是第2晶体管的例子。上部晶圆1还具备多个接触插塞15、包含多条配线的配线层16、多个通孔插塞17、多个金属焊垫18、以及层间绝缘膜19。衬底11是第2衬底的例子，金属焊垫18是第2焊垫的例子。另外，衬底11具备n型扩散层11a、p型扩散层11b、多个p型扩散层11c、以及多个n型扩散层11d。
下部晶圆2也具备衬底21、元件分离绝缘膜22、以及多个MOSFET，各MOSFET具备栅极绝缘膜23及栅极电极24。这些MOSFET是第1晶体管的例子。下部晶圆2还具备多个接触插塞25、包含多条配线的配线层26、多个通孔插塞27、多个金属焊垫28、以及层间绝缘膜29。衬底21是第1衬底的例子，金属焊垫28是第1焊垫的例子。另外，衬底21具备n型扩散层21a、p型扩散层21b、多个p型扩散层21c、以及多个n型扩散层21d。
图1示出上部晶圆1的第1面A1及第2面B1、以及衬底11的一主面X1。第2面B1相当于衬底11的另一主面(背面)。进而，图1示出下部晶圆2的第1面A2及第2面B2、以及衬底21的一主面X2。第2面B2相当于衬底21的另一主面(背面)。
图1示出平行于这些衬底11、21的主面X1、B1、X2、B2且相互垂直的X方向及Y方向、以及垂直于这些衬底11、21的主面X1、B1、X2、B2的Z方向。本说明书中，将+Z方向作为上方向处理，将-Z方向作为下方向处理，但-Z方向既可与重力方向一致，也可不一致。
衬底11例如为硅衬底等半导体衬底。本实施方式中，首先，利用离子注入等方法在衬底11内形成n型扩散层(n型阱)11a及p型扩散层(p型阱)11b。接着，在衬底11的主面X1形成元件分离槽，在元件分离槽内形成元件分离绝缘膜12。元件分离绝缘膜12例如为氧化硅膜，元件分离槽的深度例如为5μm。请注意，图1的元件分离绝缘膜12贯通n型扩散层11a或p型扩散层11b，但并未贯通衬底11。元件分离绝缘膜12形成在n型扩散层11a与p型扩散层11b之间。n型及p型是第1及第2导电型的例子。
接着，在n型扩散层11a上形成p型MOSFET的栅极绝缘膜13及栅极电极14，在p型扩散层11b上形成n型MOSFET的栅极绝缘膜13及栅极电极14。接着，在n型扩散层11a内形成作为源极及漏极区域发挥功能的p型扩散层11c，在p型扩散层11b内形成作为源极及漏极区域发挥功能的n型扩散层11d。
接着，在p型扩散层11c及n型扩散层11d上等形成接触插塞15，在接触插塞15上形成配线层16，在配线层16上形成通孔插塞17，且在通孔插塞17上形成金属焊垫18。这样，在衬底11上形成各种配线。金属焊垫18例如由铜(Cu)形成，经由配线层16等而电连接于所述MOSFET。层间绝缘膜19包括多个绝缘膜。所述各种配线与层间绝缘膜19的这些绝缘膜交替地形成在衬底11上。
准备下部晶圆2的步骤与准备上部晶圆1的所述步骤同样地执行。具体来说，衬底21、元件分离绝缘膜22、…、金属焊垫28、层间绝缘膜29分别与衬底11、元件分离绝缘膜12、…、金属焊垫18、层间绝缘膜19同样地被加工。但请注意，图1的元件分离绝缘膜22未贯通n型扩散层21a或p型扩散层21b。
接着，以将各金属焊垫18配置在对应的金属焊垫28上的方式将上部晶圆1与下部晶圆2贴合，并对上部晶圆1与下部晶圆2进行加热(图2)。结果为，这些金属焊垫18、28融合而接合，上部晶圆1与下部晶圆2经由这些金属焊垫18、28而电连接。请注意，图2的上部晶圆1的方向与图1的上部晶圆1的方向相反。
接着，对上部晶圆1的衬底11的主面B1进行机械或化学研磨，使衬底11薄膜化(图3)。结果为，衬底11的膜厚变薄，元件分离绝缘膜12在衬底11的主面B1露出。由此，元件分离绝缘膜12成为从衬底11的主面B1(上表面)延伸到主面X1(下表面)的形状。另外，由于衬底11的膜厚变薄，所以n型扩散层11a或p型扩散层11b也在主面B1露出。由此，n型扩散层11a或p型扩散层11b也成为从衬底11的主面B1(上表面)延伸到主面X1(下表面)的形状。本实施方式的衬底11被薄膜化至它的膜厚成为3μm为止。根据本实施方式，通过使衬底11薄膜化，能够提高半导体装置的集成度。
之后，将上部晶圆1及下部晶圆2切断为多个芯片。各芯片包括来自上部晶圆1的上部芯片、以及来自下部晶圆2的下部芯片。图1～图3表示1组上部芯片及下部芯片内的区域。以这种方式制造具有图3所示的构造的本实施方式的半导体装置。下部芯片是第1芯片的例子，上部芯片是第2芯片的例子。
图4及图5是表示第1实施方式的半导体装置的制造方法的另一剖视图。
图4表示形成元件分离绝缘膜12之前的n型扩散层11a及p型扩散层11b，图5表示形成元件分离绝缘膜12之后的n型扩散层11a及p型扩散层11b。这些剖视图表示衬底11的XY截面。
如图5所示，元件分离绝缘膜12以呈环状包围n型扩散层11a与p型扩散层11b各自的方式形成。由此，n型扩散层11a与p型扩散层11b相互分离。进而，n型扩散层11a与衬底11内的其它阱分离，p型扩散层11b也与衬底11内的其它阱分离。n型扩散层11a或p型扩散层11b是由元件分离绝缘膜12呈环状包围的衬底11的一部分的例子。此外，为了易于理解说明，图5示出了形成元件分离绝缘膜12之前的n型扩散层11a与p型扩散层11b的轮廓线。
此外，n型扩散层21a、p型扩散层21b、元件分离绝缘膜22的平面形状与n型扩散层11a、p型扩散层11b、元件分离绝缘膜12的所述平面形状相同。但，由于元件分离绝缘膜12比元件分离绝缘膜22薄，所以n型扩散层11a与p型扩散层11b包含由元件分离绝缘膜22呈环状包围的部分、以及未由元件分离绝缘膜22呈环状包围的部分。
图6是表示比较例的半导体装置的制造方法的剖视图。
图6与图3的步骤相对应，但衬底11与元件分离绝缘膜12的关系和图3的情况不同。具体来说，图6中，n型扩散层11a与p型扩散层11b虽在衬底11的主面B1露出，但元件分离绝缘膜12未在衬底11的主面B1露出。
图6中，如果当已完成的半导体装置进行动作时衬底11内的空乏层与衬底11的主面B1(研磨面、背面)接触，那么有可能如箭头L所示的漏电流在n型扩散层11a与p型扩散层11b之间的主面B1产生，而引起半导体装置的误动作。认为这是由衬底11的主面B1中存在的结晶缺陷导致的。为了避免该误动作，必须以衬底11内的空乏层不会与衬底11的主面B1接触的方式加厚衬底11，这降低了半导体装置的集成度。
另一方面，图3中，元件分离绝缘膜12在衬底11的主面B1露出。由此，即便在已完成的半导体装置进行动作时衬底11内的空乏层与衬底11的主面B1接触，由于元件分离绝缘膜12存在于衬底11的主面B1，所以能够抑制如上所述的漏电流产生。由此，根据本实施方式，能够抑制漏电流的产生，并且使衬底11薄膜化而使半导体装置的集成度提高。
如上所述，本实施方式的半导体装置具备从上部芯片的衬底11的主面B1延伸到主面X1的元件分离绝缘膜12。由此，根据本实施方式，能够抑制经由衬底11表面的漏电流产生。
此外，本实施方式的上部芯片1与下部芯片2的例子是DRAM(Dynamic RandomAccess Memory，动态随机存取存储器)及其周边电路、或PCM(Phase Change Memory，相变存储器)及其周边电路等。但，本实施方式的上部芯片1与下部芯片2的构成并不限定于这些例子。
(第2实施方式)
图7至图9是表示第2实施方式的半导体装置的制造方法的剖视图。图10是表示第2实施方式的半导体装置的构造的剖视图。以下，依次参考图7至图10，对制造本实施方式的半导体装置的过程进行说明。
首先，执行图1～图3的步骤后，在上部晶圆1的衬底11上形成上部绝缘膜31(图7)。但请注意，本实施方式的元件分离绝缘膜12的膜厚比第1实施方式的元件分离绝缘膜12的膜厚薄。由此，本实施方式的元件分离绝缘膜12未在衬底11的主面B1露出。上部绝缘膜31例如为氧化硅膜。上部绝缘膜31是第2绝缘膜的例子。
接着，利用光刻法及干式蚀刻，形成贯通上部绝缘膜31与衬底11的孔H1及元件分离槽H2(图8)。孔H1形成在接触插塞15上。元件分离槽H2形成在n型扩散层11a与p型扩散层11b之间。另外，元件分离槽H2较理想的是与图5的元件分离绝缘膜12同样地，以呈环状包围n型扩散层11a与p型扩散层11b各自的方式形成。
接着，在孔H1与元件分离槽H2内部的衬底11及上部绝缘膜31的侧面形成侧壁绝缘膜32(图9)。请注意，元件分离槽H2几乎被侧壁绝缘膜32堵塞，相对于此，孔H1未被侧壁绝缘膜32堵塞。侧壁绝缘膜32例如为氧化硅膜。元件分离槽H2内的侧壁绝缘膜32作为元件分离绝缘膜发挥功能。本实施方式中，由与该元件分离绝缘膜相同的材料形成的绝缘膜(侧壁绝缘膜32)形成在孔H1内。孔H1内的侧壁绝缘膜32是第1绝缘膜的例子。图9示出元件分离槽H2内的侧壁绝缘膜32的上表面等残留的缝隙。
接着，在上部绝缘膜31及侧壁绝缘膜32上等堆积配线层33，并将配线层33图案化(图10)。结果为，在孔H1内或上部绝缘膜31上形成配线层33。配线层33例如为Al(铝)层或Cu(铜)层。孔H1内的配线层33作为插塞发挥功能，上部绝缘膜31上的配线层33作为该插塞上的金属焊垫发挥功能。该金属焊垫是第3焊垫的例子，例如用作打线接合用外部连接焊垫。另一方面，所述插塞以从上部绝缘膜31的上表面延伸到衬底11的下表面(主面X1)的方式形成，介隔侧壁绝缘膜32形成在上部绝缘膜31及衬底11的侧面。另外，所述插塞不仅电连接于上部晶圆1内的配线层16，而且也经由金属焊垫18、28电连接于下部晶圆2内的配线层26。
之后，将上部晶圆1及下部晶圆2切断为多个芯片。各芯片包括来自上部晶圆1的上部芯片、以及来自下部晶圆2的下部芯片。图7～图10表示1组上部芯片及下部芯片内的区域。以这种方式制造具有图10所示的构造的本实施方式的半导体装置。
第1实施方式的元件分离绝缘膜12在上部晶圆1与下部晶圆2贴合前形成，相对于此，本实施方式的元件分离槽H2内的元件分离绝缘膜(侧壁绝缘膜32)在上部晶圆1与下部晶圆2贴合后形成。根据本实施方式，与第1实施方式同样地，能够利用这种元件分离绝缘膜来抑制经由衬底11表面的漏电流产生。
此外，本实施方式中，也可以在元件分离槽H2嵌入与侧壁绝缘膜32不同的绝缘膜。但，在元件分离槽H2嵌入侧壁绝缘膜32的情况下，能够与作为插塞的基底层而形成在孔H1内的侧壁绝缘膜32同时地形成元件分离绝缘膜，从而能够简单地形成元件分离绝缘膜。另外，本实施方式中，也可不在元件分离槽H2嵌入绝缘膜，也可在完成的半导体装置中残存气隙的元件分离槽H2。另外，图8及图9的步骤在本实施方式中是在将上部晶圆1与下部晶圆2贴合之后进行的，但也可在将上部晶圆1与下部晶圆2贴合之前进行。
(第3实施方式)
图11是表示第3实施方式的半导体装置的构造的剖视图。图11的半导体装置是将阵列芯片3与电路芯片4贴合而成的三维存储器。
阵列芯片3具备：包含多个存储单元(单元晶体管)的存储单元阵列41、存储单元阵列41上的绝缘层42、绝缘层42上的衬底43、衬底43上的绝缘层44、存储单元阵列41下的层间绝缘膜45、以及层间绝缘膜45下的上部绝缘层46。绝缘层42、44例如为氧化硅膜或氮化硅膜。衬底43例如为硅衬底等半导体衬底。图11示出阵列芯片3的第1面C1及第2面D1、以及衬底43的一主面Y1。第2面D1相当于衬底43的另一主面(背面)。阵列芯片3是第2芯片的例子，衬底43是第2衬底的例子。
此外，绝缘层44、绝缘膜75、第2插塞76及金属焊垫77如下所述，在阵列芯片3与电路芯片4贴合后形成。因此，为了方便起见，阵列芯片3的第2面D1是针对不包含绝缘层44等的阵列芯片3规定的。
电路芯片4设置在阵列芯片3下。电路芯片4具备下部绝缘层47、下部绝缘层47下的层间绝缘膜48、以及层间绝缘膜48下的衬底49。衬底49例如为硅衬底等半导体衬底。图11示出电路芯片4的第1面C2及第2面D2、以及衬底49的一主面Y2。第2面D2相当于衬底49的另一主面(背面)。电路芯片4是第1芯片的例子，衬底49是第1衬底的例子。
阵列芯片3具备多条字线WL、源极侧选择栅极SGS、漏极侧选择栅极SGD、以及源极线SL作为存储单元阵列41内的电极层。图11示出存储单元阵列41的阶梯构造部51。如图11所示，各字线WL经由接触插塞52与字配线层53电连接，源极侧选择栅极SGS经由接触插塞54与源极侧选择栅极配线层55电连接。进而，漏极侧选择栅极SGD经由接触插塞56与漏极侧选择栅极配线层57电连接，源极线SL经由接触插塞59与源极配线层60电连接。贯通字线WL、源极侧选择栅极SGS、漏极侧选择栅极SGD及源极线SL的柱状部CL经由插塞58与位线BL电连接，且与衬底43电连接。
电路芯片4具备多个晶体管61。各晶体管61具备：栅极电极62，介隔栅极绝缘膜设置在衬底49上；以及未图示的源极扩散层及漏极扩散层，设置在衬底49内。电路芯片4还具备：多个插塞63，设置在这些晶体管61的源极扩散层或漏极扩散层上；配线层64，设置在这些插塞63上，且包含多条配线；以及配线层65，设置在配线层64上，且包含多条配线。电路芯片4还具备：多个通孔插塞66，设置在配线层65上；以及多个下部金属焊垫67，在下部绝缘层47内设置在这些通孔插塞66上。下部金属焊垫67是第1焊垫的例子。
阵列芯片3具备：多个上部金属焊垫71，在上部绝缘层46内设置在下部金属焊垫67上；多个通孔插塞72，设置在上部金属焊垫71上；以及配线层73，设置在这些通孔插塞72上，且包含多条配线。本实施方式的各字线WL或各位线BL与配线层73内对应的配线电连接。上部金属焊垫71是第2焊垫的例子。阵列芯片3还具备：第1插塞74，设置在层间绝缘膜45及绝缘层42内，且设置在配线层73上；第2插塞76，介隔绝缘膜75设置在衬底43及绝缘层44内，且设置在第1插塞74上；以及金属焊垫77，设置在绝缘层44上，且设置在第2插塞76上。金属焊垫77是本实施方式的半导体装置的外部连接焊垫，能够经由焊料球、金属凸块、接合线等连接于安装衬底或其它装置。绝缘膜75、绝缘层44、及金属焊垫77分别是第1绝缘膜、第2绝缘膜、及第3焊垫的例子。
此外，本实施方式中，在层间绝缘膜45的下表面形成着下部绝缘层46，但下部绝缘层46也可包含于层间绝缘膜45而一体化。同样地，本实施方式中，在层间绝缘膜48的上表面形成着上部绝缘层47，但上部绝缘层47也可包含于层间绝缘膜48而一体化。
图12是表示第3实施方式的半导体装置所包含的柱状部CL的构造的剖视图。
如图12所示，存储单元阵列41具备交替地积层在层间绝缘膜45上的多条字线WL及多个绝缘层81。各字线WL例如为钨(W)层。各绝缘层81例如为氧化硅膜。
柱状部CL依次具备阻挡绝缘膜82、电荷累积层83、隧道绝缘膜84、信道半导体层85、以及核心绝缘膜86。电荷累积层83例如为氮化硅膜，介隔阻挡绝缘膜82形成在字线WL及绝缘层81的侧面。信道半导体层85例如为硅层，介隔隧道绝缘膜84形成在电荷累积层83的侧面。阻挡绝缘膜82、隧道绝缘膜84、及核心绝缘膜86的例子是氧化硅膜或金属绝缘膜。
图13至图17是表示第3实施方式的半导体装置的制造方法的剖视图。图18是表示第3实施方式的半导体装置的构造的剖视图。图13至图18中，为了方便说明，省略了图11所示的构成要素的一部分的图示。以下，依次参考图13至图18，对制造本实施方式的半导体装置的过程进行说明。
图13示出包含多个阵列芯片3的阵列晶圆5、以及包含多个电路芯片4的电路晶圆6。阵列晶圆5也被称为存储晶圆，电路晶圆6也被称为CMOS晶圆。请注意，图13的阵列晶圆5的方向与图11的阵列芯片3的方向相反。图13中，阵列晶圆5已具备第1插塞74，但尚未具备绝缘膜75、第2插塞76、金属焊垫77。进而，衬底43具备阱(扩散层)43a、以及其它部分43b。
首先，利用机械压力将阵列晶圆5与电路晶圆6贴合(图14)。由此，使上部绝缘层46与下部绝缘层47(参考图11)粘接。接着，于400℃下对阵列晶圆5及电路晶圆6进行退火(图14)。由此，使上部金属焊垫71与下部金属焊垫67接合。接着，通过使衬底43薄膜化，而从衬底43去除阱43a以外的部分43b(图14)。衬底43通过例如CMP(Chemical MechanicalPolishing，化学机械抛光)而薄膜化。
接着，在衬底43上形成绝缘层44，且通过RIE(Reactive Ion Etching，反应性离子蚀刻)形成贯通绝缘层44及衬底43的孔H3及元件分离槽H4(图15)。结果为，第1插塞74在孔H3内露出。图15示出分别在4个孔H3内露出的4个第1插塞74。绝缘层44例如为氧化硅膜。绝缘层44是第2绝缘膜的例子。
接着，在孔H3与元件分离槽H4内部的衬底43及绝缘层44的侧面形成绝缘膜75(图16)。请注意，元件分离槽H4被绝缘膜75堵塞，相对于此，孔H3未被绝缘膜75堵塞。绝缘膜75例如为氧化硅膜。元件分离槽H4内的绝缘膜75作为元件分离绝缘膜发挥功能。本实施方式中，由与该元件分离绝缘膜相同的材料形成的绝缘膜(绝缘膜75)形成在孔H3内。孔H3内的绝缘膜75是第1绝缘膜的例子。
接着，在孔H3内介隔绝缘膜75形成第2插塞76(图16)。结果为，在4个第1插塞75上形成4个第2插塞76。第2插塞76例如由Al(铝)层或Cu(铜)层形成。第2插塞76以从绝缘膜75的上表面延伸到衬底43的下表面(主面Y1)的方式形成。另外，第1插塞75或第2插塞76不仅电连接于阵列晶圆5内的配线层73，而且也经由下部金属焊垫67及上部金属焊垫71电连接于电路晶圆6内的配线层64、65。
接着，在第2插塞76上形成金属焊垫77(图17)。金属焊垫77例如由A1层或Cu层形成。图17示出形成在4个第2插塞76上的1个金属焊垫77。金属焊垫77是第3焊垫的例子，例如用作打线接合用外部连接焊垫。此外，第2插塞76与金属焊垫77在本实施方式中由不同的配线层形成，但也可由相同的配线层形成。
接着，在衬底43的整个面形成包括下部膜78a与上部78b的钝化膜78(图18)。接着，通过RIE形成贯通钝化膜78的开口部P(图18)。结果为，金属焊垫77在开口部P内露出。
之后，衬底19通过CMP被薄膜化，阵列晶圆5及电路晶圆6被切割成多个芯片。各芯片包括来自阵列晶圆5的阵列芯片3、以及来自电路晶圆6的电路芯片4。以这种方式制造具有图18所示的构造的本实施方式的半导体装置。
此外，本实施方式中，也可在元件分离槽H4嵌入与绝缘膜75不同的绝缘膜。但，在元件分离槽H4嵌入绝缘膜75的情况下，能够与作为第2插塞75的基底层而形成在孔H3内的绝缘膜75同时地形成元件分离绝缘膜，从而能够简单地形成元件分离绝缘膜。另外，本实施方式中，也可不在元件分离槽H4嵌入绝缘膜，也可在完成的半导体装置中残存气隙的元件分离槽H4。另外，图15及图16的步骤在本实施方式中是在将阵列晶圆5与电路晶圆6贴合之后进行的，但也可在将阵列晶圆5与电路晶圆6贴合之前进行。
图19及图20是表示作为第3实施方式的半导体装置的其它构造的制造方法的剖视图。
图19示出嵌入到元件分离槽H4的绝缘膜75的第1例。本例中，与图18的情况同样地，元件分离槽H4被绝缘膜75堵塞。这可通过将绝缘膜75的膜厚设定为大于元件分离槽H4的开口宽度的二分之一来实现。
图20示出嵌入到元件分离槽H4的绝缘膜75的第2例。本例中，元件分离槽H4未被绝缘膜75堵塞。这可通过将绝缘膜75的膜厚设定为小于元件分离槽H4的开口宽度的二分之一来实现。
图20的绝缘膜75具有：元件分离槽H4内的上表面、元件分离槽H4外的上表面、以及这些上表面间的侧面(倾斜面)。绝缘膜75的元件分离槽H4内的上表面设置在比绝缘层44的上表面更低的位置，具体来说，设置为衬底43的主面D1(上表面)与主面Y1(下表面)之间的高度。另外，钝化膜78的一部分进入到元件分离槽H4内。
本实施方式的元件分离槽H4内的绝缘膜75可形成为第1及第2例中的任一形状。
图21是表示第3实施方式的半导体装置的制造方法的剖视图。
本实施方式的存储单元阵列41具备多个存储单元，这些存储单元针对每个被称为平面(plane)的单位进行动作。具体来说，针对存储单元的写入动作、读出动作、删除动作以平面为单位进行。
图21是表示衬底43的XY截面的示意性剖视图，示出了衬底43内的2个单位区域79、以及形成在衬底43内并作为元件分离绝缘膜发挥功能的2个绝缘膜75。这些绝缘膜75各自以呈环状包围1个单位区域79的方式形成。
本实施方式的各单位区域79对应于1个平面。由此，在各单位区域79的主面Y1侧设置着1个平面。由此，本实施方式的元件分离绝缘膜(绝缘膜75)将单位区域79彼此相互分离，结果为，平面彼此相互分离。各单位区域79是由元件分离绝缘膜呈环状包围的衬底43的一部分的例子。
如上所述，本实施方式的半导体装置具备从阵列芯片3的衬底43的主面D1延伸到主面Y1的元件分离绝缘膜(绝缘膜75)。由此，根据本实施方式，与第1及第2实施方式同样地，能够抑制经由衬底43表面的漏电流产生。
此外，在本实施方式中将阵列晶圆5与电路晶圆6贴合，但也可取而代之将阵列晶圆5彼此贴合。参考图11至图21在上文所述的内容也能应用于阵列晶圆5彼此的贴合。
另外，图11图示出上部绝缘层46与下部绝缘层47的交界面、及上部金属焊垫71与下部金属焊垫67的交界面，但通常在所述退火后观察不到这些交界面。然而，这些交界面所处的位置例如能够通过检测上部金属焊垫71的侧面或下部金属焊垫67的侧面的倾斜、或者上部金属焊垫71的侧面与下部金属焊垫67的位置偏移来推定。
以上，对若干实施方式进行了说明，但这些实施方式只是作为例子提出的，并非意图限定发明的范围。本说明书中所说明的新颖的装置及方法能以其它各种方式实施。另外，能够对本说明书中所说明的装置及方法的方式在不脱离发明主旨的范围内进行各种省略、置换、变更。随附的权利要求书及其均等的范围意图包含发明的范围或主旨中所包含的这种方式或变化例。
[符号说明]
1 上部晶圆
2 下部晶圆
3 阵列芯片
4 电路芯片
5 阵列晶圆
6 电路晶圆
11 衬底
11a n型扩散层
11b p型扩散层
11c p型扩散层
11d n型扩散层
12 元件分离绝缘膜
13 栅极绝缘膜
14 栅极电极
15 接触插塞
16 配线层
17 通孔插塞
18 金属焊垫
19 层间绝缘膜
21 衬底
21a n型扩散层
21b p型扩散层
21c p型扩散层
21d n型扩散层
22 元件分离绝缘膜
23 栅极绝缘膜
24 栅极电极
25 接触插塞
26 配线层
27 通孔插塞
28 金属焊垫
29 层间绝缘膜
31 上部绝缘膜
32 侧壁绝缘膜
33 配线层
41 存储单元阵列
42 绝缘层
43 衬底
43a 阱
43b 其它部分
44 绝缘层
45 层间绝缘膜
46 上部绝缘层
47 下部绝缘层
48 层间绝缘膜
49 衬底
51 阶梯构造部
52 接触插塞
53 配线层
54 接触插塞
55 源极侧选择栅极配线层
56 接触插塞
57 漏极侧选择栅极配线层
58 插塞
59 接触插塞
60 源极配线层
61 晶体管
62 栅极电极
63 插塞
64 配线层
65 配线层
66 通孔插塞
67 下部金属焊垫
71 上部金属焊垫
72 通孔插塞
73 配线层
74 第1插塞
75 绝缘膜
76 第2插塞
77 金属焊垫
78 钝化膜
78a 下部膜
78b 上部膜
79 单位区域
81 绝缘层
82 阻挡绝缘膜
83 电荷累积层
84 隧道绝缘膜
85 信道半导体层
86 核心绝缘膜

Claims (13)

1.一种半导体装置，具备第1芯片及第2芯片，
所述第1芯片具有：
第1衬底；
第1晶体管，设置在所述第1衬底上；以及
第1焊垫，设置在所述第1晶体管的上方，且与所述第1晶体管电连接；
所述第2芯片具有：
第2焊垫，设置在所述第1焊垫上；
第2衬底，设置在所述第2焊垫的上方，包含第1及第2扩散层，所述第1及第2扩散层中的任一个电连接于所述第2焊垫；以及
分离绝缘膜或分离槽，在所述第2衬底内，至少从所述第2衬底的上表面延伸到下表面将所述第1扩散层与所述第2扩散层之间分离。
2.根据权利要求1所述的半导体装置，其中所述分离绝缘膜或所述分离槽具有呈环状包围所述第2衬底的一部分的形状。
3.根据权利要求1所述的半导体装置，其中所述第2芯片还具备：
插塞，以从所述第2衬底的上表面延伸到下表面的方式设置在所述第2衬底内；以及
第3焊垫，设置在所述插塞上。
4.根据权利要求3所述的半导体装置，其中所述插塞介隔由与所述分离绝缘膜相同的材料形成的第1绝缘膜设置在所述第2衬底内。
5.根据权利要求3所述的半导体装置，其中所述插塞经由所述第1及第2焊垫而电连接于所述第1芯片内的配线层。
6.根据权利要求1所述的半导体装置，其中所述分离绝缘膜或所述分离槽设置在所述第1扩散层与所述第2扩散层之间。
7.根据权利要求6所述的半导体装置，其中所述第1及第2扩散层以从所述第2衬底的上表面延伸到下表面的方式设置在所述第2衬底内。
8.根据权利要求6所述的半导体装置，其中所述分离绝缘膜或所述分离槽具有呈环状包围所述第1及第2扩散层中的至少任一个的形状。
9.根据权利要求1至8中任一项所述的半导体装置，其中所述第2芯片还具备设置在所述第2衬底上的第2绝缘膜，
所述分离绝缘膜或所述分离槽以从所述第2绝缘膜的上表面延伸到所述第2衬底的下表面的方式设置在所述第2衬底及所述第2绝缘膜内。
10.根据权利要求9所述的半导体装置，其中所述分离绝缘膜的上表面的至少一部分设置在比所述第2绝缘膜的上表面低的位置。
11.一种半导体装置的制造方法，包括如下步骤：
在第1晶圆上形成第1晶体管；
在所述第1晶圆的所述第1晶体管的上方形成与所述第1晶体管电连接的第1焊垫；
在第2晶圆内形成第1及第2扩散层；
形成在所述第2晶圆内至少从所述第2晶圆的上表面延伸到下表面而将所述第1扩散层与所述第2扩散层之间分离的分离绝缘膜或分离槽；
在所述第2晶圆的上方形成与所述第1或所述第2扩散层中的任一个电连接的第2焊垫；
以在所述第1焊垫上配置所述第2焊垫的方式将所述第1晶圆与所述第2晶圆贴合；
将贴合后的晶圆切割，而形成芯片。
12.根据权利要求11所述的半导体装置的制造方法，其中在所述第2晶圆内形成所述分离绝缘膜或分离槽后，进行所述第1晶圆与所述第2晶圆的贴合。
13.根据权利要求11所述的半导体装置的制造方法，其中在将所述第1晶圆与所述第2晶圆贴合后，在所述第2晶圆内形成所述分离绝缘膜或分离槽。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021044498A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置の製造方法
JP2022044428A (ja) * 2020-09-07 2022-03-17 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2022050185A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体装置およびその製造方法
KR20220053733A (ko) * 2020-10-22 2022-05-02 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 전자 시스템 및 이의 제조 방법
JP2022191901A (ja) * 2021-06-16 2022-12-28 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
JP2006114604A (ja) * 2004-10-13 2006-04-27 Toshiba Corp 半導体装置及びその組立方法
US7812459B2 (en) * 2006-12-19 2010-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuits with protection layers
JP5378707B2 (ja) * 2008-05-29 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US8921976B2 (en) * 2011-01-25 2014-12-30 Stmicroelectronics, Inc. Using backside passive elements for multilevel 3D wafers alignment applications
US20140357050A1 (en) * 2013-06-03 2014-12-04 United Microelectronics Corp. Method of forming isolating structure and through silicon via
JP6374225B2 (ja) * 2014-06-02 2018-08-15 ルネサスエレクトロニクス株式会社 半導体装置および電子装置
US9543303B1 (en) * 2016-02-02 2017-01-10 Richtek Technology Corporation Complementary metal oxide semiconductor device with dual-well and manufacturing method thereof
US9899441B1 (en) * 2016-10-28 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation (DTI) structure with a tri-layer passivation layer
US9997452B1 (en) * 2017-01-27 2018-06-12 Micron Technology, Inc. Forming conductive plugs for memory device
US10510738B2 (en) * 2018-01-17 2019-12-17 Sandisk Technologies Llc Three-dimensional memory device having support-die-assisted source power distribution and method of making thereof
US10651225B2 (en) * 2018-09-27 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Band-pass filter for stacked sensor

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