JP2021044498A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】本発明の実施形態は、歩留まりが向上した半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、第１半導体層が第１基板上に形成された第１ウエハに溝を形成する工程と、溝が形成された第１ウエハの第１半導体層側と第２半導体層が第２基板上に形成された第２ウエハの第２半導体層側を貼り合わせる工程と、貼り合わせた部材の第１基板又は第２基板を薄くする工程と、薄くされた基板側の面に配線を形成する工程と、溝の位置に合わせて配線が形成された部材を個片化する工程と、を有する。【選択図】 図２

Description

本発明の実施形態は、半導体装置の製造方法に関する。
従来、半導体基板の一方の主面側に半導体デバイス層を形成したウエハと、別の半導体デバイス層が半導体基板に形成されたウエハを貼り合わせた後、半導体基板の他方の主面側から基板を研削して薄化し、チップに個片化することによって薄型の半導体装置を製造する方法がある。
国際公開２０１４／０２４６１１号
本発明の実施形態は、歩留まりが向上した半導体装置の製造方法を提供する。
実施形態の半導体装置の製造方法は、第１半導体層が第１基板上に形成された第１ウエハに溝を形成する工程と、溝が形成された第１ウエハの第１半導体層側と第２半導体層が第２基板上に形成された第２ウエハの第２半導体層側を貼り合わせる工程と、貼り合わせた部材の第１基板又は第２基板を薄くする工程と、薄くされた基板側の面に配線を形成する工程と、溝の位置に合わせて配線が形成された部材を個片化する工程と、を有する。
実施形態に係る半導体装置の断面図。 実施形態に係る半導体装置のフローチャート。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の断面図。 実施形態に係る半導体装置のフローチャート。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。 実施形態に係る半導体装置の工程断面図。
以下、実施の形態について、図面を参照して説明する。
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。また、図面において、一部の符号を省略している。
（第１実施形態）
第１実施形態は、半導体装置の製造方法に関する。図１に半導体装置１００の断面図を示す。図２に第１実施形態の半導体装置１００の製造方法のフローチャートを示す。図３から図９に半導体装置１００の工程断面図を示す。半導体装置１００は、より具体的には、ＮＡＮＤフラッシュメモリチップ等の記憶装置である。
図１の断面図には、半導体装置１００の一部の領域の要部を示す。半導体装置１００は、図１の半導体装置１００は、記憶装置の一例である。半導体装置１００は、実施形態の半導体装置１００の製造方法で製造されたものである。半導体装置１１０は、第１チップＣ１、第２チップＣ２と再配線層ＲＤＬを含む。以下、半導体装置１００の構成について説明するが、半導体装置１００に含まれる第１半導体層２及び第２半導体層４の構成に限定されず、半導体装置１００の製造方法が実施可能である。
第１チップＣ１は、第１基板１と第１半導体層２を含む。第１基板１の第２半導体層４側を向く面には、第１半導体層２が設けられている。第１チップＣ１は、第１ウエハＷ１を個片化したものである。第１基板１は、例えばＳｉ基板である。第１半導体層２は、複数のメモリセルを含むメモリセルアレイを含む。複数のメモリセルが配置されたメモリセルアレイ領域の端には、電極層ＷＬの階段構造部９６が形成されている。
第２チップＣ２は、第２基板３と第２半導体層４を含む。第２基板３の回路形成面（第１半導体層２側を向く面）には、第２半導体層４が形成されている。第２チップＣ２は、第２ウエハを個片化したものである。第２基板３は、例えば、Ｓｉ基板である。第２半導体層４は、メモリセルの読み、書き及び消去を制御する制御回路を含む。メモリセルアレイは、複数のメモリストリングを有する。メモリセルアレイは、電極層ＷＬと絶縁層とがそれぞれ１層ずつ交互に複数層積層された積層体を有する。この積層体は、ゲート層としてのバックゲートＢＧ上に設けられている。なお、図に示す電極層ＷＬの層数は一例であって、電極層ＷＬの層数は任意である。
バックゲートＢＧ及び電極層ＷＬは、シリコンを主成分として含む層である。さらに、バックゲートＢＧ及び電極層ＷＬは、シリコン層に導電性を付与するための不純物として例えばボロンを含んでいる。また、電極層ＷＬは、金属シリサイドを含んでいてもよい。
１つのメモリストリングは、電極層ＷＬの積層方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの端部を連結する連結部とを有するように例えばＵ字状に形成されている。柱状部ＣＬは、例えば円柱もしくは楕円柱状に形成され、積層体を貫通し、バックゲートＢＧに達している。
Ｕ字状のメモリストリングにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートが設けられ、他方の上端部にはソース側選択ゲートが設けられている。ドレイン側選択ゲート及びソース側選択ゲートは、最上層の電極層ＷＬ上に層間絶縁層を介して設けられている。
階段構造部９６において、各層の電極層ＷＬのＸ方向の端部は階段状に形成されている。階段構造部９６には、階段状に形成された各層の電極層ＷＬと接続された複数のコンタクトプラグ６１が設けられている。コンタクトプラグ６１は、層間絶縁層６９を貫通して階段状の各層の電極層ＷＬに接続している。
また、階段構造部９６において、バックゲートＢＧはコンタクトプラグ６３に接続している。選択ゲートＳＧ（ドレイン側選択ゲート、ソース側選択ゲート）はコンタクトプラグ６５に接続している。
電極層ＷＬと接続されたコンタクトプラグ６１は、ワード配線層６２に接続されている。バックゲートＢＧと接続されたコンタクトプラグ６３は、バックゲート配線層６４に接続されている。選択ゲートＳＧと接続されたコンタクトプラグ６５は、選択ゲート配線層６６に接続されている。
ワード配線層６２、バックゲート配線層６４、および選択ゲート配線層６６は、同じレイヤーに設けられている。また、図示しないソース線もワード配線層６２、バックゲート配線層６４および選択ゲート配線層６６と同じレイヤーに設けられている。
ワード配線層６２、バックゲート配線層６４、選択ゲート配線層６６、およびソース線ＳＬは、同じ材料層（例えば金属層）のパターニングにより形成される。したがって、ワード配線層６２、バックゲート配線層６４、選択ゲート配線層６６、およびソース線ＳＬは、同じレイヤーに、同じ材料および同じ厚さで同時に形成される。
ワード配線層６２は、さらに他のプラグや配線層を介して、第１半導体層２の第２半導体層４との接合面側に形成された表層配線層７３と接続されている。
バックゲート配線層６４、選択ゲート配線層６６、およびソース線ＳＬも、他のプラグや配線層を介して、表層配線層７３に接続されている。
また、柱状部ＣＬのチャネルボディとビット線ＢＬはプラグ６７を介して接続され、さらに、ビット線ＢＬは他のプラグや配線層を介して表層配線層７３に接続されている。
第１チップＣ１は、メモリセルアレイを第２チップＣ２と電気的に接続させるためのメモリ側配線層を有し、メモリ側配線層は、前述したワード配線層６２、バックゲート配線層６４、選択ゲート配線層６６、表層配線層７３などを含む多層配線として形成されている。
表層配線層７３は、接合金属７４ａ、７４ｂを介して、第２チップＣ２の回路側配線層７６と接続されている。第２チップＣ２は第２基板３を含む。第２基板３は、例えばシリコン基板である。
第２半導体層４の制御回路は、トランジスタ７７を含む半導体集積回路として形成されている。トランジスタ７７は、例えば、ゲート電極７８、ソース／ドレイン領域などを有するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。ＭＯＳＦＥＴのソース／ドレイン領域は、プラグ７９を介して回路側配線層７６に接続されている。
回路側配線層７６は、回路形成面上に、層間絶縁層８０を介して多層配線として形成されている。
第１半導体層２の表層配線層７３と、第２半導体層４の回路側配線層７６の最も第１半導体層２側の配線層７６との間には、接合金属７４ａ、７４ｂが設けられている。接合金属７４ａ、７４ｂは、例えば、銅、または銅を主成分として含む銅合金である。接合金属７４ａと７４ｂは、第１ウエハＷ１と第２ウエハＷ２を貼り合わせた際にそれぞれのウエハの接合金属がアニールによって一体化したものである。ウエハの貼り合わせ前は、第１ウエハＷ１と第２ウエハＷ２に絶縁膜７５と接合金属７４ａ、７４ｂの前駆体がそれぞれ設けられている。
第１半導体層２の表層配線層７３および第２半導体層４の最上層の回路側配線層７６は、接合金属７４ａ、７４ｂに接合されている。第１半導体層２と第２半導体層４との間における、接合金属７４ａ、７４ｂの周囲には絶縁膜７５が設けられている。絶縁膜７５は、樹脂膜または無機膜である。
第１チップＣ１と第２チップＣ２とは、接合金属７４ａ、７４ｂおよび絶縁膜７５を介して貼り合わされている。第１半導体層２のメモリ側配線層７３と、第２半導体層４の回路側配線層７６とは、接合金属７４ａ、７４ｂを介して電気的に接続されている。
したがって、メモリセルアレイは、メモリ側配線層７３、接合金属７４ａ、７４ｂ、および回路側配線層７６を介して、第２半導体層４の制御回路に接続されている。
また、実施形態によれば、第１基板１側に絶縁膜１１と配線層１２を含む再配線層ＲＤＬが設けられている。再配線層ＲＤＬは、第１半導体層２又は／及び第２半導体層と電気的に接続している。配線層１２は、外部と電気的に接続可能な図示しないパッドを半導体装置１００の表面側に有する。例えば、再配線層ＲＤＬは第１基板１を貫通する図示しない貫通電極を介して、第１半導体層２又は/及び第２半導体層と接続している。
第１半導体層２と第２半導体層４との間の接合部に、複数の接合金属７４ａ、７４ｂが配置されている。複数の接合金属７４ａ、７４ｂは、主に、ビット線ＢＬと電気的に接続された複数のビット線引出部７４ａと、電極層ＷＬと電気的に接続された複数のワード線引出部７４ｂとを含む。
ビット線引出部７４ａは、複数のメモリストリングが配置されたメモリセルアレイ領域に対して積層方向で重なる領域に配置されている。
ワード線引出部７４ｂは、メモリセルアレイ領域よりも外側の階段構造部９６などが形成された領域に積層方向で重なる領域に配置されている。図１において、階段構造部９６の下方の領域、および同右下方の領域に、複数のワード線引出部７４ｂが配置されている。
次に、図２のフローチャート及び図３から図９の工程断面図を参照して半導体装置１００の製造方法について説明する。
図２のフローチャートに示すように半導体装置１００の製造方法は、第１ウエハＷ１に溝を形成する工程（Ｓ０１）と、第２ウエハＷ２に溝を形成する工程（ＳＯ２）と、第１ウエハＷ１と第２ウエハＷ２を貼り合わせる工程（Ｓ０３）と、基板を薄くする工程（Ｓ０４）と、薄くされた基板に配線を形成する工程（Ｓ０５）と、個片化する工程（Ｓ０６）を有する。
第１ウエハＷ１に溝を形成する工程（Ｓ０１）について、図３の工程断面図を参照して説明する。図３の工程断面図において、図上側の加工前の第１ウエハＷ１（１０１）に対して溝Ｓ１を形成して、図下側の溝Ｓ１が形成された第１ウエハＷ１（１０２）が得られている。溝Ｓ１は、第１半導体層２側の第１ウエハＷ１の表面から第１基板１側に向かって形成され、第１基板１を貫通しない。溝Ｓ１は、第１半導体層２の少なくとも一部に形成され、第１半導体層２が厚く反りが発生し易い第１ウエハＷ１の基板１にまで形成されていることが好ましい。制御回路が形成されている第２半導体層４は、典型的には、３μｍ以下であるが第１半導体層２は、５μｍ以上３０μｍ以下であって、第１半導体層２が厚いことによって、第１基板１に収縮応力が働き第１ウエハ１が反り（ねじれを含む）やすい。第１ウエハＷ１に溝Ｓ１、より好ましくは、第１基板１にまで達する溝Ｓ１が形成されることで、収縮応力が緩和して第１ウエハＷ１の反りを軽減することができる。溝Ｓ１は、第１チップＣ１の大きさに合わせて規則的な間隔で形成されている。
溝Ｓ１は、ブレードダイシング、レーザーダイシング、ドライエッチング及びウェットエッチングからなる群より選ばれる１種以上の方法で形成されることが好ましい。ブレードダイシングで溝Ｓ１を形成する場合は、第１基板１にまで溝Ｓ１が形成されるように加工すると、ブレードを用いて硬い第１基板１を加工することによって、ブレードの自生作用が働き、チッピングや膜剥がれが軽減される。
ウエハの貼り合わせ前に溝Ｓ１を形成しているため、溝Ｓ１の形成によって生じたチッピングや膜剥がれの有無等の検査を行うことができる。検査時に不良と判定された場合は、全行程が終了後に、不良品として製品から除外することができる。
次に、第２ウエハＷ２に溝を形成する工程（Ｓ０２）について、図４の工程断面図を参照して説明する。図４の工程断面図において、図上側の加工前の第２ウエハＷ２（１０３）に対して溝Ｓ２を形成して、図下側の溝Ｓ２が形成された第２ウエハＷ２（１０４）が得られている。溝Ｓ２は、第２半導体層４側の第２ウエハＷ２の表面から第２基板３側に向かって形成され、第２基板３を貫通しない。溝Ｓ２は、第２半導体層４の少なくとも一部に形成されている。第２半導体層４によって第２基板３に収縮応力が働き、第２ウエハＷ２が反っている場合は、第２基板３にまで達する溝Ｓ２が形成されることで、収縮応力が緩和して第２ウエハＷ２の反りを軽減することができる。溝Ｓ２は、第２チップＣ２の大きさに合わせて規則的な間隔で形成され、ウエハ同士の貼り合わせを考慮すると第１ウエハＷ１の溝Ｓ１と等間隔であることが好ましい。第１ウエハＷ１の溝Ｓ１の幅と第２ウエハＷ２の溝Ｓ２の幅は同じである場合に限られない。
溝Ｓ２も溝Ｓ１と同様に、ブレードダイシング、レーザーダイシング、ドライエッチング及びウェットエッチングからなる群より選ばれる１種以上の方法で形成されることが好ましい。
ウエハの貼り合わせ前に溝Ｓ２を形成しているため、溝Ｓ２の形成によって生じたチッピングや膜剥がれの有無等の検査を行うことができる。検査時に不良と判定された場合は、全行程が終了後に、不良品として製品から除外することができる。
次に、第１ウエハＷ１と第２ウエハＷ２を貼り合わせる工程（Ｓ０３）について、図５の工程断面図を参照して説明する。図５の工程断面図に示すように、第１ウエハＷ１と第２ウエハＷ２が貼り合わせされて、第１ウエハＷ１と第２ウエハＷ２を貼り合わせた部材１０５が得られる。第１ウエハＷ１の第１半導体層２側と第２ウエハＷ２の第２半導体層４側、つまり、回路側を貼り合わせる。ウエハの貼り合わせによって、第１ウエハＷ１の溝Ｓ１と第２ウエハＷ２の溝Ｓ２は一体化された溝Ｓ３となる。ウエハの貼り合わせの際は、第１ウエハＷ１と第２ウエハＷ２の間に空気が残らないようにするため等の理由により大気圧よりも減圧された環境下で行なわれることが好ましい。
ウエハの貼り合わせの際に、ウエハ間の空気が抜けずにボイドが発生する可能性がある。実施形態の製造方法では、溝Ｓ１、Ｓ２がウエハに形成されており、溝Ｓ１、Ｓ２が空気の排出経路となって、第１半導体層２と第２半導体層４の間に空気が残りにくくなっている。空気が残るとボイドが発生し、貼り合わせ不良となり、個片化されて得られた半導体装置１００が不良品となることがある。また、溝Ｓ１の形成前に大きな反りが第１ウエハＷ１に生じていたとしても、溝Ｓ１の形成によって、反りが軽減しているため、第１ウエハＷ１と第２ウエハＷ２を貼り合わせる際に、第１半導体層２の面と第２半導体層４の面が精度良く接することができる。そして、貼り合わせ後に、アニール処理をして、第１半導体層２の第１基板１側とは反対側の表面の接合金属と第２半導体層４の第２基板３側とは反対側の表面の接合金属を熱膨張及び熱拡散によって一体化させ、第１半導体層２と第２半導体層４を電気的に接続させる。ウエハの反りが大きいと、各半導体層の接合金属が設計通りに接近し難く、接合金属が一体化しにくくなることもあるが、実施形態では、第１ウエハＷ１と第２ウエハＷ２の貼り合わせが精度良く行えるため、かかる電気的な接続の信頼性を向上させることができ、歩留まりの向上にも寄与する。
次に、基板を薄くする工程（Ｓ０４）について、図６の工程断面図を参照して説明する。基板を薄くする工程（Ｓ０４）において、貼り合わせた部材１０５の第１基板を薄くする。図６の工程断面図に示すように、貼り合わせた部材１０５の第１基板１を薄くして、第１基板１が薄くなった部材１０６を得る。なお、第２基板３を薄くすることもでき、第２基板３を薄くした場合は、第２基板３側に配線が形成される。第１基板１は、例えば、溝Ｓ３が開口するように行なう（開口した溝Ｓ４）。第１基板１を薄くすることで、第１基板１側から、第１半導体層２及び第２半導体層４と電気的に接続する配線を形成しやすくなる。また、基板を薄くすることで、得られる半導体装置１００の厚さを薄くすることができる。基板を研削したりスライスしたりすることによって、基板の厚さを薄くすることができる。
次に、薄くされた基板に配線を形成する工程（Ｓ０５）について、図７及び８の工程断面図を参照して説明する。まず、図７の工程断面図に示すように、薄くされた基板（第１基板１）の表面と溝Ｓ４の内部に絶縁膜１１Ａを形成し、絶縁膜１１Ａ上に金属膜１２を形成し、金属膜１２上にマスクとしてレジスト１３を形成して部材１０７を得る。絶縁膜１１Ａは、溝Ｓ４の内部の一部に形成されている場合もある。レジスト１３にドライフィルムレジスト等を用いて、溝Ｓ４の開口を塞ぐことで、金属膜１２のパターニングがし易くなる。そして、図８の工程断面図に示すように、金属膜１２がパターニングされ金属膜１２が配線層１２となり、さらに絶縁膜１１Ｂを形成して配線が形成された部材１０８を得る。配線層１２は、第１基板１を貫通する図示しない配線を介して、第１半導体層２及び第２半導体層４と電気的に接続している。絶縁膜１１Ａと絶縁膜１１Ｂは、絶縁膜１１として取り扱うことができる。図７及び図８に示す方法は、薄くされた基板側に配線を形成する方法の一例であり、他の方法で配線を形成してもよい。
次に、個片化する工程（Ｓ０６）について、図９の工程断面図を参照して説明する。図９の工程断面図に示すように、溝Ｓ４の位置に合わせて配線が形成された部材１０８を個片化して、半導体装置１００を得る。端部の有効ではない部材１０９が得られる場合と、端部にも有効な半導体装置１００が得られる場合がある。個片化するためには、第２基板３を研削したりスライスしたりして薄くすることで溝を境界に配線が形成された部材１０８が個片化する。第２ウエハＷ２の溝Ｓ２の深さによって、半導体装置１００の第２基板３の厚さを制御することができる。個片化の際に溝形成を行なわないことで、個片化の際に第１ウエハＷ１と第２ウエハＷ２の接合界面にストレスがかかりにくいため、剥がれやクラックが生じにくくなり歩留まりの向上に寄与する。
（第２実施形態）
第２実施形態は、半導体装置の製造方法に関する。図１０に半導体装置１１０の断面図を示す。図１１に第２実施形態の半導体装置１１０の製造方法のフローチャートを示す。図１２から図１６に半導体装置１１０の製造方法の工程断面図を示す。第２実施形態の半導体装置１１０及び半導体装置１１０の製造方法は、第１実施形態の半導体装置１００及び半導体装置１１０の製造方法の変形例である。
図１０の断面図には、半導体装置１１０の一部の領域の要部を示す。半導体装置１１０は、図１０の半導体装置１１０は、記憶装置の一例である。半導体装置１１０は、実施形態の半導体装置１１０の製造方法で製造されたものである。半導体装置は、第１チップＣ１、第２チップＣ２と再配線層ＲＤＬを含む。再配線層ＲＤＬが第２チップの第２基板３上の第２半導体層４側とは反対側に設けられていること以外は、第１実施形態の半導体装置１００と第２半導体装置１１０は共通する。第１実施形態と第２実施形態において、共通する構成、効果などについては、第２実施形態においてその説明を省略する。以下、半導体装置１１０の構成について説明するが、半導体装置１１０に含まれる第１半導体層２及び第２半導体層４の構成に限定されず、半導体装置１１０の製造方法が実施可能である。
次に、図１１のフローチャート及び図１２から図１６の工程断面図を参照して半導体装置１１０の製造方法について説明する。
図１０のフローチャートに示すように半導体装置１１０の製造方法は、第１ウエハＷ１に溝を形成する工程（Ｓ１１）と、第１ウエハＷ１と第２ウエハＷ２を貼り合わせる工程（Ｓ１２）と、基板を薄くする工程（Ｓ１３）と、薄くされた基板に配線を形成する工程（Ｓ１４）と、個片化する工程（Ｓ１５）を有する。
第１ウエハＷ１に溝を形成する工程（Ｓ１１）は、第１実施形態の第１ウエハＷ１に溝を形成する工程（Ｓ０１）と共通する。第２実施形態では、第１ウエハＷ１と第２ウエハＷ２の貼り合わせ前に第２ウエハＷ２に溝を形成する加工を行なわない。第２ウエハＷ２の第２半導体層４は、あまり厚くないため、第２ウエハＷ２における圧縮応力が小さいことから、第１ウエハＷ１の反りを減らすことで、歩留まりを向上させることができる。
次に、第１ウエハＷ１と第２ウエハＷ２を貼り合わせる工程（Ｓ１２）について、図１２の工程断面図を参照して説明する。図１２の工程断面図に示すように、第１ウエハＷ１と第２ウエハＷ２が貼り合わせされて、第１ウエハＷ１と第２ウエハＷ２を貼り合わせた部材１１１が得られる。ウエハの貼り合わせによって、第１ウエハＷ１の溝Ｓ１が第２ウエハＷ２によって覆われた溝Ｓ５となる。大気圧よりも減圧された環境下で行なわれることが好ましい。
ウエハの貼り合わせの際に、第１ウエハＷ１の溝Ｓ１が空気の排出経路となって、第１半導体層２と第２半導体層４の間に空気が残りにくくなっている。溝がウエハの片方だけにあっても、反りが緩和され、また、溝が空気の排出経路となるため、ボイドが発生し難い貼り付け条件である。
次に、基板を薄くする工程（Ｓ１３）について、図１３の工程断面図を参照して説明する。基板を薄くする工程（Ｓ１３）において、貼り合わせた部材１１１の第２基板３を薄くする。図１３の工程断面図に示すように、第２基板３を薄くして、第２基板３が薄くなった部材１１２を得る。溝Ｓ５が形成されていない第２基板３を薄くするため、第２基板３を薄くしても溝５は開口しない。第２基板３側を薄くすることで、第２基板３を貫通する配線を形成しやすくなり、得られる半導体装置１１０の厚さを抑えることができる。なお、第１基板１を薄くすることもでき、第１基板１を薄くした場合は、第１基板１側に配線が形成される。第１基板１を薄くする場合、配線の形成方法は、第１実施形態の配線の形成方法と同様になる。
次に、薄くされた基板に配線を形成する工程（Ｓ１４）について、図１４の工程断面図を参照して説明する。図１４の工程断面図に示すように、薄くされた第２基板３の第２半導体層４側とは反対側の面に絶縁膜１１と配線層１２を含む配線を形成して、薄くされた基板に配線が形成された部材１１３を得る。第２実施形態における配線の形成においては、溝Ｓ５が形成されていない第２基板３面に配線を形成するため、ドライフィルムレジストを形成せずに通常のレジストを用いることができる。
次に、個片化する工程（Ｓ１５）について、図１５及び図１６の工程断面図を参照して説明する。個片化する工程（Ｓ１５）において、溝Ｓ５の位置に合わせて配線が形成された部材１１３を個片化する。図１５の工程断面図に示すように、まず、溝Ｓ５の位置に合わせて第２ウエハＷ２を切断して溝Ｓ５と連結する切断孔Ｓ６を形成して、切断孔Ｓ６が第２ウエハＷ２に形成された部材Ｓ１１４を得る。切断孔Ｓ６は、溝Ｓ１を形成する方法と同様の方法を採用することができる。切断孔Ｓ６の幅は、溝Ｓ５の幅よりも細いものでも、同じ幅でも、太い幅でもよい。第１半導体層２は厚いため切断や溝を形成し難いが、第２半導体層４は厚さが薄いため貼り合わせ後に切断をしても第１ウエハＷ１と第２ウエハＷ２の接合部分にストレスが掛かりにくく、膜剥がれが生じにくい。そして、図１６の工程断面図に示すように、第１基板１を薄くして、配線が形成された部材（切断孔が形成された部材１１４）１１３を個片化して、半導体装置１１０を得る。端部の有効ではない部材１１５が得られる場合と、端部にも有効な半導体装置１１０が得られる場合がある。個片化の際に溝形成を行なわないことで、個片化の際に第１ウエハＷ１と第２ウエハＷ２の接合界面にストレスがかかりにくいため、剥がれやクラックが生じにくくなり歩留まりの向上に寄与する。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００、１１０…半導体装置、１…第１基板、２…第１半導体層、３…第２基板、４…第２半導体層、１１、１１Ａ、１１Ｂ…絶縁膜、１２…配線（金属膜）、４５…絶縁膜、４８…絶縁膜、６１…コンタクトプラグ、６２…ワード配線層、６３…コンタクトプラグ、６４…バックゲート配線層、６５…コンタクトプラグ、６６…選択ゲート配線層、６７…プラグ、６９…層間絶縁膜、７３…表層配線層、７４、７４ａ、７４ｂ…接合金属、７５…絶縁膜、７６…回路側配線層、７７…トランジスタ、７８…ゲート電極、７９プラグ、８０…層間絶縁膜、９６…階段構造部

Claims (5)

  1. 第１半導体層が第１基板上に形成された第１ウエハに溝を形成する工程と、
    溝が形成された前記第１ウエハの前記第１半導体層側と第２半導体層が第２基板上に形成された第２ウエハの第２半導体層側を貼り合わせる工程と、
    前記貼り合わせた部材の前記第１基板又は第２基板を薄くする工程と、
    前記薄くされた基板側の面に配線を形成する工程と、
    前記溝の位置に合わせて配線が形成された部材を個片化する工程と、
    を有する半導体装置の製造方法。
  2. 前記第１半導体層は、複数のメモリセルを含むメモリセルアレイを含み、
    前記第２半導体層は、前記メモリセルの制御回路を含み請求項１に記載の半導体装置の製造方法。
  3. 前記貼り合わせる工程の前に、前記第２ウエハに溝を形成する工程をさらに有し、
    前記基板を薄くする工程において、前記第１基板を薄くする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記貼り合わせる工程において、溝が形成されていない前記第２ウエハと溝が形成された前記第１ウエハと貼り合わせ、
    前記個片化する工程において、前記第１ウエハの溝の位置に合わせて前記第２ウエハを切断する請求項１又は２に記載の半導体装置の製造方法。
  5. 前記溝は、ブレードダイシング、レーザーダイシング、ドライエッチング及びウェットエッチングからなる群より選ばれる１種以上の方法で形成される請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
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