TWI726572B - 半導體裝置之製造方法 - Google Patents

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Abstract

實施形態之半導體裝置之製造方法具有如下步驟：於已於第1基板上形成第1半導體層之第1晶圓形成槽；將形成有槽之第1晶圓之第1半導體層側與已於第2基板上形成第2半導體層之第2晶圓之第2半導體層側貼合；將經貼合之構件之第1基板或第2基板薄化；於經薄化之基板側之面形成配線；及將對準槽之位置形成有配線之構件予以單片化。

Description

半導體裝置之製造方法
本發明之實施形態係關於一種半導體裝置之製造方法。
先前，存在如下方法，該方法係使半導體基板之一主面側上形成有半導體元件層之晶圓與半導體基板上形成有另一半導體元件層之晶圓貼合之後，從半導體基板之另一主面側將基板研磨薄化，單片化成晶片，藉此，製造薄型之半導體裝置。
本發明之實施形態係提供一種良率提昇之半導體裝置之製造方法。
實施形態之半導體裝置之製造方法具有如下步驟：於已於第1基板上形成第1半導體層之第1晶圓形成槽；將形成有槽之第1晶圓之第1半導體層側與已於第2基板上形成第2半導體層之第2晶圓之第2半導體層側貼合；將經貼合之構件之第1基板或第2基板薄化；於經薄化之基板側之面上形成配線；及將對準槽之位置形成有配線之構件予以單片化。
以下，參照圖式，對實施形態進行說明。
本說明書中，對若干要素附上複數個表達之例。再者，該等表達之例僅為例示，並不否定上述要素以其他表達進行表達。又，對於未附上複數個表達之要素，亦可以另一表達進行表達。
又，圖式為模式性者，存在厚度與平面尺寸之關係或各層厚度之比率等與現實情況不同之情形。又，亦包括圖式相互間彼此之尺寸關係或比率不同之部分。又，於圖式中，省略了一部分符號。
(第1實施形態) 第1實施形態係關於一種半導體裝置之製造方法。圖1中表示半導體裝置100之剖視圖。圖2中表示第1實施形態之半導體裝置100之製造方法之流程圖。圖3至圖9中表示半導體裝置100之步驟剖視圖。更具體而言，半導體裝置100係NAND快閃記憶體晶片等記憶裝置。
於圖1之剖視圖中，示出半導體裝置100之一部分區域之主要部分。半導體裝置100即圖1之半導體裝置100係記憶裝置之一例。半導體裝置100係藉由實施形態之半導體裝置100之製造方法製造而成者。半導體裝置110包含第1晶片C1、第2晶片C2、及再配線層RDL。以下，對半導體裝置100之構成進行說明，但可不限於半導體裝置100中包含之第1半導體層2及第2半導體層4之構成地實施半導體裝置100之製造方法。
第1晶片C1包含第1基板1及第1半導體層2。於第1基板1之朝向第2半導體層4側之面上，設置有第1半導體層2。第1晶片C1係將第1晶圓W1單片化所得者。第1基板1係例如Si基板。第1半導體層2包含含有複數個記憶胞之記憶胞陣列。於配置有複數個記憶胞之記憶胞陣列區域之端，形成有電極層WL之階梯構造部96。
第2晶片C2包含第2基板3及第2半導體層4。於第2基板3之電路形成面(朝向第1半導體層2側之面)，形成有第2半導體層4。第2晶片C2係將第2晶圓單片化所得者。第2基板3係例如Si基板。第2半導體層4包含控制記憶胞之讀、寫及抹除之控制電路。記憶胞陣列具有複數個記憶體串。記憶胞陣列具有將電極層WL與絕緣層分別逐層交替地積層複數層而成之積層體。該積層體設置於作為閘極層之背閘極BG上。再者，圖中所示之電極層WL之層數為一例，且電極層WL之層數可為任意。
背閘極BG及電極層WL係含有矽作為主成分之層。進而，背閘極BG及電極層WL含有例如硼，作為用以對矽層賦予導電性之雜質。又，電極層WL亦可含有金屬矽化物。
1個記憶體串係以具有電極層WL之積層方向上延伸之一對柱狀部CL、及將一對柱狀部CL各自之端部連結之連結部之方式，形成為例如U字狀。柱狀部CL形成為例如圓柱或橢圓柱狀，且將積層體貫通，到達背閘極BG。
於U字狀之記憶體串中之一對柱狀部CL之一上端部，設置有汲極側選擇閘極，且於另一上端部，設置有源極側選擇閘極。汲極側選擇閘極及源極側選擇閘極隔著層間絕緣層設置於最上層之電極層WL上。
於階梯構造部96中，各層電極層WL之X方向之端部形成為階梯狀。於階梯構造部96，設置有與階梯狀形成之各層電極層WL連接之複數個接觸插塞61。接觸插塞61將層間絕緣層69貫通，連接於階梯狀之各層電極層WL。
又，於階梯構造部96中，背閘極BG連接於接觸插塞63。選擇閘極SG(汲極側選擇閘極、源極側選擇閘極)連接於接觸插塞65。
與電極層WL連接之接觸插塞61連接於字元配線層62。與背閘極BG連接之接觸插塞63連接於背閘極配線層64。與選擇閘極SG連接之接觸插塞65連接於選擇閘極配線層66。
字元配線層62、背閘極配線層64、及選擇閘極配線層66設置於同一層。又，未圖示之源極線亦與字元配線層62、背閘極配線層64及選擇閘極配線層66設置於同一層。
字元配線層62、背閘極配線層64、選擇閘極配線層66、及源極線SL係藉由相同材料層(例如金屬層)之圖案化而形成。因此，字元配線層62、背閘極配線層64、選擇閘極配線層66、及源極線SL以相同材料及相同厚度同時地形成於同一層。
字元配線層62進而經由其他插塞或配線層，與形成於第1半導體層2之與第2半導體層4之接合面側之表層配線層73連接。
背閘極配線層64、選擇閘極配線層66、及源極線SL亦經由其他插塞或配線層，連接於表層配線層73。
又，柱狀部CL之通道體與位元線BL經由插塞67連接，進而，位元線BL經由其他插塞或配線層，連接於表層配線層73。
第1晶片C1具有用以使記憶胞陣列與第2晶片C2電性連接之記憶體側配線層，且記憶體側配線層作為包含上述字元配線層62、背閘極配線層64、選擇閘極配線層66、表層配線層73等之複數層配線而形成。
表層配線層73經由接合金屬74a、74b，而與第2晶片C2之電路側配線層76連接。第2晶片C2包含第2基板3。第2基板3係例如矽基板。
第2半導體層4之控制電路係作為包含電晶體77之半導體積體電路形成。電晶體77具有含有閘極電極78、源極/汲極區等之MOSFET(Metal-Oxide-Semiconductor Field Effect Trasistor，金屬氧化物半導體場效應電晶體)構造。MOSFET之源極/汲極區經由插塞79連接於電路側配線層76。
電路側配線層76經由層間絕緣層80，作為複數層配線形成於電路形成面上。
於第1半導體層2之表層配線層73與第2半導體層4之電路側配線層76之最靠近第1半導體層2側之配線層76之間，設置有接合金屬74a、74b。接合金屬74a、74b係例如銅或含有銅作為主成分之銅合金。接合金屬74a與74b係使第1晶圓W1與第2晶圓W2貼合時，藉由退火將各個晶圓之接合金屬一體化而成者。於貼合晶圓前，於第1晶圓W1與第2晶圓W2分別設置有絕緣膜75與接合金屬74a、74b之前驅物。
第1半導體層2之表層配線層73及第2半導體層4之最上層之電路側配線層76與接合金屬74a、74b接合。於第1半導體層2與第2半導體層4之間之接合金屬74a、74b之周圍，設置有絕緣膜75。絕緣膜75係樹脂膜或無機膜。
第1晶片C1與第2晶片C2隔著接合金屬74a、74b及絕緣膜75而貼合。第1半導體層2之記憶體側配線層73與第2半導體層4之電路側配線層76經由接合金屬74a、74b而電性連接。
因此，記憶胞陣列經由記憶體側配線層73、接合金屬74a、74b及電路側配線層76，而連接於第2半導體層4之控制電路。
又，根據實施形態，於第1基板1側設置有包含絕緣膜11及配線層12之再配線層RDL。再配線層RDL與第1半導體層2或/及第2半導體層4電性連接。配線層12於半導體裝置100之表面側具有可與外部電性連接之未圖示之焊墊。例如，再配線層RDL經由貫通第1基板1之未圖示之貫通電極，而與第1半導體層2或/及第2半導體層4連接。
於第1半導體層2與第2半導體層4之間之接合部，配置有複數個接合金屬74a、74b。複數個接合金屬74a、74b主要包含與位元線BL電性連接之複數個位元線引出部74a、及與電極層WL電性連接之複數個字元線引出部74b。
位元線引出部74a配置於對於配置有複數個記憶體串之記憶胞陣列區域於積層方向上重疊之區域。
字元線引出部74b配置於在積層方向上與由較記憶胞陣列區域更靠外側之階梯構造部96等形成之區域重疊之區域。圖1中，於階梯構造部96之下方區域及其右下方之區域，配置有複數個字元線引出部74b。
繼而，參照圖2之流程圖及圖3至圖9之步驟剖視圖，對半導體裝置100之製造方法進行說明。
如圖2之流程圖中所示，半導體裝置100之製造方法具有：於第1晶圓W1形成槽之步驟(S01)、於第2晶圓W2形成槽之步驟(S02)、使第1晶圓W1與第2晶圓W2貼合之步驟(S03)、使基板變薄之步驟(S04)、將配線形成於變薄之基板之步驟(S05)、及進行單片化之步驟(S06)。
對於在第1晶圓W1形成槽之步驟(S01)，參照圖3之步驟剖視圖進行說明。於圖3之步驟剖視圖中，對於圖上側之加工前之第1晶圓W1(101)形成槽S1，獲得圖下側形成有槽S1之第1晶圓W1(102)。槽S1係從第1半導體層2側之第1晶圓W1之表面朝向第1基板1側形成，且未貫通第1基板1。較佳為，槽S1形成於第1半導體層2之至少一部分，且形成至第1半導體層2較厚容易產生翹曲之第1晶圓W1之基板1為止。形成有控制電路之第2半導體層4典型而言為3 μm以下，但第1半導體層2為5 μm以上30 μm以下，因第1半導體層2較厚，故收縮應力作用於第1基板1，第1晶圓1容易產生翹曲(包括扭曲)。可藉由於第1晶圓W1形成槽S1、更較佳為到達第1基板1為止之槽S1，而緩和收縮應力，減輕第1晶圓W1之翹曲。槽S1係結合第1晶片C1之大小，以有規則之間隔形成。
槽S1較佳為以選自由刀片切割、雷射切割、乾式蝕刻及濕式蝕刻所組成之群之1種以上之方法形成。於以刀片切割形成槽S1之情形時，若以將槽S1形成至第1基板1為止之方式進行加工，則使用刀片，加工較硬之第1基板1，藉此，發揮刀片之自生作用，從而崩裂或膜剝離得以減輕。
為了於晶圓貼合前形成槽S1，可檢查有無因槽S1之形成而產生之崩裂或膜剝離等。於檢查時判定為不良之情形時，在全流程結束後，可作為不良品從製品中去除。
繼而，對於在第2晶圓W2形成槽之步驟(S02)，參照圖4之步驟剖視圖進行說明。於圖4之步驟剖視圖中，對於圖上側之加工前之第2晶圓W2(103)形成槽S2，獲得圖下側形成有槽S2之第2晶圓W2(104)。槽S2係從第2半導體層4側之第2晶圓W2之表面朝向第2基板3側形成，且未貫通第2基板3。槽S2形成於第2半導體層4之至少一部分。因第2半導體層4，收縮應力作用於第2基板3，且於第2晶圓W2翹曲之情形時，可藉由形成到達第2基板3為止之槽S2，緩和收縮應力，減輕第2晶圓W2之翹曲。槽S2係結合第2晶片C2之大小以有規則之間隔形成，若顧及晶圓彼此之貼合，則較佳為與第1晶圓W1之槽S1為等間隔。不限於第1晶圓W1之槽S1之寬度與第2晶圓W2之槽S2之寬度相同。
槽S2亦與槽S1同樣地，較佳為以選自由刀片切割、雷射切割、乾式蝕刻及濕式蝕刻所組成之群之1種以上方法形成。
為了於晶圓之貼合前形成槽S2，可檢查有無因槽S2之形成而產生之崩裂或膜剝離等。於檢查時判定為不良之情形時，在全流程結束後，作為不良品可從製品中去除。
繼而，對於使第1晶圓W1與第2晶圓W2貼合之步驟(S03)，參照圖5之步驟剖視圖進行說明。如圖5之步驟剖視圖中所示，使第1晶圓W1與第2晶圓W2貼合，獲得第1晶圓W1與第2晶圓W2貼合而成之構件105。使第1晶圓W1之第1半導體層2側與第2晶圓W2之第2半導體層4側、即電路側貼合。藉由晶圓之貼合，第1晶圓W1之槽S1與第2晶圓W2之槽S2成為一體化之槽S3。於晶圓之貼合時，出於避免第1晶圓W1與第2晶圓W2之間殘存空氣等原因，較佳為於較大氣壓更減壓之環境下進行該步驟(S03)。
於晶圓之貼合時，存在晶圓間之空氣未被排出而產生空隙之可能性。實施形態之製造方法係將槽S1、S2形成於晶圓，槽S1、S2成為空氣之排出路徑，從而於第1半導體層2與第2半導體層4之間難以殘留空氣。若殘留空氣則存在產生空隙，導致貼合不良，單片化所得之半導體裝置100成為不良品之情形。又，於槽S1之形成前，即便第1晶圓W1中產生較大之翹曲，亦可藉由槽S1之形成，減輕翹曲，因此，於使第1晶圓W1與第2晶圓W2貼合時，第1半導體層2之面與第2半導體層4之面可精度良好地相接。繼而，於貼合後，進行退火處理，利用熱膨脹及熱擴散使第1半導體層2之與第1基板1側為相反側之表面之接合金屬、與第2半導體層4之與第2基板3側為相反側之表面之接合金屬一體化，從而使第1半導體層2與第2半導體層4電性連接。若晶圓之翹曲較大，則亦存在各半導體層之接合金屬難以按照設計要求接近，導致接合金屬難以一體化之情形，但實施形態中，因可精度良好地進行第1晶圓W1與第2晶圓W2之貼合，故可使相關電性連接之可靠性提昇，亦有助於良率提昇。
繼而，對使基板變薄之步驟(S04)，參照圖6之步驟剖視圖進行說明。於使基板變薄之步驟(S04)中，使貼合而成之構件105之第1基板變薄。如圖6之步驟剖視圖中所示，使貼合而成之構件105之第1基板1變薄，獲得第1基板1變薄之構件106。再者，亦可使第2基板3變薄，且於使第2基板3變薄之情形時，於第2基板3側形成配線。第1基板1係例如以槽S3開口之方式進行(開口之槽S4)。藉由使第1基板1變薄而容易從第1基板1側，形成與第1半導體層2及第2半導體層4電性連接之配線。又，可藉由使基板變薄而使所得之半導體裝置100之厚度變薄。可藉由將基板進行研磨或切片而使基板之厚度變薄。基板亦可利用濕式蝕刻或乾式蝕刻等變薄。
繼而，對已變薄之基板上形成配線之步驟(S05)，參照圖7及8之步驟剖視圖進行說明。首先，如圖7之步驟剖視圖中所示，於變薄之基板(第1基板1)之表面及槽S4之內部形成絕緣膜11A。若絕緣膜11A中使用感光性樹脂等，則亦可直接進行圖案化。或者，於由CVD等製作而成之絕緣膜之情形時，亦可利用光微影法獲得開口。於經圖案化之絕緣膜11A上形成金屬膜12。於金屬膜12上形成抗蝕劑13作為遮罩，獲得構件107。亦存在絕緣膜11A形成於槽S4內部之一部分之情形。藉由抗蝕劑13中使用乾膜抗蝕劑等，將槽S4之開口阻塞，金屬膜12之圖案化變得容易。又，如圖8之步驟剖視圖中所示，將金屬膜12圖案化後，金屬膜12成為配線層12，進而，形成絕緣膜11B，獲得形成有配線之構件108。配線層12經由將第1基板1貫通之未圖示之配線，而與第1半導體層2及第2半導體層4電性連接。絕緣膜11A與絕緣膜11B可作為絕緣膜11處理。圖7及圖8中所示之方法係於已變薄之基板側形成配線之方法之一例，亦可以其他方法形成配線。配線層12亦可為將上述方法重複複數次所得之複數個導電層積層而成之積層層。
繼而，對進行單片化之步驟(S06)，參照圖9之步驟剖視圖進行說明。如圖9之步驟剖視圖中所示，將對準槽S4之位置形成配線之構件108進行單片化，獲得半導體裝置100。存在獲得端部非有效之構件109之情形、及獲得亦對端部有效之半導體裝置100之情形。為進行單片化而將第2基板3研磨或切片使之變薄，藉此，以槽為界線將形成有配線之構件108單片化。可藉由第2晶圓W2之槽S2之深度，控制半導體裝置100之第2基板3之厚度。因單片化時不進行槽之形成，故單片化時應力難以施加至第1晶圓W1與第2晶圓W2之接合界面，因此，難以產生剝離或裂痕，從而有助於良率提昇。
(第2實施形態) 第2實施形態係關於一種半導體裝置之製造方法。圖10中顯示半導體裝置110之剖視圖。圖11中顯示第2實施形態之半導體裝置110之製造方法之流程圖。圖12至圖16顯示半導體裝置110之製造方法之步驟剖視圖。第2實施形態之半導體裝置110及半導體裝置110之製造方法係第1實施形態之半導體裝置100及半導體裝置110之製造方法之變化例。
圖10之剖視圖中顯示半導體裝置110之一部分區域之主要部分。半導體裝置110即圖10之半導體裝置110係記憶裝置之一例。半導體裝置110係以實施形態之半導體裝置110之製造方法製造而成者。半導體裝置包含第1晶片C1、第2晶片C2及再配線層RDL。除了再配線層RDL設置於第2晶片之第2基板3上之第2半導體層4側之相反側以外，第1實施形態之半導體裝置100與第2半導體裝置110共通。對於第1實施形態與第2實施形態中共通之構成、效果等，於第2實施形態中省略其說明。以下，對半導體裝置110之構成進行說明，但可不限定於半導體裝置110中包含之第1半導體層2及第2半導體層4之構成地實施半導體裝置110之製造方法。
繼而，參照圖11之流程圖及圖12至圖16之步驟剖視圖，對半導體裝置110之製造方法進行說明。
如圖10之流程圖所示，半導體裝置110之製造方法具有：於第1晶圓W1形成槽之步驟(S11)、將第1晶圓W1與第2晶圓W2貼合之步驟(S12)、將基板薄化之步驟(S13)、於經薄化之基板形成配線之步驟(S14)、及進行單片化之步驟(S15)。
於第1晶圓W1形成槽之步驟(S11)係與第1實施形態之於第1晶圓W1形成槽之步驟(S01)共通。第2實施形態中，於第1晶圓W1與第2晶圓W2之貼合前，不進行於第2晶圓W2形成槽之加工。第2晶圓W2之第2半導體層4因不是很厚，故第2晶圓W2之壓縮應力較小，因此可藉由減小第1晶圓W1之翹曲來提昇良率。
繼而，對將第1晶圓W1與第2晶圓W2貼合之步驟(S12)，參照圖12之步驟剖視圖進行說明。如圖12之步驟剖視圖中所示，將第1晶圓W1與第2晶圓W2貼合，獲得第1晶圓W1與第2晶圓W2貼合而成之構件111。藉由晶圓貼合，第1晶圓W1之槽S1成為被第2晶圓W2覆蓋之槽S5。較佳於較大氣壓更為減壓之環境下進行。
於晶圓之貼合時，第1晶圓W1之槽S1成為空氣之排出路徑，從而空氣難以殘留於第1半導體層2與第2半導體層4之間。因即便槽位於晶圓之單側，翹曲亦得以緩和，又，槽成為空氣之排出路徑，故而，此為難以產生空隙之貼附條件。
繼而，對使基板變薄之步驟(S13)，參照圖13之步驟剖視圖進行說明。於使基板變薄之步驟(S13)中，使貼合而成之構件111之第2基板3變薄。如圖13之步驟剖視圖中所示，使第2基板3變薄，獲得第2基板3變薄之構件112。為使未形成槽S5之第2基板3變薄，即便第2基板3變薄，槽5亦不開口。可藉由使第2基板3側變薄，而容易形成將第2基板3貫通之配線，抑制所得之半導體裝置110之厚度。再者，亦可使第1基板1變薄，於已使第1基板1變薄之情形時，於第1基板1側形成配線。於使第1基板1變薄之情形時，配線之形成方法與第1實施形態之配線形成方法相同。
繼而，對於變薄之基板上形成配線之步驟(S14)，參照圖14之步驟剖視圖進行說明。如圖14之步驟剖視圖中所示，於變薄之第2基板3之與第2半導體層4側為相反側之面上，形成包含絕緣膜11及配線層12之配線，獲得變薄之基板上形成有配線之構件113。於第2實施形態中之配線之形成過程中，因於未形成槽S5之第2基板3面形成配線，故可不形成乾膜抗蝕劑而使用普通之抗蝕劑。
繼而，對進行單片化之步驟(S15)，參照圖15及圖16之步驟剖視圖進行說明。於進行單片化之步驟(S15)中，將對準槽S5之位置形成配線之構件113進行單片化。如圖15之步驟剖視圖中所示，首先，對準槽S5之位置，切斷第2晶圓W2，形成與槽S5連結之切斷孔S6，獲得第2晶圓W2上形成有切斷孔S6之構件S114。切斷孔S6可採用與形成槽S1之方法同樣之方法。切斷孔S6之寬度可小於、等於或大於槽S5之寬度。第1半導體層2因較厚而難以切斷或形成槽，但第2半導體層4因厚度較薄而即便貼合後進行切斷，應力亦難以施加至第1晶圓W1與第2晶圓W2之接合部分，從而難以產生膜剝離。繼而，如圖16之步驟剖視圖中所示，使第1基板1變薄，將形成有配線之構件(形成有切斷孔之構件114)113進行單片化，獲得半導體裝置110。存在獲得端部非有效之構件115之情形、及獲得亦對端部有效之半導體裝置110之情形。因單片化時不進行槽之形成，故單片化時應力難以施加至第1晶圓W1與第2晶圓W2之接合界面，因此，難以產生剝離或裂痕，從而有助於良率提昇。
又，於第1實施形態、第2實施形態中，第1基板1或第2基板3僅變薄，但亦可將基板完全地削除。於如此情形時，可使半導體裝置100、110進而變薄，從而可實現小型化。 又，於第1實施形態中，當使第1基板1或第2基板3變薄時，形成有第1基板1或第2基板3之槽露出至外部，但亦可不使基板變薄至槽露出至外部之程度。於如此情形時，因形成配線層12時未露出槽，故容易形成配線層12。
以上，對本發明之若干實施形態進行了說明，但該等實施形態係以示例而提示者，並未意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，且於不脫離發明精神之範圍內，可進行各種省略、置換、及變更。該等實施形態及其變化例包含於發明之範圍及精神中，並且包含於請求項中記載之發明及其同等之範圍中。
[相關申請案之引用] 本申請案係以2019年9月13日申請之現有日本專利申請第2019-167318號之優先權利益為基礎，且請求其利益，其內容整體藉由引用而包含於此。
1:第1基板 2:第1半導體層 3:第2基板 4:第2半導體層 11, 11A, 11B, 75:絕緣膜 12:配線層 13:抗蝕劑 61, 63, 65:接觸插塞 62:字元配線層 64:背閘極配線層 66:選擇閘極配線層 67:插塞 69, 80:層間絕緣層 73:表層配線層 74a, 74b:接合金屬 76:電路側配線層 77:電晶體 78:閘極電極 79:插塞 96:階梯構造部 100:半導體裝置 101, 102, W1:第1晶圓 103, 104, W2:第2晶圓 105, 106, 107, 108, 109, 111, 112, 113, 114, 115:構件 110:半導體裝置 BL:位元線 BG:背閘極 C1:第1晶片 C2:第2晶片 CL:一對柱狀部 RDL:再配線層 S1, S2, S3, S4, S5:槽 S6:切斷孔 SL:源極線 SG: WL:電極層
圖1係實施形態之半導體裝置之剖視圖。 圖2係實施形態之半導體裝置之流程圖。  圖3係實施形態之半導體裝置之步驟剖視圖。  圖4係實施形態之半導體裝置之步驟剖視圖。  圖5係實施形態之半導體裝置之步驟剖視圖。  圖6係實施形態之半導體裝置之步驟剖視圖。  圖7係實施形態之半導體裝置之步驟剖視圖。  圖8係實施形態之半導體裝置之步驟剖視圖。  圖9係實施形態之半導體裝置之步驟剖視圖。
圖10係實施形態之半導體裝置之剖視圖。 圖11係實施形態之半導體裝置之流程圖。  圖12係實施形態之半導體裝置之步驟剖視圖。  圖13係實施形態之半導體裝置之步驟剖視圖。  圖14係實施形態之半導體裝置之步驟剖視圖。  圖15係實施形態之半導體裝置之步驟剖視圖。  圖16係實施形態之半導體裝置之步驟剖視圖。

Claims (9)

  1. 一種半導體裝置之製造方法，其具有如下步驟： 於形成有第1半導體層之第1晶圓形成槽； 將上述第1半導體層與形成於第2晶圓上之第2半導體層貼合； 將上述經貼合之構件之上述第1晶圓或上述第2晶圓薄化； 於上述經薄化之晶圓側之面形成配線；及 將對準上述槽之位置形成有配線之構件予以單片化。
  2. 一種半導體裝置之製造方法，其具有如下步驟： 於形成有第1半導體層之第1晶圓形成槽； 將上述第1半導體層與形成於第2晶圓上之第2半導體層貼合； 將上述經貼合之構件之上述第1晶圓或上述第2晶圓薄化； 於上述未薄化之晶圓側之面形成配線；及 將對準上述槽之位置形成有配線之構件予以單片化。
  3. 如請求項1或2之半導體裝置之製造方法，其中於將上述第1晶圓或上述第2晶圓薄化之步驟中，將上述第1晶圓或第2晶圓削除。
  4. 如請求項1或2之半導體裝置之製造方法，其中於將上述第1晶圓或上述第2晶圓薄化之步驟中， 將上述第1晶圓薄化，露出形成於上述第1晶圓之上述槽。
  5. 如請求項1或2之半導體裝置之製造方法，其中於上述貼合步驟之前，更包含於上述第2晶圓形成槽之步驟，且 於將上述第1晶圓或上述第2晶圓薄化之步驟中，將上述第1晶圓薄化。
  6. 如請求項1或2之半導體裝置之製造方法，其中於上述貼合步驟中，將未形成槽之上述第2晶圓與形成有槽之上述第1晶圓貼合，且 於上述單片化步驟中，對準上述第1晶圓之槽之位置，將上述第2晶圓切斷。
  7. 如請求項1或2之半導體裝置之製造方法，其中上述第1半導體層或上述第2半導體層中之一者含有包含複數個記憶胞之記憶胞陣列，且 上述第1半導體層或上述第2半導體層中之另一者包含上述記憶胞之控制電路。
  8. 如請求項7之半導體裝置之製造方法，其中將形成有上述記憶胞陣列之側之晶圓薄化。
  9. 如請求項1或2之半導體裝置之製造方法，其中上述槽係以選自由刀片切割、雷射切割、乾式蝕刻及濕式蝕刻所組成之群之1種以上方法形成。
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