JP2023085911A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】個片化をより適切に行うことができる半導体装置の製造方法および半導体装置を提供する。【解決手段】本実施形態による半導体装置の製造方法は、半導体素子が設けられるチップ領域と、隣接するチップ領域間の分割領域と、を含む半導体ウェハの分割領域に、交互に積層される複数の第１材料膜および複数の第２材料膜を有する第１積層体を、半導体ウェハの基板面の法線方向に複数回形成することを具備する。第１積層体の幅よりも広い幅を有するブレードにより、半導体ウェハを個片化する。【選択図】図２

Description

本実施形態は、半導体装置の製造方法および半導体装置に関する。
半導体装置の製造工程において、半導体素子が形成されたウェハを、ダイシングにより半導体チップに個片化する場合がある。しかし、ダイシング時に膜剥がれ等のダイシング不良が発生する可能性がある。ダイシング不良は、半導体素子に悪影響を与える可能性があり、また、歩留まりの低下につながる可能性がある。
特開２０２１－１９１８０号公報
個片化をより適切に行うことができる半導体装置の製造方法および半導体装置を提供する。
本実施形態による半導体装置の製造方法は、半導体素子が設けられるチップ領域と、隣接するチップ領域間の分割領域と、を含む半導体ウェハの分割領域に、交互に積層される複数の第１材料膜および複数の第２材料膜を有する第１積層体を、半導体ウェハの基板面の法線方向に複数回形成することを具備する。第１積層体の幅よりも広い幅を有するブレードにより、半導体ウェハを個片化する。
第１実施形態に従った半導体装置を含む半導体ウェハの一部の構成の一例を示す概略平面図。 第１実施形態による半導体ウェハの構成の一例を示す断面図。 第１実施形態による半導体チップの端部の構成の一例を示す断面図。 柱状部を例示する模式断面図。 柱状部を例示する模式平面図。 第１実施形態による半導体記憶装置のチップ領域の断面図。 第１実施形態による半導体ウェハの製造方法の一例を示す断面図。 図７に続く、半導体ウェハの製造方法の一例を示す断面図。 図８に続く、半導体ウェハの製造方法の一例を示す断面図。 図９に続く、半導体ウェハの製造方法の一例を示す断面図。 図１０に続く、半導体ウェハの製造方法の一例を示す断面図。 図１１に続く、半導体ウェハの製造方法の一例を示す断面図。 比較例による半導体ウェハの構成の一例を示す断面図である。 比較例による半導体チップの端部の構成の一例を示す断面図。 第２実施形態による半導体ウェハの構成の一例を示す断面図。 第２実施形態による半導体記憶装置のチップ領域の断面図。 第３実施形態による半導体ウェハの構成の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に従った半導体装置１００を含む半導体ウェハＷの一部の構成の一例を示す概略平面図である。半導体ウェハＷは、複数のチップ領域Ｒｃｈｉｐと、複数のダイシング領域Ｒｄとを備えている。チップ領域Ｒｃｈｉｐおよびダイシング領域Ｒｄは、半導体ウェハＷの表面Ｆａ上の領域である。半導体チップ領域としてのチップ領域Ｒｃｈｉｐには、トランジスタ（図１では図示せず）、メモリセルアレイＭＣＡ等の半導体素子が設けられている。半導体素子は、半導体製造プロセスを経て半導体ウェハＷ上に形成される。分割領域としてのダイシング領域Ｒｄは、隣接するチップ領域Ｒｃｈｉｐ間のライン状の領域であり、ダイシングによって切断される領域である。ダイシング領域Ｒｄは、ダイシングラインとも呼ばれる。本実施形態によれば、ブレードＢＬＤがダイシング領域Ｒｄに沿って半導体ウェハＷを通過することにより、ブレードダイシングが行われる。これにより、半導体ウェハＷがチップ領域Ｒｃｈｉｐごとに個片化され、半導体チップＣとなる。
図２は、第１実施形態による半導体ウェハＷの構成の一例を示す断面図である。図２は、図１の２－２線に沿った断面図である。半導体ウェハＷは、基板１０と、制御回路１１と、積層体ＳＴ＿ｃｈｉｐ、ＳＴ＿ｄと、層間絶縁膜２０と、パッシベーション膜３０と、ガードリング４０と、金属膜５０とを備えている。本実施形態において、半導体ウェハＷは、例えば、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置を備えている。半導体記憶装置のメモリセルアレイＭＣＡは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイである。なお、図２においては、見易くするために、メモリセルアレイＭＣＡは、積層体ＳＴ＿ｃｈｉｐとして簡略化して示されている。また、以下、半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
基板１０は、例えば、シリコン基板等の半導体基板である。基板１０は半導体製造プロセス前の基板を示し、半導体ウェハＷは半導体製造プロセスを経た後の基板を示すものとする。従って、半導体ウェハＷは、半導体素子および層間絶縁膜等を有する基板１０を示すものとする。
制御回路１１は、半導体素子の一部として基板１０上に設けられている。制御回路１１は、積層体ＳＴ_ｃｈｉｐの下に設けられており、積層体ＳＴ_ｃｈｉｐ（即ち、メモリセルアレイＭＣＡ）を制御する。制御回路１１は、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路で構成されている。
積層体ＳＴ＿ｃｈｉｐは、基板１０のチップ領域Ｒｃｈｉｐ上に設けられている。積層体ＳＴ＿ｃｈｉｐは、導電膜２１と第１絶縁膜２２とを交互に積層して構成されており、その内部に柱状部ＣＬを有する。積層体ＳＴ_ｃｈｉｐと柱状部ＣＬとの交点位置にメモリセルＭＣが構成される。柱状部ＣＬおよびメモリセルＭＣの詳細な構成は、図４および図５を参照して後で説明する。
また、積層体ＳＴ＿ｃｈｉｐは、Ｚ方向に複数段の第２積層体ＳＴ＿ｃｈｉｐ＿１を有する。第２積層体ＳＴ＿ｃｈｉｐ＿１は、積層体ＳＴ＿ｃｈｉｐに含まれる１段の積層体である。図２に示す例では、積層体ＳＴ＿ｃｈｉｐは、２段の第２積層体ＳＴ＿ｃｈｉｐ＿１を有する。２段の第２積層体ＳＴ＿ｃｈｉｐ＿１のうち、下部の第２積層体ＳＴ＿ｃｈｉｐ＿１は、下部積層体ＳＴ＿ｃｈｉｐ＿ｂとも呼ばれ、上部の第２積層体ＳＴ＿ｃｈｉｐ＿１は、上部積層体ＳＴ＿ｃｈｉｐ＿ｔとも呼ばれる。
導電膜２１には、例えば、タングステン等の導電性金属を用いており、第１材料膜としての第１絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料を用いている。導電膜２１は、それぞれワード線として機能する。第１絶縁膜２２は、積層体ＳＴ＿ｃｈｉｐの積層方向（Ｚ方向）に隣接する導電膜２１間に設けられており、各導電膜２１を電気的に分離している。
積層体ＳＴ＿ｄは、基板１０のダイシング領域Ｒｄ上に設けられている。積層体ＳＴ＿ｄは、第１絶縁膜２２と第２絶縁膜２３とを交互に積層して構成されており、柱状部ＣＬは設けられていない。積層体ＳＴ＿ｄは、例えば、テストパターンＴＥＧとして用いられる場合がある。第２材料膜としての第２絶縁膜２３には、第１絶縁膜２２と異なる材料、例えば、シリコン窒化膜等の絶縁材料を用いている。
また、積層体ＳＴ＿ｄは、Ｚ方向に複数段の第１積層体ＳＴ＿ｄ＿１を有する。第１積層体ＳＴ＿ｄ＿１は、積層体ＳＴ＿ｄに含まれる１段の積層体である。図２に示す例では、積層体ＳＴ＿ｄは、２段の第１積層体ＳＴ＿ｄ＿１を有する。２段の第１積層体ＳＴ＿ｄ＿１のうち、下部の第１積層体ＳＴ＿ｄ＿１は、下部積層体ＳＴ＿ｂとも呼ばれ、上部の第１積層体ＳＴ＿ｄ＿１は、上部積層体ＳＴ＿ｔとも呼ばれる。
層間絶縁膜２０は、積層体ＳＴ＿ｃｈｉｐと積層体ＳＴ＿ｄとの間に設けられており、積層体ＳＴ＿ｄの周囲を被覆している。層間絶縁膜２０には、例えば、ＴＥＯＳ（TetraEthOxySilane）膜等の絶縁材料を用いている。
パッシべーション膜３０は、チップ領域Ｒｃｈｉｐにおいて積層体ＳＴ＿ｃｈｉｐ上に設けられている。パッシべーション膜３０には、例えば、ポリイミド等の絶縁材料を用いている。
ガードリング４０は、チップ領域Ｒｃｈｉｐとダイシング領域Ｒｄとの間に設けられており、積層体ＳＴ_ｃｈｉｐ、ＳＴ＿ｄの最上層から最下層までＺ方向に延在している。ガードリング４０は、ダイシング領域Ｒｄを切断したときに発生するクラックがチップ領域Ｒｃｈｉｐへ伝播しないようにチップ領域Ｒｃｈｉｐ側の半導体素子を保護している。従って、ガードリング４０は、チップ領域Ｒｃｈｉｐの周囲全体を取り囲むようにダイシング領域Ｒｄ全体に設けられている。ガードリング４０には、例えば、タングステン、銅、アルミニウム、チタン、タンタル等の金属材料の単層、または、これらのうちの複数の材料の積層を用いている。
金属膜５０は、ダイシング領域Ｒｄの積層体ＳＴ＿ｄおよび層間絶縁膜２０上に設けられている。金属膜５０は、デバイス形成時のアライメントマークやチップ領域Ｒｃｈｉｐにおけるパッドとして機能する。金属膜５０には、例えば、アルミニウム等の金属材料を用いている。
また、ダイシング領域Ｒｄの積層体ＳＴ＿ｄは、下部積層体ＳＴ＿ｂと、上部積層体ＳＴ＿ｔとに分けて形成されている。ダイシング領域Ｒｄの延伸方向に対して垂直方向の断面において、下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔは、ともに側面にテーパーを有する。下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔの側面は、それぞれ積層方向の上方向へ（下層から上層へ）いくに従って幅が狭くなっている。ここでの「幅」は、積層体ＳＴ＿ｄの積層方向に対して略垂直方向（ＸまたはＹ方向）の幅である。
チップ領域Ｒｃｈｉｐの積層体ＳＴ＿ｃｈｉｐは、積層体ＳＴ＿ｄに対し平面レイアウトにおいて異なるものの、下部積層体と、上部積層体とに分けて形成されている点では同じである。また、積層体ＳＴ＿ｃｈｉｐの下部積層体および上部積層体の側面は、それぞれ積層体ＳＴ＿ｄの下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔと同様のテーパーを有する。このように、積層体ＳＴ＿ｄは、平面パターンにおいて異なるものの、積層体ＳＴ＿ｃｈｉｐと同じ積層構造を有する。これは、積層体ＳＴ＿ｄおよびＳＴ＿ｃｈｉｐが同時に形成されているからである。積層体ＳＴ＿ｄおよびＳＴ＿ｃｈｉｐを同時に形成することによって、製造プロセスを短縮することができる。
尚、積層体ＳＴ＿ｃｈｉｐおよびＳＴ＿ｄは、製造工程において当初、第１絶縁膜２２（例えば、シリコン酸化膜）と第２絶縁膜２３（例えば、シリコン窒化膜）との積層体として形成される。即ち、積層体ＳＴ＿ｃｈｉｐおよびＳＴ＿ｄは、当初、同じ材質で構成される。しかし、その後、積層体ＳＴ＿ｃｈｉｐの第２絶縁膜２３は、ワード線ＷＬとして機能する導電膜２１（例えば、タングステン）に置換される。従って、完成品の半導体ウェハＷとして、積層体ＳＴ＿ｃｈｉｐおよび積層体ＳＴ＿ｄは、異なる材質になる場合がある。ただし、積層体ＳＴ＿ｄの第２絶縁膜２３も、積層体ＳＴ＿ｃｈｉｐの第２絶縁膜２３と同様に、導電膜２１（例えば、タングステン）に置換されても構わない。すなわち、第２材料膜は、タングステン膜（導電膜２１）になる。この場合、積層体ＳＴ＿ｃｈｉｐおよび積層体ＳＴ＿ｄは、平面レイアウトにおいて異なるものの、Ｚ方向の積層構造や材質においては同一構成となる。
図３は、第１実施形態による半導体チップＣの端部の構成の一例を示す断面図である。半導体チップＣ（半導体装置１００）は、基板１０と、制御回路１１と、積層体ＳＴ＿ｃｈｉｐと、層間絶縁膜２０と、パッシベーション膜３０と、ガードリング４０と、金属膜５０とを備えている。これらの構成は、図２を参照して説明した通りである。
半導体チップＣは、第１面Ｆ１と、該第１面Ｆ１の反対側にある第２面Ｆ２と、第１面Ｆ１と第２面Ｆ２との間にある側面Ｆ３とを有する。
半導体チップＣはダイシング領域Ｒｄで切断されているので、分割領域としてのダイシング領域Ｒｄは、第１面Ｆ１の外縁Ｅ（外周）に位置する。外縁Ｅにおいて、側面Ｆ３はダイシング工程での切断面を有する。また、側面Ｆ３には、基板１０、層間絶縁膜２０、および、金属膜５０が露出している。しかし、側面Ｆ３には、積層体ＳＴ＿ｄは露出しない。後で説明するように、ブレードダイシング時に切断面に露出する積層体ＳＴ＿ｄは、膜剥がれおよびクラック等のダイシング不良の起点になりやすい場合がある。側面Ｆ３に積層体ＳＴ＿ｄが露出しないようにすることにより、ダイシング不良を抑制することができ、個片化をより適切に行うことができる。
半導体チップＣのその他の構成は、半導体ウェハＷの対応する構成と同様でよい。
次に、積層体ＳＴ＿ｃｈｉｐにおける柱状部ＣＬの構成について説明する。
図４は、柱状部ＣＬを例示する模式断面図である。図５は、柱状部ＣＬを例示する模式平面図である。メモリホールＭＨは、Ｚ軸方向に沿って積層体ＳＴ_ｃｈｉｐの上端から積層体ＳＴ_ｃｈｉｐを貫通し、埋め込みソース層（図６の導電膜３１）まで設けられている。複数の柱状部ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０およびコア層２３０を含む。メモリ膜２２０は、半導体ボディ２１０と導電膜２１との間に、電荷捕獲部を有する。各フィンガーからそれぞれ１つずつ選択された複数の柱状部ＣＬは、１本のビット線ＢＬに共通に接続される。図２に示すように、柱状部ＣＬのそれぞれは、チップ領域Ｒｃｈｉｐに設けられている。
図５に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。導電膜２１と第１絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられていてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。導電膜２１と第１絶縁膜２２との間、および、導電膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、導電膜２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、導電膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、導電膜２１とブロック絶縁膜２１ａとの密着性を向上させる。
半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２１０は、例えば、アンドープトポリシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであっても良い。半導体ボディ２１０は、ドレイン側選択トランジスタ、ソース側選択トランジスタおよびメモリセルＭＣのそれぞれのチャネルとなる。
メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０とワード線ＷＬになる導電膜２１との間に記憶領域を有し、Ｚ軸方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２およびトンネル絶縁膜２２３を含む。半導体ボディ２１０、電荷捕獲膜２２２およびトンネル絶縁膜２２３のそれぞれは、Ｚ軸方向に延びている。
カバー絶縁膜２２１は、絶縁膜２２と電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を導電膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、導電膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図４および図５に示すように、導電膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられる。また、導電膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。
電荷捕獲膜２２２は、ブロック絶縁膜２１ａおよびカバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる導電膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣのしきい値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持することができる。
トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。
コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。
図６は、第１実施形態による半導体記憶装置のチップ領域Ｒｃｈｉｐの断面図である。図６は、チップ領域ＲｃｈｉｐにおけるメモリセルアレイＭＣＡの構造をより詳細に示している。尚、ここでは、導電膜間の層間絶縁膜が省略されている。また、図６において、相互に直交し、半導体基板１０面に平行な２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向（ＸＹ面）に対して直交する方向をＺ方向（積層方向）とする。尚、図６の積層体ＳＴ＿ｃｈｉｐのワード線ＷＬの層数は、図２および図３のそれと異なって見えるが、それぞれ同じ層数を有するものとする。
メモリセルアレイＭＣＡは、半導体基板１０、導電膜２１、層間絶縁膜（第１絶縁膜）２２、および、メモリピラーＭＨを含む。半導体基板１０の主面は、ＸＹ面に対応する。半導体基板１０の上方には、層間絶縁膜２２を介して複数の導電膜２１が積層されている。導電膜２１は、ＸＹ面に沿った平板状に形成され、ソース線ＳＬとして機能する。尚、半導体基板１０上、ソース線ＳＬの下には、図２に示す制御回路１１が設けられていてもよい。しかし、図６では、制御回路１１の図示を省略している。
導電膜２１上には、ＹＺ面に沿った複数のスリットＳＬＴが、Ｘ方向に配列される。導電膜２１上かつ隣り合うスリットＳＬＴ間の構造体が、例えば１つのストリングユニットＳＵに対応する。具体的には、導電膜２１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電膜２１と層間絶縁膜２２とが交互に設けられている。これらの導電膜２１のうちＺ方向に隣り合う導電膜は、層間絶縁膜２２を介して積層される。導電膜２１および層間絶縁膜２２は、それぞれがＸＹ面に沿った平板状に形成される。
最下層の導電膜２１は、選択ゲート線ＳＧＳとして機能する。選択ゲート線ＳＧＳ上の４８個の導電膜２１は、下層から順に、それぞれワード線ＷＬ０～ＷＬ４７として機能する。下部積層体ＳＴ_ｃｈｉｐ＿ｂの最上層の導電膜２１および上部積層体ＳＴ_ｃｈｉｐ＿ｔの最下層の導電膜２１は、それぞれダミーワード線ＷＬＤＬ及びＷＬＤＵとして機能する。ダミーワード線ＷＬＤＵ上の４８個の導電膜２１は、下層から順に、それぞれワード線ＷＬ４８～ＷＬ９５として機能する。上部積層体ＳＴ＿ｃｈｉｐ＿ｔの最上層の導電膜２１は、選択ゲート線ＳＧＤとして機能する。
すなわち、下部積層体ＳＴ＿ｃｈｉｐ＿ｂは、交互に積層される複数の第１絶縁膜２２および複数の導電膜２１を有する。上部積層体ＳＴ＿ｃｈｉｐ＿ｔは、下部積層体ＳＴ＿ｃｈｉｐ＿ｂ上に設けられ、交互に積層される複数の第１絶縁膜２２および複数の導電膜２１を有する。
複数のメモリピラーＭＨは、例えばＹ方向に千鳥状に配列され（不図示）、それぞれが１つのＮＡＮＤストリングＮＳとして機能する。各メモリピラーＭＨは、選択ゲート線ＳＧＤの上面から導電膜２１の上面に達するように、導電膜２１および層間絶縁膜２２を通過して設けられている。また、各メモリピラーＭＨは、下部ピラーＬＭＨ、上部ピラーＵＭＨ、及び下部ピラーＬＭＨと上部ピラーＵＭＨ間の接合部ＪＴを含む。
上部ピラーＵＭＨは、下部ピラーＬＭＨ上に設けられ、下部ピラーＬＭＨと上部ピラーＵＭＨとの間は、接合部ＪＴを介して接合されている。すなわち、導電膜３１上に下部ピラーＬＭＨが設けられ、下部ピラーＬＭＨ上に接合部ＪＴを介して上部ピラーＵＭＨが設けられる。例えば、接合部ＪＴの外径は、下部ピラーＬＭＨの上端から上部ピラーＵＭＨの下端にかけて、テーパーを有する。
すなわち、下部ピラーＬＭＨは、下部積層体ＳＴ＿ｃｈｉｐ＿ｂをＺ方向に貫通するように設けられる。上部ピラーＵＭＨは、下部ピラーＬＭＨ上に設けられ、上部積層体ＳＴ＿ｃｈｉｐ＿ｔをＺ方向に貫通するように設けられる。
メモリピラーＭＨは、例えばブロック絶縁膜４０、電荷蓄積膜（電荷蓄積層とも称する）４１、トンネル絶縁膜４２、及び半導体層４３を有する。具体的には、メモリピラーＭＨを形成するためのメモリホールの内壁に、ブロック絶縁膜４０が設けられる。ブロック絶縁膜４０の内壁に、電荷蓄積膜４１が設けられる。電荷蓄積膜４１の内壁に、トンネル絶縁膜４２が設けられる。さらに、トンネル絶縁膜４２の内側に半導体層４３が設けられる。なお、メモリピラーＭＨは、半導体層４３の内部にコア絶縁膜を設けた構造としてもよい。
このようなメモリピラーＭＨの構成において、メモリピラーＭＨと選択ゲート線ＳＧＳとが交差する部分が、選択ゲートトランジスタＳＴ２として機能する。メモリピラーＭＨとワード線ＷＬ０～ＷＬ４７とが交差する部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ４７として機能する。各メモリセルトランジスタＭＴ０～ＭＴ４７は、データが記憶される、あるいはデータが記憶可能なメモリセルである。メモリピラーＭＨとダミーワード線ＷＬＤＬ、ＷＬＤＵとが交差する部分が、それぞれダミートランジスタＤＬＴ及びＤＵＴとして機能する。各ダミートランジスタＤＬＴ及びＤＵＴは、データが記憶されないメモリセルである。メモリピラーＭＨとワード線ＷＬ４８～ＷＬ９５とが交差する部分が、それぞれメモリセルトランジスタＭＴ４８～ＭＴ９５として機能する。各メモリセルトランジスタＭＴ４８～ＭＴ９５は、データが記憶される、あるいはデータが記憶可能なメモリセルである。さらに、メモリピラーＭＨと選択ゲート線ＳＧＤとが交差する部分が、選択ゲートトランジスタＳＴ１として機能する。
半導体層４３は、メモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ、ＤＵＴ、及び選択ゲートトランジスタＳＴ１、ＳＴ２のチャネル層として機能する。半導体層４３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
電荷蓄積膜４１は、メモリセルトランジスタＭＴにおいて半導体層４３から注入される電荷を蓄積する機能を有する。電荷蓄積膜４１は、例えばシリコン窒化膜を含む。
トンネル絶縁膜４２は、半導体層４３から電荷蓄積膜４１に電荷が注入される際、または電荷蓄積膜４１に蓄積された電荷が半導体層４３へ拡散する際に電位障壁として機能する。トンネル絶縁膜４２は、例えばシリコン酸化膜を含む。
ブロック絶縁膜４０は、電荷蓄積膜４１に蓄積された電荷がワード線ＷＬ０～ＷＬ９５へ拡散するのを防止する。ブロック絶縁膜４０は、例えばシリコン酸化膜及びシリコン窒化膜を含む。
なお、メモリセルアレイＭＣＡの構成は、上記の構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ及びＤＵＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の各々も、任意の個数に設定可能である。
また、ワード線ＷＬ、ダミーワード線ＷＬＤＬ及びＷＬＤＵ、及び選択ゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、ダミートランジスタＤＬＴ及びＤＵＴ、及び選択ゲートトランジスタＳＴ１及びＳＴ２の個数に従って変更される。選択ゲート線ＳＧＳは、複数層にそれぞれ設けられた複数の導電膜で構成されてもよい。選択ゲート線ＳＧＤは、複数層にそれぞれ設けられた複数の導電膜で構成されてもよい。
その他のメモリセルアレイＭＣＡの構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
次に、本実施形態による半導体ウェハの製造方法について説明する。
図７～図１２は、第１実施形態による半導体ウェハＷの製造方法の一例を示す断面図である。まず、基板１０の表面Ｆａ上に制御回路１１を形成する。制御回路１１は、例えば、トランジスタ等で構成されたＣＭＯＳ回路である。制御回路１１は、層間絶縁膜（図示せず）で被覆される。層間絶縁膜は平坦化される。
次に、制御回路１１の上方に、第１絶縁膜２２と第２絶縁膜２３とを交互に積層する。第１絶縁膜２２には、例えば、シリコン酸化物を用いている。第２絶縁膜２３には、例えば、シリコン窒化物を用いている。これにより、図７に示すように、チップ領域Ｒｃｈｉｐに積層体ＳＴ_ｃｈｉｐの下部が形成され、ダイシング領域Ｒｄに下部積層体ＳＴ＿ｂが形成される。ここで、積層体ＳＴ_ｃｈｉｐに含まれる第１絶縁膜２２と第２絶縁膜２３との数が多くなると、メモリホールのアスペクト比が大きくなる。従って、メモリホールおよび柱状部ＣＬは、積層体ＳＴ_ｃｈｉｐの下部と上部とで複数回に分けて形成される。積層体ＳＴ＿ｄは、積層体ＳＴ_ｃｈｉｐと同時に形成されるので、積層体ＳＴ＿ｄも下部積層体ＳＴ＿ｂと上部積層体ＳＴ＿ｔとで複数回に分けて形成される。図７では、積層体ＳＴ_ｃｈｉｐの下部にメモリホールを形成し、柱状部ＣＬの下部が形成される。
次に、リソグラフィ技術およびエッチング技術を用いて積層体ＳＴ_ｃｈｉｐに柱状部ＣＬを形成するためにメモリホールが形成される。メモリホールの形成時またはその後、リソグラフィ技術およびエッチング技術を用いて、積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間の第１絶縁膜２２および第２絶縁膜２３を除去して、積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間を分離する。これにより、図７に示す構造が得られる。
すなわち、図７に示す工程において、ダイシング領域Ｒｄに、交互に積層される複数の第１絶縁膜２２および複数の第２絶縁膜２３を有する下部積層体ＳＴ＿ｂ（第１下部積層体）を形成するとともに、チップ領域Ｒｃｈｉｐに、交互に積層される複数の第１絶縁膜２２および複数の第２絶縁膜２３を有する下部積層体ＳＴ＿ｃｈｉｐ＿ｂ（第２下部積層体）を形成する。また、下部積層体ＳＴ＿ｃｈｉｐ＿ｂをＺ方向に貫通する下部ピラーＬＭＨ（下部柱状部）を形成する。
次に、積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐ上に層間絶縁膜２０を堆積する。層間絶縁膜２０には、例えば、ＴＥＯＳ膜等の絶縁膜を用いる。次に、積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐの上面が露出されるまで、層間絶縁膜２０を平坦化する。層間絶縁膜２０は積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間の溝に残置される。これにより、図８に示す構造が得られる。
次に、積層体ＳＴ_ｃｈｉｐおよび積層体ＳＴ＿ｄの下部の上に、さらに第１絶縁膜２２と第２絶縁膜２３とを交互に積層する。これにより、図９に示すように、チップ領域Ｒｃｈｉｐに積層体ＳＴ_ｃｈｉｐの上部が形成され、ダイシング領域Ｒｄに上部積層体ＳＴ＿ｔが形成される。
次に、リソグラフィ技術およびエッチング技術を用いて積層体ＳＴ_ｃｈｉｐの上部に柱状部ＣＬを形成するためにメモリホールが形成される。さらに、メモリホール内に柱状部ＣＬの上部が形成される。
メモリホールの形成時またはその後、リソグラフィ技術およびエッチング技術を用いて、積層体ＳＴ＿ｄの上部と積層体ＳＴ_ｃｈｉｐの上部との間の第１絶縁膜２２および第２絶縁膜２３を除去して、積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間を分離する。これにより、図９に示す構造が得られる。
すなわち、図９に示す工程において、下部積層体ＳＴ＿ｂ上に、交互に積層される複数の第１絶縁膜２２および複数の第２絶縁膜２３を有する上部積層体ＳＴ＿ｔ（第１上部積層体）を形成するとともに、下部積層体ＳＴ＿ｃｈｉｐ＿ｂ上に、交互に積層される複数の第１絶縁膜２２および複数の第２絶縁膜２３を有する上部積層体ＳＴ＿ｃｈｉｐ＿ｔ（第２上部積層体）を形成する。また、下部ピラーＬＭＨ上に、上部積層体ＳＴ＿ｃｈｉｐ＿ｔをＺ方向に貫通する上部ピラーＵＭＨ（上部柱状部）を形成する。
また、図７～図９に示す工程において、半導体ウェハＷのダイシング領域Ｒｄに、交互に積層される複数の第１材料膜（第１絶縁膜２２）および複数の第２材料膜（第２絶縁膜２３）を有する第１積層体ＳＴ＿ｄ＿１を、半導体ウェハＷの基板面（表面Ｆａ）の法線方向（Ｚ方向）に複数回形成する。
次に、積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐ上に層間絶縁膜２０を堆積する。次に、積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐの上面が露出されるまで、層間絶縁膜２０を平坦化する。層間絶縁膜２０は、積層体ＳＴ＿ｄと積層体ＳＴ_ｃｈｉｐとの間の溝に残置される。これにより、図１０に示す構造が得られる。
すなわち、図７～図１０に示す工程において、ダイシング領域Ｒｄに、第１積層体ＳＴ＿ｄ＿１を形成するとともに、チップ領域Ｒｃｈｉｐに、交互に積層される複数の第１絶縁膜および複数の第２絶縁膜２３を有する第２積層体ＳＴ＿ｃｈｉｐ＿１を形成し、第１積層体ＳＴ＿ｄ＿１と第２積層体ＳＴ＿ｃｈｉｐ＿１との間に層間絶縁膜２０（絶縁膜）を形成する、ことをＺ方向に複数回繰り返す。
次に、スリット（図示せず）を形成し、図１１に示すように、スリットを介して第２絶縁膜２３を導電膜２１に置換する。導電膜２１には、例えば、タングステン等の導電性金属を用いる。導電膜２１は、ワード線ＷＬとして機能する。次に、金属膜５０が積層体ＳＴ＿ｄおよび積層体ＳＴ_ｃｈｉｐ上に堆積される。金属膜５０には、例えば、アルミニウム等の金属を用いる。金属膜５０は、アライメントマークやパッドとして機能する。アライメントマークは、リソグラフィ工程等における位置合わせに用いられる。パッドは、組立工程においてワイヤボンディングされ、半導体パッケージの外部との電気的な接続のために用いられる。
すなわち、図１１に示す工程において、下部積層体ＳＴ＿ｃｈｉｐ＿ｂおよび上部積層体ＳＴ＿ｃｈｉｐ＿ｔの第２絶縁膜２３を導電膜２１に置換する。
次に、リソグラフィ技術およびエッチング技術を用いて、金属膜５０を加工して、チップ領域Ｒｃｈｉｐの金属膜５０を除去して、ダイシング領域Ｒｄに金属膜５０を残置させる。このとき、積層体ＳＴ_ｃｈｉｐの導電膜２１も残置させる。
次に、図１２に示すように、パッシべーション膜３０を積層体ＳＴ_ｃｈｉｐ、ＳＴ＿ｄ上に形成する。パッシべーション膜３０には、例えば、ポリイミド等の絶縁膜を用いる。次に、チップ領域Ｒｃｈｉｐとダイシング領域Ｒｄとの間にガードリング４０を形成する。ガードリング４０には、例えば、タングステン、銅、アルミニウム、チタン、タンタル等の金属材料の単層、または、これらのうちの複数の材料の積層を用いている。
次に、ダイシング領域Ｒｄにおけるパッシべーション膜３０を除去する。これにより、図２に示す半導体ウェハＷが得られる。
また、図７および図９に示すように、柱状部ＣＬは、複数回に分けて形成される。これにより、図６に示すように、柱状部ＣＬの幅は、柱状部ＣＬの上端から下端にかけて複雑に変化する。柱状部ＣＬの幅は、上部積層体ＳＴ＿ｃｈｉｐ＿ｔの上端から下端にかけて小さくなる。柱状部ＣＬの幅は、接合部ＪＴにおいて、上部積層体ＳＴ＿ｃｈｉｐ＿ｔの下端から下部積層体ＳＴ＿ｃｈｉｐ＿ｂの上端にかけて大きくなる。柱状部ＣＬの幅は、下部積層体ＳＴ＿ｃｈｉｐ＿ｂの上端から下部積層体ＳＴ＿ｃｈｉｐ＿ｂの下端にかけて小さくなる。
上部ピラーＵＭＨおよび下部ピラーＬＭＨのそれぞれの幅は、図６の紙面上方から紙面下方に向かって小さくなる。すなわち、下部ピラーＬＭＨおよび上部ピラーＵＭＨの幅は、上端から下端に向かって小さくなる。また、下部ピラーＬＭＨの上端の幅は、上部ピラーＵＭＨの下端の幅よりも大きい。接合部ＪＴの幅は、例えば、下部ピラーＬＭＨの広い上端と、上部ピラーＵＭＨの狭い下端と、を接続可能な形状に設けられる。
尚、積層体ＳＴ＿ｃｈｉｐ、ＳＴ＿ｄの第２材料膜として、第２絶縁膜２３に代えて、リン（Ｐ）がドープされたポリシリコン膜が形成されてもよい。この場合、第２絶縁膜２３から導電膜２１への置換が行われなくてもよい。
また、図１１に示す工程において、積層体ＳＴ＿ｄの第２絶縁膜２３の一部が導電膜２１に置換されてもよい。すなわち、下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔの第２絶縁膜２３の少なくとも一部、並びに、下部積層体ＳＴ＿ｃｈｉｐ＿ｂおよび上部積層体ＳＴ＿ｃｈｉｐ＿ｔの第２絶縁膜２３を導電膜２１に置換してもよい。
次に、ダイシング工程について説明する。より詳細には、ブレードダイシングの詳細について説明する。
図１に示すように、例えば、ブレードＢＬＤがチップ領域Ｒｃｈｉｐの外周の４辺のダイシング領域Ｒｄを切断することにより、半導体ウェハＷは半導体チップＣに個片化される。
図２に示すブレードダイシングにおいて、切断面に積層体ＳＴ＿ｄが残ると、積層体ＳＴ＿ｄが膜剥がれおよびクラック等のダイシング不良の起点になりやすい場合がある。
そこで、第１積層体ＳＴ＿ｄ＿１（積層体ＳＴ＿ｄ）の幅Ｗｄよりも広い幅Ｗｂを有するブレードＢＬＤにより、半導体ウェハＷを個片化する。切断面に積層体ＳＴ＿ｄが現れないようにすることにより、膜剥がれおよびクラック等のダイシング不良を抑制することができ、半導体ウェハＷをより適切に個片化することができる。ブレードＢＬＤの幅Ｗｂは、例えば、約６０μｍ以上である。積層体ＳＴ＿ｄの幅Ｗｄは、例えば、約３０μｍ以上である。
また、より詳細には、下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔの幅Ｗｄよりも広い幅Ｗｂを有するブレードＢＬＤにより、半導体ウェハＷを個片化する。
また、より詳細には、ブレードＢＬＤの幅Ｗｂが第１積層体ＳＴ＿ｄ＿１（積層体ＳＴ＿ｄ）の幅Ｗｄを覆うように、ブレードＢＬＤがダイシング領域Ｒｄを通過することにより、半導体ウェハＷを個片化する。これにより、ブレードＢＬＤが１回通過することで、積層体ＳＴ＿ｄの全体が半導体ウェハＷから切り取られる。この結果、積層体ＳＴ＿ｄが残らないように、半導体ウェハＷが個片化される。
また、ブレードＢＬＤの側面ＢＬＤｓが層間絶縁膜２０と接する面積が大きくなるように、積層体ＳＴ＿ｄの幅Ｗｄよりも広い幅Ｗｂを有するブレードＢＬＤにより、半導体ウェハＷを個片化することがより好ましい。すなわち、切断面に露出される層間絶縁膜２０の面積が大きくなり、切断面に積層体ＳＴ＿ｄが現れないように、ダイシング位置が調整される。これは、ブレードＢＬＤの側面ＢＬＤｓと接する積層体ＳＴ＿ｄは、膜剥がれおよびクラック等のダイシング不良の起点になりやすい場合があるためである。
次に、半導体チップＣの端部の構成の詳細について説明する。尚、図３は、半導体チップＣの１つの辺の端部を示しているが、他の３つの辺の端部の構成は、図３とほぼ同じである。
積層体ＳＴ＿ｃｈｉｐである半導体素子は、交互に積層される複数の第１絶縁膜２２および複数の導電膜２１を有する第２積層体ＳＴ＿ｃｈｉｐ＿１を、法線方向に複数段含む。半導体素子は、半導体基板１０上に設けられる。図１に示すように、半導体素子は、Ｚ方向から見て、半導体チップＣの中心部に配置される。
図３に示すように、層間絶縁膜２０は、半導体基板１０上に設けられる。層間絶縁膜２０は、Ｚ方向から見た半導体チップＣの外縁Ｅに沿って、Ｚ方向に第１所定値以上の厚さで側面Ｆ３に露出する。層間絶縁膜２０は、例えば、側面Ｆ３に、外縁Ｅに沿って一様に現れる。第１所定値は、例えば、約４．５μｍである。第１所定値は、例えば、メモリセルアレイＭＣＡである積層体ＳＴ＿ｃｈｉｐの厚さまたは積層数によって決まる。尚、積層体ＳＴ＿ｃｈｉｐの厚さは、例えば、約３μｍ以上である。また、第１所定値は、例えば、半導体基板１０の表面Ｆａまたは制御回路１１の底面から第１面Ｆ１までの厚さに対する、層間絶縁膜２０の厚さの所定割合（例えば、４０％）であってもよい。これは、側面Ｆ３には、半導体基板１０、制御回路１１、金属膜５０等も露出する場合があるためである。
また、切断面である側面Ｆ３には、積層体ＳＴ＿ｄがほぼ現れない。半導体基板１０と金属膜５０との間の側面Ｆ３には、ほぼ層間絶縁膜２０のみが露出する。すなわち、側面Ｆ３には、交互に積層される複数の第１絶縁膜２２および複数の第２材料膜を有する積層体が露出されない。尚、この第２材料膜は、例えば、シリコン窒化膜、タングステン（Ｗ）膜、または、リン（Ｐ）がドープされたポリシリコン膜である。
また、幅Ｗｂの大きいブレードＢＬＤを用いる場合であっても、半導体素子を切断しないようにする必要がある。従って、側面Ｆ３から半導体素子（ガードリング４０）までの間に層間絶縁膜２０が残るように、ダイシング位置が設定される。層間絶縁膜２０は、外縁Ｅに沿った側面Ｆ３から、半導体素子である積層体ＳＴ＿ｃｈｉｐに向かって第２所定値以上の幅で設けられる。第２所定値は、例えば、約３μｍである。図３に示す例では、ガードリング４０と側面Ｆ３との間の距離Ｄは、例えば、約３μｍ以上である。第２所定値は、例えば、装置位置（ダイシング位置）精度およびブレード厚精度等に応じた加工公差によって決まる。
また、側面Ｆ３は、所定の表面粗さを有する。ブレードダイシングにより、切断面である側面Ｆ３の全面は、粗くなっている。従って、第１実施形態による側面Ｆ３は、例えば、レーザアブレーション等のレーザダイシング、または、ステルスダイシング（登録商標）による切断面とは異なっている。側面Ｆ３の表面粗さは、ブレードＢＬＤの番手（側面粗さ）によって決まる。ブレードＢＬＤの番手は、例えば、＃５０００以下である。
以上のように、第１実施形態では、積層体ＳＴ＿ｄの幅よりも広い幅Ｗｂを有するブレードＢＬＤにより、半導体ウェハＷを個片化する。これにより、外縁Ｅに沿った側面Ｆ３に積層体ＳＴ＿ｄが露出しないように半導体ウェハＷを個片化することができる。この結果、膜剥がれおよびクラック等のダイシング不良を抑制することができ、個片化をより適切に行うことができる。
次に、変形例として、細いブレードＢＬＤを用いてブレードダイシングが行われる場合について説明する。
図１３は、比較例による半導体ウェハＷの構成の一例を示す断面図である。比較例では、ブレードＢＬＤの幅Ｗｂは、例えば、約２０μｍ～約４０μｍである。
図１３に示す例では、ブレードＢＬＤの幅Ｗｂが積層体ＳＴ＿ｄの幅Ｗｄに覆われている。すなわち、ブレードＢＬＤが積層体ＳＴ＿ｄの内部を通過することによって、ブレードダイシングが行われる。この場合、切断面に積層体ＳＴ＿ｄが露出する。
図１４は、比較例による半導体チップＣの端部の構成の一例を示す断面図である。
図１４に示す例では、側面Ｆ３において、積層体ＳＴ＿ｄが露出している。また、半導体チップＣの外縁Ｅに沿った位置によっては、積層体ＳＴ＿ｄが露出されずに層間絶縁膜２０が露出する場合、上部積層体ＳＴ＿ｔおよび下部積層体ＳＴ＿ｂのいずれか一方が露出する場合、および、第２絶縁膜２３の一部が導電膜２１に置換された積層体ＳＴ＿ｄが露出する場合等がある。このように、切断面に上記の積層体ＳＴ＿ｄが露出するようにブレードダイシングが行われると、積層体ＳＴ＿ｄを起点として、膜剥がれおよびクラック等のダイシング不良が生じる可能性がある。また、この膜剥がれおよびクラック等が、メモリセルアレイＭＣＡである積層体ＳＴ＿ｃｈｉｐに進展する可能性がある。
これに対して、第１実施形態では、積層体ＳＴ＿ｄは、ブレードＢＬＤによって全体が一括で切り取られる。これにより、積層体ＳＴ＿ｄを起点とする膜剥がれおよびクラック等を抑制することができる。この結果、個片化をより適切に行うことができる。
また、積層体ＳＴ＿ｃｈｉｐ、ＳＴ＿ｄの積層数が大きくなるほど、膜剥がれおよびクラック等が発生する箇所も多くなる可能性がある。通常、メモリの高密度化および大容量化のため、積層数は大きいことが好ましい。しかし、積層数が大きくなるほど、上記のようにメモリホールのアスペクト比が大きくなり、また、ダメージ起点が増えることで膜剥がれ等のダイシング不良が発生しやすくなる可能性がある。メモリホールのアスペクト比を下げるために、上記のように、積層体ＳＴ＿ｃｈｉｐ、ＳＴ＿ｄを複数回に分けて形成する場合がある。第２積層体ＳＴ＿ｃｉｐ＿１の段数が大きい場合であっても、全体の積層数が同じであれば、膜剥がれ等のダイシング不良の発生しやすさは、ほぼ同じである。従って、積層体の段数が大きいほど、第１実施形態のように、太いブレードＢＬＤを用いることがより好ましい。
積層体ＳＴ＿ｃｈｉｐ、ＳＴ＿ｄが複数回に分けて形成される場合、柱状部ＣＬの複数回に分けて形成される。柱状部ＣＬ（メモリピラーＭＨ）は、図６に示すように、接合部ＪＴおよびその周辺の形状を有する可能性がある。
尚、第１実施形態では、積層体ＳＴ＿ｃｈｉｐは、Ｚ方向に２段の第２積層体ＳＴ＿ｃｈｉｐ＿１を有し、積層体ＳＴ＿ｄは、Ｚ方向に２段の第１積層体ＳＴ＿ｄ＿１を有する。しかし、積層体ＳＴ＿ｃｈｉｐは、Ｚ方向に３段以上の第２積層体ＳＴ＿ｃｈｉｐ＿１を有し、積層体ＳＴ＿ｄは、Ｚ方向に３段以上の第１積層体ＳＴ＿ｄ＿１を有してもよい。この場合、上部積層体および下部積層体は、３段以上の積層体のうち、連続する２段の積層体を示す。
（第２実施形態）
図１５は、第２実施形態による半導体ウェハＷの構成の一例を示す断面図である。第２実施形態は、下部積層体ＳＴ＿ｂと上部積層体ＳＴ＿ｔとの間に間隙ＧＰが設けられている点で、第１実施形態とは異なっている。
積層体ＳＴ＿ｄは、チップ領域Ｒｃｈｉｐの積層体ＳＴ＿ｃｈｉｐと同様に積層されている。即ち、ダイシング領域Ｒｄにおいて、基板１０の上方に、層間絶縁膜（第１絶縁膜）２２と第２絶縁膜２３が交互に設けられている。尚、チップ領域Ｒｃｈｉｐでは、第２絶縁膜２３は、導電膜２１に置換されているので、第２絶縁膜２３は設けられていないが、ダイシング領域Ｒｄでは、第２絶縁膜２３は、導電膜２１と同一レイヤに残置されている。
下部積層体ＳＴ＿ｂと上部積層体ＳＴ＿ｔとの間には、チップ領域Ｒｃｈｉｐの接合部ＪＴに対応する間隙ＧＰが設けられている。間隙ＧＰのＺ方向の幅（厚み）は、下部積層体ＳＴ＿ｂおよび上部積層体ＳＴ＿ｔにおける第２絶縁膜２３間の間隔（層間絶縁膜２２の厚み）よりも大きい（厚い）。また、間隙ＧＰには、層間絶縁膜２２と同一材料が設けられている。
積層体ＳＴ＿ｄの側面は、積層体ＳＴ＿ｃｈｉｐの端部側面のテーパーと同様のテーパーを有する。これは、積層体ＳＴ＿ｄおよびＳＴ＿ｃｈｉｐは、同一積層工程で積層され、同一エッチング工程で加工されているからである。
図１６は、第２実施形態による半導体記憶装置のチップ領域Ｒｃｈｉｐの断面図である。
図６を参照して説明した第１実施形態では、下部積層体ＳＴ＿ｃｈｉｐ＿ｂから上部積層体ＳＴ＿ｃｈｉｐ＿ｔにかけて、導電膜２１の間隔はほぼ一定である。第２実施形態では、第１実施形態と比較して、下部積層体ＳＴ＿ｃｈｉｐ＿ｂにおける最上層の導電膜２１と、上部積層体ＳＴ＿ｃｈｉｐ＿ｔにおける最下層の導電膜２１と、の間の間隔が、間隙ＧＰにより大きくなっている。
接合部ＪＴの外径は、例えば、下部ピラーＬＭＨと接合部ＪＴとの接触部分の外径よりも大きく、上部ピラーＵＭＨと接合部ＪＴとの接触部分の外径よりも大きい。接合部ＪＴが設けられた接合層のＺ方向における間隔（ダミーワード線ＷＬＤＬとＷＬＤＵとの間の間隔）は、ワード線ＷＬ０～ＷＬ４７、ＷＬ４８～ＷＬ９５のうち隣り合うワード線間の間隔よりも広い。
第２実施形態のように、下部積層体ＳＴ＿ｂと上部積層体ＳＴ＿ｔとの間に間隙ＧＰが設けられてもよい。
尚、間隙ＧＰのＺ方向の幅（厚み）は、第２絶縁膜２３の間隔よりも小さく（薄く）てもよい。通常、１段の第２積層体ＳＴ＿ｃｈｉｐ＿１内における導電膜２１の間隔は、ほぼ同じである。一方、下部積層体ＳＴ＿ｃｈｉｐ＿ｂにおける最上層の導電膜２１と、上部積層体ＳＴ＿ｃｈｉｐ＿ｔにおける最下層の導電膜２１と、の間の間隔は、１段の積層体内における導電膜２１の間隔よりも大きく、または、小さくなる場合がある。
第２実施形態による半導体装置１００（半導体チップＣ）は、第１実施形態と同様の効果を得ることができる。
（第３実施形態）
図１７は、第３実施形態による半導体ウェハＷの構成の一例を示す断面図である。第３実施形態では、積層体ＳＴ＿ｄと半導体基板１０との間に層間絶縁膜２０が配置されている。尚、図１７では、積層体ＳＴ＿ｃｈｉｐは省略されている。半導体基板１０はＳｉ基板であってもよい。
積層体ＳＴ＿ｄは、制御回路１１が配置される配線層ＧＣ、Ｄ０～Ｄ２と同じ層の層間絶縁膜２０よりも上方に配置されている。制御回路１１は、トランジスタＴｒで構成されるＣＭＯＳ回路を含む。
トランジスタＴｒは、配線層Ｄ０の配線、および、配線層Ｄ１、Ｄ２の配線（図示せず）と電気的に接続される。配線層Ｄ０～Ｄ２の配線を介して、トランジスタＴｒへの電源供給等が行われる。トランジスタＴｒのゲート電極は配線層ＧＣとして設けられる。配線層Ｄ２の上方向には配線層ＤＰが設けられている。配線層ＤＰはポリシリコンを含む導電層であり、メモリトランジスタのソース層として用いられてもよい。
ガードリング４０は、例えば、配線層Ｍ０～Ｍ２、Ｄ０～Ｄ２の配線、並びに、コンタクトＣ１～Ｃ３、Ｃｓ、および、ビアＶ０～Ｖ２等を有する。
第３実施形態のように、積層体ＳＴ＿ｄと半導体基板１０との間に層間絶縁膜２０が配置されてもよい。
第３実施形態による半導体装置１００（半導体チップＣ）は、第１実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００ 半導体装置、１０ 半導体基板、２０ 層間絶縁膜、２１ 導電膜、２２ 第１絶縁膜、２３ 第２絶縁膜、ＢＬＤ ブレード、ＢＬＤｓ 側面、Ｃ 半導体チップ、ＣＬ 柱状部、ＬＭＨ 下部ピラー、ＵＭＨ 上部ピラー、Ｅ 外縁、Ｆ１ 第１面、Ｆ２ 第２面、Ｆ３ 側面、Ｒｃｈｉｐ チップ領域、Ｒｄ ダイシング領域、ＳＴ＿ｄ 積層体、ＳＴ＿ｄ＿１ 第１積層体、ＳＴ＿ｂ 下部積層体、ＳＴ＿ｔ 上部積層体、ＳＴ＿ｃｈｉｐ 積層体、ＳＴ＿ｃｈｉｐ＿１ 第２積層体、ＳＴ＿ｃｈｉｐ＿ｂ 下部積層体、ＳＴ＿ｃｈｉｐ＿ｔ 上部積層体、ＭＣＡ メモリセルアレイ、Ｗ 半導体ウェハ、Ｗｂ 幅、Ｗｄ 幅

Claims (14)

  1. 半導体素子が設けられる半導体チップ領域と、隣接する前記半導体チップ領域間の分割領域と、を含む半導体ウェハの前記分割領域に、交互に積層される複数の第１材料膜および複数の第２材料膜を有する第１積層体を、前記半導体ウェハの基板面の法線方向に複数回形成し、
    前記第１積層体の幅よりも広い幅を有するブレードにより、前記半導体ウェハを個片化する、
    ことを具備する、半導体装置の製造方法。
  2. 前記ブレードの幅が前記第１積層体の幅を覆うように、前記ブレードが前記分割領域を通過することにより、前記半導体ウェハを個片化する、ことを具備する、請求項１に記載の半導体装置の製造方法。
  3. 前記分割領域に、前記第１積層体を形成するとともに、前記半導体チップ領域に、交互に積層される複数の前記第１材料膜および複数の前記第２材料膜を有する第２積層体を形成し、前記第１積層体と前記第２積層体との間に絶縁膜を形成する、ことを前記法線方向に複数回繰り返し、
    前記ブレードの側面が前記絶縁膜と接する面積が大きくなるように、前記半導体ウェハを個片化する、
    ことをさらに具備する、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記分割領域に、交互に積層される複数の前記第１材料膜および複数の前記第２材料膜を有する第１下部積層体を形成するとともに、前記半導体チップ領域に、交互に積層される複数の前記第１材料膜および複数の前記第２材料膜を有する第２下部積層体を形成し、
    前記第２下部積層体を前記法線方向に貫通する下部柱状部を形成し、
    前記第１下部積層体上に、交互に積層される複数の前記第１材料膜および複数の前記第２材料膜を有する第１上部積層体を形成するとともに、前記第２下部積層体上に、交互に積層される複数の前記第１材料膜および複数の前記第２材料膜を有する第２上部積層体を形成し、
    前記下部柱状部上に、前記第２上部積層体を前記法線方向に貫通する上部柱状部を形成し、
    前記第１下部積層体および前記第１上部積層体の幅よりも広い幅を有する前記ブレードにより、前記半導体ウェハを個片化する、
    ことをさらに具備する、請求項１から請求項３のいずれか一項に記載の半導体装置の製造方法。
  5. 前記上部柱状部を形成した後に、前記第１下部積層体および前記第１上部積層体の前記第２材料膜の少なくとも一部、並びに、前記第２下部積層体および前記第２上部積層体の前記第２材料膜を導電膜に置換する、ことをさらに具備する、請求項４に記載の半導体装置の製造方法。
  6. 前記第１材料膜は、シリコン酸化膜であり、
    前記第２材料膜は、シリコン窒化膜、タングステン（Ｗ）膜、または、リン（Ｐ）がドープされたポリシリコン膜である、請求項１から請求項５のいずれか一項に記載の半導体装置の製造方法。
  7. 第１面と、前記第１面とは反対側の第２面と、前記第１面と前記第２面との間の側面と、を有する半導体チップを備え、
    前記半導体チップは、
    半導体基板と、
    前記半導体基板上に設けられ、前記第１面の法線方向から見て、前記半導体チップの中心部に配置される半導体素子と、
    前記半導体基板上に設けられ、前記第１面の法線方向から見た前記半導体チップの外縁に沿って、第１所定値以上の厚さで前記側面に露出する絶縁膜と、
    をさらに有し、
    前記半導体素子は、交互に積層される複数の第１材料膜および複数の導電膜を有する第２積層体を、前記法線方向に複数段含む、半導体装置。
  8. 前記第１所定値は、４．５μｍである、請求項７に記載の半導体装置。
  9. 前記側面には、交互に積層される複数の前記第１材料膜および複数の第２材料膜を有する積層体が露出されない、請求項７または請求項８に記載の半導体装置。
  10. 前記第１材料膜は、シリコン酸化膜であり、
    前記第２材料膜は、シリコン窒化膜、タングステン（Ｗ）膜、または、リンがドープされたポリシリコン膜である、請求項９に記載の半導体装置。
  11. 前記半導体素子は、
    交互に積層される複数の前記第１材料膜および複数の前記導電膜を有する第２下部積層体と、
    前記第２下部積層体を前記法線方向に貫通する下部柱状部と、
    前記第２下部積層体上に設けられ、交互に積層される複数の前記第１材料膜および複数の前記導電膜を有する第２上部積層体と、
    前記下部柱状部上に設けられ、前記第２上部積層体を前記法線方向に貫通する上部柱状部と、
    を含み、
    前記下部柱状部および前記上部柱状部の幅は、上端から下端に向かって小さくなり、
    前記下部柱状部の上端の幅は、前記上部柱状部の下端の幅よりも大きい、請求項７から請求項１０のいずれか一項に記載の半導体装置。
  12. 前記絶縁膜は、前記外縁に沿った前記側面から、前記半導体素子に向かって第２所定値以上の幅で設けられる、請求項７から請求項１１のいずれか一項に記載の半導体装置。
  13. 前記第２所定値は、３μｍである、請求項１２に記載の半導体装置。
  14. 前記側面は、所定の表面粗さを有する、請求項７から請求項１３のいずれか一項に記載の半導体装置。
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