TW202324525A - 半導體裝置之製造方法及半導體裝置 - Google Patents

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Abstract

本發明提供一種可更適切地進行單片化之半導體裝置之製造方法及半導體裝置。    本實施形態之半導體裝置之製造方法係於包含供設置半導體元件之半導體晶片區域、及相鄰之前述半導體晶片區域間之分割區域之半導體晶圓之前述分割區域，將具有交替積層之複數個第1材料膜及複數個第2材料膜之第1積層體於前述半導體晶圓之基板面之法線方向形成複數次；且藉由具有較前述第1積層體之寬度為寬之寬度之刀片，將前述半導體晶圓單片化。

Description

半導體裝置之製造方法及半導體裝置
本實施形態係關於一種半導體裝置之製造方法及半導體裝置。
於半導體裝置之製造步序中，有時將形成有半導體元件之晶圓藉由切割而單片化成半導體晶片。然而，有可能於切割時發生膜剝離等切割不良。切割不良有可能對半導體元件造成不良影響，又，有可能導致成品率之降低。
本發明提供一種可更適切地進行單片化之半導體裝置之製造方法及半導體裝置。
本實施形態之半導體裝置之製造方法於包含供設置半導體元件之半導體晶片區域、及相鄰之前述半導體晶片區域間之分割區域之半導體晶圓之前述分割區域，將具有交替積層之複數個第1材料膜及複數個第2材料膜之第1積層體於前述半導體晶圓之基板面之法線方向形成複數次；且藉由具有較前述第1積層體之寬度為寬之寬度之刀片，將前述半導體晶圓單片化。
以下，參照圖式說明本發明之實施形態。本實施形態並非係限定本發明者。於以下之實施形態中，半導體基板之上下方向表示將供設置半導體元件之面設為上時之相對方向，有時與依照重力加速度之上下方向不同。圖式係示意性或概念性圖式，各部分之比率等未必限定為與實物相同。於說明書與圖式中，對與關於已出現之圖式所前述之要素同樣之要素賦予同一符號，且適宜省略詳細之說明。
(第1實施形態)  圖1係顯示包含第1實施形態之半導體裝置100之半導體晶圓W之一部分之構成之一例之概略俯視圖。半導體晶圓W具備複數個晶片區域Rchip、及複數個切割區域Rd。晶片區域Rchip及切割區域Rd係半導體晶圓W之表面Fa上之區域。於作為半導體晶片區域之晶片區域Rchip設置有電晶體(於圖1中未圖示)、記憶胞陣列MCA等半導體元件。半導體元件經由半導體製造製程形成於半導體晶圓W上。作為分割區域之切割區域Rd係相鄰之晶片區域Rchip間之線狀之區域，且係藉由切割而切斷之區域。切割區域Rd亦被稱為切割線。根據本實施形態，藉由刀片BLD沿著切割區域Rd通過半導體晶圓W，而進行刀片切割。藉此，半導體晶圓W就每一晶片區域Rchip被單片化，成為半導體晶片C。
圖2係顯示第1實施形態之半導體晶圓W之構成之一例之剖視圖。圖2係沿著圖1之2-2線之剖視圖。半導體晶圓W具備：基板10、控制電路11、積層體ST_chip、ST_d、層間絕緣膜20、鈍化膜30、保護環40、及金屬膜50。於本實施形態中，半導體晶圓W例如具備NAND型快閃記憶體等半導體記憶裝置。半導體記憶裝置之記憶胞陣列MCA例如係三維配置有記憶胞之立體型記憶胞陣列。此外，於圖2中，為了易於觀察，而記憶胞陣列MCA簡略化為積層體ST_chip而顯示。此外，以下，例示矽作為半導體，但可使用矽以外之半導體。
基板10例如係矽基板等半導體基板。基板10表示半導體製造製程前之基板，半導體晶圓W表示經由半導體製造製程後之基板。因此，半導體晶圓W表示具有半導體元件及層間絕緣膜等之基板10。
控制電路11作為半導體元件之一部分設置於基板10上。控制電路11設置於積層體ST_chip下，控制積層體ST_chip(亦即記憶胞陣列MCA)。控制電路11例如由CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)電路構成。
積層體ST_chip設置於基板10之晶片區域Rchip上。積層體ST_chip係將導電膜21與第1絕緣膜22交替積層而構成，且於其內部具有柱狀部CL。於積層體ST_chip與柱狀部CL之交點位置構成記憶胞MC。柱狀部CL及記憶胞MC之詳細之構成參照圖4及圖5稍後進行說明。
又，積層體ST_chip於Z方向具有複數段第2積層體ST_chip_1。第2積層體ST_chip_1係積層體ST_chip中所含之1段積層體。於圖2所示之例中，積層體ST_chip具有2段第2積層體ST_chip_1。2段第2積層體ST_chip_1中之下部之第2積層體ST_chip_1亦被稱為下部積層體ST_chip_b，上部之第2積層體ST_chip_1亦被稱為上部積層體ST_chip_t。
對於導電膜21，例如使用鎢等導電性金屬，對於作為第1材料膜之第1絕緣膜22，例如使用矽氧化膜等絕緣材料。導電膜21分別作為字元線發揮功能。第1絕緣膜22設置於積層體ST_chip之於積層方向(Z方向)相鄰之導電膜21間，將各導電膜21電性分離。
積層體ST_d設置於基板10之切割區域Rd上。積層體ST_d係將第1絕緣膜22與第2絕緣膜23交替積層而構成，未設置柱狀部CL。積層體ST_d例如有時被用作測試圖案TEG。對於作為第2材料膜之第2絕緣膜23，使用與第1絕緣膜22不同之材料、例如矽氮化膜等絕緣材料。
又，積層體ST_d於Z方向具有複數段第1積層體ST_d_1。第1積層體ST_d_1係積層體ST_d中所含之1段積層體。於圖2所示之例中，積層體ST_d具有2段第1積層體ST_d_1。2段第1積層體ST_d_1中之下部之第1積層體ST_d_1亦被稱為下部積層體ST_b，上部之第1積層體ST_d_1亦被稱為上部積層體ST_t。
層間絕緣膜20設置於積層體ST_chip與積層體ST_d之間，且被覆積層體ST_d之周圍。對於層間絕緣膜20，例如使用TEOS(TetraEthOxySilane，四乙氧矽烷)膜等絕緣材料。
鈍化膜30於晶片區域Rchip中設置於積層體ST_chip上。對於鈍化膜30，例如使用聚醯亞胺等絕緣材料。
保護環40設置於晶片區域Rchip與切割區域Rd之間，於Z方向自積層體ST_chip、ST_d之最上層延伸至最下層。保護環40保護晶片區域Rchip側之半導體元件，以使於切斷切割區域Rd時產生之裂痕不致向晶片區域Rchip傳導。因此，保護環40以包圍晶片區域Rchip之周圍整體之方式設置於切割區域Rd整體。對於保護環40，例如使用鎢、銅、鋁、鈦、鉭等金屬材料之單層、或其等中之複數種材料之積層。
金屬膜50設置於切割區域Rd之積層體ST_d及層間絕緣膜20上。金屬膜50作為器件形成時之對準標記及晶片區域Rchip之墊發揮功能。對於金屬膜50，例如使用鋁等金屬材料。
又，切割區域Rd之積層體ST_d分為下部積層體ST_b及上部積層體ST_t而形成。於對於切割區域Rd之延伸方向垂直之方向之剖面中，下部積層體ST_b及上部積層體ST_t均於側面具有錐形。下部積層體ST_b及上部積層體ST_t之側面分別隨著往向積層方向之上方向(自下層向上層)而寬度變窄。此處之「寬度」係對於積層體ST_d之積層方向大致垂直之方向(X或Y方向)之寬度。
晶片區域Rchip之積層體ST_chip雖然對於積層體ST_d於平面佈局中不同，但就分為下部積層體與上部積層體而形成之點相同。又，積層體ST_chip之下部積層體及上部積層體之側面分別具有與積層體ST_d之下部積層體ST_b及上部積層體ST_t同樣之錐形。如此，積層體ST_d雖然於平面圖案中不同，但具有與積層體ST_chip相同之積層構造。此乃因為積層體ST_d及ST_chip同時形成。藉由同時形成積層體ST_d及ST_chip，而可縮短製造製程。
此外，積層體ST_chip及ST_d於製造步序中最初形成為第1絕緣膜22(例如矽氧化膜)與第2絕緣膜23(例如矽氮化膜)之積層體。亦即，積層體ST_chip及ST_d最初由相同之材質構成。然而，之後，積層體ST_chip之第2絕緣膜23被轉換稱作為字元線WL發揮功能之導電膜21(例如鎢)。因此，作為成品之半導體晶圓W，積層體ST_chip及積層體ST_d有時為不同之材質。惟，積層體ST_d之第2絕緣膜23亦可與積層體ST_chip之第2絕緣膜23同樣地被置換成導電膜21(例如鎢)。亦即，第2材料膜為鎢膜(導電膜21)。該情形下，積層體ST_chip及積層體ST_d雖然於平面佈局中不同，但就Z方向之積層構造及材質為同一構成。
圖3係顯示第1實施形態之半導體晶片C之端部之構成之一例之剖視圖。半導體晶片C(半導體裝置100)具備：基板10、控制電路11、積層體ST_chip、層間絕緣膜20、鈍化膜30、保護環40、及金屬膜50。該等構成係如參照圖2所說明般。
半導體晶片C具有：第1面F1、位於該第1面F1之相反側之第2面F2、及位於第1面F1與第2面F2之間之側面F3。
由於半導體晶片C於切割區域Rd被切斷，故作為分割區域之切割區域Rd位於第1面F1之外緣E(外周)。於外緣E中，側面F3具有切割步序中之切斷面。又，基板10、層間絕緣膜20、及金屬膜50露出於側面F3。然而，積層體ST_d不露出於側面F3。如稍後所說明般，於刀片切割時露出於切斷面之積層體ST_d有時容易成為膜剝離及裂痕等切割不良之起點。可藉由使積層體ST_d不露出於側面F3，而可抑制切割不良，可更適切地進行單片化。
半導體晶片C之其他構成可與半導體晶圓W之對應之構成同樣。
其次，針對積層體ST_chip之柱狀部CL之構成進行說明。
圖4係例示柱狀部CL之示意剖視圖。圖5係例示柱狀部CL之示意俯視圖。記憶柱MH沿著Z軸方向自積層體ST_chip之上端貫通積層體ST_chip，且設置至埋入源極層(圖6之導電膜31)。複數個柱狀部CL分別包含半導體主體210、記憶膜220及芯層230。記憶膜220於半導體主體210與導電膜21之間具有電荷捕獲部。自各指狀物分別一個一個選擇之複數個柱狀部CL共通連接於1條位元線BL。如圖2所示，柱狀部CL各者設置於晶片區域Rchip。
如圖5所示，X-Y平面中之記憶柱MH之形狀例如為圓或橢圓。可於導電膜21與第1絕緣膜22之間設置構成記憶膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為矽氧化物膜或金屬氧化物膜。金屬氧化物之一例為鋁氧化物。可於導電膜21與第1絕緣膜22之間、及導電膜21與記憶膜220之間設置障壁膜21b。障壁膜21b於導電膜21為鎢之情形下，例如選擇氮化鈦與鈦之積層構造膜。阻擋絕緣膜21a抑制電荷自導電膜21向記憶膜220側之反向穿隧。障壁膜21b提高導電膜21與阻擋絕緣膜21a之密接性。
半導體主體210之形狀例如為具有底之筒狀。半導體主體210例如含有矽。矽例如係使非晶矽晶體化之多晶矽。半導體主體210例如係未摻雜多晶矽。又，半導體主體210可為p型矽。半導體主體210為汲極側選擇電晶體、源極側選擇電晶體及記憶胞MC各者之通道。
記憶膜220之阻擋絕緣膜21a以外之部分設置於記憶柱MH之內壁與半導體主體210之間。記憶膜220之形狀例如為筒狀。複數個記憶胞MC於半導體主體210與成為字元線WL之導電膜21之間具有記憶區域，且於Z軸方向積層。記憶膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222及穿隧絕緣膜223。半導體主體210、電荷捕獲膜222及穿隧絕緣膜223各者於Z軸方向延伸。
覆蓋絕緣膜221設置於絕緣膜22與電荷捕獲膜222之間。覆蓋絕緣膜221例如含有矽氧化物。覆蓋絕緣膜221於將犧牲膜(未圖示)替換成導電膜21時(替換步序)，保護電荷捕獲膜222以不被蝕刻。覆蓋絕緣膜221可於替換步序中，自導電膜21與記憶膜220之間去除。該情形下，如圖4及圖5所示，於導電膜21與電荷捕獲膜222之間例如設置阻擋絕緣膜21a。又，於對於導電膜21之形成不利用替換步序之情形下，可無覆蓋絕緣膜221。
電荷捕獲膜222設置於阻擋絕緣膜21a及覆蓋絕緣膜221與穿隧絕緣膜223之間。電荷捕獲膜222例如含有矽氮化物，於膜中具有捕集電荷之捕集地點。電荷捕獲膜222中之被夾在成為字元線WL之導電膜21與半導體主體210之間之部分作為電荷捕獲部來構成記憶胞MC之記憶區域。記憶胞MC之臨限值電壓根據電荷捕獲部中有無電荷、或於電荷捕獲部中捕獲之電荷之量而變化。藉此，記憶胞MC可保存資訊。
穿隧絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。穿隧絕緣膜223例如含有矽氧化物、或矽氧化物與矽氮化物。穿隧絕緣膜223為半導體主體210與電荷捕獲膜222之間之電位障壁。例如，於自半導體主體210向電荷捕獲部注入電子時(寫入動作)、及於自半導體主體210向電荷捕獲部注入電洞時時(抹除動作)，電子及電洞分別通過(穿隧)穿隧絕緣膜223之電位障壁。
芯層230埋入筒狀之半導體主體210之內部空間。芯層230之形狀例如為柱狀。芯層230例如含有矽氧化物，為絕緣性。
圖6係第1實施形態之半導體記憶裝置之晶片區域Rchip之剖視圖。圖6更詳細地顯示晶片區域Rchip之記憶胞陣列MCA之構造。此外，此處，省略導電膜間之層間絕緣膜。又，於圖6中，將相互正交且平行於半導體基板10面之2方向設為X方向及Y方向，將對於該等X方向及Y方向(XY面)正交之方向設為Z方向(積層方向)。此外，圖6之積層體ST_chip之字元線WL之層數看似與圖2及圖3之層數不同，但設為具有互為相同之層數者。
記憶胞陣列MCA包含：半導體基板10、導電膜21、層間絕緣膜(第1絕緣膜)22、及記憶柱MH。半導體基板10之主面對應於XY面。於半導體基板10之上方介隔著層間絕緣膜22積層有複數個導電膜21。導電膜21形成為沿著XY面之平板狀，作為源極線SL發揮功能。此外，可於半導體基板10上、源極線SL下設置有圖2所示之控制電路11。然而，於圖6中省略控制電路11之圖示。
於導電膜21上，沿著YZ面之複數個狹槽SLT於X方向排列。導電膜21上且相鄰之狹槽SLT間之構造體對應於例如1個串單元SU。具體而言，於導電膜21上且相鄰之狹槽SLT間，自下層依序交替設置有導電膜21與層間絕緣膜22。該等導電膜21中於Z方向相鄰之導電膜介隔著層間絕緣膜22積層。導電膜21及層間絕緣膜22形成為各自沿著XY面之平板狀。
最下層之導電膜21作為選擇閘極線SGS發揮功能。選擇閘極線SGS上之48個導電膜21自下層依序分別作為字元線WL0～WL47發揮功能。下部積層體ST_chip_b之最上層之導電膜21及上部積層體ST_chip_t之最下層之導電膜21分別作為虛設字元線WLDL及WLDU發揮功能。虛設字元線WLDU上之48個導電膜21自下層依序分別作為字元線WL48～WL95發揮功能。上部積層體ST_chip_t之最上層之導電膜21作為選擇閘極線SGD發揮功能。
亦即，下部積層體ST_chip_b具有交替積層之複數個第1絕緣膜22及複數個導電膜21。上部積層體ST_chip_t設置於下部積層體ST_chip_b上，具有交替積層之複數個第1絕緣膜22及複數個導電膜21。
複數個記憶柱MH於例如Y方向錯位狀排列(未圖示)，各自作為1個NAND串NS發揮功能。各記憶柱MH以自選擇閘極線SGD之上表面到達導電膜21之上表面之方式，通過導電膜21及層間絕緣膜22而設置。又，各記憶柱MH包含下部柱LMH、上部柱UMH、及下部柱LMH與上部柱UMH間之接合部JT。
上部柱UMH設置於下部柱LMH上，下部柱LMH與上部柱UMH之間經由接合部JT接合。亦即，於導電膜31上設置下部柱LMH，於下部柱LMH上經由接合部JT設置上部柱UMH。例如，接合部JT之外逕自下部柱LMH之上端以至上部柱UMH之下端具有錐形。
亦即，下部柱LMH設置為於Z方向貫通下部積層體ST_chip_b。上部柱UMH設置於下部柱LMH上，且設置為於Z方向貫通上部積層體ST_chip_t。
記憶柱MH具有例如阻擋絕緣膜40、電荷蓄積膜(亦稱為電荷蓄積層)41、穿隧絕緣膜42、及半導體層43。具體而言，於用於形成記憶柱MH之記憶孔之內壁設置阻擋絕緣膜40。於阻擋絕緣膜40之內壁設置電荷蓄積膜41。於電荷蓄積膜41之內壁設置穿隧絕緣膜42。進而，於穿隧絕緣膜42之內側設置半導體層43。此外，記憶柱MH可採用於半導體層43之內部設置有芯絕緣膜之構造。
於如此之記憶柱MH之構成中，記憶柱MH與選擇閘極線SGS交叉之部分作為選擇閘極電晶體ST2發揮功能。記憶柱MH與字元線WL0～WL47交叉之部分分別作為記憶胞電晶體MT0～MT47發揮功能。各記憶胞電晶體MT0～MT47係記憶資料、或可記憶資料之記憶胞。記憶柱MH與虛設字元線WLDL、WLDU交叉之部分分別作為虛設電晶體DLT及DUT發揮功能。各虛設電晶體DLT及DUT係不記憶資料之記憶胞。記憶柱MH與字元線WL48～WL95交叉之部分分別作為記憶胞電晶體MT48～MT95發揮功能。各記憶胞電晶體MT48～MT95係記憶資料、或可記憶資料之記憶胞。進而，記憶柱MH與選擇閘極線SGD交叉之部分作為選擇閘極電晶體ST1發揮功能。
半導體層43作為記憶胞電晶體MT、虛設電晶體DLT、DUT、及選擇閘極電晶體ST1、ST2之通道層發揮功能。於半導體層43之內部形成NAND串NS之電流路徑。
電荷蓄積膜41具有於記憶胞電晶體MT中蓄積自半導體層43注入之電荷之功能。電荷蓄積膜41含有例如矽氮化膜。
穿隧絕緣膜42於自半導體層43向電荷蓄積膜41注入電荷時、或於蓄積於電荷蓄積膜41之電荷向半導體層43擴散時，作為電位障壁發揮功能。穿隧絕緣膜42含有例如矽氧化膜。
阻擋絕緣膜40防止蓄積於電荷蓄積膜41之電荷向字元線WL0～WL95擴散。阻擋絕緣膜40含有例如矽氧化膜及矽氮化膜。
此外，記憶胞陣列MCA之構成不限定於上述之構成。例如，各NAND串NS包含之記憶胞電晶體MT、虛設電晶體DLT及DUT、及選擇閘極電晶體ST1及ST2各者亦可設定為任意個數。
又，字元線WL、虛設字元線WLDL及WLDU、及選擇閘極線SGD及SGS之條數分別依照記憶胞電晶體MT、虛設電晶體DLT及DUT、及選擇閘極電晶體ST1及ST2之個數而變更。選擇閘極線SGS可由分別設置於複數層之複數個導電膜構成。選擇閘極線SGD可由分別設置於複數層之複數個導電膜構成。
針對其他記憶胞陣列MCA之構成，記載於例如″三維積層非揮發性半導體記憶體″之於2009年3月19日申請之美國專利申請案12/407,403號。又，分別記載於″三維積層非揮發性半導體記憶體″之於2009年3月18日申請之美國專利申請案12/406,524號、″非揮發性半導體記憶裝置及其製造方法″之於2010年3月25日申請之美國專利申請案12/679,991號、″半導體記憶體及其製造方法″之於2009年3月23日申請之美國專利申請案12/532,030號。該等專利申請其整體在本發明申請案之說明書中藉由參照而被援用。
其次，針對本實施形態之半導體晶圓之製造方法進行說明。
圖7～圖12係顯示第1實施形態之半導體晶圓W之製造方法之一例之剖視圖。首先，於基板10之表面Fa上形成控制電路11。控制電路11例如係由電晶體等構成之CMOS電路。控制電路11由層間絕緣膜(未圖示)被覆。層間絕緣膜被平坦化。
其次，於控制電路11之上方，交替積層第1絕緣膜22與第2絕緣膜23。對於第1絕緣膜22，例如使用矽氧化物。對於第2絕緣膜23，例如使用矽氮化物。藉此，如圖7所示，於晶片區域Rchip形成積層體ST_chip之下部，於切割區域Rd形成下部積層體ST_b。此處，若積層體ST_chip中所含之第1絕緣膜22與第2絕緣膜23之數量變多，則記憶孔之縱橫比變大。因此，記憶孔及柱狀部CL於積層體ST_chip之下部與上部分複數次形成。由於積層體ST_d係與積層體ST_chip同時形成，故積層體ST_d亦於下部積層體ST_b與上部積層體ST_t分複數次形成。於圖7中，在積層體ST_chip之下部形成記憶孔，且形成柱狀部CL之下部。
其次，為了使用微影術及蝕刻技術於積層體ST_chip形成形成柱狀部CL，而形成記憶孔。於記憶孔之形成時或其之後，使用微影術及蝕刻技術，去除積層體ST_d與積層體ST_chip之間之第1絕緣膜22及第2絕緣膜23，將積層體ST_d與積層體ST_chip之間分離。藉此，獲得圖7所示之構造。
亦即，於圖7所示之步序中，在切割區域Rd，形成具有交替積層之複數個第1絕緣膜22及複數個第2絕緣膜23之下部積層體ST_b(第1下部積層體)，且於晶片區域Rchip形成具有交替積層之複數個第1絕緣膜22及複數個第2絕緣膜23之下部積層體ST_chip_b(第2下部積層體)。又，形成在Z方向貫通下部積層體ST_chip_b之下部柱LMH(下部柱狀部)。
其次，於積層體ST_d及積層體ST_chip上堆積層間絕緣膜20。對於層間絕緣膜20，例如使用TEOS膜等絕緣膜。其次，將層間絕緣膜20平坦化，直至將積層體ST_d及積層體ST_chip之上表面露出為止。層間絕緣膜20留置於積層體ST_d與積層體ST_chip之間之槽。藉此，獲得圖8所示之構造。
其次，於積層體ST_chip及積層體ST_d之下部之上，進一步交替積層第1絕緣膜22與第2絕緣膜23。藉此，如圖9所示，於晶片區域Rchip形成積層體ST_chip之上部，於切割區域Rd形成上部積層體ST_t。
其次，為了使用微影術及蝕刻技術於積層體ST_chip之上部形成柱狀部CL，而形成記憶孔。進而，於記憶孔內形成柱狀部CL之上部。
於記憶孔之形成時或其之後，使用微影術及蝕刻技術，去除積層體ST_d之上部與積層體ST_chip之上部之間之第1絕緣膜22及第2絕緣膜23，將積層體ST_d與積層體ST_chip之間分離。藉此，獲得圖9所示之構造。
亦即，於圖9所示之步序中，在下部積層體ST_b上形成具有交替積層之複數個第1絕緣膜22及複數個第2絕緣膜23之上部積層體ST_t(第1上部積層體)，且在下部積層體ST_chip_b上形成具有交替積層之複數個第1絕緣膜22及複數個第2絕緣膜23之上部積層體ST_chip_t(第2上部積層體)。又，於下部柱LMH上，形成在Z方向貫通上部積層體ST_chip_t之上部柱UMH(上部柱狀部)。
又，於圖7～圖9所示之步序中，在半導體晶圓W之切割區域Rd，將具有交替積層之複數個第1材料膜(第1絕緣膜22)及複數個第2材料膜(第2絕緣膜23)之第1積層體ST_d_1於半導體晶圓W之基板面(表面Fa)之法線方向(Z方向)形成複數次。
其次，於積層體ST_d及積層體ST_chip上堆積層間絕緣膜20。其次，將層間絕緣膜20平坦化，直至將積層體ST_d及積層體ST_chip之上表面露出為止。層間絕緣膜20留置於積層體ST_d與積層體ST_chip之間之槽。藉此，獲得圖10所示之構造。
亦即，於圖7～圖10所示之步序中，於Z方向重複複數次：在切割區域Rd形成第1積層體ST_d_1，且在晶片區域Rchip形成具有交替積層之複數個第1絕緣膜及複數個第2絕緣膜23之第2積層體ST_chip_1，在第1積層體ST_d_1與第2積層體ST_chip_1之間形成層間絕緣膜20(絕緣膜)。
其次，形成狹槽(未圖示)，如圖11所示，經由狹槽將第2絕緣膜23置換成導電膜21。對於導電膜21，例如使用鎢等導電性金屬。導電膜21作為字元線WL發揮功能。其次，將金屬膜50堆積於積層體ST_d及積層體ST_chip上。對於金屬膜50，例如使用鋁等金屬。金屬膜50作為對準標記及墊發揮功能。對準標記被用於微影步序等之定位。墊於組裝步序中被打線接合，被用於與半導體封裝之外部之電性連接。
亦即，於圖11所示之步序中，將下部積層體ST_chip_b及上部積層體ST_chip_t之第2絕緣膜23置換成導電膜21。
其次，使用微影術及蝕刻技術，對金屬膜50進行加工，去除晶片區域Rchip之金屬膜50，使金屬膜50留置於切割區域Rd。此時，亦使積層體ST_chip之導電膜21留置。
其次，如圖12所示，將鈍化膜30形成於積層體ST_chip、ST_d上。對於鈍化膜30，例如使用聚醯亞胺等之絕緣膜。其次，於晶片區域Rchip與切割區域Rd之間形成保護環40。對於保護環40，例如使用鎢、銅、鋁、鈦、鉭等金屬材料之單層、或其等中之複數種材料之積層。
其次，去除切割區域Rd之鈍化膜30。藉此，獲得圖2所示之半導體晶圓W。
又，如圖7及圖9所示，分複數次形成柱狀部CL。藉此，如圖6所示，柱狀部CL之寬度自柱狀部CL之上端向下端複雜地變化。柱狀部CL之寬度自上部積層體ST_chip_t之上端以至下端變小。柱狀部CL之寬度於接合部JT中自上部積層體ST_chip_t之下端以至下部積層體ST_chip_b之上端變大。柱狀部CL之寬度自下部積層體ST_chip_b之上端以至下部積層體ST_chip_b之下端變小。
上部柱UMH及下部柱LMH各者之寬度自圖6之紙面上方向紙面下方變小。亦即，下部柱LMH及上部柱UMH之寬度自上端向下端變小。又，下部柱LMH之上端之寬度大於上部柱UMH之下端之寬度。接合部JT之寬度例如設置為可將下部柱LMH之寬廣之上端與上部柱UMH之狹窄之下端連接之形狀。
此外，可形成摻雜有磷(P)之多晶矽膜取代第2絕緣膜23，作為積層體ST_chip、ST_d之第2材料膜。該情形下，可不進行自第2絕緣膜23嚮導電膜21之置換。
又，於圖11所示之步序中，可將積層體ST_d之第2絕緣膜23之一部分置換成導電膜21。亦即，可將下部積層體ST_b及上部積層體ST_t之第2絕緣膜23之至少一部分、以及下部積層體ST_chip_b及上部積層體ST_chip_t之第2絕緣膜23置換成導電膜21。
其次，針對切割步序進行說明。更詳細而言，針對刀片切割之細節進行說明。
如圖1所示，例如，藉由刀片BLD將晶片區域Rchip之外周之4邊之切割區域Rd切斷，而半導體晶圓W被單片化成半導體晶片C。
於圖2所示之刀片切割中，若於切斷面中殘留積層體ST_d，則積層體ST_d有時容易成為膜剝離及裂痕等切割不良之起點。
為此，藉由具有較第1積層體ST_d_1(積層體ST_d)之寬度Wd為寬之寬度Wb之刀片BLD，將半導體晶圓W單片化。藉由在切斷面中不出現積層體ST_d，而可抑制膜剝離及裂痕等切割不良，可將半導體晶圓W更適切地單片化。刀片BLD之寬度Wb例如為約60 μm以上。積層體ST_d之寬度Wd例如為約30 μm以上。
又，更詳細而言，藉由具有較下部積層體ST_b及上部積層體ST_t之寬度Wd為寬之寬度Wb之刀片BLD，將半導體晶圓W單片化。
又，更詳細而言，藉由以刀片BLD之寬度Wb覆蓋第1積層體ST_d_1(積層體ST_d)之寬度Wd之方式，刀片BLD通過切割區域Rd，而將半導體晶圓W單片化。藉此，藉由刀片BLD通過1次，而自半導體晶圓W切取積層體ST_d之整體。其結果，以不殘留積層體ST_d之方式，將半導體晶圓W單片化。
又，更佳為藉由具有較積層體ST_d之寬度Wd為寬之寬度Wb之刀片BLD，將半導體晶圓W單片化，以使刀片BLD之側面BLDs與層間絕緣膜20相接之面積變大。亦即，露出於切斷面之層間絕緣膜20之面積變大，以於切斷面中不出現積層體ST_d之方式調整切割位置。此乃因為與刀片BLD之側面BLDs相接之積層體ST_d有時容易成為膜剝離及裂痕等切割不良之起點。
其次，針對半導體晶片C之端部之構成之細節進行說明。此外，圖3顯示半導體晶片C之一邊之端部，但其他3邊之端部之構成與圖3大致相同。
積層體ST_chip即半導體元件於法線方向包含複數段第2積層體ST_chip_1，該第2積層體ST_chip_1具有交替積層之複數個第1絕緣膜22及複數個導電膜21。半導體元件設置於半導體基板10上。如圖1所示，半導體元件自Z方向觀察配置於半導體晶片C之中心部。
如圖3所示，層間絕緣膜20設置於半導體基板10上。層間絕緣膜20沿著自Z方向觀察到之半導體晶片C之外緣E，於Z方向以第1特定值以上之厚度露出於側面F3。層間絕緣膜20例如沿著外緣E規則地出現於側面F3。第1特定值例如為約4.5 μm。第1特定值例如根據記憶胞陣列MCA即積層體ST_chip之厚度或積層數來決定。此外，積層體ST_chip之厚度例如為約3 μm以上。又，第1特定值例如可為層間絕緣膜20之厚度對於自半導體基板10之表面Fa或控制電路11之底面至第1面F1之厚度之特定比例(例如40%)。此乃因為半導體基板10、控制電路11、金屬膜50等亦有時露出於側面F3。
又，於切斷面即側面F3中大致不出現積層體ST_d。大致僅層間絕緣膜20露出於半導體基板10與金屬膜50之間之側面F3。亦即，具有交替積層之複數個第1絕緣膜22及複數個第2材料膜之積層體不露出於側面F3。此外，該第2材料膜例如係矽氮化膜、鎢(W)膜、或摻雜有磷(P)之多晶矽膜。
又，即便於使用寬度Wb大之刀片BLD時，亦必須不切斷半導體元件。因此，以於自側面F3至半導體元件(保護環40)之間殘留層間絕緣膜20之方式，設定切割位置。層間絕緣膜20自沿著外緣E之側面F3向半導體元件即積層體ST_chip以第2特定值以上之寬度設置。第2特定值例如為約3 μm。於圖3所示之例中，保護環40與側面F3之間之距離D例如為約3 μm以上。第2特定值例如根據與裝置位置(切割位置)精度及刀片厚度精度等相應之加工公差來決定。
又，側面F3具有特定表面粗糙度。藉由刀片切割，而切斷面即側面F3之全面變粗。因此，第1實施形態之側面F3與例如藉由雷射剝蝕等之雷射切割、或隱形切割(註冊商標)形成之切斷面不同。側面F3之表面粗糙度根據刀片BLD之支數(側面粗糙度)來決定。刀片BLD之支數例如為#5000以下。
如以上般，於第1實施形態中，藉由具有較積層體ST_d之寬度為寬之寬度Wb之刀片BLD，將半導體晶圓W單片化。藉此，可以積層體ST_d不露出於沿著外緣E之側面F3之方式，將半導體晶圓W單片化。其結果，可抑制膜剝離及裂痕等切割不良，可更適切地進行單片化。
其次，作為變化例，針對使用細刀片BLD進行刀片切割之情形進行說明。
圖13係顯示比較例之半導體晶圓W之構成之一例之剖視圖。於比較例中，刀片BLD之寬度Wb例如為約20 μm～約40 μm。
於圖13所示之例中，刀片BLD之寬度Wb覆蓋於積層體ST_d之寬度Wd。亦即，藉由刀片BLD通過積層體ST_d之內部，而進行刀片切割。該情形下，積層體ST_d露出於切斷面。
圖14係顯示比較例之半導體晶片C之端部之構成之一例之剖視圖。
於圖14所示之例中，在側面F3中，積層體ST_d露出。又，根據沿著半導體晶片C之外緣E之位置，有積層體ST_d不露出但層間絕緣膜20露出之情形、上部積層體ST_t及下部積層體ST_b之任一者露出之情形、及將第2絕緣膜23之一部分置換成導電膜21之積層體ST_d露出之情形等。如此，若以上述之積層體ST_d露出於切斷面之方式進行刀片切割，則有可能以積層體ST_d為起點，產生膜剝離及裂痕等切割不良。又，該膜剝離及裂痕等有可能向記憶胞陣列MCA即積層體ST_chip延展。
對此，於第1實施形態中，藉由刀片BLD一次性切取積層體ST_d之整體。藉此，可抑制以積層體ST_d為起點之膜剝離及裂痕等。其結果，可更適切地進行單片化。
又，有可能積層體ST_chip、ST_d之積層數越大，膜剝離及裂痕等產生之部位亦越多。通常，為了記憶體之高密度化及大容量化，而較佳為積層數大。然而，積層數越大，如上述般記憶孔之縱橫比越大，又，因損傷起點增多，而有可能容易產生膜剝離等切割不良。為了降低記憶孔之縱橫比，而有時如上述般，分複數次形成積層體ST_chip、ST_d。即便於第2積層體ST_cip_1之段數大之情形下，只要整體之積層數相同，則膜剝離等切割不良之易產生度亦相同。因此，積層體之段數越大，更佳為如第1實施形態般使用越粗之刀片BLD。
於分複數次形成積層體ST_chip、ST_d之情形下，分複數次形成柱狀部CL。柱狀部CL(記憶柱MH)有可能如圖6所示般具有接合部JT及其周邊之形狀。
此外，於第1實施形態中，積層體ST_chip於Z方向具有2段第2積層體ST_chip_1，積層體ST_d於Z方向具有2段第1積層體ST_d_1。然而，可行的是，積層體ST_chip於Z方向具有3段以上之第2積層體ST_chip_1，積層體ST_d於Z方向具有3段以上之第1積層體ST_d_1。該情形下，上部積層體及下部積層體顯示3段以上之積層體中連續之2段積層體。
(第2實施形態)  圖15係顯示第2實施形態之半導體晶圓W之構成之一例之剖視圖。第2實施形態就於下部積層體ST_b與上部積層體ST_t之間設置有間隙GP之點，與第1實施形態不同。
積層體ST_d係與晶片區域Rchip之積層體ST_chip同樣地積層。亦即，於切割區域Rd中，在基板10之上方交替設置有層間絕緣膜(第1絕緣膜)22與第2絕緣膜23。此外，於晶片區域Rchip中，由於第2絕緣膜23被置換成導電膜21，故不設置第2絕緣膜23，但於切割區域Rd中，第2絕緣膜23與導電膜21留置於同一層。
於下部積層體ST_b與上部積層體ST_t之間設置有與晶片區域Rchip之接合部JT對應之間隙GP。間隙GP之Z方向之寬度(厚度)較下部積層體ST_b及上部積層體ST_t中之第2絕緣膜23間之間隔(層間絕緣膜22之厚度)為大(厚)。又，於間隙GP設置有與層間絕緣膜22相同之材料。
積層體ST_d之側面具有與積層體ST_chip之端部側面之錐形同樣之錐形。此乃因為積層體ST_d及ST_chip以同一積層步序積層，且以同一蝕刻步序加工。
圖16係第2實施形態之半導體記憶裝置之晶片區域Rchip之剖視圖。
於參照圖6所說明之第1實施形態中，自下部積層體ST_chip_b以至上部積層體ST_chip_t，導電膜21之間隔大致一定。於第2實施形態中，與第1實施形態比較，下部積層體ST_chip_b中之最上層之導電膜21、與上部積層體ST_chip_t中之最下層之導電膜21之間之間隔大於間隙GP。
接合部JT之外徑例如大於下部柱LMH與接合部JT之接觸部分之外徑，且大於上部柱UMH與接合部JT之接觸部分之外徑。設置有接合部JT之接合層之Z方向上之間隔(虛設字元線WLDL與WLDU之間之間隔)較字元線WL0～WL47、WL48～WL95中相鄰之字元線間之間隔為寬。
如第2實施形態般，可於下部積層體ST_b與上部積層體ST_t之間設置間隙GP。
此外，間隙GP之Z方向之寬度(厚度)可較第2絕緣膜23之間隔為小(薄)。通常，1段第2積層體ST_chip_1內之導電膜21之間隔大致相同。另一方面，下部積層體ST_chip_b中之最上層之導電膜21、與上部積層體ST_chip_t中之最下層之導電膜21之間之間隔有時大於或小於1段積層體內之導電膜21之間隔。
第2實施形態之半導體裝置100(半導體晶片C)可獲得與第1實施形態同樣之效果。
(第3實施形態)  圖17係顯示第3實施形態之半導體晶圓W之構成之一例之剖視圖。於第3實施形態中，在積層體ST_d與半導體基板10之間配置有層間絕緣膜20。此外，於圖17中，省略積層體ST_chip。半導體基板10可為Si基板。
積層體ST_d配置於較與配置控制電路11之配線層GC、D0～D2相同之層之層間絕緣膜20為上方。控制電路11包含由電晶體Tr構成之CMOS電路。
電晶體Tr與配線層D0之配線、及配線層D1、D2之配線(未圖示)電性連接。經由配線層D0～D2之配線，進行向電晶體Tr之電源供給等。電晶體Tr之閘極電極設置為配線層GC。於配線層D2之上方向設置有配線層DP。配線層DP係含有多晶矽之導電層，可被用作記憶體電晶體之源極層。
保護環40例如具有配線層M0～M2、D0～D2之配線、以及接點C1～C3、Cs、及通孔V0～V2等。
如第3實施形態般，可於積層體ST_d與半導體基板10之間配置層間絕緣膜20。
第3實施形態之半導體裝置100(半導體晶片C)可獲得與第1實施形態同樣之效果。
雖然說明了本發明之若干個實施形態，但該等實施形態係作為例子而提出者，並非意欲限定發明之範圍。該等實施形態可以其他各種形態實施，於不脫離本發明之要旨之範圍內能夠進行各種省略、置換、變更。該等實施形態及其變化係與包含於發明之範圍及要旨內同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案]  本發明申請案享有以日本專利申請2021-200229號(申請日：2021年12月9日)為基礎申請案之優先權。本發明申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
2-2:線 10:半導體基板/基板 11:控制電路 20:層間絕緣膜 21, 31:導電膜 21a:阻擋絕緣膜 21b:障壁膜 22:第1絕緣膜/層間絕緣膜 23:第2絕緣膜 30:鈍化膜 40:保護環/阻擋絕緣膜 41:電荷蓄積膜 42:穿隧絕緣膜 43:半導體層 50:金屬膜 100:半導體裝置 210:半導體主體 220:記憶膜 221:覆蓋絕緣膜 222:電荷捕獲膜 223:穿隧絕緣膜 230:芯層 BLD:刀片 BLDs:側面 C:半導體晶片 C1, C2, C3:接點 CL:柱狀部 D:距離 D0, D1, D2, DP, GC, M0, M1, M2:配線層 DLT, DUT:虛設電晶體 E:外緣 Fa:表面 F1:第1面 F2:第2面 F3:側面 GP:間隙 JT:接合部 LMH:下部柱 MC:記憶胞 MCA:記憶胞陣列 MH:記憶孔 MT0~MT4, MT45~MT52, MT93~MT95:記憶胞電晶體 Rchip:晶片區域 Rd:切割區域 SGD, SGS:選擇閘極線 SL:源極線 SLT:狹槽 ST1, ST2:選擇閘極電晶體 ST_b:下部積層體 ST_chip, ST_d:積層體 ST_chip_1:第2積層體 ST_chip_b:下部積層體 ST_chip_t, ST_t:上部積層體 ST_d_1:第1積層體 SU:串單元 Tr:電晶體 UMH:上部柱 V0, V1, V2:通孔 W:半導體晶圓 Wb, Wd:寬度 WL, WL0~WL4, WL45~WL52, WL93, WL94, WL95:字元線 WLDL, WLDU:虛設字元線 X, Y:方向 Z:軸/方向
圖1係顯示包含第1實施形態之半導體裝置之半導體晶圓之一部分之構成之一例之概略俯視圖。  圖2係顯示第1實施形態之半導體晶圓之構成之一例之剖視圖。  圖3係顯示第1實施形態之半導體晶片之端部之構成之一例之剖視圖。  圖4係例示柱狀部之示意剖視圖。  圖5係例示柱狀部之示意俯視圖。  圖6係第1實施形態之半導體記憶裝置之晶片區域之剖視圖。  圖7係顯示第1實施形態之半導體晶圓之製造方法之一例之剖視圖。  圖8係顯示連續於圖7之半導體晶圓之製造方法之一例之剖視圖。  圖9係顯示連續於圖8之半導體晶圓之製造方法之一例之剖視圖。  圖10係顯示連續於圖9之半導體晶圓之製造方法之一例之剖視圖。  圖11係顯示連續於圖10之半導體晶圓之製造方法之一例之剖視圖。  圖12係顯示連續於圖11之半導體晶圓之製造方法之一例之剖視圖。  圖13係顯示比較例之半導體晶圓之構成之一例之剖視圖。  圖14係顯示比較例之半導體晶片之端部之構成之一例之剖視圖。  圖15係顯示第2實施形態之半導體晶圓之構成之一例之剖視圖。  圖16係第2實施形態之半導體記憶裝置之晶片區域之剖視圖。  圖17係顯示第3實施形態之半導體晶圓之構成之一例之剖視圖。
10:半導體基板/基板
11:控制電路
20:層間絕緣膜
21:導電膜
22:第1絕緣膜/層間絕緣膜
23:第2絕緣膜
30:鈍化膜
40:保護環/阻擋絕緣膜
50:金屬膜
BLD:刀片
BLDs:側面
CL:柱狀部
Fa:表面
Rchip:晶片區域
Rd:切割區域
ST_b:下部積層體
ST_chip,ST_d:積層體
ST_chip_1:第2積層體
ST_t:上部積層體
ST_d_1:第1積層體
Wb,Wd:寬度
Z:軸/方向

Claims (14)

  1. 一種半導體裝置之製造方法，其包含： 於包含供設置半導體元件之半導體晶片區域、及相鄰之前述半導體晶片區域間之分割區域之半導體晶圓之前述分割區域，將具有交替積層之複數個第1材料膜及複數個第2材料膜之第1積層體於前述半導體晶圓之基板面之法線方向形成複數次；及 藉由具有較前述第1積層體之寬度為寬之寬度之刀片，將前述半導體晶圓單片化。
  2. 如請求項1之半導體裝置之製造方法，其包含：藉由以前述刀片之寬度覆蓋前述第1積層體之寬度之方式，使前述刀片通過前述分割區域，而將前述半導體晶圓單片化。
  3. 如請求項1或2之半導體裝置之製造方法，其進一步包含： 於前述法線方向重複複數次：在前述分割區域形成前述第1積層體，且在前述半導體晶片區域形成具有交替積層之複數個前述第1材料膜及複數個前述第2材料膜之第2積層體，在前述第1積層體與前述第2積層體之間形成絕緣膜；及 以前述刀片之側面與前述絕緣膜相接之面積變大之方式，將前述半導體晶圓單片化。
  4. 如請求項1之半導體裝置之製造方法，其進一步包含： 在前述分割區域形成具有交替積層之複數個前述第1材料膜及複數個前述第2材料膜之第1下部積層體，且在前述半導體晶片區域形成具有交替積層之複數個前述第1材料膜及複數個前述第2材料膜之第2下部積層體； 形成在前述法線方向貫通前述第2下部積層體之下部柱狀部； 在前述第1下部積層體上形成具有交替積層之複數個前述第1材料膜及複數個前述第2材料膜之第1上部積層體，且在前述第2下部積層體上形成具有交替積層之複數個前述第1材料膜及複數個前述第2材料膜之第2上部積層體； 於前述下部柱狀部上形成在前述法線方向貫通前述第2上部積層體之上部柱狀部；及 藉由具有較前述第1下部積層體及前述第1上部積層體之寬度為寬之寬度之前述刀片，而將前述半導體晶圓單片化。
  5. 如請求項4之半導體裝置之製造方法，其進一步包含：於形成前述上部柱狀部之後，將前述第1下部積層體及前述第1上部積層體之前述第2材料膜之至少一部分、以及前述第2下部積層體及前述第2上部積層體之前述第2材料膜置換成導電膜。
  6. 如請求項1之半導體裝置之製造方法，其中前述第1材料膜係矽氧化膜；且 前述第2材料膜係矽氮化膜、鎢(W)膜、或摻雜有磷(P)之多晶矽膜。
  7. 一種半導體裝置，其具備半導體晶片，該半導體晶片具有：第1面、與前述第1面為相反側之第2面、及前述第1面與前述第2面之間之側面；且 前述半導體晶片進一步具有： 半導體基板； 半導體元件，其設置於前述半導體基板上，自前述第1面之法線方向觀察，配置於前述半導體晶片之中心部；及 絕緣膜，其設置於前述半導體基板上，沿著自前述第1面之法線方向觀察到之前述半導體晶片之外緣，以第1特定值以上之厚度露出於前述側面；且 前述半導體元件於前述法線方向包含複數段具有交替積層之複數個第1材料膜及複數個導電膜之第2積層體。
  8. 如請求項7之半導體裝置，其中前述第1特定值為4.5 μm。
  9. 如請求項7之半導體裝置，其中具有交替積層之複數個前述第1材料膜及複數個第2材料膜之積層體不露出於前述側面。
  10. 如請求項9之半導體裝置，其中前述第1材料膜係矽氧化膜；且 前述第2材料膜係矽氮化膜、鎢(W)膜、或摻雜有磷之多晶矽膜。
  11. 如請求項7之半導體裝置，其中前述半導體元件包含： 第2下部積層體，其具有交替積層之複數個前述第1材料膜及複數個前述導電膜； 下部柱狀部，其於前述法線方向貫通前述第2下部積層體； 第2上部積層體，其設置於前述第2下部積層體上，具有交替積層之複數個前述第1材料膜及複數個前述導電膜；及 上部柱狀部，其設置於前述下部柱狀部上，於前述法線方向貫通前述第2上部積層體；且 前述下部柱狀部及前述上部柱狀部之寬度自上端向下端變小； 前述下部柱狀部之上端之寬度大於前述上部柱狀部之下端之寬度。
  12. 如請求項7之半導體裝置，其中前述絕緣膜自沿著前述外緣之前述側面向前述半導體元件以第2特定值以上之寬度設置。
  13. 如請求項12之半導體裝置，其中前述第2特定值為3 μm。
  14. 如請求項7之半導體裝置，其中前述側面具有特定表面粗糙度。
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