JP2023106556A - 半導体基板および半導体装置 - Google Patents
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Abstract
【課題】改質部分から広がる劈開の直進性を向上させることができる半導体基板および半導体装置を提供する。【解決手段】本実施形態による半導体ウェハは、複数の半導体チップ領域と、分割領域とを備える。複数の半導体チップ領域は半導体素子を有する。分割領域は、隣接する半導体チップ領域間に設けられている。第1積層体は、分割領域上に設けられ、交互に積層された複数の第1材料膜および複数の第2材料膜からなる。【選択図】図2
Description
本実施形態は、半導体基板および半導体装置に関する。
レーザダイシング技術は、レーザを用いて半導体ウェハの内部を改質し、改質部分を起点として半導体ウェハを劈開する手法である。しかし、改質部分から広がる劈開の直進性が弱いため、半導体ウェハのダイシングライン上にある材料膜が直線的に分割されず、分割ラインが蛇行する場合がある。レーザによる改質後、研削工程により半導体ウェハが薄化されると、材料膜の分割ラインはさらに大きく曲がり、クラックが半導体チップ内部のデバイス領域にまで到達することがある。
改質部分から広がる劈開の直進性を向上させることができる半導体基板および半導体装置を提供する。
本実施形態による半導体ウェハは、複数の半導体チップ領域と、分割領域とを備える。複数の半導体チップ領域は半導体素子を有する。分割領域は、隣接する半導体チップ領域間に設けられている。第1積層体は、分割領域上に設けられ、交互に積層された複数の第1材料膜および複数の第2材料膜からなる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体基板の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
(第1実施形態)
図1は、第1実施形態に従った半導体ウェハの一例を示す概略平面図である。半導体ウェハWは、複数のチップ領域Rchipと、複数のダイシング領域Rdとを備えている。チップ領域Rchipおよびダイシング領域Rdは、半導体ウェハWの表面(第1面)F1上の領域である。半導体チップ領域としてのチップ領域Rchipには、トランジスタ、メモリセルアレイ等の半導体素子(図1では図示せず)が設けられている。半導体素子は、半導体製造プロセスを経て半導体ウェハW上に形成される。分割領域としてのダイシング領域Rdは、隣接するチップ領域Rchip間のライン状の領域であり、ダイシングによって切断される領域である。ダイシング領域Rdは、ダイシングラインとも呼ばれる。本実施形態によれば、レーザを照射することによって、ダイシング領域Rdの基板10内部に改質層を形成し、その改質層を起点として半導体ウェハWを劈開する。これにより、半導体ウェハWがチップ領域Rchipごとに個片化され、半導体チップとなる。
図1は、第1実施形態に従った半導体ウェハの一例を示す概略平面図である。半導体ウェハWは、複数のチップ領域Rchipと、複数のダイシング領域Rdとを備えている。チップ領域Rchipおよびダイシング領域Rdは、半導体ウェハWの表面(第1面)F1上の領域である。半導体チップ領域としてのチップ領域Rchipには、トランジスタ、メモリセルアレイ等の半導体素子(図1では図示せず)が設けられている。半導体素子は、半導体製造プロセスを経て半導体ウェハW上に形成される。分割領域としてのダイシング領域Rdは、隣接するチップ領域Rchip間のライン状の領域であり、ダイシングによって切断される領域である。ダイシング領域Rdは、ダイシングラインとも呼ばれる。本実施形態によれば、レーザを照射することによって、ダイシング領域Rdの基板10内部に改質層を形成し、その改質層を起点として半導体ウェハWを劈開する。これにより、半導体ウェハWがチップ領域Rchipごとに個片化され、半導体チップとなる。
図2は、図1の2-2線に沿った断面図である。半導体ウェハWは、基板10と、制御回路11と、積層体ST_chip、ST_dと、層間絶縁膜20と、パシベーション膜30と、ガードリング40と、金属膜50とを備えている。本実施形態において、半導体ウェハWは、例えば、NAND型フラッシュメモリ等の半導体記憶装置を備えている。半導体記憶装置のメモリセルアレイは、例えば、三次元的にメモリセルを配置した立体型メモリセルアレイである。なお、図2においては、見易くするために、メモリセルアレイは、積層体ST_chipとして簡略化して示されている。また、以下、半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
基板10は、例えば、シリコン基板等の半導体基板である。基板10は半導体製造プロセス前の基板を示し、半導体ウェハWは半導体製造プロセスを経た後の基板を示すものとする。従って、半導体ウェハWは、半導体素子および層間絶縁膜等を有する基板10を示すものとする。
制御回路11は、半導体素子の一部として基板10上に設けられている。制御回路11は、積層体ST_chipの下に設けられており、積層体ST_chip(即ち、メモリセルアレイ)を制御する。制御回路11は、例えば、CMOS(Complementary Metal Oxide Semiconductor)回路で構成されている。
第2積層体としての積層体ST_chipは、基板10のチップ領域Rchip上に設けられている。積層体ST_chipは、導電膜21と第1絶縁膜22とを交互に積層して構成されており、その内部に柱状部CLを有する。積層体ST_chipと柱状部CLとの交点位置にメモリセルMCが構成される。柱状部CLおよびメモリセルMCの詳細な構成は、図3および図4を参照して後で説明する。
導電膜21には、例えば、タングステン等の導電性金属を用いており、第1材料膜としての第1絶縁膜22には、例えば、シリコン酸化膜等の絶縁材料を用いている。導電膜21は、それぞれワード線として機能する。第1絶縁膜22は、積層体ST_chipの積層方向(Z方向)に隣接する導電膜21間に設けられており、各導電膜21を電気的に分離している。
第1積層体としての積層体ST_dは、基板10のダイシング領域Rd上に設けられている。積層体ST_dは、第1絶縁膜22と第2絶縁膜23とを交互に積層して構成されており、柱状部CLは設けられていない。第2材料膜としての第2絶縁膜23には、第1絶縁膜22と異なる材料、例えば、シリコン窒化膜等の絶縁材料を用いている。
層間絶縁膜20は、積層体ST_chipと積層体ST_dとの間に設けられており、積層体ST_dの周囲を被覆している。層間絶縁膜20には、例えば、TEOS(TetraEthOxySilane)膜等の絶縁材料を用いている。
パッシべーション膜30は、チップ領域Rchipにおいて積層体ST_chip上に設けられている。パッシべーション膜30には、例えば、ポリイミド等の絶縁材料を用いている。
ガードリング40は、チップ領域Rchipとダイシング領域Rdとの間に設けられており、積層体ST_chip、ST_dの最上層から最下層までZ方向に延在している。ガードリング40は、ダイシング領域Rdを切断したときに発生するクラックがチップ領域Rchipへ伝播しないようにチップ領域Rchip側の半導体素子を保護している。従って、ガードリング40は、チップ領域Rchipの周囲全体を取り囲むようにダイシング領域Rd全体に設けられている。ガードリング40には、例えば、タングステン、銅、アルミニウム、チタン、タンタル等の金属材料の単層、または、これらのうちの複数の材料の積層を用いている。
金属膜50は、ダイシング領域Rdの積層体ST_dおよび層間絶縁膜20上に設けられている。金属膜50は、デバイス形成時のアライメントマークやチップ領域Rchipにおけるパッドとして機能する。金属膜50には、例えば、アルミニウム等の金属材料を用いている。
図3は、柱状部CLを例示する模式断面図である。図4は、柱状部CLを例示する模式平面図である。メモリホールMHは、Z軸方向に沿って積層体ST_chipの上端から積層体ST_chipを貫通し、埋め込みソース層(図22の31)まで設けられている。複数の柱状部CLは、それぞれ、半導体ボディ210、メモリ膜220およびコア層230を含む。メモリ膜220は、半導体ボディ210と導電膜21との間に、電荷捕獲部を有する。各フィンガーからそれぞれ1つずつ選択された複数の柱状部CLは、1本のビット線BLに共通に接続される。図7に示すように、柱状部CLのそれぞれは、チップ領域Rchipに設けられている。
図4に示すように、X-Y平面におけるメモリホールMHの形状は、例えば、円または楕円である。導電膜21と第1絶縁膜22との間には、メモリ膜220の一部を構成するブロック絶縁膜21aが設けられていてもよい。ブロック絶縁膜21aは、例えば、シリコン酸化物膜又は金属酸化物膜である。金属酸化物の1つの例は、アルミニウム酸化物である。導電膜21と第1絶縁膜22との間、および、導電膜21とメモリ膜220との間には、バリア膜21bが設けられていてもよい。バリア膜21bは、導電膜21がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜21aは、導電膜21からメモリ膜220側への電荷のバックトンネリングを抑制する。バリア膜21bは、導電膜21とブロック絶縁膜21aとの密着性を向上させる。
半導体ボディ210の形状は、例えば、底を有した筒状である。半導体ボディ210は、例えば、シリコンを含む。シリコンは、例えば、アモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ210は、例えば、アンドープトポリシリコンである。また、半導体ボディ210は、p型シリコンであっても良い。半導体ボディ210は、ドレイン側選択トランジスタ、ソース側選択トランジスタおよびメモリセルMCのそれぞれのチャネルとなる。
メモリ膜220は、ブロック絶縁膜21a以外の部分が、メモリホールMHの内壁と半導体ボディ210との間に設けられている。メモリ膜220の形状は、例えば、筒状である。複数のメモリセルMCは、半導体ボディ210とワード線WLになる導電膜21との間に記憶領域を有し、Z軸方向に積層されている。メモリ膜220は、例えば、カバー絶縁膜221、電荷捕獲膜222およびトンネル絶縁膜223を含む。半導体ボディ210、電荷捕獲膜222およびトンネル絶縁膜223のそれぞれは、Z軸方向に延びている。
カバー絶縁膜221は、絶縁膜22と電荷捕獲膜222との間に設けられている。カバー絶縁膜221は、例えば、シリコン酸化物を含む。カバー絶縁膜221は、犠牲膜(図示せず)を導電膜21にリプレースするとき(リプレース工程)、電荷捕獲膜222がエッチングされないように保護する。カバー絶縁膜221は、リプレース工程において、導電膜21とメモリ膜220との間から除去されてもよい。この場合、図2および図3に示すように、導電膜21と電荷捕獲膜222との間には、例えば、ブロック絶縁膜21aが設けられる。また、導電膜21の形成に、リプレース工程を利用しない場合には、カバー絶縁膜221は、なくてもよい。
電荷捕獲膜222は、ブロック絶縁膜21aおよびカバー絶縁膜221とトンネル絶縁膜223との間に設けられている。電荷捕獲膜222は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜222のうち、ワード線WLとなる導電膜21と半導体ボディ210との間に挟まれた部分は、電荷捕獲部としてメモリセルMCの記憶領域を構成する。メモリセルMCのしきい値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルMCは、情報を保持することができる。
トンネル絶縁膜223は、半導体ボディ210と電荷捕獲膜222との間に設けられている。トンネル絶縁膜223は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜223は、半導体ボディ210と電荷捕獲膜222との間の電位障壁である。例えば、半導体ボディ210から電荷捕獲部へ電子を注入するとき(書き込み動作)、および、半導体ボディ210から電荷捕獲部へ正孔を注入するとき(消去動作)、電子および正孔が、それぞれトンネル絶縁膜223の電位障壁を通過(トンネリング)する。
コア層230は、筒状の半導体ボディ210の内部スペースを埋め込む。コア層230の形状は、例えば、柱状である。コア層230は、例えば、シリコン酸化物を含み、絶縁性である。
以上のように、本実施形態による半導体ウェハWは、チップ領域Rchipに、制御回路11および積層体ST_chip(メモリセルアレイ)を有し、ダイシング領域Rdに積層体ST_dを有する。ダイシング領域Rdの積層体ST_dは、図1の平面レイアウトにおいて、チップ領域Rchipの周囲を取り囲むようにダイシング領域Rdに沿ってその全体に設けられている。
図2に示すように、積層体ST_dは、ダイシング領域Rd上の材料膜(層間絶縁膜20)の上から下までZ方向の全体に設けられている。このようにダイシング領域Rdに積層体ST_dを残置させることによって、基板10内の改質部分からの劈開が積層体ST_dに沿ってあるいは積層体ST_dと層間絶縁膜20の界面に沿って広がる。従って、ダイシング領域Rdにおける分割ラインは、積層体ST_dから大きく反れることなく、直進性を維持したまま積層体ST_dに沿って形成される。即ち、劈開は、Z方向における半導体ウェハWの厚み方向において直進性を維持したまま広がり、尚且つ、半導体ウェハWのXY平面内においても直進性を維持したまま広がる。その結果、分割ラインがチップ領域Rchipまで蛇行することを抑制することができ、半導体チップのクラックを抑制することができる。
また、ダイシング領域Rdの積層体ST_dは、下部積層体ST_bと、上部積層体ST_tとに分けて形成されている。ダイシング領域Rdの延伸方向に対して垂直方向の断面において、下部積層体ST_bおよび上部積層体ST_tは、ともに側面にテーパーを有する。下部積層体ST_bおよび上部積層体ST_tの側面は、それぞれ積層方向の上方向へ(下層から上層へ)いくに従って幅が狭くなっている。ここでの「幅」は、積層体ST_dの積層方向に対して略垂直方向(XまたはY方向)の幅である。
チップ領域Rchipの積層体ST_chipは、積層体ST_dに対し平面レイアウトにおいて異なるものの、下部積層体と、上部積層体とに分けて形成されている点では同じである。また、積層体ST_chipの下部積層体および上部積層体の側面は、それぞれ積層体ST_dの下部積層体ST_bおよび上部積層体ST_tと同様のテーパーを有する。このように、積層体ST_dは、平面パターンにおいて異なるものの、積層体ST_chipと同じ積層構造を有する。これは、積層体ST_dおよびST_chipが同時に形成されているからである。積層体ST_dおよびST_chipを同時に形成することによって、製造プロセスを短縮することができる。
尚、積層体ST_chipおよびST_dは、製造工程において当初、第1絶縁膜22(例えば、シリコン酸化膜)と第2絶縁膜23(例えば、シリコン窒化膜)との積層体として形成される。即ち、積層体ST_chipおよびST_dは、当初、同じ材質で構成される。しかし、その後、積層体ST_chipの第2絶縁膜23は、ワード線WLとして機能する導電膜21(例えば、タングステン)に置換される。従って、完成品として、積層体ST_chipおよび積層体ST_dは、異なる材質になる場合がある。ただし、積層体ST_dの第2絶縁膜23も、積層体ST_chipの第2絶縁膜23と同様に、導電膜21(例えば、タングステン)に置換されても構わない。この場合、積層体ST_chipおよび積層体ST_dは、平面レイアウトにおいて異なるものの、Z方向の積層構造や材質においては同一構成となる。
次に、本実施形態による半導体ウェハの製造方法について説明する。
図5~図10は、第1実施形態による半導体ウェハWの製造方法の一例を示す断面図である。まず、基板10の表面F1上に制御回路11を形成する。制御回路11は、例えば、トランジスタ等で構成されたCMOS回路である。制御回路11は、層間絶縁膜(図示せず)で被覆される。層間絶縁膜は平坦化される。
次に、制御回路11の上方に、第1絶縁膜22と第2絶縁膜23とを交互に積層する。第1絶縁膜22には、例えば、シリコン酸化物を用いている。第2絶縁膜23には、例えば、シリコン窒化物を用いている。これにより、図5に示すように、チップ領域Rchipに積層体ST_chipの下部が形成され、ダイシング領域Rdに下部積層体ST_bが形成される。ここで、積層体ST_chipに積層体ST_chipに含まれる第1絶縁膜22と第2絶縁膜23との数が多くなると、メモリホールのアスペクト比が大きくなる。従って、メモリホールおよび柱状部CLは、積層体ST_chipの下部と上部とで複数回に分けて形成される。積層体ST_dは、積層体ST_chipと同時に形成されるので、積層体ST_dも下部積層体ST_bと上部積層体ST_tとで複数回に分けて形成される。図5では、積層体ST_chipの下部にメモリホールを形成し、柱状部CLの下部が形成される。
次に、リソグラフィ技術およびエッチング技術を用いて積層体ST_chipに柱状部CLを形成するためにメモリホールが形成される。メモリホールの形成時またはその後、リソグラフィ技術およびエッチング技術を用いて、積層体ST_dと積層体ST_chipとの間の第1絶縁膜22および第2絶縁膜23を除去して、積層体ST_dと積層体ST_chipとの間を分離する。これにより、図5に示す構造が得られる。
次に、積層体ST_dおよび積層体ST_chip上に層間絶縁膜20を堆積する。層間絶縁膜20には、例えば、TEOS膜等の絶縁膜を用いる。次に、積層体ST_dおよび積層体ST_chipの上面が露出されるまで、層間絶縁膜20を平坦化する。層間絶縁膜20は積層体ST_dと積層体ST_chipとの間の溝に残置される。これにより、図6に示す構造が得られる。
次に、積層体ST_chipおよび積層体ST_dの下部の上に、さらに第1絶縁膜22と第2絶縁膜23とを交互に積層する。これにより、図7に示すように、チップ領域Rchipに積層体ST_chipの上部が形成され、ダイシング領域Rdに上部積層体ST_tが形成される。
次に、リソグラフィ技術およびエッチング技術を用いて積層体ST_chipの上部に柱状部CLを形成するためにメモリホールが形成される。さらに、メモリホール内に柱状部CLの上部が形成される。
メモリホールの形成時またはその後、リソグラフィ技術およびエッチング技術を用いて、積層体ST_dの上部と積層体ST_chipの上部との間の第1絶縁膜22および第2絶縁膜23を除去して、積層体ST_dと積層体ST_chipとの間を分離する。これにより、図7に示す構造が得られる。
次に、積層体ST_dおよび積層体ST_chip上に層間絶縁膜20を堆積する。次に、積層体ST_dおよび積層体ST_chipの上面が露出されるまで、層間絶縁膜20を平坦化する。層間絶縁膜20は、積層体ST_dと積層体ST_chipとの間の溝に残置される。これにより、図8に示す構造が得られる。
次に、スリット(図示せず)を形成し、図9に示すように、スリットを介して第2絶縁膜23を導電膜21に置換する。導電膜21には、例えば、タングステン等の導電性金属を用いる。導電膜21は、ワード線WLとして機能する。次に、金属膜50が積層体ST_dおよび積層体ST_chip上に堆積される。金属膜50には、例えば、アルミニウム等の金属を用いる。金属膜50は、アライメントマークやパッドとして機能する。アライメントマークは、リソグラフィ工程等における位置合わせに用いられる。パッドは、組立工程においてワイヤボンディングされ、半導体パッケージの外部との電気的な接続のために用いられる。
次に、リソグラフィ技術およびエッチング技術を用いて、金属膜50を加工して、チップ領域Rchipの金属膜50を除去して、ダイシング領域Rdに金属膜50を残置させる。このとき、積層体ST_chipの導電膜21も残置させる。
次に、パッシべーション膜30を積層体ST_chip、ST_d上に形成する。パッシべーション膜30には、例えば、ポリイミド等の絶縁膜を用いる。次に、チップ領域Rchipとダイシング領域Rdとの間にガードリング40を形成する。ガードリング40には、例えば、タングステン、銅、アルミニウム、チタン、タンタル等の金属材料の単層、または、これらのうちの複数の材料の積層を用いている。
次に、ダイシング領域Rdにおけるパッシべーション膜30を除去する。これにより、図2に示す半導体ウェハWが得られる。
次に、ダイシング工程について説明する。
図11~図17は、第1実施形態による半導体ウェハWのダイシング方法の一例を示す斜視図または断面図である。まず、図11に示すように、半導体ウェハWの表面に、ダイシング用の保護テープ110を貼付する。
次に、図12および図13に示すように、レーザ発振器120を用いて、半導体ウェハWの裏面(第2面)F2からダイシング領域Rdに対応する部分にレーザ光121を照射する。これにより、図13に示すように、半導体ウェハWの内部に改質層LMを形成する。改質層LMは、ダイシング領域Rd内の基板10に形成されればよいが、積層体ST_dの直下またはその近傍に形成されることが好ましい。尚、図13以降において、半導体ウェハWの構成は、簡略化して示されており、積層体ST_chipの図示は省略されている。
図14は、レーザ光121を照射しているときの様子を示す斜視図である。レーザ発振器120は、矢印Aで示すように、Y方向へ移動しながら、レーザ光121をパルス照射する。これにより、改質層LMは、Y方向に断続的に形成され、ダイシング領域Rdに沿って略平行に形成される。このような改質層LMは、断続的に形成されるが、Y方向に繋がってほぼ層状になる。改質層LMは、単層でもよいが、Z方向に異なる位置(高さ)に形成された複数の層でもよい。
次に、図15に示すように、半導体ウェハWの裏面F2を研削および/または研磨する。砥石130によって研磨されることより、半導体ウェハWは、薄化されるだけでなく、図16に示すように、改質層LMから劈開がZ方向に広がる。
ここで、積層体ST_dは、ダイシング領域Rdの層間絶縁膜20に設けられている。このようにダイシング領域Rdに積層体ST_dを残置させることによって、基板10内の改質層LMからの劈開が積層体ST_dに達すると、その劈開は、積層体ST_dに沿ってあるいは積層体ST_dと層間絶縁膜20の界面に沿って広がる。即ち、積層体ST_dは、ダイシング領域Rdの劈開を誘導する。従って、ダイシング領域Rdにおける分割ラインは、積層体ST_dから大きく反れることなく、積層体ST_dに沿って形成される。その結果、クラックがチップ領域Rchipまで達することを抑制することができ、半導体チップのクラックを抑制することができる。
次に、接着層を有するダイシングテープ136上に半導体ウェハWの裏面F2を接着し、ダイシングテープ136をリング135で固定する。次に、図17に示すように、ダイシングテープ136を下方から押上部材140で押し上げることによって、ダイシングテープ136を引っ張る(エキスパンドさせる)。これにより、ダイシングテープ136とともに半導体ウェハWが外方向へ引っ張られる。このとき、半導体ウェハWが改質層LMに沿って(即ち、ダイシングラインに沿って)劈開され、複数の半導体チップに個片化される。
尚、上記例では、レーザ照射の後に、半導体ウェハWの裏面F2を研磨している。しかし、半導体ウェハWの裏面F2を研磨した後に、レーザ照射を行ってもよい。
図18は、第1実施形態による半導体チップの端部を示す断面図である。半導体チップCは、基板10と、制御回路11と、積層体ST_chip、ST_dと、層間絶縁膜20と、パシベーション膜30と、ガードリング40と、金属膜50とを備えている。これらの構成は、図2を参照して説明した通りである。ただし、半導体チップCは、上記レーザダイシング法により、半導体ウェハWから個片化されているので、ダイシング領域Rdにおいて劈開されている。
半導体チップCは、第1面F1と、該第1面F1の反対側にある第2面F2と、第1面F1と第2面F2との間にある側面F3とを有する。第1面F1上には、制御回路11を構成する半導体素子(CMOS等)が設けられている。
半導体チップCはダイシング領域Rdで劈開されているので、分割領域としてのダイシング領域Rdは、第1面F1の外縁Eに位置する。外縁Eにおいて、側面F3はダイシング工程での改質層LMおよび劈開面を有する。また、ダイシング領域Rdには、第1絶縁膜22と第2絶縁膜23とを交互に積層して構成された積層体ST_dが残置される。従って、側面F3には、劈開によって分割された積層体ST_dが現れている。
積層体ST_dは、半導体チップCの第1面F1の外縁全体に残置されていてもよい。この場合、積層体ST_dは、側面F3に沿って半導体チップCを取り囲むように設けられる。一方、ダイシング領域Rdの劈開によっては、層間絶縁膜20と積層体ST_dとの境界部Bで劈開が生じ、積層体ST_dが側面F3に残置されないこともある。従って、積層体ST_dは、側面F3の少なくとも一部に現れていればよい。
半導体チップCのその他の構成は、半導体ウェハWの対応する構成と同様でよい。これにより、半導体チップCについても、本実施形態の効果を得ることができる。
(変形例1)
図19は、第1実施形態の変形例1に従った半導体ウェハの構成例を示す断面図である。変形例1では、下部積層体ST_bの断面形状が第1実施形態のそれと異なる。ダイシング領域Rdの延伸方向に対する垂直断面において、下部積層体ST_bの幅(Z方向に対して略垂直方向の幅)が第1幅Wbとなっている。第1絶縁膜22と第2絶縁膜23は、ほぼ等しい第1幅Wbに形成されている。
図19は、第1実施形態の変形例1に従った半導体ウェハの構成例を示す断面図である。変形例1では、下部積層体ST_bの断面形状が第1実施形態のそれと異なる。ダイシング領域Rdの延伸方向に対する垂直断面において、下部積層体ST_bの幅(Z方向に対して略垂直方向の幅)が第1幅Wbとなっている。第1絶縁膜22と第2絶縁膜23は、ほぼ等しい第1幅Wbに形成されている。
上部積層体ST_tは、第1実施形態のそれと同様の断面形状を有する。即ち、ダイシング領域Rdの延伸方向に対して垂直方向の断面において、上部積層体ST_tの幅(Z方向に対して略垂直方向の幅)が第1幅Wbよりも大きな第2幅Wtとなっている。積層体ST_d全体としては、キノコ型になっている。
このように、積層体ST_dの一部の形状が異なっていても、積層体ST_dが層間絶縁膜20のZ方向全体に設けられていれば、本実施形態の効果を得ることができる。
尚、下部積層体ST_bは、積層体ST_chipとは別工程で形成されてもよい。この場合、リソグラフィ工程、エッチング工程および絶縁膜22、23の堆積工程が追加される。勿論、上部積層体ST_tも、積層体ST_chipとは別工程で形成されてもよい。この場合、積層体ST_dの全体が、ほぼ等しい幅(第1幅Wbまたは第2幅Wt)で形成され得る。
(変形例2)
図20は、第1実施形態の変形例2に従った半導体ウェハの構成例を示す断面図である。変形例2では、積層体ST_dの第2絶縁膜23が導電膜21に置換されている。即ち、積層体ST_dの材料は、積層体ST_chipの材料と同一材料(例えば、タングステン)である。積層体ST_dの第2絶縁膜23は、積層体ST_chipの第2絶縁膜23が導電膜21に置換される際に、同時に置換される。変形例2のその他の構成は、第1実施形態の対応する構成と同様でよい。
図20は、第1実施形態の変形例2に従った半導体ウェハの構成例を示す断面図である。変形例2では、積層体ST_dの第2絶縁膜23が導電膜21に置換されている。即ち、積層体ST_dの材料は、積層体ST_chipの材料と同一材料(例えば、タングステン)である。積層体ST_dの第2絶縁膜23は、積層体ST_chipの第2絶縁膜23が導電膜21に置換される際に、同時に置換される。変形例2のその他の構成は、第1実施形態の対応する構成と同様でよい。
このように、積層体ST_dは、第2絶縁膜23に代えて導電膜21を有していても、改質層LMからの劈開を誘導することができる。従って、変形例2は、第1実施形態と同様の効果を得ることができる。また、変形例2は、変形例1と組み合わせてもよい。
図21は、上記実施形態を用いた半導体記憶装置であるNAND型フラッシュメモリのメモリセルアレイの回路構成の一例を示す回路図である。メモリセルアレイは、複数のブロックBLKを含む。ブロックBLKは、例えば4つのストリングユニットSU0,SU1,SU2,SU3を含む。以降、ストリングユニットSUと記した場合、ストリングユニットSU0~SU3の各々を示すものとする。
各ストリングユニットSUは、複数のNANDストリングNSを含む。複数のNANDストリングNSは、それぞれビット線BL0,BL1,…,BLm(mは0以上の整数)に関連付けられている。以降、ビット線BLと記した場合、ビット線BL0~BLmの各々を示すものとする。また、各NANDストリングNSは、例えば、メモリセルトランジスタMT0,MT1,MT2,…,MT47、ダミートランジスタDLT及びDUT、メモリセルトランジスタMT48,MT49,MT50,…,MT95、及び選択ゲートトランジスタST1及びST2を含む。以降、メモリセルトランジスタMTと記した場合、メモリセルトランジスタMT0~MT95の各々を示すものとする。
メモリセルトランジスタMTは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。ダミートランジスタDLT及びDUTの各々は、例えば、メモリセルトランジスタMTと同様の構成であり、データの記憶に使用されないメモリセルトランジスタである。選択ゲートトランジスタST1及びST2の各々は、各種動作時においてストリングユニットSUの選択に使用される。
各NANDストリングNSにおいて、選択ゲートトランジスタST1のドレインは、対応するビット線BLに接続されている。選択ゲートトランジスタST1のソースと、ダミートランジスタDUTのドレインとの間には、メモリセルトランジスタMT48~MT95が直列接続されている。ダミートランジスタDUTのソースは、ダミートランジスタDLTのドレインに接続されている。ダミートランジスタDLTのソースと、選択ゲートトランジスタST2のドレインとの間には、メモリセルトランジスタMT0~MT47が直列接続されている。
同一のブロックBLKにおいて、メモリセルトランジスタMT0~MT95のそれぞれの制御ゲートは、それぞれワード線WL0~WL95に共通接続されている。ダミートランジスタDUTの制御ゲートは、ダミーワード線WLDUに共通接続されている。ダミートランジスタDLTの制御ゲートは、ダミーワード線WLDLに共通接続されている。ストリングユニットSU0~SU3の各々に含まれた選択ゲートトランジスタST1のゲートは、それぞれ選択ゲート線SGD0~SGD3に共通接続されている。選択ゲートトランジスタST2のゲートは、選択ゲート線SGSに共通接続されている。
ビット線BL0~BLmには、それぞれ異なるカラムアドレスが割り当てられる。ビット線BLは、複数のブロックBLK間で対応するNANDストリングNSの選択ゲートトランジスタST1に共通接続されている。ワード線WL0~WL95並びにダミーワード線WLDU及びWLDLのそれぞれは、ブロックBLK毎に設けられている。ソース線SLは、複数のブロックBLK間で共有されている。
1つのストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTは、セルユニットCUと称される。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットCUは、各メモリセルトランジスタMTが1ビットデータを記憶する場合に1ページデータを記憶し、2ビットデータを記憶する場合に2ページデータを、3ビットデータを記憶する場合に3ページデータをそれぞれ記憶する。
図22は、本実施形態を用いた半導体記憶装置のチップ領域Rchipの断面図である。図22は、チップ領域Rchipにおけるメモリセルアレイの構造をより詳細に示している。尚、ここでは、導電膜間の層間絶縁膜が省略されている。また、図22において、相互に直交し、半導体基板30面に平行な2方向をX方向及びY方向とし、これらX方向及びY方向(XY面)に対して直交する方向をZ方向(積層方向)とする。
メモリセルアレイは、半導体基板30、導電膜21、22、38、メモリピラーMH、及びコンタクトプラグBLCを含む。半導体基板30の主面は、XY面に対応する。半導体基板30の上方には、層間絶縁膜22を介して複数の導電膜21が積層されている。導電膜21は、XY面に沿った平板状に形成され、ソース線SLとして機能する。尚、半導体基板30上、ソース線SLの下には、図23に示す制御回路11が設けられていてもよい。しかし、図22では、制御回路11の図示を省略している。
導電膜21上には、YZ面に沿った複数のスリットSLTが、X方向に配列される。導電膜21上かつ隣り合うスリットSLT間の構造体が、例えば1つのストリングユニットSUに対応する。具体的には、導電膜21上かつ隣り合うスリットSLT間には、下層から順に、導電膜21と層間絶縁膜22とが交互に設けられている。これらの導電膜21のうちZ方向に隣り合う導電膜は、層間絶縁膜22を介して積層される。導電膜21および層間絶縁膜22は、それぞれがXY面に沿った平板状に形成される。
最下層の導電膜21は、選択ゲート線SGSとして機能する。選択ゲート線SGS上の48個の導電膜21は、下層から順に、それぞれワード線WL0~WL47として機能する。下部積層体ST_chip_bの最上層の導電膜21および上部積層体ST_chip_tの最下層の導電膜21は、それぞれダミーワード線WLDL及びWLDUとして機能する。ダミーワード線WLDU上の48個の導電膜21は、下層から順に、それぞれワード線WL48~WL95として機能する。上部積層体ST_chip_tの最上層の導電膜21は、選択ゲート線SGDとして機能する。
複数のメモリピラーMHは、例えばY方向に千鳥状に配列され(不図示)、それぞれが1つのNANDストリングNSとして機能する。各メモリピラーMHは、選択ゲート線SGDの上面から導電膜21の上面に達するように、導電膜21および層間絶縁膜22を通過して設けられている。また、各メモリピラーMHは、下部ピラーLMH、上部ピラーUMH、及び下部ピラーLMHと上部ピラーUMH間の接合部JTを含む。
上部ピラーUMHは、下部ピラーLMH上に設けられ、下部ピラーLMHと上部ピラーUMHとの間は、接合部JTを介して接合されている。すなわち、導電膜31上に下部ピラーLMHが設けられ、下部ピラーLMH上に接合部JTを介して上部ピラーUMHが設けられる。例えば、接合部JTの外径は、下部ピラーLMHと接合部JTとの接触部分の外径よりも大きく、上部ピラーUMHと接合部JTとの接触部分の外径よりも大きい。接合部JTが設けられた接合層のZ方向における間隔(ダミーワード線WLDLとWLDUとの間の間隔)は、ワード線WL0~WL47、WL48~WL95のうち隣り合うワード線間の間隔よりも広い。
メモリピラーMHは、例えばブロック絶縁膜40、電荷蓄積膜(電荷蓄積層とも称する)41、トンネル絶縁膜42、及び半導体層43を有する。具体的には、メモリピラーMHを形成するためのメモリホールの内壁に、ブロック絶縁膜40が設けられる。ブロック絶縁膜40の内壁に、電荷蓄積膜41が設けられる。電荷蓄積膜41の内壁に、トンネル絶縁膜42が設けられる。さらに、トンネル絶縁膜42の内側に半導体層43が設けられる。なお、メモリピラーMHは、半導体層43の内部にコア絶縁膜を設けた構造としてもよい。
このようなメモリピラーMHの構成において、メモリピラーMHと選択ゲート線SGSとが交差する部分が、選択ゲートトランジスタST2として機能する。メモリピラーMHとワード線WL0~WL47とが交差する部分が、それぞれメモリセルトランジスタMT0~MT47として機能する。各メモリセルトランジスタMT0~MT47は、データが記憶される、あるいはデータが記憶可能なメモリセルである。メモリピラーMHとダミーワード線WLDL、WLDUとが交差する部分が、それぞれダミートランジスタDLT及びDUTとして機能する。各ダミートランジスタDLT及びDUTは、データが記憶されないメモリセルである。メモリピラーMHとワード線WL48~WL95とが交差する部分が、それぞれメモリセルトランジスタMT48~MT95として機能する。各メモリセルトランジスタMT48~MT95は、データが記憶される、あるいはデータが記憶可能なメモリセルである。さらに、メモリピラーMHと選択ゲート線SGDとが交差する部分が、選択ゲートトランジスタST1として機能する。
半導体層43は、メモリセルトランジスタMT、ダミートランジスタDLT、DUT、及び選択ゲートトランジスタST1、ST2のチャネル層として機能する。半導体層43の内部には、NANDストリングNSの電流経路が形成される。
電荷蓄積膜41は、メモリセルトランジスタMTにおいて半導体層43から注入される電荷を蓄積する機能を有する。電荷蓄積膜41は、例えばシリコン窒化膜を含む。
トンネル絶縁膜42は、半導体層43から電荷蓄積膜41に電荷が注入される際、または電荷蓄積膜41に蓄積された電荷が半導体層43へ拡散する際に電位障壁として機能する。トンネル絶縁膜42は、例えばシリコン酸化膜を含む。
ブロック絶縁膜40は、電荷蓄積膜41に蓄積された電荷がワード線WL0~WL95へ拡散するのを防止する。ブロック絶縁膜40は、例えばシリコン酸化膜及びシリコン窒化膜を含む。
メモリピラーMHの上面より上方には、層間絶縁膜を介して導電膜38が設けられる。導電膜38は、X方向に延伸したライン状に形成され、ビット線(あるいは配線層)BLとして機能する。複数の導電膜38はY方向に配列され(不図示)、導電膜38は、ストリングユニットSU毎に対応する1つのメモリピラーMHと電気的に接続される。具体的には、各ストリングユニットSUにおいて、各メモリピラーMH内の半導体層43上にコンタクトプラグBLCが設けられ、コンタクトプラグBLC上に1つの導電膜38が設けられる。コンタクトプラグBLCは導電膜を含む。
なお、メモリセルアレイ11の構成は、上記の構成に限定されない。例えば、各ブロックBLKが含むストリングユニットSUは、任意の個数に設定可能である。また、各NANDストリングNSが含むメモリセルトランジスタMT、ダミートランジスタDLT及びDUT、及び選択ゲートトランジスタST1及びST2の各々も、任意の個数に設定可能である。
また、ワード線WL、ダミーワード線WLDL及びWLDU、及び選択ゲート線SGD及びSGSの本数は、それぞれメモリセルトランジスタMT、ダミートランジスタDLT及びDUT、及び選択ゲートトランジスタST1及びST2の個数に従って変更される。選択ゲート線SGSは、複数層にそれぞれ設けられた複数の導電膜で構成されてもよい。選択ゲート線SGDは、複数層にそれぞれ設けられた複数の導電膜で構成されてもよい。
その他のメモリセルアレイ11の構成については、例えば“三次元積層不揮発性半導体メモリ”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“三次元積層不揮発性半導体メモリ”という2009年3月18日に出願された米国特許出願12/406,524号、“不揮発性半導体記憶装置及びその製造方法”という2010年3月25日に出願された米国特許出願12/679,991号、“半導体メモリ及びその製造方法”という2009年3月23日に出願された米国特許出願12/532,030号にそれぞれ記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
図23は、上記実施形態を用いた半導体記憶装置のダイシング領域Rdを含む断面図である。図23は、ダイシング領域Rdにおける積層構造をより詳細に示している。尚、図23の積層体ST_chipのワード線WLの層数は、図22の積層体ST_chipのそれと異なって見えるが、それぞれ同じ層数を有するものとする。
積層体ST_dは、チップ領域Rchipの積層体ST_chipと同様に積層されている。即ち、ダイシング領域Rdにおいて、基板10の上方に、層間絶縁膜(第1絶縁膜)22と第2絶縁膜23が交互に設けられている。尚、チップ領域Rchipでは、第2絶縁膜23は、導電膜21に置換されているので、第2絶縁膜23は設けられていないが、ダイシング領域Rdでは、第2絶縁膜23は、導電膜21と同一レイヤに残置されている。
最下層の第2絶縁膜23は、デバイス領域Rchipの選択ゲート線SGSに対応し、同層(同一レイヤ)である。最下層の第2絶縁膜23上には、他の複数の第2絶縁膜23が、下層から順に、それぞれワード線WL0~WL47に対応して、同層(同一レイヤ)として積層されている。さらにその上に、ダミーワード線WLDLに対応し、同層(同一レイヤ)の第2絶縁膜23が設けられている。このように、選択ゲート線SGS、ワード線WL0~WL47およびダミーワード線WLDLのそれぞれと同層(同一レイヤ)の第2絶縁膜23が、ダイシング領域Rdの下部積層体ST_bとして設けられている。
下部積層体ST_b上には、ダミーワード線WLDUに対応する第2絶縁膜23が同層(同一レイヤ)として設けられている。ダミーワード線WLDUに対応する第2絶縁膜23の上には、複数の第2絶縁膜23が、下層から順に、それぞれワード線WL48~WL95に対応して、同層(同一レイヤ)として積層されている。さらにその上に、選択ゲート線SGDに対応し、同層(同一レイヤ)の第2絶縁膜23が設けられている。選択ゲート線SGDに対応する第2絶縁膜23が、積層体ST_dの最上層となる。このように、ダミーワード線WLDU、ワード線WL48~WL95および選択ゲート線SGDのそれぞれと同層(同一レイヤ)の第2絶縁膜23が、ダイシング領域Rdの上部積層体ST_bとして設けられている。
下部積層体ST_bと上部積層体ST_tとの間には、チップ領域Rchipの接合部JTに対応する間隙GPが設けられている。間隙GのZ方向の幅(厚み)は、下部積層体ST_bおよび上部積層体ST_tにおける第2絶縁膜23間の間隔(層間絶縁膜22の厚み)よりも大きい(厚い)。また、間隙Gには、層間絶縁膜22と同一材料が設けられている。
ワード線WL、ダミーワード線WLDL及びWLDU、及び選択ゲート線SGD及びSGSの本数は、それぞれメモリセルトランジスタMT、ダミートランジスタDLT及びDUT、及び選択ゲートトランジスタST1及びST2の個数に従って変更される場合がある。この場合、それに伴い、チップ領域Rchipおよびダイシング領域Rdにおいて、導電膜21および第2絶縁膜23の積層数も変更される。例えば、選択ゲート線SGS、SGDは、それぞれ複数層に設けられた複数の導電膜21で構成されてもよい。この場合、ダイシング領域Rdにおいて、選択ゲート線SGS、SGDに対応する第2絶縁膜23もそれぞれ複数層で構成される。
さらに、チップ領域Rchipおよびダイシング領域Rdにおいて、積層体ST_chipおよびST_dの上方には、ビット線BLがコンタクトプラグBLCを介して設けられている。積層体ST_chipの上方にはパシベーション膜30が設けられている。即ち、積層体ST_chipおよびST_dは、上下方向についてビット線BLよりも下方にある。パシベーション膜30の内部にはビット線BLのさらに上方に設けられた電極層(不図示)含む。パシベーション膜30の表面には、外部接続用のパッド電極(不図示)が形成されていてもよい。パシベーション膜30は無機絶縁膜とポリイミドなどの有機絶縁膜との積層構造であってもよい。
積層体ST_dの側面は、積層体ST_chipの端部側面のテーパーと同様のテーパーを有する。これは、積層体ST_dおよびST_chipは、同一積層工程で積層され、同一エッチング工程で加工されているからである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
W 半導体ウェハ、10 基板、11 制御回路、ST_chip,ST_d 積層体、20 層間絶縁膜、21 導電膜、22 第1絶縁膜、23 第2絶縁膜、30 パシベーション膜、40 ガードリング、50 金属膜、Rchip チップ領域、Rd ダイシング領域、CL 柱状部
Claims (9)
- 半導体素子を有する複数の半導体チップ領域と、
隣接する前記半導体チップ領域間に設けられた分割領域と、
前記分割領域上に設けられ、交互に積層された複数のシリコン酸化膜および複数のシリコン窒化膜からなる第1積層体と、
前記第1積層体よりも上に設けられ、上から見た時に前記第1積層体と重なる金属膜と、を備え、
前記半導体素子は、交互に積層された複数のシリコン酸化膜および複数の導電膜からなる第2積層体と、前記第2積層体を貫通するように設けられた柱状部とを備えた半導体ウェハ。 - 前記第1積層体の最上層にある前記シリコン窒化膜と同層に設けられ、前記半導体チップ領域の前記柱状部の最上部にある第1選択ゲートと、
前記第1積層体の最下層にある前記シリコン窒化膜と同層に設けられ、前記半導体チップ領域の前記柱状部の最下部にある第2選択ゲートをさらに備えた、請求項1に記載の半導体ウェハ。 - 前記第1積層体よりも上に設けられたビット線をさらに備える請求項1に記載の半導体ウェハ。
- 前記柱状部は第1柱状部と第2柱状部とを有し、前記第1柱状部の上に第2柱状部が設けられ、前記第1柱状部の最上部の径は前記第2柱状部の最下部の径よりも大きい、請求項1に記載の半導体ウェハ。
- 前記第1積層体は前記分割領域に前記チップ領域の全体を囲うように設けられた、請求項1から4のいずれか一項に記載の半導体ウェハ。
- 第1面と前記第1面の反対側の第2面とを有する半導体基板と、
前記半導体基板の前記第1面に設けられた半導体素子と、
前記第2面から前記第1面に向かう方向である第1方向に沿って前記第1面の端部から立ち上がる側面の少なくとも一部に現れ、交互に積層された複数のシリコン酸化膜および複数のシリコン窒化膜からなる第1積層体と、
前記第1積層体よりも上に設けられ、上から見た時に前記第1積層体と重なる金属膜と、を備え、
前記半導体素子は、交互に積層された複数のシリコン酸化膜および複数の導電膜からなる第2積層体と、前記第2積層体を貫通するように設けられた柱状部とを備え、メモリセルが前記第2積層体と前記柱状部との交点位置に設けられた半導体装置。 - 前記第1積層体の最上層にある前記シリコン窒化膜と同層に設けられ、前記半導体チップ領域の前記柱状部の最上部にある第1選択ゲートと、
前記第1積層体の最下層にある前記シリコン窒化膜と同層に設けられ、前記半導体チップ領域の前記柱状部の最下部にある第2選択ゲートをさらに備えた、請求項6に記載の半導体装置。 - 前記第1積層体よりも上に設けられたビット線をさらに備える請求項6に記載の半導体装置。
- 前記柱状部は第1柱状部と第2柱状部とを有し、前記第1柱状部の上に第2柱状部が設けられ、前記第1柱状部の最上部の径は前記第2柱状部の最下部の径よりも大きい、請求項6に記載の半導体装置。
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