JP2022126268A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置及び半導体記憶装置の製造方法 Download PDF

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Abstract

Figure 2022126268000001
【課題】集積性に優れる半導体記憶装置及び半導体記憶装置の製造方法を提供することである。
【解決手段】実施形態の半導体記憶装置は、半導体基板と第１トランジスタと第２トランジスタと素子分離領域と第１絶縁層とを持つ。半導体基板は、第１方向に並ぶ第１ウェル領域と第２ウェル領域とを含む。第１トランジスタは、第１ウェル領域と第１ゲート絶縁層と第１ゲート電極と第２ゲート電極とを含む。第２トランジスタは、第２ウェル領域と第２ゲート絶縁層と第３ゲート電極と第４ゲート電極とを含む。素子分離領域は、第１ウェル領域と第２ウェル領域との間にある。第１絶縁層は、素子分離領域の上方にある。第１絶縁層は、第１ゲート電極と重なる第１突出部と、第３ゲート電極と重なる第２突出部とを有する。第２ゲート電極の一部は、第１突出部の上方にある。第４ゲート電極の一部は第２突出部の上方にある。
【選択図】図７

Description

本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
メモリセルが３次元に積層されたＮＡＮＤ型フラッシュメモリが知られている。
特開２０１２－８０１０５号公報
本発明が解決しようとする課題は、集積性に優れる半導体記憶装置及びその製造方法を提供することである。
実施形態の半導体記憶装置は、半導体基板と第１トランジスタと第２トランジスタと素子分離領域と第１絶縁層とを持つ。半導体基板は、第１方向に並ぶ第１ウェル領域と第２ウェル領域とを含む。第１トランジスタは、第１ウェル領域と第１ゲート絶縁層と第１ゲート電極と第２ゲート電極とを含む。第１ゲート絶縁層は、第１ウェル領域の上方にある。第１ゲート電極は、第１ゲート絶縁層の上方にあり、半導体を含む。第２ゲート電極は、第１ゲート電極の上方にあり、金属を含む。第２トランジスタは、第２ウェル領域と第２ゲート絶縁層と第３ゲート電極と第４ゲート電極とを含む。第２ゲート絶縁層は、第２ウェル領域の上方にある。第３ゲート電極は、第２ゲート絶縁層の上方にあり、半導体を含む。第４ゲート電極は、第３ゲート電極の上方にあり、金属を含む。素子分離領域は、第１ウェル領域と第２ウェル領域との間にある。第１絶縁層は、素子分離領域の上方にある。第１絶縁層は、第１方向と交差する第２方向から見て、第１ゲート電極と重なる第１突出部と、第３ゲート電極と重なる第２突出部とを有する。第２ゲート電極の一部は、第１突出部の上方にある。第４ゲート電極の一部は第２突出部の上方にある。
第１実施形態にかかる半導体記憶装置の回路構成を示すブロック図。 第１実施形態にかかる半導体記憶装置のメモリセルアレイの回路図。 第１実施形態にかかる半導体記憶装置の平面図。 第１実施形態にかかる半導体記憶装置の断面図。 第１実施形態にかかる半導体記憶装置の柱状体の近傍を拡大し、Ｚ方向に沿って切断した断面図。 第１実施形態にかかる半導体記憶装置の柱状体の近傍を拡大し、導電層に沿って切断した断面図。 本実施形態に係る半導体記憶装置の回路領域におけるトランジスタの近傍の平面図。 本実施形態に係る半導体記憶装置の回路領域におけるトランジスタの近傍の断面図。 本実施形態に係る半導体記憶装置の回路領域におけるトランジスタの近傍の別の断面図。 本実施形態に係る半導体記憶装置の回路領域におけるトランジスタの絶縁層及び半導体層の平面図。 本実施形態に係る半導体記憶装置の回路領域における容量素子の断面図。 本実施形態に係る半導体記憶装置の回路領域における抵抗素子の断面図。 半導体記憶装置の回路領域の製造方法の一例を説明するための図。 半導体記憶装置の回路領域の製造方法の一例を説明するための図。 半導体記憶装置の回路領域の製造方法の一例を説明するための図。 半導体記憶装置の回路領域の製造方法の一例を説明するための図。 半導体記憶装置の回路領域の製造方法の一例を説明するための図。 半導体記憶装置の回路領域の製造方法の一例を説明するための図。 第１変形例に係る半導体記憶装置の回路領域におけるトランジスタの近傍の平面図。 第１変形例に係る半導体記憶装置の回路領域におけるトランジスタの近傍の断面図。 第２変形例に係る半導体記憶装置の回路領域におけるトランジスタの近傍の平面図。 第２変形例に係る半導体記憶装置の回路領域におけるトランジスタの近傍の断面図。 第３変形例に係る半導体記憶装置の回路領域におけるトランジスタの近傍の平面図。 第４変形例に係る半導体記憶装置の回路領域におけるトランジスタの近傍の平面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。
また先に、Ｘ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向及びＹ方向は、後述する半導体基板１０の表面と略平行な方向である（図４参照）。Ｘ方向は、後述するトランジスタ３０の一方の拡散層３１から他方の拡散層３１に向かう方向である。Ｙ方向は、Ｘ方向と直交する方向である。Ｚ方向は、Ｘ方向及びＹ方向と直交する方向であり、半導体基板１０から離れる方向である。本実施形態では、Ｘ方向は「第３方向」の一例であり、Ｙ方向は「第１方向」の一例であり、Ｚ方向は「第２方向」の一例である。
（第１実施形態）
図１は、半導体記憶装置１００のシステム構成を示すブロック図である。半導体記憶装置１００は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１００は、例えば、メモリセルアレイ１１０、コマンドレジスタ１０１、アドレスレジスタ１０２、シーケンサ１０３、ドライバモジュール１０４、ロウデコーダモジュール１０５及びセンスアンプモジュール１０６を備える。
メモリセルアレイ１１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＣ０～ＭＣ７（図２参照）の集合である。メモリセルアレイ１１０は、複数のビットライン及び複数のワードラインを有する。各メモリセルトランジスタＭＣ０～ＭＣ７はそれぞれ、１本のビットラインと１本のワードラインとに接続されている。メモリセルトランジスタＭＣ０～ＭＣ７のそれぞれを区別しない場合は、メモリセルトランジスタＭＣと称する場合がある。メモリセルアレイ１１０の詳細な構成については後述する。
コマンドレジスタ１０１は、半導体記憶装置１００がメモリコントローラ２００から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１０３に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１０２は、半導体記憶装置１００がメモリコントローラ２００から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１０３は、半導体記憶装置１００全体の動作を制御する。例えば、シーケンサ１０３は、コマンドレジスタ１０１に保持されたコマンドＣＭＤに基づいてドライバモジュール１０４、ロウデコーダモジュール１０５、及びセンスアンプモジュール１０６等を制御して、読み出し動作、書き込み動作、及び消去動作等を実行する。
ドライバモジュール１０４は、読み出し動作、書き込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１０４は、例えば、アドレスレジスタ１０２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１０５は、アドレスレジスタ１０２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１０５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１０６は、書き込み動作において、メモリコントローラ２００から受信した書き込みデータＤＡＴに応じて、各ビット線に電圧を印加する。また、センスアンプモジュール１０６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２００に転送する。
半導体記憶装置１００とメモリコントローラ２００との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体記憶装置１００とメモリコントローラ２００との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
入出力信号Ｉ／Ｏは、例えば８ビット長の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１００が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。
アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１００が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。
ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体記憶装置１００に命令する信号である。
リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体記憶装置１００に命令する信号である。
レディビジー信号ＲＢｎは、半導体記憶装置１００がメモリコントローラ２００からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２００に通知する信号である。
以上で説明した半導体記憶装置１００及びメモリコントローラ２００は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
次に、メモリセルアレイ１１０の電気的な構成について説明する。
図２は、メモリセルアレイ１１０の等価回路を示す図であり、一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵ３を含む。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えば、メモリセルトランジスタＭＣ０～ＭＣ７、選択トランジスタＳＴ１、ＳＴ２を含む。
メモリセルトランジスタＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１、ＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
メモリセルトランジスタＭＣは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＭＯＮＯＳ型を例として説明する。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の一端に接続される。同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続される。選択ゲート線ＳＧＤ０～ＳＧＤ３は、ロウデコーダモジュール１０５に接続される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＣ０～ＭＣ７の他端に接続される。同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。選択ゲート線ＳＧＳは、ロウデコーダモジュール１０５に接続される。
ビット線ＢＬは、各ブロックＢＬＫにあるストリングユニットＳＵ０～ＳＵ３にそれぞれ含まれる１つのＮＡＮＤストリングＮＳを共通に接続する。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＣの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＣを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＣが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係る半導体記憶装置１００が備えるメモリセルアレイ１１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
図３は、第１実施形態にかかる半導体記憶装置１００の平面図である。図４は、第１実施形態にかかる半導体記憶装置１００の断面図である。
半導体記憶装置１００は、メモリ領域２と回路領域３とに区分される。メモリ領域２に、上述のメモリセルアレイ１１０が形成されている。回路領域３には、コマンドレジスタ１０１、アドレスレジスタ１０２、シーケンサ１０３、ドライバモジュール１０４、ロウデコーダモジュール１０５及びセンスアンプモジュール１０６が形成されている。
図３では、メモリ領域２のＸ方向又はＹ方向の側方（周辺）に回路領域３がある例を示したが、回路領域３はメモリ領域２とＺ方向に重なる位置にあってもよい。例えば、回路領域３は、メモリ領域２の下方に配置してもよい（ＣＵＡ：CMOS Under Array）。また例えば、メモリ領域２が形成されたパッドと回路領域３が形成されたパッドとを貼り合わせることで、半導体記憶装置１００を作製してもよい（ＣＢＡ：CMOS Bonding Array）。
半導体記憶装置１００は、半導体基板１０上にある。半導体記憶装置１００は、半導体基板１０上に積層された絶縁層１１内に形成されている。半導体基板１０は、例えば、シリコン基板である。半導体基板１０は、例えば、メモリ領域２、回路領域３に亘って、Ｘ方向及びＹ方向に広がる。絶縁層１１は、例えばシリコン酸化物、シリコン窒化物である。
メモリ領域２は、データを記憶するメモリセルトランジスタＭＣが３次元的に配列している領域である。メモリ領域２は、積層体２０と複数の柱状体２３と複数のコンタクト２４、２６とを備える。メモリ領域２を構成するこれらの構造体は、絶縁層１１内に形成されている。本明細書で「コンタクト」とは、例えばタングステンのような導電材料で形成された、柱状、円錐台形状、逆円錐台形状、又は樽状の接続部材である。
積層体２０は、Ｚ方向に複数の導電層２１と複数の絶縁層２２とを有する。導電層２１と絶縁層２２とは、交互に積層されている。絶縁層２２は、隣接する導電層２１の間を絶縁する。絶縁層２２は、例えば、シリコン酸化物を含む。複数の導電層２１及び複数の絶縁層２２のそれぞれは、Ｘ方向及びＹ方向に広がる。導電層２１及び絶縁層２２の数は、任意である。導電層２１のそれぞれは、図２におけるワード線ＷＬのそれぞれに対応する。また図４では、Ｘ方向（２つの拡散層を結ぶ方向）と、導電層２１（ワード線ＷＬ）が延びる方向とが一致する場合を一例として示したが、この場合に限られない。例えば、Ｘ方向と導電層２１が延びる方向とは直交していてもよい。
複数の導電層２１のそれぞれは、コンタクト２４を介して配線（例えば、ワードライン）と接続されている。導電層２１は、選択ゲートライン又はメモリセルトランジスタのゲート電極として機能する。導電層２１は、例えば、タングステン、不純物がドープされたポリシリコンを含む。
柱状体２３は、積層体２０内に複数形成されている。柱状体２３は、メモリ領域２内に点在し、例えばＺ方向からの平面視でＸ方向にジグザグ状に配列している。柱状体２３は、コンタクト２６を介して配線（例えば、ソースライン）と接続されている。柱状体２３は、それぞれＺ方向に延び、積層体２０をＺ方向に貫通する。
図５は、第１実施形態にかかる半導体記憶装置１００の柱状体２３の近傍を拡大し、Ｚ方向に沿って切断した断面図である。図６は、第１実施形態にかかる半導体記憶装置１００の柱状体２３の近傍を拡大し、導電層２１に沿って切断した断面図である。
柱状体２３はそれぞれ、メモリホールＭＨ内に形成されている。柱状体２３はそれぞれ、内側から順に、コア２３ａ、半導体ボディ２３ｂ、メモリ膜２３ｃを有する。柱状体２３は、Ｚ方向からの平面視で、例えば、円又は楕円である。
コア２３ａは、Ｚ方向に延び、柱状である。コア２３ａは、例えば、シリコン酸化物を含む。コア２３ａは、半導体ボディ２３ｂの内側にある。
半導体ボディ２３ｂは、Ｚ方向に延びる。半導体ボディ２３ｂは、コア２３ａの外側面を被覆する。半導体ボディ２３ｂは、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体ボディ２３ｂは、柱状体２３におけるキャリアの流路である。
メモリ膜２３ｃは、Ｚ方向に延びる。メモリ膜２３ｃは、半導体ボディ２３ｂの外側面を被覆する。メモリ膜２３ｃは、メモリホールＭＨの内面と半導体ボディ２３ｂの外側面との間にある。メモリ膜２３ｃは、例えば、トンネル絶縁膜２３ｃａと電荷蓄積膜２３ｃｂとカバー絶縁膜２３ｃｃを含む。
トンネル絶縁膜２３ｃａは、電荷蓄積膜２３ｃｂと半導体ボディ２３ｂとの間に位置する。トンネル絶縁膜２３ｃａは、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２３ｃａは、半導体ボディ２３ｂと電荷蓄積膜２３ｃｂとの間の電位障壁である。
電荷蓄積膜２３ｃｂは、それぞれの導電層２１とトンネル絶縁膜２３ｃａとの間に位置する。電荷蓄積膜２３ｃｂは、例えばシリコン窒化物を含む。電荷蓄積膜２３ｃｂと複数の導電層２１のそれぞれとが交差する部分は、それぞれメモリセルトランジスタＭＣとして機能する。電荷蓄積膜２３ｃｂが複数の導電層２１と交差する部分（電荷蓄積部）における電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＣはデータを保持する。
カバー絶縁膜２３ｃｃは、それぞれの絶縁層２２と電荷蓄積膜２３ｃｂとの間に位置する。カバー絶縁膜２３ｃｃは、無くてもよい。カバー絶縁膜２３ｃｃは、例えばシリコン酸化物を含む。カバー絶縁膜２３ｃｃは、加工時に電荷蓄積膜２３ｃｂをエッチングから保護する。
またそれぞれの導電層２１は、導電層２１ａとバリア膜２１ｂとブロック絶縁膜２１ｃとを有してもよい。バリア膜２１ｂは、導電層２１ａとブロック絶縁膜２１ｃとの間の密着性を向上させる。バリア膜２１ｂは、例えば導電層２１ａがタングステンの場合、一例として窒化チタン、窒化チタンとチタンとの積層構造膜である。ブロック絶縁膜２１ｃは、バックトンネリングを抑制する。バックトンネリングは、導電層２１からメモリ膜２３ｃへの電荷が戻る現象である。ブロック絶縁膜２１ｃは、例えば、シリコン酸化膜、金属酸化物膜、複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。
回路領域３（図４参照）は、メモリ領域２のメモリセルトランジスタＭＣを制御するための回路を有する領域である。回路領域３は、複数のトランジスタ３０と複数のコンタクト３５とを有する。コンタクト３５は、トランジスタ３０とトランジスタ３０を制御する配線とを接続する。コンタクト３５は、トランジスタ３０の拡散層３１に接続されるコンタクト３５Ａと、トランジスタ３０のゲート電極３４に接続されるコンタクト３５Ｂとがある。複数のトランジスタ３０の間には、素子分離領域４１、４２（STI：Shallow Trench Isolation）がある。
トランジスタ３０は、例えば、上述のセンスアンプモジュール１０６等に用いられる。トランジスタ３０は、例えば、高耐圧トランジスタと低耐圧トランジスタがある。高耐圧トランジスタは、例えば２０Ｖ以上の高電圧を取り扱うことを目的としている。低耐圧トランジスタは、高耐圧のトランジスタより低電圧を取り扱うことを目的としている。
図７は、本実施形態に係る半導体記憶装置１００の回路領域３におけるトランジスタ３０の近傍の平面図である。図８及び図９は、本実施形態に係る半導体記憶装置１００の回路領域３におけるトランジスタ３０の近傍の断面図である。図８は、図７のＡ－Ａ線に沿って切断した断面であり、図９は、図６のＢ－Ｂ線に沿って切断した断面である。
トランジスタ３０は、例えば、行列状に配列している。トランジスタ３０のそれぞれは、例えば、２つの拡散層３１とウェル領域３３とゲート絶縁層３２とゲート電極３４とコンタクト３５と絶縁層３７と絶縁側壁３９とを有する。
ウェル領域３３は、半導体基板１０内に形成されている。ウェル領域３３は、Ｐ型ウェル領域又はＮ型ウェル領域である。ウェル領域３３は、Ｘ方向に素子分離領域４１で分断されている。ウェル領域３３は、Ｙ方向に素子分離領域４２で分断されている。以下、Ｙ方向に素子分離領域４２で分断された一方をウェル領域３３Ａ、他方をウェル領域３３Ｂと称する場合がある。例えば、ウェル領域３３Ａは第１ウェル領域であり、ウェル領域３３Ｂは第２ウェル領域である。素子分離領域４１、４２は、半導体基板１０に形成された溝に充填された絶縁体であり、例えば、酸化シリコンである。素子分離領域４１、４２は、隣接するトランジスタ３０の間を分断している。以下、Ｙ方向に隣接するトランジスタ３０のうちの一方を第１トランジスタ３０Ａと称し、他方を第２トランジスタ３０Ｂと称する場合がある。
２つの拡散層３１は、Ｘ方向に離間し、Ｚ方向からの平面視でゲート絶縁層３２及びゲート電極３４を挟む。拡散層３１のそれぞれは、トランジスタ３０のソース又はドレインである。拡散層３１のそれぞれは、ドナー又はアクセプタとなるドーパントを含む半導体である。拡散層３１がｐ型の場合は、拡散層３１は例えばボロンがドープされたシリコンである。拡散層３１がｎ型の場合は、拡散層３１は例えばリンがドープされたシリコンである。
ゲート絶縁層３２は、２つの拡散層３１の間のウェル領域３３上にある。ゲート絶縁層３２は、例えば、酸化シリコン及び窒化シリコンの積層構造を含む。ゲート絶縁層３２のうち第１トランジスタ３０Ａに属するものをゲート絶縁層３２Ａと称し、ゲート絶縁層３２のうち第２トランジスタ３０Ｂに属するものをゲート絶縁層３２Ｂと称する。ゲート絶縁層３２Ａは、第１ゲート絶縁層の一例である。ゲート絶縁層３２Ｂは、第２ゲート絶縁層の一例である。
ゲート電極３４は、半導体基板１０側から順に、ゲート電極３４ａとゲート電極３４ｂとを有する。ゲート電極３４は、２つの拡散層３１の間のウェル領域３３の上方にあり、ゲート絶縁層３２上にある。ゲート電極３４ａは、ゲート絶縁層３２上にあり、ゲート電極３４ｂはゲート電極３４ａ上にある。ゲート電極３４ａは、半導体を含む。ゲート電極３４ａは、例えば、ポリシリコンである。ゲート電極３４ｂは、金属を含む。ゲート電極３４ｂは、例えば、タングステンである。
またゲート電極３４ａのうち第１トランジスタ３０Ａに属するものをゲート電極３４ａＡと称し、ゲート電極３４ａのうち第２トランジスタ３０Ｂに属するものをゲート電極３４ａＢと称する。ゲート電極３４ａＡは、第１ゲート電極の一例である。ゲート電極３４ａＢは、第３ゲート電極の一例である。またゲート電極３４ｂのうち第１トランジスタ３０Ａに属するものをゲート電極３４ｂＡと称し、ゲート電極３４ｂのうち第２トランジスタ３０Ｂに属するものをゲート電極３４ｂＢと称する。ゲート電極３４ｂＡは、第２ゲート電極の一例である。ゲート電極３４ｂＢは、第４ゲート電極の一例である。
絶縁層３７は、ゲート電極３４の上面を覆う。絶縁側壁３９は、ゲート電極３４の側面を覆う。絶縁層３７及び絶縁側壁３９は、例えば、シリコン酸化物である。
素子分離領域４２上には、絶縁層５０がある（図９参照）。絶縁層５０は、第１絶縁層の一例である。図１０は、絶縁層５０及びゲート電極３４ａの上面をＺ方向から見た図である。絶縁層５０は、Ｚ方向から見て一部が素子分離領域４２からＹ方向に突出している。Ｚ方向から見て、絶縁層５０のうち素子分離領域４２からＹ方向に突出する部分を突出部５１と称する。絶縁層５０は、例えば、酸化シリコンである。絶縁層５０の一部は、Ｚ方向から見て、ゲート電極３４ａＡ及びゲート電極３４ａＢと重なる。絶縁層５０のうちＺ方向から見て、ゲート電極３４ａＡと重なる部分を突出部５１Ａと称し、ゲート電極３４ａＢと重なる部分を突出部５１Ｂと称する。突出部５１Ａは第１突出部の一例であり、突出部５１Ｂは第２突出部の一例である。
絶縁層５０上には、例えば、半導体層５２Ａ、５２Ｂがある（図９参照）。半導体層５２Ａは、第１半導体層の一例である。半導体層５２Ｂは、第２半導体層の一例である。半導体層５２Ａ、５２Ｂはそれぞれ、突出部５１上にある。半導体層５２Ａは突出部５１Ａ上にあり、半導体層５２Ｂは突出部５１Ｂ上にある。半導体層５２Ａは、突出部５１Ａとゲート電極３４ｂＡとの間にある。半導体層５２Ｂは、突出部５１Ｂとゲート電極３４ｂＢとの間にある。半導体層５２Ａと半導体層５２Ｂとの間にはＸ方向に延びる空間Ｓｐがある。空間Ｓｐは、ゲート電極３４の分断時に形成される。半導体層５２Ａ、５２Ｂは、例えば、ポリシリコンである。
ゲート電極３４ｂＡの一部は、絶縁層５０及び半導体層５２Ａ上にも形成されている。ゲート電極３４ｂＡは、突出部５１Ａ上にあり、突出部５１Ａを覆っている。ゲート電極３４ｂＢの一部は、絶縁層５０及び半導体層５２Ｂ上にも形成されている。ゲート電極３４ｂＢは、突出部５１Ｂ上にあり、突出部５１Ｂを覆っている。ゲート電極３４ｂＡとゲート電極３４ｂＢとの間には空間Ｓｐがあり、互いに電気的に分離されている。空間Ｓｐは、図示略しているが、窒化シリコン、酸化シリコン等の絶縁体で埋められている。ゲート電極３４ｂＡの一部は、素子分離領域４２とゲート電極３４ａＡとの境界よりＹ方向に突出している。ゲート電極３４ｂＢの一部は、素子分離領域４２とゲート電極３４ａＢとの境界よりＹ方向に突出している。その結果、Ｚ方向から見て、ゲート電極３４ｂＡ、３４ｂＢの一部は、素子分離領域４２と重なっている。
回路領域３には、トランジスタ３０以外の素子もある。回路領域３には、例えば、容量素子６０、抵抗素子７０がある。
図１１は、本実施形態に係る半導体記憶装置１００の回路領域３における容量素子６０の断面図である。容量素子６０は、トランジスタ３０と同一の半導体基板１０上に形成されている。容量素子６０は、絶縁層６１と半導体層６２と絶縁層６３と半導体層６４と金属層６５とコンタクト６６とを備える。絶縁層６１は、第２絶縁層の一例である。半導体層６２は、第３半導体層の一例である。絶縁層６３は、第３絶縁層の一例である。半導体層６４は、第４半導体層の一例である。金属層６５は、第２金属層の一例である。
絶縁層６１は、半導体基板１０上にある。半導体層６２は、絶縁層６１上にある。半導体層６２の一部には開口があり、開口内に半導体基板１０へ至るコンタクト６６が形成されている。絶縁層６３は、半導体層６２上の一部にある。半導体層６４は、絶縁層６３上にある。金属層６５は、半導体層６２、６４を覆うように形成されている。
コンタクト６６に接続された半導体基板１０及び半導体層６２に挟まれる絶縁層６１は、コンデンサＣとして機能する。またコンタクト６６に接続された半導体層６２及び半導体層６４に挟まれる絶縁層６３は、コンデンサＣとして機能する。それぞれのコンタクト６６の電位が異なると、コンデンサＣには電荷が蓄積され、静電容量が生じる。容量素子６０は、絶縁層６１及び絶縁層６３によって電荷を蓄積でき、必要に応じて電荷を放出できる。
絶縁層６１は、ゲート絶縁層３２と同時に形成され、同一の材料からなる。半導体層６２は、ゲート電極３４ａと同時に形成され、同一の材料からなる。絶縁層６３は、絶縁層５０と同時に形成され、同一の材料からなる。半導体層６４は、半導体層５２Ａ，５２Ｂと同時に形成され、同一の材料からなる。金属層６５は、ゲート電極３４ｂと同時に形成され、同一の材料からなる。
図１２は、本実施形態に係る半導体記憶装置１００の回路領域３における抵抗素子７０の断面図である。抵抗素子７０は、トランジスタ３０と同一の半導体基板１０上に形成されている。抵抗素子７０は、絶縁層７１と半導体層７２と絶縁層７３と半導体層７４と金属層７５とコンタクト７６とを備える。半導体層７２は、第５半導体層の一例である。絶縁層７３は、第４絶縁層の一例である。金属層７５の一部は、電極Ｅとなる。
絶縁層７１は、半導体基板１０上にある。半導体層７２は、絶縁層７１上にある。半導体層７２は、例えばＹ方向に延びる配線である。絶縁層７３は、半導体層７２上にある。絶縁層７３の一部には開口が形成されている。半導体層７４は、絶縁層７３の一部の上にある。金属層７５は、開口内に露出した半導体層７２及び半導体層７４上にある。開口内を充填する金属層７５は電極Ｅとなる。
図１２に示す抵抗素子７０は、２つの電極Ｅの間を半導体層７２が電気的に接続している。２つの電極Ｅの間を接続する半導体層７２は抵抗体である。半導体層７２が抵抗体として機能することで、抵抗素子７０は一定の抵抗値を示す抵抗素子となる。
絶縁層７１は、ゲート絶縁層３２と同時に形成され、同一の材料からなる。半導体層７２は、ゲート電極３４ａと同時に形成され、同一の材料からなる。絶縁層７３は、絶縁層５０と同時に形成され、同一の材料からなる。半導体層７４は、半導体層５２Ａ、５２Ｂと同時に形成され、同一の材料からなる。金属層７５は、ゲート電極３４ｂと同時に形成され、同一の材料からなる。
次いで、第１実施形態に係る半導体記憶装置１００の回路領域３の製造方法について説明する。図１３～図１８は、半導体記憶装置１００の回路領域３の製造方法の一例を説明するための図である。図１３～１８は、トランジスタ３０の近傍を拡大した図であり、上図はＺ方向からの平面図であり、下図はＹＺ断面図である。
まずウェル領域３３が形成された半導体基板１０上の全面に、絶縁層８０及び半導体層８１を積層する。回路領域３に容量素子６０、抵抗素子７０がある場合、絶縁層８０は絶縁層６１及び絶縁層７１を兼ね、半導体層８１は半導体層６２及び半導体層７２を兼ねる。次いで、図１３に示すように、所定の位置に素子分離領域４１、４２を形成する。素子分離領域４１、４２は、半導体層８１から半導体基板１０に至る溝を形成し、その溝の内部を絶縁体で充填することで作製できる。
次いで、図１４に示すように、半導体層８１、素子分離領域４１、４２上の全面に、絶縁層８２及び半導体層８３を成膜する。回路領域３に容量素子６０、抵抗素子７０がある場合、絶縁層８２は絶縁層６３及び絶縁層７３を兼ね、半導体層８３は半導体層６４及び半導体層７４を兼ねる。すなわち、絶縁層８２、絶縁層６３及び絶縁層７３は同時に成膜された連続する層であり、半導体層８３、半導体層６４及び半導体層７４は同時に成膜された連続する層である。
次いで、図１５に示すように、絶縁層８２及び半導体層８３の不要部分を反応性イオンエッチング（ＲＩＥ）等で除去する。絶縁層８２及び半導体層８３は、素子分離領域４２を跨ぐように残す。絶縁層８２は、絶縁層５０となり、半導体層８３は半導体層８４となる。
次いで、図１６に示すように、半導体層８１、半導体層８４上の全面に、金属層８５を成膜する。回路領域３に容量素子６０、抵抗素子７０がある場合、金属層８５は金属層６５及び金属層７５を兼ねる。すなわち、金属層８５、金属層６５及び金属層７５は同時に成膜される連続する層である。
次いで、図１７に示すように、金属層８５、半導体層８１、絶縁層８０の不要部分を反応性イオンエッチングで除去する。これらの層が除去されることで、半導体基板１０のウェル領域３３の一部が露出する。この際、容量素子６０においては、金属層６５及び半導体層６２、６４の不要部分を除去する加工が同時に行われる。また抵抗素子７０においても、半導体層７４及び金属層７５の不要部分を除去する加工が同時に行われ、電極Ｅの近傍の外周形状が形成される。金属層８５は、加工によりＹ方向に延びる金属層８６となる。半導体層８１は、ゲート電極３４ａとなる。絶縁層８０は、ゲート絶縁層３２となる。次いで、半導体基板１０の露出した部分にキャリアをドープすることで、その部分がドープ領域３１Ｌとなる。
そして、金属層８６の側面を被覆する絶縁側壁３９を形成する（図示略）。その後、ドープ領域３１Ｌにキャリアをさらにドープし、拡散層３１が形成される。
次いで、図１８に示すように、素子分離領域４２と重なる位置にある金属層８６及び半導体層８４を反応性イオンエッチングで除去する。金属層８６は分断され、ゲート電極３４ｂとなる。半導体層８４は分断され、半導体層５２Ａ、５２Ｂとなる。金属層８６及び半導体層８４が分断されることで、Ｙ方向に隣接するトランジスタ３０が分断される。次いで、拡散層３１に至るコンタクト３５Ａ及びゲート電極３４ｂに至るコンタクト３５Ｂを形成する。
以上の工程により、回路領域３のトランジスタ３０が作製される。またトランジスタ３０と同時に容量素子６０、抵抗素子７０を作製できる。ここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。
第１実施形態にかかる半導体記憶装置１００によれば、Ｙ方向に隣接するトランジスタ３０間の距離を狭めることができる。素子分離領域４２上に、素子分離領域４２から一部がＹ方向に突出する絶縁層５０を有することで、金属層８６を分断する際の加工マージンが広がるためである。金属層８６を分断する際の加工精度は、絶縁層５０のＹ方向の幅で規定され、素子分離領域４２のＹ方向の幅の影響を受けない。したがって、素子分離領域４２のＹ方向の幅を狭くでき、結果的に、Ｙ方向に隣接するトランジスタ３０間の距離が狭まる。Ｙ方向に隣接するトランジスタ３０間の距離が狭まると、同一面積に形成できるトランジスタ３０の数が増え、回路領域３の集積性を高めることができる。またトランジスタ３０を多く含むセンスアンプ等の面積を小さくできる。
図１９は、第１変形例に係る半導体記憶装置１００の回路領域３におけるトランジスタ９０の近傍の平面図である。図２０は、第１変形例に係る半導体記憶装置１００の回路領域３におけるトランジスタ９０の近傍の断面図である。図２０は、図１９のＢ－Ｂ線に沿って切断した断面である。絶縁層５０及びゲート電極３４ａの上面をＺ方向から見た形状は、図１０と同一である。
第１変形例は、Ｙ方向に隣接するゲート電極３４ｃＡとゲート電極３４ｃＢとの間の空間Ｓｐ１の幅が、第１実施形態と異なる。空間Ｓｐ１は、空間ＳｐよりＹ方向の幅が広い。空間Ｓｐ１のＹ方向の幅ＷＳｐ１は、例えば、素子分離領域４２のＹ方向の幅Ｗ４２より広い。空間Ｓｐ１は、図示略しているが、窒化シリコン、酸化シリコン等の絶縁体で埋められている。トランジスタ９０は、ゲート電極３４ｃＡ、３４ｃＢ及び半導体層５３Ａ、５３ＢのＹ方向の幅が、第１実施形態に係るトランジスタ３０と異なる。ゲート電極３４ｃＡ、３４ｃＢのそれぞれは、第１実施形態のゲート電極３４ｂＡ、３４ｂＢに対応し、半導体層５３Ａ、５３Ｂのそれぞれは、第１実施形態の半導体層５２Ａ、５２Ｂに対応する。第１変形例において、第１実施形態と同様の構成については同様の符号を付し、説明を省く。
ゲート電極３４ｃＡ及び半導体層５３Ａは、突出部５１Ａ上にあり、突出部５１Ａの一部を覆っている。ゲート電極３４ｃＢ及び半導体層５３Ｂは、突出部５１Ｂ上にあり、突出部５１Ｂの一部を覆っている。ゲート電極３４ｃＡ及び半導体層５３Ａは、突出部５１Ａの上面の全面を被覆せず、一部を被覆する。すなわち、突出部５１Ａ上に、ゲート電極３４ｃＡ及び半導体層５３Ａが形成されていない部分がある。同様に、突出部５１Ｂ上に、ゲート電極３４ｃＢ及び半導体層５３Ｂが形成されていない部分がある。ゲート電極３４ｃＡのＹ方向の端面は、素子分離領域４２とゲート電極３４ａＡとの境界より第１トランジスタ９０Ａの内側にある。ゲート電極３４ｃＢのＹ方向の端面は、素子分離領域４２とゲート電極３４ａＢとの境界より第２トランジスタ９０Ｂの内側にある。ゲート電極３４ｃＡのＹ方向の幅Ｗ１は、ゲート電極３４ａＡのＹ方向の幅Ｗ２より狭い。ゲート電極３４ｃＢのＹ方向の幅Ｗ１は、ゲート電極３４ａＢのＹ方向の幅Ｗ２より狭い。
第１変形例にかかる半導体記憶装置は、素子分離領域４２上に絶縁層５０を有するため、第１実施形態にかかる半導体記憶装置１００と同様の効果が得られる。また絶縁層５０が存在することで、素子分離領域４２のＹ方向の幅より広い幅でゲート電極３４ｃＡとゲート電極３４ｃＢを分離でき、トランジスタ９０の加工安定性にも優れる。
図２１は、第２変形例に係る半導体記憶装置１００の回路領域３におけるトランジスタ９１の近傍の平面図である。図２２は、第２変形例に係る半導体記憶装置１００の回路領域３におけるトランジスタ９１の近傍の断面図である。図２２は、図２１のＢ－Ｂ線に沿って切断した断面である。絶縁層５０及びゲート電極３４ａの上面をＺ方向から見た形状は、図１０と同一である。
第２変形例は、Ｙ方向に隣接するゲート電極３４ｄＡとゲート電極３４ｄＢとの間の空間Ｓｐ２の幅が、第１実施形態と異なる。空間Ｓｐ２は、空間ＳｐよりＹ方向の幅が広い。空間Ｓｐ２のＹ方向の幅ＷＳｐ２は、例えば、素子分離領域４２のＹ方向の幅Ｗ４２と等しい。Ｚ方向から見て、拡散層３１と素子分離領域４２との境界と、ゲート電極３４ｄＡ、３４ｄＢと素子分離領域４２との境界とは、同一平面上にある。空間Ｓｐ２は、図示略しているが、窒化シリコン、酸化シリコン等の絶縁体で埋められている。トランジスタ９１は、ゲート電極３４ｄＡ、ゲート電極ｄＢ、半導体層５４Ａ及び半導体層５４ＢのＹ方向の幅が、第１実施形態に係るトランジスタ３０と異なる。ゲート電極３４ｄＡ、３４ｄＢのそれぞれは、第１実施形態のゲート電極３４ｂＡ、３４ｂＢに対応し、半導体層５４Ａ、５４Ｂのそれぞれは、第１実施形態の半導体層５２Ａ、５２Ｂに対応する。第２変形例において、第１実施形態と同様の構成については同様の符号を付し、説明を省く。
ゲート電極３４ｄＡ及び半導体層５４Ａは、突出部５１Ａを覆う。ゲート電極３４ｄＢ及び半導体層５４Ｂは、突出部５１Ｂを覆う。ゲート電極３４ｄＡのＹ方向の端面は、素子分離領域４２とゲート電極３４ａＡとの境界とＹ方向の位置が一致する。ゲート電極３４ｄＢのＹ方向の端面は、素子分離領域４２とゲート電極３４ａＢとの境界とＹ方向の位置が一致する。ゲート電極３４ｄＡのＹ方向の幅は、ゲート電極３４ａＡのＹ方向の幅と略一致する。ゲート電極３４ｄＢのＹ方向の幅は、ゲート電極３４ａＢのＹ方向の幅と略一致する。
第２変形例にかかる半導体記憶装置は、素子分離領域４２上に絶縁層５０を有するため、第１実施形態にかかる半導体記憶装置１００と同様の効果が得られる。
図２３は、第３変形例に係る半導体記憶装置１００の回路領域３におけるトランジスタ９２の近傍の平面図である。第２変形例において、第１実施形態と同様の構成については同様の符号を付し、説明を省く。
第３変形例にかかるトランジスタ９２は、ゲート電極３４ａが平面視形状の異なるゲート電極３４ｅに置き換わっている点が、第１実施形態にかかるトランジスタ３０と異なる。ゲート電極３４ｅは、第１部分３４ｅ１と第２部分３４ｅ２とを有する。第１部分３４ｅ１は、ゲート電極３４ｂと重なる位置にあり、ゲート電極３４ａと同様の矩形の部分である。第２部分３４ｅ２は、ゲート電極３４ｂからＸ方向に突出した部分である。第２部分３４ｅ２は、例えば、第１部分３４ｅ１の４つの角のそれぞれにある。第２部分３４ｅ２は、第１部分３４ｅ１の４つの角の全てに無くてもよい。
トランジスタ９２と素子分離領域４２との境界におけるゲート電極３４ｅは、例えば、第１部分３４ｅ１と２つの第２部分３４ｅ２からなる。これに対し、トランジスタ９２のＹ方向の中央におけるゲート電極３４ｅは、第１部分３４ｅ１からなる。そのため、トランジスタ９２と素子分離領域４２との境界におけるゲート電極３４ｅのＸ方向の幅Ｌ１は、トランジスタ９２のＸ方向の中央におけるゲート電極３４ｅのＸ方向の幅Ｌ２より広い。
第２部分３４ｅ２は、金属層８５と共に半導体層８１の一部を除去する際のエッチング条件を調整することで作製できる（図１６及び図１７参照）。金属層８５を加工する際において、第２部分３４ｅ２に該当する部分（図１７の点線部分）は、絶縁層５０と半導体層８４の分だけ、他の部分より厚い。そのため、絶縁層５０と半導体層８４の下方にある半導体層８１は、他の部分よりエッチングされにくい。したがって、エッチング条件を調整することで、第２部分３４ｅ２が形成される。
第３変形例にかかる半導体記憶装置は、素子分離領域４２上に絶縁層５０を有するため、第１実施形態にかかる半導体記憶装置１００と同様の効果が得られる。
図２４は、第４変形例に係る半導体記憶装置１００の回路領域３におけるトランジスタ９３の近傍の平面図である。第４変形例において、第１変形例と同様の構成については同様の符号を付し、説明を省く。
第４変形例にかかるトランジスタ９３は、ゲート電極３４ａが平面視形状の異なるゲート電極３４ｆに置き換わっている点が、第１変形例にかかるトランジスタ９０と異なる。ゲート電極３４ｆは、第１部分３４ｆ１と第２部分３４ｆ２とを有する。第１部分３４ｆ１は、ゲート電極３４ｂと重なる位置にあり、ゲート電極３４ａと同様の矩形の部分である。第２部分３４ｆ２は、ゲート電極３４ｃからＸ方向に突出した部分である。第２部分３４ｆ２は、例えば、第１部分３４ｆ１の４つの角のそれぞれにある。第２部分３４ｆ２は、第１部分３４ｆ１の４つの角の全てに無くてもよい。
トランジスタ９３と素子分離領域４２との境界におけるゲート電極３４ｆは、例えば、第１部分３４ｆ１と２つの第２部分３４ｆ２からなる。これに対し、トランジスタ９３のＹ方向の中央におけるゲート電極３４ｆは、第１部分３４ｆ１からなる。そのため、トランジスタ９３と素子分離領域４２との境界におけるゲート電極３４ｆのＸ方向の幅Ｌ３は、トランジスタ９３のＸ方向の中央におけるゲート電極３４ｆのＸ方向の幅Ｌ４より広い。
第２部分３４ｆ２は、第３変形例にかかる第２部分３４ｅ２と同様の手順で作製できる。
第４変形例にかかる半導体記憶装置は、素子分離領域４２上に絶縁層５０を有するため、第１実施形態にかかる半導体記憶装置１００と同様の効果が得られる。
また第２変形例についても、第３変形例及び第４変形例と同様に、ゲート電極３４ａを第１部分と第２部分からなる半導体層に置き換えてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００…半導体記憶装置、２…メモリ領域、３…回路領域、１０…半導体基板、３０，９０，９１，９２，９３…トランジスタ、３０Ａ，９０Ａ…第１トランジスタ、３０Ｂ，９０Ｂ…第２トランジスタ、３１…拡散層、３２，３２Ａ，３２Ｂ…ゲート絶縁層、３３，３３Ａ，３３Ｂ…ウェル領域、３４，３４ａ，３４ａＡ，３４ａＢ，３４ｂ，３４ｂＡ，３４ｂＢ，３４ｃ，３４ｃＡ，３４ｃＢ，３４ｄ，３４ｄＡ，３４ｄＢ，３４ｅ，３４ｆ…ゲート電極、４１，４２…素子分離領域、５０，６１，６３，７１，７３…絶縁層、５１，５１Ａ，５１Ｂ…突出部、５２Ａ，５２Ｂ，５３Ａ，５３Ｂ，５４Ａ，５４Ｂ，６２，６４，７２，７４…半導体層、６０…容量素子、６５…金属層、７０…抵抗素子、Ｅ…電極

Claims (11)

  1. 第１方向に並ぶ、第１ウェル領域及び第２ウェル領域を含む半導体基板と、
    前記第１ウェル領域と、前記第１ウェル領域の上方に設けられた第１ゲート絶縁層と、前記第１ゲート絶縁層の上方に設けられ、半導体を有する第１ゲート電極と、前記第１ゲート電極の上方に設けられ、金属を有する第２ゲート電極とを含む第１トランジスタと、
    前記第２ウェル領域と、前記第２ウェル領域の上方に設けられた第２ゲート絶縁層と、前記第２ゲート絶縁層の上方に設けられ、半導体を有する第３ゲート電極と、前記第３ゲート電極の上方に設けられ、金属を有する第４ゲート電極とを含む第２トランジスタと、
    前記第１ウェル領域と前記第２ウェル領域との間に配置された素子分離領域と、
    前記素子分離領域の上方に形成された第１絶縁層と、を備え、
    前記第１絶縁層は、前記第１方向と交差する第２方向からみて、前記第１ゲート電極と重なる第１突出部と、前記第２方向からみて、前記第３ゲート電極と重なる第２突出部とを有し、
    前記第２ゲート電極の一部は、前記第１突出部の上方に形成され、
    前記第４ゲート電極の一部は、前記第２突出部の上方に形成される、半導体記憶装置。
  2. 前記第１突出部と前記第２ゲート電極との間に、第１半導体層をさらに備え、
    前記第２突出部と前記第４ゲート電極との間に、第２半導体層をさらに備える、請求項１に記載の半導体記憶装置。
  3. 前記第２方向から見て、前記第２ゲート電極の一部及び前記第４ゲート電極の一部が、前記素子分離領域と重なっている、請求項１又は２に記載の半導体記憶装置。
  4. 前記第２ゲート電極の前記第１方向の幅は、前記第１ゲート電極の前記第１方向の幅より狭い、請求項１～３のいずれか一項に記載の半導体記憶装置。
  5. 前記第２ゲート電極と前記第４ゲート電極との距離は、前記素子分離領域の前記第１方向の幅より広い、請求項１～４のいずれか一項に記載の半導体記憶装置。
  6. 前記第１突出部の上方に、前記第２ゲート電極が形成されていない部分がある、請求項１～５のいずれか一項に記載の半導体記憶装置。
  7. 前記第２突出部の上方に、前記第４ゲート電極が形成されていない部分がある、請求項１～５のいずれか一項に記載の半導体記憶装置。
  8. 前記第１方向及び前記第２方向と直交する第３方向において、前記第１ゲート電極の幅は、前記第１トランジスタ又は前記第２トランジスタと前記素子分離領域との境界の方が、前記前記第１トランジスタ又は前記第２トランジスタの前記第１方向の中央より広い、請求項１～７のいずれか一項に記載の半導体記憶装置。
  9. 前記半導体基板上に形成された容量素子をさらに備え、
    前記容量素子は、前記半導体基板上に、第２絶縁層と第３半導体層と第３絶縁層と第４半導体層と第２金属層とを順に備え、
    前記第３絶縁層と前記第１絶縁層とは同一の材料からなる、請求項１～８のいずれか一項に記載の半導体記憶装置。
  10. 前記半導体基板上に形成された抵抗素子をさらに備え、
    前記抵抗素子は、第５半導体層と、前記第５半導体層上に形成され開口を有する第４絶縁層と、前記開口内に形成された電極と、を備え、
    前記第４絶縁層と前記第１絶縁層とは同一の材料からなる、請求項１～９のいずれか一項に記載の半導体記憶装置。
  11. 半導体基板上にゲート絶縁層と半導体層とが積層された積層体に素子分離領域を形成する工程と、
    前記素子分離領域を覆う絶縁層を形成する工程と、
    前記絶縁層を、前記素子分離領域と交差する方向に前記素子分離領域から一部が突出するように、加工する工程と、
    加工した絶縁層上に金属層を積層し、前記金属層を前記素子分離領域と重なる位置で分断する工程と、を有する、半導体記憶装置の製造方法。
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KR101812467B1 (ko) * 2010-03-08 2017-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2015097596A1 (en) * 2013-12-26 2015-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10504925B2 (en) * 2016-08-08 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP2020043162A (ja) * 2018-09-07 2020-03-19 キオクシア株式会社 半導体装置
KR102627897B1 (ko) * 2018-09-18 2024-01-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20210092074A (ko) * 2020-01-15 2021-07-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR20220048131A (ko) * 2020-10-12 2022-04-19 삼성전자주식회사 반도체 장치 및 이의 제조 방법

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