JP2022127907A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】２重ウェル構造を有し、かつチップ面積の拡大および製造コストの増大を抑制できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、第１導電型の半導体基板に配置された第１導電型の第１ウェルと、半導体基板と第１ウェルを電気的に分離する第２導電型の第２ウェルと、絶縁ゲート型電界効果トランジスタを備える。第２ウェルは、第１ウェルの側面の周囲を囲む第１部分を、第１ウェルの底部を覆う第２部分の側面に連結した構造を有する。絶縁ゲート型電界効果トランジスタは、第１ウェルに形成された第１主電極と第２主電極、およびゲート絶縁膜を介して第１ウェルと対向するゲート電極を有する。半導体基板と接する第１部分の底面の位置は、半導体基板と接する第２部分の底面の位置より浅い。絶縁ゲート型電界効果トランジスタの第１主電極あるいは第２主電極は、メモリセルトランジスタのゲート電極に接続する。【選択図】図１

Description

本発明の実施形態は、２重ウェル構造を有する半導体装置およびその製造方法に関する。
半導体基板と同一の導電型であって半導体素子を形成したウェルと半導体基板との間に、半導体基板と異なる導電型のウェルを配置した構造（２重ウェル構造）を有する半導体装置が使用されている。２重ウェル構造の半導体装置では、半導体基板の深い位置にウェルを形成するためにチップ面積が拡大したり製造コストが増大したりする問題があった。
特許第４６０２４４１号公報
本発明が解決しようとする課題は、２重ウェル構造を有し、かつチップ面積の拡大および製造コストの増大を抑制できる半導体装置およびその製造方法を提供することである。
実施形態に係る半導体装置は、第１導電型の半導体基板に配置された第１導電型の第１ウェルと、半導体基板と第１ウェルとを電気的に分離する第２導電型の第２ウェルと、半導体基板の上部に形成され、第２ウェルから離間して第２ウェルの側面を周回し、第１ウェルの側面と対向する第１導電型の第３ウェルと、絶縁ゲート型電界効果トランジスタを備える。第２ウェルは、第１ウェルの側面の周囲を囲む第１部分を第１ウェルの底部を覆う第２部分の側面に連結した構造を有する。半導体基板と接する第１部分の底面の位置は、半導体基板と接する第２部分の底面の位置より浅い。絶縁ゲート型電界効果トランジスタは、第１ウェルに形成された第１主電極と第２主電極、およびゲート絶縁膜を介して第１ウェルと対向するゲート電極を有する。絶縁ゲート型電界効果トランジスタの第１主電極あるいは第２主電極は、メモリセルトランジスタのゲート電極に接続する。
第１の実施形態に係る半導体装置の構成を示す模式的な断面図である。 半導体メモリの構成の例を示す模式的な回路図である。 メモリセルの構成を示す模式的な断面図である。 メモリストリングスの模式的な斜視図である。 メモリセルアレイの模式的な斜視図である。 第１の実施形態に係る半導体装置の不純物濃度プロファイルを示すグラフである。 比較例の半導体装置の構成を示す模式的な断面図である。 比較例の半導体装置の不純物濃度プロファイルを示すグラフである。 比較例の半導体装置の製造方法を説明するための模式的な断面図である（その１）。 比較例の半導体装置の製造方法を説明するための模式的な平面図である（その１）。 比較例の半導体装置の製造方法を説明するための模式的な断面図である（その２）。 比較例の半導体装置の製造方法を説明するための模式的な平面図である（その２）。 比較例の半導体装置の製造方法を説明するための模式的な断面図である（その３）。 比較例の半導体装置の製造方法を説明するための模式的な平面図である（その３）。 比較例の半導体装置の製造方法を説明するための模式的な断面図である（その４）。 比較例の半導体装置の製造方法を説明するための模式的な平面図である（その４）。 第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その１）。 第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その１）。 第１の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である（その２）。 第１の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である（その２）。 第１の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。 第１の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な断面図である。 第１の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な平面図である。 第２の実施形態に係る半導体装置の構成を示す模式的な断面図である。 第２の実施形態に係る半導体装置の不純物濃度プロファイルを示すグラフである。 第２の実施形態に係る半導体装置の製造方法を説明するための模式的な断面図である。 第２の実施形態に係る半導体装置の製造方法を説明するための模式的な平面図である。 第２の実施形態に係る半導体装置の製造に使用する露光用マスクの例を示す模式的な平面図である。 第２の実施形態の変形例に係る半導体装置の構成を示す模式的な断面図である。 第２の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な断面図である。 第２の実施形態の変形例に係る半導体装置の製造方法を説明するための模式的な平面図である。
次に、図面を参照して、実施形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。図面は模式的なものである。また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものであって、部品の材質、形状、構造、配置などを特定するものではない。実施形態は、種々の変更を加えることができる。
（第１の実施形態）
第１の実施形態に係る半導体装置Ｑ１の構成を図１に示す。半導体装置Ｑ１は、半導体メモリの周辺回路に使用する半導体装置である。周辺回路は、複数のメモリセルトランジスタ（以下において「メモリセル」とも称する。）により構成されるメモリセルアレイの動作を制御する。
半導体装置Ｑ１は、第１導電型の半導体基板１０に配置された第１導電型の第１ウェル１１と、半導体基板１０と第１ウェル１１の間に配置され、半導体基板１０と第１ウェル１１とを電気的に分離する第２導電型の第２ウェル１２を備える。第２ウェル１２は、第１ウェル１１の側面の周囲を囲む第１部分１２１、および第１部分１２１に連結し第１ウェル１１の底部を覆う第２部分１２２を有する。第１部分１２１は、第２部分１２２の側面に連結する。また、半導体基板１０の上部に、第２ウェル１２から離間して第１導電型の第３ウェル１３が形成されている。第３ウェル１３は、第２ウェル１２の側面を周回し、第１ウェル１１の側面と対向する。
ここで、第１導電型がＰ型、第２導電型がＮ型とする。したがって、第１ウェル１１および第３ウェル１３はＰ型ウェルであり、第２ウェル１２はＮ型ウェルである。Ｐ型の半導体基板１０は、例えばシリコン（Ｓｉ）基板である。半導体基板１０の不純物濃度は、１０15ｃｍ-3よりも低い。
第２ウェル１２の第１部分１２１は、第１ウェル１１の側面の上部を覆う側面領域１２１ａと、第１ウェル１１の側面の下部を覆い、側面領域１２１ａと第２部分１２２を連結する連結領域１２１ｂとを有する。側面領域１２１ａの上面は半導体基板１０の上面に露出し、側面領域１２１ａの下方に連結領域１２１ｂが配置されている。連結領域１２１ｂの上部の側面は第１ウェル１１と接続し、連結領域１２１ｂの下部の側面は第２部分１２２の外縁と接続する。
半導体基板１０の主面の面法線方向から見て（以下、「平面視」という。）、側面領域１２１ａと第１ウェル１１の境界の位置と、連結領域１２１ｂと第２部分１２２の境界の位置は一致する。また、半導体基板１０と接する第２ウェル１２の第１部分１２１の底面の位置は、半導体基板１０と接する第２ウェル１２の第２部分１２２の底面の位置より浅い。
第２ウェル１２は、第１部分１２１を側部とし第２部分１２２を底部とする凹形状を構成する。半導体基板１０の内部で、第１ウェル１１の周囲は、第２ウェル１２の第１部分１２１と第２部分１２２に囲まれている。このように、半導体装置Ｑ１は２重ウェル構造であり、第１ウェル１１は第２ウェル１２によって半導体基板１０から電気的に分離される。第１ウェル１１が半導体基板１０から電気的に分離されるため、第１ウェル１１の電圧は、半導体基板１０の電位とは独立して設定できる。
２重ウェル構造の半導体装置Ｑ１では、第１ウェル１１の配置領域の範囲を半導体基板１０よりも縮小できる。このため、例えば、第１ウェル１１に電圧を印加する場合に、半導体基板１０に電圧を印加する場合よりも、昇圧回路の負荷を減らし、消費電力を抑えることができる。
２重ウェルを構成する第２ウェル１２の第２部分１２２は、第１ウェル１１よりも半導体基板１０の深い領域に形成する必要がある。また、例えば不純物濃度が１０15ｃｍ-3より低いＰ型の半導体基板１０に第２部分１２２を形成するため、第２部分１２２の不純物濃度は１０15ｃｍ-3より高くする。第２ウェル１２の電位を全体で一定にするためとイオン注入により残存する結晶欠陥のリークを防ぐため、例えばＮ型の不純物濃度のピーク濃度が１０16ｃｍ-3よりも高く１０18ｃｍ-3よりも低いように、第２部分１２２は形成される。以下において、不純物濃度のピーク濃度を、単に「ピーク濃度」とも称する。
図１に示すように第１ウェル１１の膜厚がｗ２であるとき、第２部分１２２の上面の位置をｗ２よりも深くする。このため、半導体基板１０に、例えば、第１ウェル１１とのＰＮ接合境界として２μｍ以上の深さ、典型的には２μｍから４μｍの深さで、第２ウェル１２が広がる。半導体装置Ｑ１では、第１ウェル１１のＰ型のピーク濃度よりも、第２ウェル１２のＮ型のピーク濃度が高い。なお、「深さ」は、半導体基板１０の上面から基板厚さ方向の距離である（以下において同様。）。
半導体装置Ｑ１は、第１ウェル１１に形成されたＦＥＴ５０を備える。ＦＥＴ５０は、第１ウェル１１に形成された一対の第２導電型の電極拡散層５１を第１主電極と第２主電極とする、絶縁ゲート型電界効果トランジスタ（Field effect transistor）である。ＦＥＴ５０は、第１ウェル１１の上面に配置されたゲート絶縁膜５３を介して第１ウェル１１と対向する、ゲート電極５２を有する。平面視で、ゲート電極５２を挟んで一方の電極拡散層５１がソース電極であり、他方の電極拡散層５１がドレイン電極である。ゲート絶縁膜５３の下方に位置する第１ウェル１１の上部に、ＦＥＴ５０のチャネルが形成される。
ゲート絶縁膜５３は、例えば膜厚が２０ｎｍから４０ｎｍのシリコン酸化膜又はオキシナイトライド膜である。ゲート電極５２は、例えば、１０18ｃｍ-3から１０21ｃｍ-3の範囲の濃度でリン又は砒素を添加した導電性ポリシリコン膜である。ゲート電極５２の厚さは、例えば１０ｎｍから５００ｎｍである。ＦＥＴ５０のゲート絶縁膜５３を、「第１のゲート絶縁膜」とも称する。
複数のトランジスタを半導体基板１０に形成する場合、トランジスタの相互間は、半導体基板１０の表面に形成された素子分離２０や第３ウェル１３によって分離される。素子分離２０は、例えば、０．１μｍから０．５μｍの深さに形成したトレンチに絶縁物を埋め込んだシャロートレンチアイソレーション（ＳＴＩ）である。トレンチに埋め込む絶縁物は、例えばシリコン酸化膜である。
第１ウェル１１に、０．１μｍ以上の深さで形成された素子分離２０で互いに分離された複数のＦＥＴ５０が形成される。ＦＥＴ５０は、例えば、半導体メモリのメモリセルのゲート電極に接続されたワード線の電圧導通と遮断を行うスイッチトランジスタ（以下において、「ワード線スイッチトランジスタ」とも称する。）である。
例えば、第１ウェル１１上の全面に、ゲート絶縁膜５３とゲート電極５２の材料となる膜を順次堆積し、これらの膜をパターニングしてゲート絶縁膜５３およびゲート電極５２を形成する。素子分離２０は、第１ウェル１１の表面の一部を例えば０．１μｍから０．５μｍの深さにエッチングしてトレンチを形成し、トレンチを絶縁物で埋め込むことで形成する。トレンチを埋め込む絶縁物は、例えばシリコン酸化膜である。このようにして、ゲート電極５２を段差のない平面に形成できる。
ゲート電極５２の上面には、上面絶縁膜５４が配置されている。上面絶縁膜５４は、例えば、シリコン酸化膜又はシリコン窒化膜である。ゲート電極５２および上面絶縁膜５４を含むゲート構造の側面上には、側面絶縁膜５５が形成されている。側面絶縁膜５５の材料例は、例えば、膜厚が５ｎｍから４９０ｎｍのシリコン窒化膜又はシリコン酸化膜である。
第１ウェル１１には、ＦＥＴ５０のソース電極またはドレイン電極となるＮ型の電極拡散層５１が形成されている。以下において、ソース電極またはドレイン電極を「主電極」とも称する。電極拡散層５１は、例えば、リン、砒素、又はアンチモンを、表面濃度が１０17ｃｍ-3から１０21ｃｍ-3となるように含む。電極拡散層５１の深さの例は、１０ｎｍから５００ｎｍである。電極拡散層５１は、ゲート構造に対して自己整合的に形成される。例えば、ＦＥＴ５０がワード線スイッチトランジスタの場合、ＦＥＴ５０の主電極はメモリセルのゲート電極に接続する。以下において、ソース電極およびドレイン電極のいずれか又は両方を主電極５１とも称する。
ゲート電極５２の材料は、例えば、リン、砒素、又はボロンが１０17～１０21ｃｍ-3の濃度で添加された導電性ポリシリコン膜であってもよい。また、ゲート電極５２の材料は、タングステンシリサイド（ＷＳｉ）とポリシリコンとのスタック構造膜、タングステン（Ｗ）と窒化タングステン（ＴｉＮ）の積層膜、またはＷと窒化タングステン（ＷＮ）の積層膜であってもよい。また、ゲート電極５２の材料は、ケイ化ニッケル（ＮｉＳｉ）、ケイ化モリブデン（ＭｏＳｉ）、ケイ化チタン（ＴｉＳｉ）、ケイ化コバルト（ＣｏＳｉ）とポリシリコンとのスタック構造膜であってもよい。ゲート電極５２の厚さの例は、１０ｎｍから５００ｎｍである。
ＦＥＴ５０のゲート長は、例えば２μｍ以下０．８μｍ以上である。また、電極拡散層５１は、隣接するＦＥＴ５０同士で共有され、書き込み電圧を与える共通配線と接続し、メモリセルと接続するワード線と電気的に接続されてもよい。このように接続することにより、電極拡散層５１の面積を縮小して半導体装置Ｑ１の高集積化に有利なように、ＦＥＴ５０をアレイ状に配置することができる。
半導体装置Ｑ１を半導体メモリの周辺回路に使用する例を以下に説明する。まず、図２を参照して、半導体メモリの回路構成の一例を説明する。図２は、不揮発性半導体メモリの第１メモリセルアレイ２０１、第２メモリセルアレイ２０２、第１ロウデコーダ５０１、第２ロウデコーダ５０２を含む半導体メモリの回路構成を示す。第１ロウデコーダ５０１は第１メモリセルアレイ２０１の動作を制御し、第２ロウデコーダ５０２は第２メモリセルアレイ２０２の動作を制御する。以下において、第１ロウデコーダ５０１と第２ロウデコーダ５０２を「ロウデコーダ５００」とも称する。第１メモリセルアレイ２０１と第２メモリセルアレイ２０２を「メモリセルアレイ２００」とも称する。図２では、メモリセルアレイ２００が、メモリセルをＮＡＮＤ型に直列接続したブロック（以下において「メモリセルブロック」とも称する。）を２つ有する場合を例示している。
メモリセルブロックの一方の端子は、ドレイン側選択トランジスタＳＴ１を介して、データ転送線ＢＬ１、ＢＬ２のいずれかに接続する。以下において、データ転送線ＢＬ１、ＢＬ２の任意の１本あるいは全部を総称して「ビット線ＢＬ」とも称する。また、メモリセルブロックの他方の端子は、ソース側選択トランジスタＳＴ２を介して、ソース線ＳＬに接続する。ドレイン側選択トランジスタＳＴ１、メモリブロックを構成する複数のメモリセルＭＴ、およびソース側選択トランジスタＳＴ２を直列接続した構成を、以下において「メモリストリングス」とも称する。
ドレイン側選択トランジスタＳＴ１のゲート電極に、ドレイン側選択ゲート線ＳＮ１を介して第１選択トランジスタＳＧＴ１が接続する。ソース側選択トランジスタＳＴ２のゲート電極に、ソース側選択ゲート線ＳＮ２を介して第２選択トランジスタＳＧＴ２が接続する。第１選択トランジスタＳＧＴ１と第２選択トランジスタＳＧＴ２を介して、複数のメモリセルブロックから１つのメモリセルブロックを選択するための選択信号ＳＧＮ１、ＳＧＮ２がドレイン側選択ゲート線ＳＮ１とソース側選択ゲート線ＳＮ２に入力する。第１選択トランジスタＳＧＴ１と第２選択トランジスタＳＧＴ２は、ロウデコーダ５００に制御される。
メモリセルＭＴのゲート電極には、データ選択線ＷＬ１、ＷＬ２、・・・、ＷＬｎ（ｎは１６以上の整数）のいずれかが接続する。以下において、データ選択線ＷＬ１、ＷＬ２、・・・、ＷＬｎの任意の１本あるいは全部を総称して「ワード線ＷＬ」とも称する。ワード線ＷＬの一端には、ワード線ＷＬを駆動するワード線スイッチトランジスタＱ１１、Ｑ１２、・・・、Ｑ１ｎがそれぞれ接続する。以下において、ワード線スイッチトランジスタＱ１１、Ｑ１２、・・・、Ｑ１ｎを「ワード線スイッチトランジスタＱＴ」とも称する。ワード線スイッチトランジスタＱＴを介して、データ制御信号ＣＧＮ１、ＣＧＮ２、・・・、ＣＧＮｎがメモリセルＭＴのゲート電極に入力する。データ制御信号ＣＧＮ１、ＣＧＮ２、・・・、ＣＧＮｎを「データ制御信号ＣＧＮ」とも称する。データ制御信号ＣＧＮは、メモリセルアレイ２００で共通である。ワード線スイッチトランジスタＱＴは、ロウデコーダ５００に制御される。
ビット線ＢＬとワード線ＷＬは、互いに直交する方向に配置されている。それぞれのメモリセルＭＴは、ビット線ＢＬとワード線ＷＬの交点に配置され、ビット線ＢＬのいずれかおよびワード線ＷＬのいずれかに関連付けられている。これにより、メモリセルＭＴは、それぞれ独立にデータの保持および呼び出しが可能である。
メモリセルアレイ２００は、データ転送線方向およびデータ選択線方向に複数のメモリセルブロックを配列した構成である。図２では、半導体メモリが２つメモリセルアレイ２００を有し、メモリセルアレイ２００が２つのメモリセルブロックを有する構成を例示したが、半導体メモリのメモリセルアレイ２００とメモリセルブロックの個数は任意である。
図２では、２つのメモリセルブロックのワード線スイッチ構造を別々に示した。なお、ワード線スイッチトランジスタＱＴについて、隣接するワード線スイッチトランジスタのソース電極またはドレイン電極を共有した構造を使用してもよい。ソース電極またはドレイン電極を共有することにより、半導体メモリの素子面積を縮小できる。
ロウデコーダ５００は、データ選択線ドライバとして機能し、ワード線スイッチトランジスタＱＴのゲート電極に共通に接続する。ロウデコーダ５００は、ワード線スイッチトランジスタＱＴのゲート電極の電圧を設定することにより、ワード線スイッチトランジスタＱＴのオンオフ状態を制御する。
図２に示す半導体メモリでは、ロウデコーダ５００、第１選択トランジスタＳＧＴ１、第２選択トランジスタＳＧＴ２およびワード線スイッチトランジスタＱＴを含む周辺回路が、メモリセルアレイ２００の動作を制御する。
不揮発性半導体記憶素子であるメモリセルＭＴは、例えば図３に示すチャージトラップ型の記憶素子である。図３に示すメモリセルＭＴは、チャネル領域を有する柱状半導体２１０と、柱状半導体２１０の側面の周囲に配置された、電荷蓄積層を含むゲート絶縁膜２２０と、ゲート絶縁膜２２０の周りに配置された電極層２３０を備える。図３は、柱状半導体２１０の中心軸に平行な断面図である。ゲート絶縁膜２２０は、例えば、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜がこの順に積層された積層膜（Oxide/Nitride/Oxide膜：ＯＮＯ膜）である。ゲート絶縁膜２２０にＯＮＯ膜を使用した場合、シリコン窒化膜に離散分布したＳｉＮトラップが電荷を保持する。チャージトラップ型の記憶素子の１個が、メモリセルアレイ２００のメモリセルＭＴの１個である。チャージトラップ型の記憶素子は、電極層２３０とチャネル領域の間に保持する電荷によってしきい値電圧が変化する不揮発性半導体記憶素子である。なお、柱状半導体２１０としては、円柱状の形状を示したが、トランジスタの電流駆動特性を向上させるために、円柱の中央を、例えばシリコン酸化膜で円状にくり抜いた、リング状の柱状半導体２１０構造でも良い。
図４に、図３に示したメモリセルＭＴによってメモリストリングス２５０を構成する例を示す。図４に示すメモリストリングス２５０では、ドレイン側選択トランジスタＳＴ１、メモリセルＭＴ１～ＭＴｎ、ソース側選択トランジスタＳＴ２で柱状半導体２１０が共通である。すなわち、柱状半導体２１０の中心軸方向に沿って複数の電極層２３０が相互に離間して配置され、電極層２３０のそれぞれは、ワード線ＷＬ、ドレイン側選択ゲート線ＳＮ１、ソース側選択ゲート線ＳＮ２のいずれかである。そして、ワード線ＷＬに相当する電極層２３０のゲート絶縁膜２２０に隣接する領域が、メモリセルＭＴ１～ＭＴｎそれぞれのゲート電極である。つまり、電極層２３０は、メモリセルＭＴのゲート電極に対応する。なお、ドレイン側選択ゲート線ＳＮ１およびソース側選択ゲート線ＳＮ２と柱状半導体２１０の間には、電荷蓄積層を含まないゲート絶縁膜を形成してしきい値変動を小さくしても良い。また、ドレイン側選択ゲート線ＳＮ１およびソース側選択ゲート線ＳＮ２と柱状半導体２１０の間には、メモリセルと同じ構成の電荷蓄積層を含むゲート絶縁膜を形成し、ドレイン側選択ゲート線ＳＮ１およびソース側選択ゲート線ＳＮ２の柱状半導体２１０に対する電圧差が小さくなるように制御して、電荷蓄積層に電荷が蓄積や放出することによるしきい値変動を抑制しても良い。
メモリストリングス２５０の柱状半導体２１０の下端は、基板Ｐ－ｗｅｌｌに配置したソース線ＳＬに接続する。柱状半導体２１０の上端はビット線ＢＬに接続する。
図５に、メモリセルＭＴを３次元的に配列した例を示す。図５に示したメモリセルアレイ２００は、図４に示したメモリストリングス２５０を平面視でマトリクス状に配置した構成である。図５のＺ軸方向はメモリストリングス２５０の延伸方向、Ｘ方向はビット線ＢＬの延伸方向である。Ｚ軸方向に垂直なＸＹ平面と平行に、ワード線ＷＬが板状に配置されている。
図５に示すメモリセルアレイ２００では、ワード線ＷＬ１～ＷＬｎ、ソース側選択ゲート線ＳＮ２、ソース線ＳＬは、メモリセルアレイ２００を構成するメモリストリングス２５０で共通であり、板状の平面構造である。すなわち、各メモリストリングス２５０のメモリセルＭＴのゲート電極に接続するワード線ＷＬのそれぞれは、同一の導電層である。例えば、メモリストリングス２５０のメモリセルＭＴのゲート電極のすべてが、同一のワード線ＷＬに接続する。
一方、ドレイン側選択ゲート線ＳＮ１は、第１メモリセルアレイ２０１と第２メモリセルアレイ２０２で独立である。即ち、第１メモリセルアレイ２０１のドレイン側選択トランジスタＳＴ１のゲート電極に、第１ドレイン側選択ゲート線ＳＮ１ａが接続する。第２メモリセルアレイ２０２のドレイン側選択トランジスタＳＴ１のゲート電極に、第１ドレイン側選択ゲート線ＳＮ１ｂが接続する。ビット線ＢＬは、第１メモリセルアレイ２０１と第２メモリセルアレイ２０２で共通である。
メモリセルＭＴを３次元的に配列したメモリセルアレイ２００を有する半導体メモリでは、例えば、メモリセルアレイ２００の周囲に周辺回路が形成される。周辺回路に含まれるワード線スイッチトランジスタＱＴには、メモリセルＭＴよりも高い電圧が印加される。このため、ワード線スイッチトランジスタＱＴに、図１に示した２重ウェル構造の半導体装置Ｑ１を好適に適用可能である。
ワード線スイッチトランジスタＱＴに半導体装置Ｑ１を適用した場合、ロウデコーダ５００に接続するワード線スイッチトランジスタＱＴのすべてを、同一の２重ウェル構造の第１ウェル１１内に形成してもよい。なお、ワード線スイッチトランジスタＱＴのゲート電極を共通に接続しているためと、データ制御信号ＣＧＮが伝搬する信号線を隣接するメモリセルブロックで共通にすることができるため、ワード線スイッチトランジスタＱＴの占有面積を小さくすることができる。
以下に、ワード線スイッチトランジスタＱＴに半導体装置Ｑ１を適用した場合について、半導体メモリの動作について説明する。
半導体メモリにおけるデータの読み出し、およびデータの書き込みは、ワード線スイッチトランジスタＱＴが形成された第１ウェル１１の電圧を負に保ち、電極拡散層５１に印加する電圧を低下させる。このように、ワード線スイッチトランジスタＱＴに半導体装置Ｑ１を使用することにより、ワード線ＷＬに負の電圧の転送を可能とし、複数のメモリセルブロックで電圧が共有される。このため、静電容量が大きいソース線に接続されたチャネル電圧を変動させる場合に比べて、ワード線スイッチトランジスタＱＴに半導体装置Ｑ１を使用する場合には、ワード線ＷＬごとに分割した電圧を印加できる。その結果、半導体メモリの動作速度を高速化できる。
例えば、第２ウェル１２に、半導体基板１０に対して０Ｖ～４Ｖの範囲で０Ｖ以上の電圧を印加する。一方、第１ウェル１１に、第１ウェル１１が第２ウェル１２の電圧以下になるように電圧を印加する。例えば、半導体基板１０を基準として－１Ｖ～－４Ｖの範囲の電圧を第１ウェル１１に印加する。このように、第１ウェル１１と半導体基板１０の間に第２ウェル１２を配置することにより、第１ウェル１１に半導体基板１０よりも低い電圧を印加できる。これにより、第１ウェル１１に形成された主電極の電圧が半導体基板１０に対して負となっても、主電極の電圧よりも第１ウェル１１の電圧を高く維持することができる。その結果、接合リークを抑制しつつ、半導体基板１０に対する負の電圧を半導体装置Ｑ１が転送することが可能となる。
以下に、図６を参照して、半導体装置Ｑ１の不純物濃度について説明する。図６は、図１のＢ－Ｂ方向に沿った断面における半導体装置Ｑ１の不純物濃度の深さ方向のプロファイル（以下において「不純物濃度プロファイル」とも称する。）の例である。図６において、Ｃ１１は第１ウェル１１の不純物濃度である。Ｃ１２１ａは第２ウェル１２の側面領域１２１ａの不純物濃度、Ｃ１２１ｂは第２ウェル１２の連結領域１２１ｂの不純物濃度、Ｃ１２２は第２ウェル１２の第２部分１２２の不純物濃度である。また、Ｃ１２１ｐは、後述する半導体装置Ｑ１の製造工程において、側面領域１２１ａのＰ型不純物が注入される領域（以下、「重複領域１２１ｐ」とも称する。）のＰ型不純物の濃度である。重複領域１２１ｐの幅は、連結領域１２１ｂの幅ｚ３と同じである。ここで「幅」は、平面視の幅である（以下において同様。）。
なお、半導体基板１０内の不純物濃度については、素子分離２０の底部より深い部分の不純物濃度について説明する。すなわち、素子分離２０の底部の深さ（例えば０．５μｍ）より浅い部分における、イオン注入などによる不純物濃度プロファイルの説明は省略する。例えば、チャネルのしきい値を調整するためのイオン注入やトランジスタのソース電極やドレイン電極を形成するためのイオン注入に起因する不純物濃度プロファイルについての説明は省略する。
図２を参照して説明したワード線スイッチトランジスタＱＴは、複数のメモリセルブロックから１つのメモリセルブロックを選択するためのトランジスタである。ワード線スイッチトランジスタＱＴに半導体装置Ｑ１を適用する場合、複数のワード線スイッチトランジスタＱＴでしきい値を均一に制御するため、第１ウェル１１においてＦＥＴ５０のチャネルが形成される領域の電位を均一にする必要がある。このため、第１ウェル１１に低抵抗となる部分が必要である。更に、ワード線スイッチトランジスタＱＴは、例えば１５Ｖ以上の電圧をワード線に転送する必要があるため、半導体装置Ｑ１のＮＭＯＳの基板バイアス効果を抑制する必要がある。これら２つの要請を満たすために、Ｐ型不純物濃度について、表面から１μｍ以内の濃度を１０16ｃｍ-3よりも低くし、かつ、深さ１．５μｍから２．５μｍの範囲で１０16ｃｍ-3よりも高いピークを持つように、第１ウェル１１を形成する。図６に示すように、深さ１．５μｍから２．５μｍの範囲で、第１ウェル１１の不純物濃度Ｃ１１のピーク濃度が、第２ウェル１２の側面領域１２１ａの不純物濃度Ｃ１２１ａと第２部分１２２の不純物濃度Ｃ１２２を合成した不純物濃度を超えている。
ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）では、以下のようにチャネルとゲート電極に１５Ｖ以上の電圧が印加される。ＮＡＮＤ型ＥＥＰＲＯＭの動作では、メモリセルの電荷蓄積層に対する電荷の注入または放出に、トンネル電流を利用する。トンネル電流は、電荷蓄積層と基板のチャネルとの間に配置されたトンネル絶縁膜を介して流れる。ＮＯＲ型フラッシュメモリにおいても、データの消去時に、短チャネル効果の影響を受けにくくするために、上記トンネル電流を利用することがある。例えば、単位時間に消去するメモリセルの数を増やすために、複数のメモリセルで同時にデータの消去を行う。このために、ゲート電極に対して１５Ｖ以上の正の電圧をメモリセルのチャネルに印加することによって、電荷蓄積層から電子を引き抜くか、電荷蓄積層に正孔を注入して電子と再結合させる。一方、書き込み時にはチャネルの電圧を０Ｖに保ち、選択したメモリセルのゲート電極に接続されたワード線に１５Ｖ以上の電圧を加える。これにより、チャネルから電荷蓄積層に電子を注入して、メモリセルへの書き込みを行う。
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ソース電極とドレイン電極の距離を短くして微細化を進めると、ＥＥＰＲＯＭを構成するＭＯＳトランジスタのしきい値が低くなり、より負側にしきい値が分布するようになる。このため、メモリセルとしての書き込みしきい値と消去しきい値の差を十分に広げるため、消去しきい値をより低く制御する必要がある。このため、選択したメモリセルのゲート電極に、ソース電極およびドレイン電極よりも、例えば０Ｖから－３Ｖの範囲の負の電圧を印加する。そして、負のしきい値となっていることをソース－ドレイン間の電流値またはドレインコンダクタンスを測定することで、読み出し判定する動作を行う。
メモリセルのゲート電極に接続されたワード線の静電容量は、メモリセルのチャネルに接続する端子に接続する。ワード線には、より大規模なブロックのトランジスタで共通に用いられるソース線の静電容量よりも小さく、かつ低抵抗な金属裏打ち配線を使用してもよい。また、読み出し時の消費電力を下げ高速動作させるために、メモリセルのゲート電圧としては、例えば、０Ｖから－３Ｖの範囲の負の電圧が加えられる。電荷蓄積層に電子を注入してしきい値を正とした場合には、例えば、ドレイン電極よりも０Ｖから７Ｖの範囲の正の電圧をメモリセルのゲート電圧として印加することも、読み出し操作においては行われる。このため、ドレイン電極に対して正または負の両極性の電圧を印加することが望ましい構造となる。
以上のように、メモリセルのゲート電極に接続されたワード線に、メモリセルのドレイン電極に対して正または負の電圧を加えることで、正の電圧しか加えられない場合に比較して、広い範囲のしきい値に対して高速で読み出し動作を実現することが可能である。半導体装置Ｑ１をワード線スイッチトランジスタＱＴに適用することによれば、メモリセルのドレイン電極に対して正または負の電圧をワード線に加えることが容易である。
周辺回路の消費電力を削減するために、例えばＣＭＯＳ回路によって半導体メモリの周辺回路は構成される。ＣＭＯＳ回路は、ラッチアップを防止するために、第１ウェル１１よりも充分に低抵抗なＰ型ウェルが必要になる。図１に、周辺回路のＣＭＯＳ回路のＰチャネル型ＭＯＳＦＥＴ（以下、「ＰＭＯＳ」とも称する。）として半導体装置Ｑ２を示し、ＣＭＯＳ回路のＮチャネル型ＭＯＳＦＥＴ（以下、「ＮＭＯＳ」も称する。）として半導体装置Ｑ３を示した。半導体装置Ｑ２を形成するためのＮウェル１５が、半導体基板１０に形成される。半導体装置Ｑ２の主電極はＮウェル１５に形成される。また、半導体装置Ｑ３を形成するためのＰウェル１４が、半導体基板１０に形成される。半導体装置Ｑ３の主電極はＰウェル１４に形成される。Ｐウェル１４およびＮウェル１５の深さは、例えば０．５μｍから１．６μｍの範囲であり、例えば１μｍ程度である。第２ウェル１２の深さは２μｍ以上であるため、Ｐウェル１４およびＮウェル１５は第２ウェル１２よりも浅い領域に形成される。Ｐウェル１４およびＮウェル１５は、２重ウェル構造を構成する第１ウェル１１と第２ウェル１２よりも、十分に低抵抗でレイアウトの縮小が可能である。
半導体装置Ｑ２、Ｑ３のゲート構造は、ＦＥＴ５０とほぼ同一である。半導体装置Ｑ２、Ｑ３がＦＥＴ５０と異なる点はゲート絶縁膜５３である。半導体装置Ｑ２、Ｑ３のゲート絶縁膜（「第２のゲート絶縁膜」とも称する。）は、ＣＭＯＳ回路の高速動作と低電圧動作を可能とするため、ＦＥＴ５０のゲート絶縁膜よりも薄く形成される。第２のゲート絶縁膜に、例えば膜厚が３ｎｍから９ｎｍのシリコン酸化膜又はオキシナイトライド膜を用いる。一方、例えば１５Ｖ以上の電圧が印加されるＦＥＴ５０の信頼性を維持するために、第１のゲート絶縁膜は、第２のゲート絶縁膜よりも厚く形成される。第１のゲート絶縁膜は、例えば膜厚が２０ｎｍから４０ｎｍのシリコン酸化膜又はオキシナイトライド膜である。
更に、ＥＥＰＲＯＭ、例えばフラッシュメモリには、低電圧から高電圧を発生する高電圧発生回路が必要である。高電圧発生回路は、半導体基板１０に対して、例えば１０Ｖから１５Ｖ以上の電圧を発生する。このため、高電圧発生回路は昇圧回路を有する。昇圧回路は、例えばチャージポンプ回路である。チャージポンプ回路は、電荷を蓄積するための複数のキャパシタ、および、電荷の蓄積を制御する複数のトランジスタから構成される。図１に示す半導体装置Ｑ４は、高電圧発生回路に用いる高耐圧用トランジスタの例である。半導体装置Ｑ４は、主電極を半導体基板１０に形成したＦＥＴである。半導体基板１０の電位に対して例えば１５Ｖ以上の電位差に耐えられるように、半導体装置Ｑ４を形成する。このため、半導体装置Ｑ４のゲート絶縁膜５３は、半導体装置Ｑ２、Ｑ３のゲート絶縁膜５３よりも厚い。半導体装置Ｑ４のゲート絶縁膜５３は、例えば膜厚が１６ｎｍ以上５０ｎｍ以下のシリコン酸化膜又はオキシナイトライド膜である。
なお、フラッシュメモリでは、データの消去やデータの書き込み時に、第１ウェル１１又はＦＥＴ５０のゲート電極５２に対して、通常、１５Ｖ以上の正の電圧を印加する。この観点からも、半導体装置Ｑ２、Ｑ３よりもゲート絶縁膜が厚い高耐圧用トランジスタを要する。高耐圧用トランジスタのドレイン電極と半導体基板との間には、１５Ｖ以上の電圧が印加される。このため、接合耐圧を維持し接合リークを減らす必要があり、第１ウェル１１よりも不純物濃度が低い領域、例えば１０15ｃｍ-3より低い不純物濃度の領域が必要である。この領域として、半導体装置Ｑ４は、半導体基板１０を利用している。半導体装置Ｑ４と半導体装置Ｑ１との間には、図１に示すように、第３ウェル１３を配置してもよい。この場合、側面領域１２１ａを囲むように第３ウェル１３を形成することが、パンチスルーを抑制するために好ましい。
図１に示すキャパシタＣ１は、チャージポンプ回路に用いる、電荷を蓄積するためのキャパシタである。キャパシタＣ１とＦＥＴ５０を同一の半導体基板１０に形成する場合、キャパシタＣ１を、ブロック絶縁膜５２ｃを介して制御ゲート電極５２ａとフローティングゲート５２ｂが対向する構造としてもよい。これにより、フローティングゲート５２ｂを電荷蓄積層とするキャパシタＣ１を形成することも可能である。ブロック絶縁膜５２ｃは、例えば膜厚が５ｎｍから３０ｎｍのシリコン酸化膜、又はオキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜などである。一方、ゲート電極５２は、ブロック絶縁膜５２ｃを間に介さずに制御ゲート電極５２ａとフローティングゲート５２ｂを積層した構造である。
半導体装置Ｑ１と比較するために、図７に示す比較例について以下に説明する。図７に示す半導体装置Ｑ１Ｍは、図１に示した半導体装置Ｑ１に対する比較例である。また、図７に示す半導体装置Ｑ２Ｍ、半導体装置Ｑ３Ｍ、半導体装置Ｑ４Ｍ、およびキャパシタＣ１Ｍのそれぞれは、図１に示した半導体装置Ｑ２、半導体装置Ｑ３、半導体装置Ｑ４、およびキャパシタＣ１に対する比較例である。
図７に示すように、Ｐ型ウェルのＰウェル１１Ｍは、それぞれＮ型ウェルであるＮウェル１５、接続ウェル１２１Ｍおよび埋込ウェル１２２Ｍに周囲を囲まれている。Ｎウェル１５は、Ｐウェル１１Ｍの側面の周囲を囲む。埋込ウェル１２２Ｍは、Ｐウェル１１Ｍの下方に配置されている。接続ウェル１２１Ｍは、Ｎウェル１５と埋込ウェル１２２Ｍを連結する。接続ウェル１２１Ｍと埋込ウェル１２２Ｍは、平面視において幅ｓ２で重なる領域を有する。接続ウェル１２１Ｍの上面の位置は、埋込ウェル１２２Ｍの上面の位置よりも浅い。接続ウェル１２１Ｍまでの第１ウェル１１の膜厚はｗ２である。
Ｎウェル１５、接続ウェル１２１Ｍおよび埋込ウェル１２２Ｍによって、Ｐウェル１１Ｍと半導体基板１０は電気的に分離されている。このため、Ｐ型の半導体基板１０と独立に、Ｐウェル１１Ｍに正の電圧を印加することができる。このように、半導体装置Ｑ１Ｍは、２重ウェル構造を有する。
２重ウェル構造を構成する埋込ウェル１２２Ｍは、Ｐウェル１１Ｍよりも深く形成する必要がある。また、例えば１５Ｖ以上の接合耐圧を維持するために、１０15ｃｍ-3より低い不純物濃度のＰ型の半導体基板１０に埋込ウェル１２２Ｍは形成される。埋込ウェル１２２Ｍの電位を一定にするために、埋込ウェル１２２Ｍのピーク濃度は例えば１０16ｃｍ-3以上である。例えば２μｍ以上の深さ、典型的には２μｍから４μｍの深さに、埋込ウェル１２２Ｍが広がる。つまり、Ｐウェル１１Ｍと埋込ウェル１２２ＭとのＰＮ接合境界の位置は、例えば２μｍ以上の深さである。比較例の構造では、埋込ウェル１２２Ｍのピーク濃度は、Ｐウェル１１Ｍのピーク濃度よりも低く形成される。これは、半導体基板１０の深い位置まで不純物イオンをドープするようにイオン注入のエネルギーを上げると、製造コストが増大するためである。製造コストを抑制するために、埋込ウェル１２２Ｍの不純物濃度を低くしている。
Ｐウェル１１Ｍに、複数のＦＥＴ５０が配置されている。ＦＥＴ５０のソース電極とドレイン電極である電極拡散層５１は、Ｐウェル１１Ｍに形成されている。
半導体メモリの周辺回路をＣＭＯＳ回路とし、周辺回路に使用するワード線スイッチトランジスタＱＴにＦＥＴ５０を適用する場合、ＣＭＯＳ回路でのラッチアップを防止するために、埋込ウェル１２２Ｍより浅い位置にＰウェル１４とＮウェル１５を形成する。Ｐウェル１４は、ＣＭＯＳ回路のＮＭＯＳを配置する領域に対応する。Ｎウェル１５は、ＣＭＯＳ回路のＰＭＯＳを配置する領域に対応する。
Ｐウェル１４の深さは、例えば１μｍ程度である。Ｎウェル１５は、対向するＮウェル１５の相互間での半導体基板１０を介したパンチスルーを防ぐために、例えば１．５μｍ程度の深さで半導体基板１０に形成される。パンチスルーの防止のためにＮウェル１５を深く形成するので、平面デザインルールを縮小できない。
比較例の半導体装置Ｑ１Ｍでは、Ｐウェル１１Ｍの周囲にＮウェル１５をリング状に形成する。Ｎウェル１５は、２重ウェル構造を構成するＮ型ウェルの側面部分の上部である。上記のように半導体基板１０の浅い位置にＮウェル１５を形成するため、半導体基板１０の深い位置に形成する埋込ウェル１２２ＭはＮウェル１５と直接に接続せず、Ｐウェル１１Ｍの周囲でＮ型領域が分断する。Ｎ型領域が分断すると、Ｐウェル１１Ｍと半導体基板１０との間でＰ型領域が連続してしまう。このため、Ｎウェル１５と埋込ウェル１２２Ｍを接続するように接続ウェル１２１Ｍが配置される。接続ウェル１２１Ｍは、埋込ウェル１２２Ｍの周囲にリング状に形成される。Ｎウェル１５と埋込ウェル１２２Ｍが接続ウェル１２１Ｍを介して確実に接続するように、リソグラフィ工程で使用する接続ウェル１２１Ｍのマスクパターンと埋込ウェル１２２Ｍのマスクパターンが余裕をもって重ね合わさるようにする。
図８に、半導体装置Ｑ１Ｍの各領域の不純物濃度プロファイルを示す。図８において、Ｃ１１ＭはＰウェル１１Ｍの不純物濃度、Ｃ１２１Ｍは接続ウェル１２１Ｍの不純物濃度、Ｃ１２２Ｍは埋込ウェル１２２Ｍの不純物濃度、Ｃ１５はＮウェル１５の不純物濃度である。
図８に示すように、Ｎウェル１５の不純物濃度Ｃ１５のピーク濃度の深さと埋込ウェル１２２Ｍの不純物濃度Ｃ１２２Ｍのピーク濃度の深さの間の範囲で、Ｐウェル１１Ｍよりも高い不純物濃度の接続ウェル１２１Ｍを形成する。これにより、Ｐウェル１１Ｍが半導体基板１０と電気的に分離する。
図７に示した半導体装置Ｑ２Ｍは、Ｎウェル１５に形成されたＰＭＯＳである。半導体装置Ｑ３Ｍは、Ｐウェル１４に形成されたＮＭＯＳである。半導体装置Ｑ４Ｍは、チャージポンプ回路などに使用する高耐圧用トランジスタの例である。チャージポンプ回路に電荷を蓄積するキャパシタが用いられることがある。このキャパシタとして、キャパシタＣ１Ｍを図７に示した。半導体装置Ｑ２Ｍ～Ｑ４ＭおよびキャパシタＣ１Ｍは、それぞれ半導体装置Ｑ２～Ｑ４およびキャパシタＣ１と同様の構成である。
ここで、埋込ウェル１２２Ｍに、半導体基板１０に対して０Ｖ～４Ｖの範囲で０Ｖ以上の電圧を印加する。一方、Ｐウェル１１Ｍに、Ｐウェル１１Ｍが埋込ウェル１２２Ｍの電圧以下になるように、例えば、半導体基板１０に対して－１Ｖから－５Ｖの範囲の電圧を印加する。これにより、ＦＥＴ５０の主電極５１の電圧が、半導体基板１０に対して負であっても、Ｐウェル１１Ｍの電圧よりも正の電圧を主電極５１に印加するようにＰウェル１１Ｍの電圧を維持できる。このようにＰウェル１１Ｍの電圧を維持することにより、主電極５１とＰウェル１１Ｍとの接合リーク電流を抑制し、かつ、半導体基板１０に対する負の電圧を半導体装置Ｑ１によりメモリセルアレイに転送することができる。
以下に、図９Ａ～図９Ｈを参照して比較例の半導体装置Ｑ１Ｍの製造方法について説明し、その製造方法における問題を検討する。
まず、図９Ａに示すように、犠牲酸化膜３１０を半導体基板１０上に形成する。犠牲酸化膜３１０の膜厚は、例えば１０ｎｍ程度である。次いで、フォトレジスト膜３０１を犠牲酸化膜３１０の全面に塗布する。フォトレジスト膜３０１の膜厚ｔ１は、例えば１．８μｍ以上である。その後、フォトリソグラフィ技術を用いて、図９Ａおよび図９Ｂに示すように、フォトレジスト膜３０１の開口部を形成する。図９Ａは、図９ＢのＡ－Ａ方向に沿った断面図である。なお、製造方法を説明する平面図では、各ウェルの位置関係をわかりやすくするために、犠牲酸化膜３１０とフォトレジスト膜を透過して各ウェルを図示している（以下において同様。）。
次に、フォトレジスト膜３０１をマスクとするイオン注入法を用いてＮ型不純物を半導体基板１０にドープすることにより、Ｎウェル１５を形成する。Ｎ型不純物は、例えばリン、砒素、アンチモンなどである。
Ｎ型ウェルを半導体基板１０の深い領域に形成するには、Ｎ型不純物を必要のない部分にドープしないように厚いフォトレジスト膜が必要である。しかし、フォトレジスト膜を厚くすると、フォトレジスト膜が倒れたり、解像度の問題からウェルの平面視の幅が広がったりする。図９Ａで、Ｎウェル１５の幅を「ｚｎ」と示した。特に、Ｐウェル１１Ｍの下方の埋込ウェル１２２Ｍと共通にＮウェル１５を形成する場合、Ｎウェル１５の幅ｚｎ、およびＮウェル１５同士の間隔(図１および図９Ａで「ｘ」と図示)は、Ｐウェル１４や第３ウェル１３の幅よりも相当に広くなる。同様に、Ｐウェル１１Ｍを囲むＮウェル１５の幅は、Ｐウェル１４の幅よりも相当に広くなる。Ｐ型のウェルの幅やＮ型のウェルの幅が広いと、ウェルを深く形成する場合に半導体装置の微細化を妨げる。Ｐウェル１４およびＮウェル１５は、ウェル寸法を縮小するために幅が狭い方がよい。
次いで、フォトレジスト膜３０１を除去した後、フォトレジスト膜３０２を犠牲酸化膜３１０の全面に塗布する。そして、図９Ｃおよび図９Ｄに示すように、フォトリソグラフィ技術を用いてフォトレジスト膜３０２の開口部を形成する。図９Ｃは、図９ＤのＣ－Ｃ方向に沿った断面図である。
次に、フォトレジスト膜３０２をマスクとするイオン注入法を用いてＰ型不純物を半導体基板１０にドープすることにより、Ｐウェル１４や第３ウェル１３を形成する。Ｐ型不純物は、例えばボロンまたはインジウムなどである。このとき形成するＰ型ウェルの深さは、Ｎ型ウェルよりも浅くできる。これは、Ｐウェル１１ＭとＰウェル１４を共通のプロセスで形成する必要がないからである。Ｐ型ウェルの深さが浅いことにより、イオン注入エネルギーを低くできる。したがって、フォトレジスト膜３０２の厚さをフォトレジスト膜３０１の厚さ１．８μｍよりも薄くしても、イオン注入されるＰ型不純物はフォトレジスト膜３０２を突き抜けない。フォトレジスト膜３０２の厚さは、例えば、１．６μｍ以下である。これにより、第３ウェル１３の幅（図１および図９Ｃで「ｚｐ」と図示）を、側面領域１２１ａの幅ｚｎよりも狭くできる。
次いで、フォトレジスト膜３０２を除去した後、フォトレジスト膜３０３を犠牲酸化膜３１０の全面に塗布する。そして、図９Ｅおよび図９Ｆに示すように、フォトリソグラフィ技術を用いてフォトレジスト膜３０３の開口部を形成する。図９Ｅは、図９ＦのＥ－Ｅ方向に沿った断面図である。その後、フォトレジスト膜３０３をマスクとするイオン注入法を用いてＮ型不純物（例えばリンまたは砒素）を半導体基板１０にドープして、埋込ウェル１２２Ｍを形成する。更に、フォトレジスト膜３０３をマスクとするイオン注入法を用いてＰ型不純物（例えばボロン）を半導体基板１０にドープして、Ｐウェル１１Ｍを形成する。このとき、埋込ウェル１２２ＭはＰウェル１１Ｍよりも深く形成する必要があり、典型的には２μｍから４μｍの深さで埋込ウェル１２２Ｍが広がる。このため、フォトレジスト膜３０３の膜厚ｔ２は、例えば４μｍ以上７μｍ以下である。
フォトレジスト膜３０３の膜厚ｔ２は、フォトレジスト膜３０１やフォトレジスト膜３０２よりも非常に厚い。このため、フォトレジスト部材のコストも高く、かつ露光プロセスにおいて厚いフォトレジスト膜を十分に露光するために時間がかかり、製造コストが増大する。
図９Ｅに示すように、Ｎウェル１５と埋込ウェル１２２Ｍは接続せず、Ｐウェル１１Ｍと半導体基板１０は分離されない。図９Ｅにおいて、Ｎウェル１５と埋込ウェル１２２Ｍとの離間した領域の深さを「ｗ」で示した。
次に、フォトレジスト膜３０３を除去した後、膜厚ｔ３のフォトレジスト膜３０４を犠牲酸化膜３１０の全面に塗布する。そして、図９Ｇおよび図９Ｈに示すように、フォトリソグラフィ技術を用いてフォトレジスト膜３０４の開口部を形成する。図９Ｇは、図９ＨのＧ－Ｇ方向に沿った断面図である。その後、フォトレジスト膜３０４をマスクとするイオン注入法を用いてＮ型不純物（例えばリンまたは砒素）を半導体基板１０にドープして、接続ウェル１２１Ｍを形成する。接続ウェル１２１Ｍは、２重ウェル構造の側面の上部であるＮウェル１５と接続し、２重ウェル構造の側面の下部として埋込ウェル１２２Ｍと接続する、追加形成されたＮ型ウェルである。接続ウェル１２１Ｍは、埋込ウェル１２２Ｍの上部と接続するようにリング状に形成する。図９Ｈでは、接続ウェル１２１Ｍにハッチングを付して示した。
接続ウェル１２１Ｍは、深さ１．５μｍから２．５μｍの範囲で、Ｐ型の不純物濃度が１０16ｃｍ-3よりも高いＰウェル１１Ｍよりも、Ｎ型の不純物濃度が高いように形成する必要がある。例えば、図８に示したように、典型的には２μｍ以上の深さまで接続ウェル１２１Ｍが広がる。半導体基板１０のチャネリングなどの不純物を深さ方向に広げる方法を用いたとしても、フォトレジスト膜３０４の膜厚ｔ３は厚く形成する必要がある。例えば、フォトレジスト膜３０４は２μｍ以上７μｍ以下の膜厚で形成する。この膜厚ｔ３は、フォトレジスト膜３０１やフォトレジスト膜３０２よりも十分に厚い膜厚である。このため、フォトレジスト部材のコストも高く、かつ露光プロセスにおいて厚いフォトレジスト膜を十分に露光するために時間がかかり、製造コストが増大する。
更に、深い位置に接続ウェル１２１Ｍを形成するために、フォトレジスト膜３０４は、フォトレジスト膜の解像度の問題により、Ｎウェル１５を形成するためのフォトレジスト膜３０１に比べて最小ウェル幅も狭めることができない。このため、接続ウェル１２１Ｍを他のＮ型ウェルと別の工程で形成する。その結果、接続ウェル１２１Ｍを形成しない工程のときよりも、接続ウェル１２１Ｍの幅ｖにより、横方向のレイアウトデザインが広がってしまう。例えば一般的に、幅ｚｎに対して、接続ウェル１２１Ｍの幅ｖは、フォトレジスト膜３０１とフォトレジスト膜３０４の膜厚比に応じて広がる。その結果、２重ウェル構造のデザインルールの縮小に制約が生じる。
上記のように、比較例の半導体装置では、Ｎウェル１５、接続ウェル１２１Ｍおよび埋込ウェル１２２Ｍを形成することによって、２重ウェル構造のＰウェル１１Ｍと半導体基板１０を電気的に分離することができる。ただし、比較例の半導体装置の２重ウェル構造を実現するためには、接続ウェル１２１Ｍを形成するためにＮ型不純物をドープするＮ型ドープ領域と、Ｐウェル１１Ｍを形成するためにＰ型不純物をドープするＰ型ドープ領域とが重なる領域が生じる。図７に、このＮ型ドープ領域とＰ型ドープが重なる重複領域の幅をｓ２として示した。幅ｓ２は、例えば０．１μｍ以上１．０μｍ以下である。
その後、図示を省略するが、公知の製造方法により、電極拡散層５１やゲート電極５２などを形成し、半導体装置Ｑ１Ｍ～Ｑ４Ｍ、キャパシタＣ１Ｍを形成する。更に、トランジスタの上に層間絶縁膜（図示略）を形成してもよい。
上記に説明した２重ウェル構造を有する比較例の半導体装置Ｑ１Ｍの製造方法には、以下のような問題がある。
（１）接続ウェル１２１Ｍは、埋込ウェル１２２Ｍと別工程のフォトリソグラフィ技術を用いて形成する。このため、マスクの位置合わせ余裕のために、Ｐウェル１１Ｍを形成するためのＰ型ドープ領域の内側に、接続ウェル１２１Ｍを形成するためのＮ型不純物をドープした重複領域が生じる。その結果、ＦＥＴ５０のソース電極やドレイン電極である電極拡散層５１と接続ウェル１２１Ｍとの距離が、埋込ウェル１２２Ｍと電極拡散層５１との距離よりも近くなる。これにより、耐圧低下やリーク電流増大が生じる。この耐圧低下を防ぐためには、電極拡散層５１を接続ウェル１２１Ｍの近傍に配置しないようにする必要があり、半導体装置の面積の増大に繋がる。したがって、図７に示す比較例の半導体装置Ｑ１Ｍでは、２重ウェル構造のデザインルールを縮小させることが難しい。
（２）接続ウェル１２１Ｍを埋込ウェル１２２Ｍと別工程で形成するため、フォトレジスト膜３０３の膜厚ｔ３は、例えば２μｍ以上７μｍ以下である。この膜厚ｔ３は、フォトレジスト膜３０１、３０２よりもかなり厚い。このため、フォトレジスト部材のコストも高く、かつ露光プロセスにおいて厚いフォトレジスト膜を十分に露光するために時間がかかり、製造コストが増大する。
上記の問題に対して、第１の実施形態に係る半導体装置によれば、以下に説明するように、深い位置にＮ型ウェルを形成した２重ウェル構造が必要な高耐圧用トランジスタについて、Ｐ型ウェルを囲うＮ型ウェルの幅を縮小できる。このため、隣接素子とのパンチスルーを防止し、かつ微細化に有利な２重ウェル構造を実現できる。また、２重ウェル構造の外側のＮ型ウェルの製造工程を短縮して、工程数および製造コストを削減できる。
以下に、図１０Ａ～図１０Ｄを参照して、第１の実施形態に係る半導体装置の製造方法の一例を説明する。
まず、図９Ａと図９Ｂを参照して説明した方法と同様にして、フォトレジスト膜３０２を用いてＮ型ウェルの側面領域１２１ａとＮウェル１５を同一工程で形成する。側面領域１２１ａは、第１ウェル１１が形成される領域の周囲を囲むように、平面視でリング状に形成する。次に、フォトレジスト膜３０２を犠牲酸化膜３１０の全面に塗布する。そして、図１０Ａおよび図１０Ｂに示すように、フォトリソグラフィ技術を用いてフォトレジスト膜３０２の開口部を形成する。図１０Ａは、図１０ＢのＡ－Ａ方向に沿った断面図である。
次いで、フォトレジスト膜３０２をマスクとするイオン注入法を用いてＰ型不純物を半導体基板１０にドープして、Ｐウェル１４および第３ウェル１３を形成する。このとき、Ｐウェル１４と第３ウェル１３の深さを、側面領域１２１ａやＮウェル１５の深さよりも浅くできる。これは、Ｐウェル１４を第１ウェル１１と同一工程で形成する必要がないからである。このため、フォトレジスト膜３０２の膜厚がフォトレジスト膜３０１の膜厚（例えば１．８μｍ）より薄くても、イオン注入されるＰ型不純物はフォトレジスト膜３０２を突き抜けない。フォトレジスト膜３０２の膜厚は、例えば１．６μｍ以下である。したがって、側面領域１２１ａの幅ｚｎより、第３ウェル１３の幅ｚｐを狭くできる。
次に、フォトレジスト膜３０２を除去した後、膜厚ｔ２のフォトレジスト膜３０３を犠牲酸化膜３１０の全面に塗布する。そして、図１０Ｃおよび図１０Ｄに示すように、フォトリソグラフィ技術を用いてフォトレジスト膜３０３の開口部を形成する。膜厚ｔ２は、例えば４μｍ以上７μｍ以下である。図１０Ｃは、図１０ＤのＣ－Ｃ方向に沿った断面図である。
このとき、図１０Ｃに示すように、フォトレジスト膜３０３の開口部の外縁に、フォトレジスト膜３０３の一部として膜厚ｔ４の外縁レジスト３０３Ａをリング状に残す。外縁レジスト３０３Ａは、フォトレジスト膜３０３の開口部の周囲全体を取り囲む。膜厚ｔ４は、例えば０．２μｍ以上３μｍ以下である。フォトレジスト膜３０３の開口部の幅ｚ４は、例えば１μｍ以上５００μｍ以下である。また、連結領域１２１ｂの幅ｚ３は、第２部分１２２の幅より狭く、例えば０．１μｍ以上１０μｍ以下である。
フォトレジスト膜３０３の高さが変わる構造を実現するには、例えば、光透過量が異なるハーフトーン構造を、フォトレジスト膜３０３の開口部の外縁に形成してもよい。そして、光透過量を高くする公知のマスク技術により、フォトレジスト膜３０３の高さが変わる構造を一度の露光で作成する。また、例えば、光の波長よりも小さい「ライン／スペース」パターンを露光用マスクに形成してもよい。すなわち、フォトレジスト膜３０３の開口部の外周に「ライン／スペース」パターンを配置し、光透過量が少なくなるようにしてもよい。
次いで、フォトレジスト膜３０３をマスクとするイオン注入法を用いてＮ型不純物を半導体基板１０にドープして、連結領域１２１ｂと２重ウェル構造の下部である第２部分１２２を同時に形成する。更に、フォトレジスト膜３０３をマスクとするイオン注入法を用いてＰ型不純物を半導体基板１０にドープして、２重ウェル構造の上部である第１ウェル１１を形成する。これにより、側面領域１２１ａに側面の周囲の上部を覆われ、連結領域１２１ｂに側面の周囲の下部を覆われ、底部が第２部分１２２に覆われる、第１ウェル１１が半導体基板１０に形成される。このとき、第２部分１２２は第１ウェル１１よりも深く形成する必要があるため、例えば２μｍから４μｍの深さに第２部分１２２を形成する。このため、フォトレジスト膜３０３の膜厚ｔ２は厚く形成され、膜厚ｔ２は例えば４μｍ以上７μｍ以下である。
上記のフォトレジスト膜３０３をマスクとするイオン注入工程では、外縁レジスト３０３Ａが配置されていないフォトレジスト膜３０３の開口部よりも、外縁レジスト３０３Ａを配置した領域において、半導体基板１０の内部に注入されるＮ型不純物の位置が浅い。つまり、膜厚ｔ４の外縁レジスト３０３Ａによるイオン注入の阻止能分だけ、Ｎ型不純物が半導体基板１０の浅い位置に形成される。これにより、第２部分１２２に連結する連結領域１２１ｂが形成される。このように、一回のイオン注入工程によって、第２ウェル１２の連結領域１２１ｂと第２部分１２２を同時に形成する。
なお、第１ウェル１１を形成するイオン注入工程において、側面領域１２１ａの第１ウェル１１に隣接する領域にＰ型不純物が注入されて、重複領域１２１ｐが形成される。外縁レジスト３０３Ａの領域では、Ｐ型不純物は、外縁レジスト３０３Ａのイオン注入の阻止能分だけ、半導体基板１０の浅い位置に注入される。
外縁レジスト３０３Ａの幅ｚ３は、フォトレジスト膜３０３の解像度で決まる幅ｚｎより狭くすることができる。これは、例えば３μｍ以上の幅の第１ウェル１１を形成するための開口部の幅ｚ４、およびｚ４＋２×ｚ３により、フォトレジスト膜３０３の開口部の幅が決まるためである。最小線幅で決まる寸法よりも、幅ｚ３の寸法をより任意に縮小することができる。
幅ｚ３を幅ｚｎより狭くできるため、第１ウェル１１と連結領域１２１ｂの境界の位置と第２部分１２２と連結領域１２１ｂの境界の位置を平面視で同一線上にしたまま、連結領域１２１ｂと半導体装置Ｑ４の主電極５１との平面視の距離ｙは、比較例よりも拡大する。このように距離ｙを確保することにより、半導体基板１０に対して１５Ｖ以上の電圧を側面領域１２１ａに印加した場合にも、側面領域１２１ａから半導体装置Ｑ４の主電極５１へのパンチスルーを防止できる。このため、レイアウト面積の増大を比較例よりも抑制できる。また、距離ｙを確保することにより、例えば半導体基板１０に対して１５Ｖ以上の電圧が半導体装置Ｑ４の主電極５１に印加されても、連結領域１２１ｂが例えば０Ｖの時のパンチスルーを防ぐことができる。
図６に示したように、重複領域１２１ｐのＰ型の不純物濃度Ｃ１２１ｐのピーク濃度は、側面領域１２１ａの不純物濃度Ｃ１２１ａと連結領域１２１ｂの不純物濃度Ｃ１２１ｂの同じ深さにおける和よりも小さい。これにより、側面領域１２１ａと重複領域１２１ｐが形成された領域は、Ｎ型領域として連結領域１２１ｂと連続的に形成され、第２ウェル１２の電気抵抗を低減できる。また、側面領域１２１ａの幅ｚｎが重複領域１２１ｐの幅ｚ３よりも広い。このため、重複領域１２１ｐのピーク濃度が、側面領域１２１ａの不純物濃度と連結領域１２１ｂの不純物濃度の同じ深さにおける和より高くても、側面領域１２１ａと連結領域１２１ｂは電気的に接続する。このような構造により側面領域１２１ａの深さを浅くする自由度はあり、側面領域１２１ａ間のパンチスルーを抑制してもよい。この場合には、重複領域１２１ｐが第１ウェル１１と連結し、N型ウェルの領域内にＰ型の領域が入り込む形で形成される。しかし、このＰ型の領域と半導体基板１０とはＮ型ウェルによって電気的に分離される。
その後、公知の製造方法により、電極拡散層５１やゲート電極５２などを形成し、半導体装置Ｑ１～Ｑ４およびキャパシタＣ１を形成する。これにより、第１の実施形態に係る半導体装置が完成する。
以上に説明したように、側面領域１２１ａと連結領域１２１ｂは互いに接し、連結領域１２１ｂと第２部分１２２は互いに接する。このため、Ｐ型の第１ウェル１１の周囲は、側面領域１２１ａ、連結領域１２１ｂおよび第２部分１２２により構成されるＮ型の第２ウェル１２によって囲まれる。第１ウェル１１の周囲が第２ウェル１２に囲まれることにより、第１ウェル１１は半導体基板１０から電気的に分離される。
第１の実施形態に係る半導体装置の製造方法では、比較例の製造方法と異なり、同一のイオン注入工程により第２部分１２２と連結領域１２１ｂが同時に形成される。つまり、第１ウェル１１の底面と側面の下部を覆うＮ型ウェルの凹形状が一体的に形成される。なお、同一のイオン注入工程により、第１ウェル１１と同時に、重複領域１２１ｐがＮ型ウェルの領域内に形成される。
連結領域１２１ｂは、第２部分１２２と連結領域１２１ｂの境界に合わせズレなく、自己整合的に形成される。このため、比較例の製造方法で生じる、Ｐウェル１１ＭのＮ型ドープ領域が入り込む重複領域を、合わせズレなどの余裕を必要とせず最小化することができる。これにより、連結領域１２１ｂと電極拡散層５１との間隔を比較例よりも広く確保できる。したがって、連結領域１２１ｂとＦＥＴ５０のソース電極またはドレイン電極との間の耐圧低下やリーク電流増大を防止できる。また、フォトリソグラフィ技術で用いるマスクに関して合わせズレに対する余裕が不要となる。このため、半導体装置Ｑ１によれば、比較例よりもＦＥＴ５０を連結領域１２１ｂの近傍に設置して、レイアウト面積を縮小できる。
なお、連結領域１２１ｂのＮ型の不純物濃度は、例えば深さ１．５μｍから２．５μｍの範囲に形成される第１ウェル１１のＰ型の不純物濃度よりも高い。連結領域１２１ｂは第２部分１２２と同じイオン注入工程で形成するため、第２部分１２２のピーク濃度は、第１ウェル１１の深さ１μｍ以下でのピーク濃度よりも高い。この点が、半導体装置Ｑ１と比較例と異なる。図６に示したように、連結領域１２１ｂを第２部分１２２よりも浅く形成することと、連結領域１２１ｂのピーク濃度を第１ウェル１１のピーク濃度より高く形成することにより、連結領域１２１ｂにより第１ウェル１１と半導体基板１０の間を電気的に分離できる。
上記に説明した半導体装置Ｑ１の製造方法では、比較例の製造方法で必要な接続ウェル１２１Ｍの製造工程が不要である。即ち、比較例の製造方法では、深さ１．５μｍから２．５μｍの範囲に、第１ウェル１１のＰ型の不純物濃度よりもＮ型の不純物濃度が高い接続ウェル１２１Ｍを形成する必要がある。一方、半導体装置Ｑ１の製造方法では、接続ウェル１２１Ｍを形成するための、フォトレジスト膜３０１、３０２よりも膜厚が厚いフォトレジスト膜の形成と露光工程、および、Ｎ型ウェルを追加形成するイオン注入工程が不要である。したがって、半導体装置Ｑ１の製造方法によれば、フォトレジスト部材のコストが高く、かつ厚いフォトレジスト膜を十分に露光するための時間がかかる工程が不要であり、製造コストを低減できる。
＜変形例＞
図１１に、第１の実施形態の変形例に係る半導体装置Ｑ１の構成を示す。図１１に示す半導体装置Ｑ１おいて、連結領域１２１ｂは、第１ウェル１１から離れるにしたがって半導体基板１０の表面に次第に近づく形状である。このため、連結領域１２１ｂの側面の角部に電界が集中することに起因して第２ウェル１２と半導体基板１０の境界において発生する、形状効果による耐圧の低下を抑制できる。
以下に、図１２Ａ～図１２Ｂを参照して、図１１に示す半導体装置Ｑ１の製造方法の一例を説明する。図１２Ａは図１０Ｃに相当する断面図であり、これ以前の製造工程については図１に示した半導体装置Ｑ１と同様であるため、記載を省略する。図１２Ａは、図１２ＢのＡ－Ａ方向に沿った断面図である。
犠牲酸化膜３１０の全面にフォトレジスト膜３０５とフォトレジスト膜３０３を順次塗布した後、図１２Ａおよび図１２Ｂに示すように、フォトリソグラフィ技術を用いてフォトレジスト膜３０５とフォトレジスト膜３０３の開口部を形成する。このとき、フォトレジスト膜３０３の開口部の外縁に、膜厚ｔ４のフォトレジスト膜３０５をリング状に残す。膜厚ｔ４は、例えば０．２μｍ以上２μｍ以下である。フォトレジスト膜３０５の開口部の幅ｚ４は、例えば１μｍ以上５００μｍ以下である。また、連結領域１２１ｂの幅ｚ３は、側面領域１２１ａの幅ｚｎより狭く、例えば０．１μｍ以上１０μｍ以下である。
フォトレジスト膜３０３の開口部の外縁にフォトレジスト膜３０５をリング状に残すには、例えば、露光感度または現像による感光した箇所のレジスト溶解速度がフォトレジスト膜３０３より低いフォトレジスト膜３０５を使用する。これにより、フォトレジスト膜３０３の開口部の外縁にフォトレジスト膜３０５を残した構造を、一度の露光で作成できる。この場合は、フォトレジスト膜の工夫によりフォトレジスト膜の段差を形成するので、リソグラフィ工程の露光用のマスクとして、コストが安いクロムマスクなどを用いることができる。解像度の低いマスクを用いることができるため、マスク作成のコストを低減することができる。
図１１に示した半導体装置Ｑ１では、第１ウェル１１から離れるにしたがって連結領域１２１ｂが半導体基板１０の表面に近づく。この構造は、図１２Ａに示したように、フォトレジスト膜３０３の開口部において内側に近づくほどフォトレジスト膜３０３の膜厚が薄くなる裾残り形状になるように、フォトレジスト膜３０３の現像を調整することによって実現する。フォトレジスト膜３０３の開口部は、裾残り形状の部分を含む。開口部の外縁が裾残り形状であるフォトレジスト膜３０３を用いたイオン注入により、ドープされる不純物の深さを、第１ウェル１１から離れるにしたがって半導体基板の表面から浅くすることができる。
次いで、フォトレジスト膜３０５とフォトレジスト膜３０３のフォトレジスト積層膜をマスクとするイオン注入法を用いてＮ型不純物を半導体基板１０にドープして、２重ウェル構造の下部である第２部分１２２を形成する。更に、フォトレジスト積層膜をマスクとするイオン注入法を用いてＰ型不純物を半導体基板１０にドープして、２重ウェル構造の上部である第１ウェル１１を形成する。このとき、第２部分１２２は第１ウェル１１よりも深く形成する必要があるため、例えば２μｍから４μｍの深さに第２部分１２２を形成する。このため、フォトレジスト積層膜の膜厚ｔ２は厚く形成され、膜厚ｔ２は例えば４μｍ以上７μｍ以下である。
このイオン注入工程において、フォトレジスト膜３０３の開口部にフォトレジスト膜３０５が残された領域では、フォトレジスト膜３０５のイオン注入の阻止能分だけ、半導体基板１０に注入されるＮ型不純物の位置が浅くなり、連結領域１２１ｂを形成する。また、フォトレジスト膜３０３の開口部にフォトレジスト膜３０５が残された領域では、フォトレジスト膜３０５のイオン注入の阻止能分だけ、半導体基板１０に注入されるＰ型不純物の位置が浅くなる。側面領域１２１ａの第１ウェル１１に隣接する領域にＰ型不純物が注入され、重複領域１２１ｐが形成される。
その後、公知の製造方法により、電極拡散層５１やゲート電極５２などを形成し、半導体装置Ｑ１～Ｑ４およびキャパシタＣ１を形成する。これにより、図１１に示す半導体装置Ｑ１が完成する。なお、イオン注入による不純物濃度プロファイルの特徴については、図６と同様であるため、説明を省略する。
（第２の実施形態）
図１３に、第２の実施形態に係る半導体装置Ｑ１の構成を示す。図１３に示す半導体装置Ｑ１は、第１の実施形態とは連結領域１２１ｂおよび重複領域１２１ｐの形状が異なる。他は、第１の実施形態と実質的に同様であり、重複した記載を省略する。
図１３に示す半導体装置Ｑ１では、連結領域１２１ｂが、第１ウェル１１から離れるにしたがって半導体基板１０の表面に近づくように延伸する。そして、連結領域１２１ｂと半導体基板１０との境界が、半導体基板１０の表面に向かってなだらかに近づく傾斜面である。この傾斜面は、傾斜の角度が急に変化する角部を有さない。このため、連結領域１２１ｂの側面の角部に電界が集中することに起因して第２ウェル１２と半導体基板１０の境界において発生する、形状効果による耐圧の低下を、図１１に示した半導体装置Ｑ１よりも更に抑制できる。
図１３に示す半導体装置Ｑ１の連結領域１２１ｂの深さは、第２部分１２２と接続するまで、半導体基板１０に表面に向かってなだらかに浅くなっている。また、連結領域１２１ｂは、平面視で側面領域１２１ａよりも外側に形成されていない。このため、第１ウェル１１と連結領域１２１ｂの境界の位置と第２部分１２２と連結領域１２１ｂの境界の位置を平面視で同一線上にしたまま、連結領域１２１ｂから半導体装置Ｑ４の主電極５１までの距離ｙを、比較例よりも拡大できる。これにより、半導体基板１０に対して１５Ｖ以上の電圧を側面領域１２１ａに印加した場合にも、連結領域１２１ｂから半導体装置Ｑ４の主電極へのパンチスルーを防止できる。また、半導体装置Ｑ４の主電極５１から連結領域１２１ｂへのパンチスルーを防止できる。
図１３に示す半導体装置Ｑ１においても、第１ウェル１１のＰ型の不純物濃度よりもＮ型の不純物濃度が高い連結領域１２１ｂを形成する必要がある。図１４に、図１３に示す半導体装置Ｑ１の不純物濃度プロファイルの例を示す。図６と同様に、Ｃ１１、Ｃ１２１ｐは、それぞれ第１ウェル１１、重複領域１２１ｐのＰ型不純物の濃度であり、Ｃ１２１ａ、Ｃ１２１ｂ、Ｃ１２２は、それぞれ側面領域１２１ａ、連結領域１２１ｂ、第２部分１２２のＮ型不純物の濃度である。図１４に示すように、第２部分１２２よりも浅く形成した連結領域１２１ｂのピーク濃度を第１ウェル１１のピーク濃度より高く形成することで、Ｎ型の第２ウェル１２でＰ型の第１ウェル１１の周囲を覆うことができる。
また、図１３に示す半導体装置Ｑ１では、連結領域１２１ｂと重複領域１２１ｐの相対的な位置関係を維持したまま、連結領域１２１ｂは半導体基板１０の浅い方向にシフトし、側面領域１２１ａの表面に達するまで連結領域１２１ｂが延伸する。図１３に示す半導体装置Ｑ１では、重複領域１２１ｐと半導体基板１０との間に連結領域１２１ｂが自己整合的に形成される。このため、第２の実施形態に係る半導体装置Ｑ１によれば、側面領域１２１ａ、連結領域１２１ｂ、および第２部分１２２によって、第１ウェル１１と半導体基板１０を、第１の実施形態に係る半導体装置Ｑ１と比べて、より完全に電気的に分離することができる。
以下に、図１５Ａ～図１５Ｃを参照して、第２実施形態に係る半導体装置の製造方法の一例を説明する。図１５Ａは図１０Ｃに相当する断面図であり、これ以前の製造工程については図１に示した半導体装置Ｑ１と同様であるため、記載を省略する。図１５Ａは、図１５ＢのＡ－Ａ方向に沿った断面図である。
図１５Ａに示すように、膜厚ｔ２のフォトレジスト膜３０３を犠牲酸化膜３１０の全面に塗布した後、フォトリソグラフィ技術を用いてフォトレジスト膜３０３の開口部を形成する。膜厚ｔ２は、例えば４μｍ以上７μｍ以下である。図１５Ａに示すように、フォトレジスト膜３０３の開口部には、開口部の中心から外側に向けて次第にフォトレジスト膜３０３の膜厚が次第に厚くなるように傾き(テーパー)を設けた領域（以下、「テーパー領域」とも称する。）を形成する。フォトレジスト膜３０３の開口部の底部の幅ｚ４は、例えば０．１μｍ以上１０μｍ以下である。フォトレジスト膜３０３の膜厚ｔ２は、例えば４μｍ以上７μｍ以下である。
フォトレジスト膜３０３の開口部にテーパー領域を形成するには、例えば、厚膜のフォトレジスト膜での光吸収を利用する。厚膜のフォトレジスト膜では、フォトレジスト膜の上部から下部に向かって光の透過量が減るため、露光量もフォトレジスト膜の上部よりフォトレジスト膜の下部で減少する。このため、フォトレジスト膜の開口部にテーパー領域を形成することができる。また、厚さ方向の組成を変化させて、上部になるほど光感度が高いフォトレジスト膜３０３を用いてもよい。
なお、露光後の現像においても、厚膜のフォトレジスト膜の場合に、フォトレジスト膜の上部から溶出した成分が上昇するので、下部でフォトレジスト膜が残りやすい。この方法を用いてフォトレジスト膜３０３の開口部にテーパー領域を形成してもよい。
また、図１５Ｃのように、フォトレジスト膜３０３の露光用マスク４００において、連結領域１２１ｂから重複領域１２１ｐまでの範囲に、光波長より小さい寸法で「ライン／スペース」パターンを形成してもよい。「ライン／スペース」パターンは、光を遮断するライン部分と光を透過するスペース部分を交互に配置したパターンである。連結領域１２１ｂから重複領域１２１ｐへ向かうにつれて「ライン／スペース」パターンのスペースの比率を多くする。このような露光用マスク４００を用いることによっても、側面領域１２１ａから重複領域１２１ｐへ向かうにつれて露光量を増やすことができる。露光用マスク４００のマスク材として部分透過材などを使用せずに、例えばクロムマスクなどの安価なマスク材を使用することにより、露光用マスク４００の作成コストを下げることができる。また、上記の方法を適宜組み合わせて、フォトレジスト膜３０３の開口部にテーパー領域を形成してもよい。
フォトレジスト膜３０３のテーパー領域の幅ｚ５は、フォトレジスト膜３０３の解像度で決まる幅より小さい値にできる。例えば第１ウェル１１の開口部の３μｍ以上の幅ｚ４に対して、ｚ４＋２×ｚ５で、フォトレジスト膜３０３の開口部の幅が決まる。したがって、最小線幅で決まる寸法よりも、幅ｚ５のサイズを縮小することができる。
フォトレジスト膜３０３をマスクとするイオン注入法を用いてＮ型不純物を半導体基板１０にドープして、２重ウェル構造の下部である第２部分１２２を形成する。更に、フォトレジスト膜３０３をマスクとするイオン注入法を用いてＰ型不純物を半導体基板１０にドープして、２重ウェル構造の上部である第１ウェル１１を形成する。
このイオン注入工程において、フォトレジスト膜３０３のテーパー領域では、テーパー領域のイオン注入の阻止能分だけ、半導体基板１０に注入されるＮ型不純物の位置が徐々に浅くなり、連結領域１２１ｂを形成する。また、フォトレジスト膜３０３のテーパー領域では、テーパー領域のイオン注入の阻止能分だけ、半導体基板１０に注入されるＰ型不純物の位置が浅くなる。側面領域１２１ａの第１ウェル１１に隣接する領域にＰ型不純物が注入され、重複領域１２１ｐが形成される。
その後、公知の製造方法により、電極拡散層５１やゲート電極５２などを形成し、半導体装置Ｑ１～Ｑ４およびキャパシタＣ１を形成する。これにより、図１３に示す半導体装置Ｑ１が完成する。なお、イオン注入による不純物濃度プロファイルの特徴については、図６と同様であるため、説明を省略する。
＜変形例＞
図１６に、第２の実施形態の変形例に係る半導体装置Ｑ１の構成を示す。図１６に示す半導体装置Ｑ１では、連結領域１２１ｂが、第１ウェル１１から離れるにしたがって半導体基板１０の表面に近づくように延伸する。ただし、連結領域１２１ｂの端部は、半導体基板１０の表面に達することはなく、側面領域１２１ａの内部に位置する。この連結領域１２１ｂの配置により、側面領域１２１ａの幅が縮小されて連結領域１２１ｂの幅が縮小されても、連結領域１２１ｂと半導体基板１０との境界の傾斜面の角度の増大を抑制できる。このため、第２ウェル１２と半導体基板１０の境界において形状効果によって連結領域１２１ｂで発生する電界集中を抑制できる。
なお、連結領域１２１ｂの端部が側面領域１２１ａの内部に位置する箇所では、半導体基板１０に対向するのは側面領域１２１ａである。このため、連結領域１２１ｂの端部が側面領域１２１ａの内部に位置する構造であっても、第２ウェル１２と半導体基板１０の耐圧特性を劣化させることはない。
図１６に示す半導体装置Ｑ１の連結領域１２１ｂの形状により、連結領域１２１ｂの角部での電界集中に起因する、形状効果による耐圧の低下を第１の実施形態に係る半導体装置Ｑ１よりも更に抑制できる。また、図１３に示す半導体装置Ｑ１と比較して、図１６に示す半導体装置Ｑ１の連結領域１２１ｂの深さは、第２部分１２２に入るまで、更になだらかに半導体基板１０の表面に向かって浅くなる。連結領域１２１ｂは、第２部分１２２と同一のイオン注入工程で形成される。重複領域１２１ｐは、第１ウェル１１と同一のイオン注入工程で側面領域１２１ａ内に形成される。
また、図１６に示した半導体装置Ｑ１では、連結領域１２１ｂと重複領域１２１ｐの相対的な位置関係を維持したまま、連結領域１２１ｂは半導体基板１０の浅い方向にシフトし、側面領域１２１ａの内部に端部が達するまで連結領域１２１ｂが延伸する。図１６に示した半導体装置Ｑ１によれば、連結領域１２１ｂの深さ方向の変化量を、図１３に示した半導体装置Ｑ１よりも小さくできる。
図１６に示した半導体装置Ｑ１においても、重複領域１２１ｐと半導体基板１０との間に連結領域１２１ｂが自己整合的に形成される。このため、側面領域１２１ａ、連結領域１２１ｂ、および第２部分１２２によって、第１ウェル１１と半導体基板１０を電気的に分離することができる。
以下に、図１７Ａ～図１７Ｂを参照して、第２実施形態の変形例に係る半導体装置Ｑ１の製造方法の一例を説明する。図１７Ａは図１０Ｃに相当する断面図であり、これ以前の製造工程については図１に示した半導体装置Ｑ１と同様であるため、記載を省略する。図１７Ａは、図１７ＢのＡ－Ａ方向に沿った断面図である。
図１７Ａに示すように、膜厚ｔ２のフォトレジスト膜３０３を犠牲酸化膜３１０の全面に塗布した後、フォトリソグラフィ技術を用いてフォトレジスト膜３０３の開口部を形成する。膜厚ｔ２は、例えば４μｍ以上７μｍ以下である。図１７Ａに示すように、フォトレジスト膜３０３の開口部には、開口部の中心から外側に向けて次第にフォトレジスト膜３０３の膜厚が次第に厚くなるテーパー領域を形成する。ただし、図１７Ａに示すように、テーパー領域の傾斜面はフォトレジスト膜３０３の上面に到達せず、上面に対して垂直な開口部の側面の中間地点と交差する。つまり、フォトレジスト膜３０３の開口部の下部にテーパーを選択的に設けて形成したテーパー領域が、開口部の全体を取り囲む。テーパー領域の幅ｚ５は、例えば０．１μｍ以上１０μｍ以下である。また、テーパー領域の高さｔ５は、例えば０．２μｍ以上３μｍ以下である。
図１７Ａに示すようなテーパー領域をフォトレジスト膜３０３に形成するには、例えば、フォトレジスト膜３０３の厚さ方向の組成を変化させてもよい。すなわち、高さｔ５までの範囲で上部になるほど光感度が高く、高さｔ５より上では光感度が一定となるフォトレジスト膜３０３を用いてもよい。また、露光後の現像においても、厚膜のフォトレジスト膜の場合に、フォトレジスト膜の上部から溶出した成分が上昇するので、下部でフォトレジスト膜が残りやすい。この方法を用いてフォトレジスト膜３０３の開口部にテーパー領域を形成してもよい。或いは、図１５Ｃを参照して説明したような、「ライン／スペース」パターンを形成した露光用マスクを用いてもよい。
テーパー領域の幅ｚ５は、フォトレジスト膜３０３の解像度で決まる幅より小さい値にできる。例えば、３μｍ以上の幅を持つ連結領域１２１ｂの開口部の幅ｚ６に対して、ｚ６＋２×ｚ５で、フォトレジスト膜３０３の開口部の幅が決まる。このように、最小線幅で決まる寸法より、幅ｚ５のサイズを縮小することができる。
フォトレジスト膜３０３をマスクとするイオン注入法を用いてＮ型不純物を半導体基板１０にドープして、２重ウェル構造の下部である第２部分１２２を形成する。更に、フォトレジスト膜３０３をマスクとするイオン注入法を用いてＰ型不純物を半導体基板１０にドープして、２重ウェル構造の上部である第１ウェル１１を形成する。
このイオン注入工程において、フォトレジスト膜３０３のテーパー領域では、テーパー領域のイオン注入の阻止能分だけ、半導体基板１０に注入されるＮ型不純物の位置が浅くなり、連結領域１２１ｂが形成される。また、フォトレジスト膜３０３のテーパー領域では、テーパー領域のイオン注入の阻止能分だけ、半導体基板１０に注入されるＰ型不純物の位置が浅くなる。側面領域１２１ａの第１ウェル１１に隣接する領域にＰ型不純物が注入され、重複領域１２１ｐが形成される。
その後、公知の製造方法により、電極拡散層５１やゲート電極５２などを形成し、半導体装置Ｑ１～Ｑ４およびキャパシタＣ１を形成する。これにより、図１６に示す半導体装置Ｑ１が完成する。なお、イオン注入による不純物濃度プロファイルの特徴については、図６と同様であるため、説明を省略する。
（その他の実施形態）
なお、本発明は、上記の実施形態に限定されるものではない。例えば、素子分離や絶縁膜の形成方法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換する以外の方法、例えば、酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもよい。また、電荷蓄積層は、二酸化チタン（Ｔｉ０2）や酸化アルミニウム（Ａｌ2０3）、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、或いはこれらの積層膜を用いてもよい。
また、半導体基板１０としてＰ型のＳｉ基板を用いたが、シリコンゲルマニウム（ＳｉＧｅ）混晶、シリコンゲルマニウムカーボン（ＳｉＧｅＣ）混晶など、シリコンを含む他の単結晶半導体基板を半導体基板１０に用いてもよい。また、ゲート電極５２に、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ケイ化タンタル（ＴａＳｉ）、ＷＳｉ、ＭｏＳｉなどのシリサイドを用いてもよい。或いは、ゲート電極５２に、ポリサイド、チタン（Ｔｉ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ＴｉＮ、タングステン（Ｗ）などの金属を用いてもよい。ゲート電極５２は、多結晶であってもよいし、上記金属の積層構造でもよい。また、ゲート電極５２にアモルファスＳｉ、アモルファスＳｉＧｅ、アモルファスＳｉＧｅＣを用いてもよいし、これらの積層構造を用いてもよい。
また、メモリセルとしてＮＡＮＤ型メモリセルを例示したが、どのような形式のメモリセルの半導体メモリの周辺回路に半導体装置Ｑ１を使用してもよい。例えば、メモリセルは、ＮＯＲ型メモリセル、ＡＮＤ型メモリセル、仮想接地型メモリセルのいずれでもよい。また、メモリセルは、絶縁膜に電荷を蓄積して記憶を行うＭＯＮＯＳ型メモリセルであってもよいし、ゲート電極がフローティングゲートを有するメモリセルであってもよい。
また、説明をわかりやすくするために、半導体装置Ｑ１～Ｑ４およびキャパシタＣ１を同一断面で示したが、同一断面にすべての半導体素子を形成する必要がなく、それぞれの半導体素子を対応するウェル上に形成すればよい。例えば、キャパシタＣ１を形成しなくてもよい。その場合、半導体装置Ｑ１～Ｑ４のゲート電極５２を、制御ゲート電極５２ａとフローティングゲート５２ｂに分けなくてもよい。
また、上記では、半導体装置Ｑ１を半導体メモリの周辺回路に適用した例に基づき説明したが、半導体メモリを内蔵した半導体集積回路装置に半導体装置Ｑ１を適用してもよい。例えば、プロセッサ、システムＬＳＩなどに半導体装置Ｑ１を適用してもよい。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、書き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…半導体基板
１１…第１ウェル
１２…第２ウェル
１３…第３ウェル
１４…Ｐウェル
１５…Ｎウェル
２０…素子分離
５０…トランジスタ
５１…電極拡散層
５２…ゲート電極
５３…ゲート絶縁膜
１２１…第１部分
１２２…第２部分
１２１ａ…側面領域
１２１ｂ…連結領域
１２１ｐ…重複領域

Claims (10)

  1. 複数のメモリセルトランジスタにより構成されるメモリセルアレイを制御する周辺回路の半導体装置であって、
    第１導電型の半導体基板と、
    前記半導体基板に配置された第１導電型の第１ウェルと、
    前記第１ウェルの側面の周囲を囲む第１部分を前記第１ウェルの底部を覆う第２部分の側面に連結した構造を有し、前記半導体基板と前記第１ウェルとを電気的に分離する第２導電型の第２ウェルと、
    前記半導体基板の上部に形成され、前記第１部分から離間して前記第１部分の側面を周回し、前記第１ウェルの側面と対向する第１導電型の第３ウェルと、
    前記第１ウェルに形成された第１主電極と第２主電極、および第１のゲート絶縁膜を介して前記第１ウェルと対向するゲート電極を有する第１の絶縁ゲート型電界効果トランジスタと
    を備え、
    前記半導体基板と接する前記第１部分の底面の位置が、前記半導体基板と接する前記第２部分の底面の位置より浅く、
    前記第１の絶縁ゲート型電界効果トランジスタの前記第１主電極あるいは前記第２主電極は、前記メモリセルトランジスタのゲート電極に接続する
    半導体装置。
  2. 前記第２ウェルの前記第１部分と前記半導体基板との境界が、前記第１ウェルから離間するにしたがって次第に前記半導体基板の表面に近づく、請求項１に記載の半導体装置。
  3. 前記第１ウェルの第１導電型の不純物濃度のピーク濃度が、前記半導体基板の表面から深さ１．５μｍから２．５μｍの範囲で１０16ｃｍ-3よりも高く１０18ｃｍ-3よりも低い、請求項１又は２に記載の半導体装置。
  4. 前記第２ウェルの前記第２部分は、前記半導体基板の表面から深さ２μｍから４μｍの範囲に形成され、前記第１ウェルの第１導電型の不純物濃度のピーク濃度よりも前記第２ウェルの第２導電型の不純物濃度のピーク濃度が高い、請求項３に記載の半導体装置。
  5. 前記第１ウェルに、前記半導体基板の電位に対し、－１Ｖから－４Ｖの範囲の電圧が印加される、請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１ウェルに複数の前記第１の絶縁ゲート型電界効果トランジスタが形成され、
    隣接する２つの前記第１の絶縁ゲート型電界効果トランジスタにおいて、一方の前記第１の絶縁ゲート型電界効果トランジスタの前記第１主電極と、他方の前記第１の絶縁ゲート型電界効果トランジスタの前記第２主電極が共有されている、
    請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記第１のゲート絶縁膜より膜厚の薄い第２のゲート絶縁膜を有する第２の絶縁ゲート型電界効果トランジスタが、前記第３ウェルを挟んで前記半導体基板に形成されている、
    請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記メモリセルトランジスタが、電極層とチャネル領域の間に保持する電荷によってしきい値電圧が変化する不揮発性半導体記憶素子であり、
    複数の前記メモリセルトランジスタを直列接続したメモリストリングスをマトリクス状に配置して前記メモリセルアレイが構成され、
    前記第１の絶縁ゲート型電界効果トランジスタが、前記メモリセルトランジスタに接続するワード線に特定の電圧を転送する、請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 複数のメモリセルトランジスタにより構成されるメモリセルアレイを制御する周辺回路の半導体装置の製造方法であって、
    第１導電型の半導体基板に、第２導電型の側面領域を平面視でリング状に形成し、
    前記側面領域と接続して凹形状の側部を構成する平面視でリング状の第２導電型の連結領域、および、前記連結領域と外縁が接続して前記凹形状の底部を構成する第２導電型の第２部分を、一回のイオン注入工程によって同時に前記半導体基板に形成し、
    前記側面領域に側面の周囲の上部を覆われ、前記連結領域に側面の周囲の下部を覆われ、底部が前記第２部分に覆われる、第１導電型の第１ウェルを前記半導体基板に形成し、
    前記側面領域から離間して前記側面領域の側面を周回し、前記第１ウェルの側面と対向する第１導電型の第３ウェルを、前記半導体基板の上部に前記側面領域より浅く形成し、
    前記第１ウェルに第１主電極と第２主電極が配置され、前記第１ウェルの上面に配置したゲート絶縁膜を介して前記第１ウェルと対向するゲート電極を有する絶縁ゲート型電界効果トランジスタを形成する
    を含み、
    前記側面領域、前記連結領域および前記第２部分を有する第２ウェルによって、前記第１ウェルと前記半導体基板を電気的に分離し、
    前記半導体基板と接する前記連結領域の底面の位置が、前記半導体基板と接する前記第２部分の底面の位置より浅く、
    前記絶縁ゲート型電界効果トランジスタの前記第１主電極あるいは前記第２主電極は、前記メモリセルトランジスタのゲート電極に接続する
    半導体装置の製造方法。
  10. 前記連結領域と前記半導体基板との境界が、前記第１ウェルから離間するにしたがって次第に前記半導体基板の表面に近づくように、前記連結領域を形成する、請求項９に記載の半導体装置の製造方法。
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