JP3940477B2

JP3940477B2 - 半導体装置

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Publication number: JP3940477B2
Application number: JP28864497A
Authority: JP
Inventors: 康司作井; 佳久岩田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-10-21
Filing date: 1997-10-21
Publication date: 2007-07-04
Anticipated expiration: 2017-10-21
Also published as: JPH11121720A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関するもので、特に、半導体基板上に複数個のトランジスタ素子を集積してなる半導体装置や、チップ内部で発生させた高電圧を用いてデータの電気的な書き換えを行う、ＮＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置に用いられるものである。
【０００２】
【従来の技術】
従来、半導体装置における素子分離の方法としては、選択酸化（ＬＯＣＯＳ；Local Oxidation of Silicon）法が知られている。この方法の場合、素子分離用のフィールド酸化膜のその上に金属線が配設されると、フィールド酸化膜をゲート絶縁膜とするＭＯＳトランジスタ構造が形成される。したがって、素子分離領域に形成されるＭＯＳトランジスタ、いわゆるフィールドトランジスタのフィールド耐圧（素子分離能力）を向上させるためには、このフィールドトランジスタのしきい値電圧を高める必要がある。しきい値電圧を高める方法としては、フィールド酸化膜の膜厚を厚くする方法がある。しかし、フィールド酸化膜の膜厚を厚くすると、同時に素子分離領域の幅も広くなるため、素子の微細化および高集積化に対して限界がある。
【０００３】
また、フィールド酸化膜下の基板中の不純物濃度を高くすることによって、フィールドトランジスタのしきい値電圧を高める方法もある。これは、フィールド・イオン注入法として知られているが、素子分離領域内の高濃度の不純物層により、回路に用いる本来のトランジスタのしきい値電圧およびしきい値電圧の基板バイアス効果が著しく悪くなるという問題があった。
【０００４】
図１２は、フィールドトランジスタのしきい値電圧を高めるために、Ｐ型半導体基板中に高濃度の不純物層を設けて、フィールド酸化膜下の不純物濃度を高くするようにしたＮ型ＭＯＳトランジスタを示すものである。
【０００５】
すなわち、このＮ型ＭＯＳトランジスタは、Ｐ型半導体基板１０１の主表面部に選択的にフィールド酸化膜１０２が設けられて素子分離領域１０３が形成されている。そして、この素子分離領域１０３の直下には、上記基板１０１と同一の導電型を有する高濃度の不純物層（Ｐ⁺ 層）１０４が設けられている。
【０００６】
一方、素子分離領域１０３を除く、上記基板１０１の素子領域１０５上には、ゲート酸化膜１０６を介してゲート電極１０７が設けられている。また、上記基板１０１の素子領域１０５には、ソースまたはドレインとなるＮ⁺ 拡散層１０８がそれぞれ形成されている。
【０００７】
そして、層間絶縁膜１０９を介して、上記各Ｎ⁺ 拡散層１０８にそれぞれつながるＡｌ配線１１０、および、上記ゲート電極１０７につながるＡｌ配線１１１が形成されてなるとともに、パシベーション膜１１２により全面が覆われてなる構成とされている。
【０００８】
さて、このような構成のＮ型ＭＯＳトランジスタにおいて、トランジスタのチャネル長Ｌを小さくしたり、基板バイアス（Ｖsub ）の絶対値を大きくすると、たとえば図１３に示すように、トランジスタのしきい値電圧Ｖthが著しく増大する。
【０００９】
こうした現象は、従来から良く知られている、チャネル長を短くするにしたがってトランジスタのしきい値電圧Ｖthが減少する、いわゆる短チャネル効果とは異なる。これは、トランジスタの微細化の進行にともなって、素子分離領域１０３において、高濃度の不純物層１０４がトランジスタのしきい値電圧Ｖthを増大させることに由来する。
【００１０】
したがって、しきい値電圧Ｖthは、たとえば図１４に示すように、トランジスタの幅Ｗ_T を小さくした場合にも、やはり高くなる。
そこで、フィールド酸化膜１０２を通して素子分離領域１０３の中央付近にのみフィールド・イオン注入を行って、トランジスタのしきい値電圧Ｖthが増大するのを抑えるようにした、いわゆるフィールド・スルー・イオン注入法が開発されたが、この方法の場合にも限界があった。
【００１１】
すなわち、素子分離領域１０３の中央部にのみフィールド・イオン注入を行ったとしても、打ち込まれた不純物は後の熱工程などによって周辺部にまで容易に拡散するため、素子の微細化および高集積化にともない、同様の問題を引き起こす。
【００１２】
さらに、最近では、浅いトレンチ素子分離（ＳＴＩ；Shallow Trench Isolation）法が、各種のデバイスで使用され始めている。しかし、トレンチの底部には基板と同一の導電型を有する高濃度の不純物層が存在するため、素子の微細化にともなって、やはり同様の問題を招いていた。
【００１３】
特に、チップ内部で高電圧を発生し、その高電圧を用いて記憶データを書き換える、ＮＡＮＤセル型ＥＥＰＲＯＭやＮＯＲ型フラッシュメモリなどの、ＳＴＩ構造を採用する不揮発性メモリでは、高電圧を転送するトランスファゲートの基板バイアス効果が著しくなって、所望の高電圧が転送できなくなる問題が発生している。
【００１４】
たとえば、ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモリセルトランジスタは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートとが積層されたＦＥＴ−ＭＯＳ構造を有している。そして、複数個のメモリセルトランジスタが隣接するもの同士でソース／ドレインを共有する形で直列に接続されて、ＮＡＮＤセルが構成される。このようなＮＡＮＤセルがマトリクス状に配列されて、メモリセルアレイが構成される。
【００１５】
メモリセルアレイの列方向に並ぶＮＡＮＤセルの一端側のドレインは、それぞれ、選択ゲートトランジスタを介してビット線に共通に接続され、他端側のソースは選択ゲートトランジスタを介して共通ソース線に接続されている。メモリセルトランジスタのワード線および選択ゲートトランジスタのゲート電極は、それぞれ、メモリセルアレイの行方向にワード線（制御ゲート線）および選択ゲート線として共通に接続されている。
【００１６】
このようなＮＡＮＤセル型ＥＥＰＲＯＭを開示するものとして、たとえば、K.-D.Suh et al.,”A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme, ”IEEE J.Solid-State Circuits,vol.30,pp.1149-1156,Nov.1995. （文献１）がある。
【００１７】
図１５は、上記文献１により開示された、従来のＮＡＮＤセル型ＥＥＰＲＯＭの、選択セルのチャネルに供給する書き込み禁止電圧のバイアス条件を示すものである。
【００１８】
ビット線（Ｂ／Ｌ）側の選択ゲート線ＳＳＬのトランジスタは導通状態（ＳＳＬ＝Ｖｃｃ）で、かつ、ソース線側の選択ゲート線ＧＳＬのトランジスタは非導通状態（ＧＳＬ＝０Ｖ）で、書き込むセルのビット線は０Ｖに、書き込み禁止セルのビット線はＶｃｃにする。
【００１９】
ビット線が０Ｖとされることにより、そのＮＡＮＤ列のチャネルは接地電位となる。書き込み電圧（Ｖ_Pgm ）がゲートに供給されると、その選択セルでは、浮遊ゲートとチャネルとの間に大きなポテンシャルの差が生じ、浮遊ゲートにＦＮトンネル電流によって電子が注入されることにより、データが書き込まれる。
【００２０】
書き込み禁止セルにおいては、ビット線がＶｃｃとされることにより、その選択ＮＡＮＤ列のチャネルが予備充電された後、ビット線（Ｂ／Ｌ）側の選択ゲートトランジスタがカットオフする。その選択ＮＡＮＤ列のワード線、つまり、書き込み電圧が供給される選択ワード線とパス電圧（Ｖ_pass）が供給される非選択ワード線とが立ち上がると、ワード線、浮遊ゲート、チャネル、および、セルＰウェル（素子分離領域内の高濃度の不純物層）をそれぞれに介した直列容量の結合により、チャネル容量は自動的に昇圧される。
【００２１】
このように、選択ＮＡＮＤ列中の書き込み禁止セルのチャネル電位は、ワード線とチャネルとの容量結合によって決定される。したがって、書き込み禁止セルのチャネル電位を十分に高くするためには、チャネルの初期の充電を十分に行うこと、また、ワード線とチャネルとの間の容量カップリング比を大きくすることが重要となる。
【００２２】
ワード線とチャネルとの間のカップリング比Ｂは、下記の式により導き出される。
Ｂ＝Ｃｏｘ／（Ｃｏｘ＋Ｃｊ）
ここで、Ｃｏｘは、ワード線とチャネルとの間のゲート容量の総和、Ｃｊは、セルトランジスタのソースおよびドレインの接合容量の総和である。また、ＮＡＮＤ列のチャネル容量とは、ゲート容量の総和Ｃｏｘおよび接合容量の総和Ｃｊの合計となる。
【００２３】
なお、その他の容量である、選択ゲートとソースのオーバラップ容量や、ビット線とソースおよびドレインとの容量などは、全チャネル容量に比べて非常に小さいため、ここでは無視している。
【００２４】
たとえば、０．４μｍルールの、６４ＭｂのＮＡＮＤセル型ＥＥＰＲＯＭの場合、セルトランジスタのゲート長に対するゲート幅の比（Ｗ／Ｌ）は０．４μｍ／０．３８μｍであり、ワード線のピッチは０．７６μｍである。
【００２５】
この６４ＭｂのＮＡＮＤセル型ＥＥＰＲＯＭの場合、ゲート容量の総和Ｃｏｘと接合容量の総和Ｃｊはほぼ等しく、カップリング比Ｂは０．５となる。接合容量は、セルＰウェル、または、セルトランジスタのソースおよびドレインの、不純物濃度などのプロセス条件によって多少は変化する。
【００２６】
上記した従来のＮＡＮＤセル型ＥＥＰＲＯＭの場合には、カップリング比Ｂが８０％に設定されている（文献１の１５３頁参照）。しかし、カップリング比Ｂを８０％に設定するためには、たとえば、接合容量の総和Ｃｊを従来の１／４程度に抑える必要がある。
【００２７】
接合容量を低下させるためには、フィールド・イオン注入によるセルＰウェルのＰ型不純物の濃度を薄く（淡く）するか、あるいは、セルトランジスタのソースおよびドレインの不純物濃度を薄くしなくてはならない。しかしながら、セルＰウェルのＰ型不純物の濃度を薄くした場合には、メモリセル間のフィールド耐圧を低下させることになり、限界がある。また、セルトランジスタのソースおよびドレインの不純物濃度を薄くした場合には、ソースおよびドレインの抵抗が増大するため、セル電流の減少につながる。
【００２８】
【発明が解決しようとする課題】
上記したように、従来においては、フィールド・スルー・イオン注入法によって、素子の微細化にともなう、トランジスタのしきい値電圧の増大は多少は抑えられるものの、それにも限界があるという問題があった。
【００２９】
特に、ＮＡＮＤセル型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置においては、書き込み禁止電圧を高くするにはワード線およびチャネル間の容量カップリング比を大きくすれば良いが、容量カップリング比を大きくするために、たとえば、セルＰウェルのフィールド・イオン注入の濃度を薄くしたり、セルトランジスタのソースおよびドレインの濃度を薄くすることによって、接合容量を低下させるようにした場合には、メモリセル間のフィールド耐圧の低下や、セル電流の減少を招くという問題があった。
【００３０】
この発明は、素子を微細化させても、素子分離領域下に設けられた、基板またはウェルと同一の導電型を有する高濃度の不純物層によるトランジスタのしきい値電圧およびしきい値電圧の基板バイアス効果に対する影響を抑えることができ、信頼性の向上を図り得る半導体装置を提供することを第１の目的としている。
【００３１】
また、この発明は、セルＰウェルのフィールド・イオン注入の濃度を薄くしたり、セルトランジスタのソースおよびドレインの濃度を薄くすることなしに、書き込み禁止電圧を高くでき、高信頼性の不揮発性半導体記憶装置を容易に実現することが可能な半導体装置を提供することを第２の目的としている。
【００３２】
【課題を解決するための手段】
本願発明の一態様によれば、第一導電型の半導体領域を有する半導体基板と、前記半導体領域の主表面部に選択的に設けられた素子分離領域と、前記素子分離領域の相互間の、素子領域上に設けられたゲート電極と、前記素子領域に対応する前記半導体領域の主表面部に、前記ゲート電極に隣接するようにして設けられた、第二導電型のソース領域およびドレイン領域と、前記素子分離領域の直下に、前記ソース領域およびドレイン領域より離間して設けられた第二導電型の第１の不純物拡散層と、前記素子分離領域の直下に、前記第１の不純物拡散層の底面よりさらに下方に突出し、かつ、その一部が前記第１の不純物拡散層によって取り囲まれるようにして設けられた、前記半導体領域よりも高濃度な第一導電型の第２の不純物拡散層とを具備し、前記ソース領域およびドレイン領域と前記第１の不純物拡散層との間には前記半導体領域が介在していることを特徴とする半導体装置が提供される。
【００３８】
上記した構成により、素子分離領域下に形成される第２の不純物拡散層が、後の熱工程などによって周辺部にまで拡がるのを防止できるようになる。これにより、通常のＭＯＳトランジスタにおいては、素子を微細化させた場合にも、トランジスタ素子のしきい値電圧が増大するのを抑えることが可能となるものである。
【００３９】
また、ＮＡＮＤセル型ＥＥＰＲＯＭにおいては、メモリセル間のフィールド耐圧を低下させたり、セル電流を減少させることなく、ワード線とチャネル間の容量カップリング比を大きくすることが可能となるものである。
【００４０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１〜図４は、本発明の実施の第一の形態にかかる半導体装置の概略を、選択酸化（いわゆる、ＬＯＣＯＳ）法による素子分離技術を用いて製造する場合を例に示すものである。なお、各図において、図（ａ）は正面図であり、図（ｂ）は図（ａ）のＢ−Ｂ線に沿う断面図、図（ｃ）は同じく図（ａ）のＣ−Ｃ線に沿う断面図である。
【００４１】
たとえば、Ｐ型（第一導電型）半導体基板（半導体領域）１１の主表面部に、選択的に、素子分離領域となるフィールド酸化膜（熱酸化膜）１２を形成する（図１（ａ）〜（ｃ）参照）。
【００４２】
次いで、上記フィールド酸化膜１２を通して、たとえば、フィールド・スルー・イオン注入法により不純物を打ち込んで、フィールド酸化膜１２の直下に、Ｎ型（第二導電型）不純物層（第１の不純物拡散層）１３を形成する（図２（ａ）〜（ｃ）参照）。
【００４３】
次いで、上記フィールド酸化膜１２を通して、たとえば、フィールド・スルー・イオン注入法によりさらに不純物を打ち込んで、フィールド酸化膜１２の直下に、上記基板１１よりも高濃度なＰ⁺ 型不純物層（第２の不純物拡散層）１４を形成する（図３（ａ）〜（ｃ）参照）。
【００４４】
この場合、上記Ｐ⁺ 型不純物層１４は、たとえば、上記Ｎ型不純物層１３のほぼ中心部より突出し、その周囲（平面パターン）がＮ型不純物層１３の周囲（平面パターン）によって取り囲まれるようにして設けられる。
【００４５】
その後、既存のＭＯＳトランジスタの形成と同様の方法により、半導体素子を形成する（図４（ａ）〜（ｃ）参照）。すなわち、まず、素子分離領域以外の素子領域に対応する、上記基板１１上にゲート酸化膜１５を形成する。そして、ゲートポリシリコン１６をパターニングし、ソースおよびドレインとなるＮ⁺ 拡散層１７を形成した後、全面に層間絶縁膜１８を堆積させる。また、その絶縁膜１８に、上記各拡散層１７につながるコンタクト孔１９および上記ゲートポリシリコン１６につながるコンタクト孔２０をそれぞれ開けて、アルミニウム電極２１を配設した後、全面にパシベーション膜２２を堆積させることにより、Ｎ型ＭＯＳトランジスタが構成される。
【００４６】
このような構成の半導体装置によれば、Ｐ⁺ 型不純物層１４の周囲をＮ型不純物層１３によって取り囲むようにしているため、フィールド・スルー・イオン注入法によりフィールド酸化膜１２の直下に打ち込まれた不純物が後の熱工程などによって拡散されて、周辺部に拡がるのを阻止できるようになる。
【００４７】
これにより、フィールド酸化膜１２下の基板１１にＰ⁺ 型不純物層１４を設けることによって、フィールドトランジスタのしきい値電圧を高める場合において、たとえ素子の微細化によって、Ｐ⁺ 型不純物層１４とＮ型ＭＯＳトランジスタのチャネルとの距離が短くなったとしても、Ｎ型ＭＯＳトランジスタから延びる空乏層のＰ⁺ 型不純物層１４との距離を十分に稼ぐことが可能となる。
【００４８】
したがって、Ｐ⁺ 型不純物層１４による、Ｎ型ＭＯＳトランジスタのしきい値電圧およびしきい値電圧の基板バイアス効果に対する影響を抑えることが可能となって、Ｎ型ＭＯＳトランジスタのしきい値電圧が増大するのを防止できるようになるものである。
【００４９】
なお、上記した本発明の実施の第一の形態においては、Ｐ型半導体基板１１上にＮ型ＭＯＳトランジスタを形成する場合を例に説明したが、これに限らず、半導体領域としてのＮ型半導体基板上もしくはＰ型半導体基板内のＮウェル領域上に、Ｐ型ＭＯＳトランジスタを形成する場合も同様である。
【００５０】
また、上記した本発明の実施の第一の形態においては、Ｐ型半導体基板１１内にＮ型不純物層１３およびＰ⁺ 型不純物層１４を形成した後に、選択酸化法によりフィールド酸化膜１２を形成することも可能である。
【００５１】
さらに、本発明は、選択酸化法による素子分離を採用してなる半導体装置に限らず、たとえば、浅いトレンチ素子分離、いわゆるＳＴＩ（Shallow Trench Isolation）構造を採用してなる半導体装置にも適用できる。
【００５２】
図５〜図８は、この発明の実施の第二の形態にかかる半導体装置の概略を、ＳＴＩ法による素子分離技術を用いて製造する場合を例に示すものである。なお、各図において、図（ａ）は正面図であり、図（ｂ）は図（ａ）のＢ−Ｂ線に沿う断面図、図（ｃ）は同じく図（ａ）のＣ−Ｃ線に沿う断面図である。
【００５３】
たとえば、Ｐ型半導体基板（半導体領域）３１の主表面部に、選択的に、トレンチ孔３２を開け、そのトレンチ孔３２内に酸化膜（絶縁物）３３を埋め込んでトレンチ素子分離領域３４を形成する（図５（ａ）〜（ｃ）参照）。
【００５４】
次いで、上記トレンチ素子分離領域３４を通して、たとえば、フィールド・スルー・イオン注入法により不純物を打ち込んで、トレンチ素子分離領域３４の直下に、Ｎ型不純物層（第１の不純物拡散層）３５を形成する（図６（ａ）〜（ｃ）参照）。
【００５５】
次いで、上記トレンチ素子分離領域３４を通して、たとえば、フィールド・スルー・イオン注入法によりさらに不純物を打ち込んで、トレンチ素子分離領域３４の直下に、上記基板３１よりも高濃度なＰ⁺ 型不純物層（第２の不純物拡散層）３６を形成する（図７（ａ）〜（ｃ）参照）。
【００５６】
この場合も、上記Ｐ⁺ 型不純物層３６は、たとえば、上記Ｎ型不純物層３５のほぼ中心部より突出し、その周囲（平面パターン）がＮ型不純物層３５の周囲（平面パターン）によって取り囲まれるようにして設けられる。
【００５７】
その後、既存のＭＯＳトランジスタの形成と同様の方法により、半導体素子を形成する（図８（ａ）〜（ｃ）参照）。すなわち、まず、トレンチ素子分離領域３４以外の素子領域に対応する、上記基板３１上にゲート酸化膜３７を形成する。そして、ゲートポリシリコン３８をパターニングし、ソースおよびドレインとなるＮ⁺ 拡散層３９を形成した後、全面に層間絶縁膜４０を堆積させる。また、その絶縁膜４０に、上記各拡散層３９につながるコンタクト孔４１および上記ゲートポリシリコン３８につながるコンタクト孔４２をそれぞれ開けて、アルミニウム電極４３を配設した後、全面にパシベーション膜４４を堆積させることにより、Ｎ型ＭＯＳトランジスタが構成される。
【００５８】
このような構成の半導体装置によっても、上述した第一の形態にかかる半導体装置の場合とほぼ同様の効果が期待できる。すなわち、Ｐ⁺ 型不純物層３６の周囲をＮ型不純物層３５によって取り囲むようにしているため、Ｐ⁺ 型不純物層３６による、Ｎ型ＭＯＳトランジスタのしきい値電圧およびしきい値電圧の基板バイアス効果に対する影響を抑えることが可能となって、Ｎ型ＭＯＳトランジスタのしきい値電圧が増大するのを防止できるようになる。
【００５９】
なお、上記した本発明の実施の第二の形態においては、Ｐ型半導体基板３１上にＮ型ＭＯＳトランジスタを形成する場合を例に説明したが、これに限らず、半導体領域としてのＮ型半導体基板上もしくはＰ型半導体基板内のＮウェル領域上に、Ｐ型ＭＯＳトランジスタを形成する場合も同様である。
【００６０】
また、上記した第二の形態にかかる半導体装置においては、トレンチ素子分離領域３４を通して、フィールド・スルー・イオン注入法により不純物を打ち込むことにより、Ｎ型不純物層３５およびＰ⁺ 型不純物層３６を形成するようにしたが、他の方法によって形成することも可能である。
【００６１】
図９は、上記した第二の形態にかかる半導体装置を製造する場合の、他の製造方法を概略的に示すものである。
この方法の場合、まず、たとえば同図（ａ）に示すように、Ｐ型半導体基板３１の主表面部に、選択的に、トレンチ孔３２を開けた後、そのトレンチ孔３２の底部にＮ型不純物層３５を形成し、引き続き、Ｐ⁺ 型不純物層３６を形成する。
【００６２】
この後、たとえば同図（ｂ）に示すように、トレンチ孔３２内に酸化膜３３を埋め込んでトレンチ素子分離領域３４を形成する。
以降は、既存のＭＯＳトランジスタの形成と同様の方法によって、半導体素子（Ｎ型ＭＯＳトランジスタ）の形成が行われることにより、図８に示した構成の半導体装置が完成する。
【００６３】
図１０は、上記した第二の形態にかかる半導体装置を製造する場合の、さらに別の製造方法を概略的に示すものである。
この方法の場合、まず、たとえば同図（ａ）に示すように、Ｐ型半導体基板３１内にＮ型不純物層３５を形成し、引き続き、Ｐ⁺ 型不純物層３６を形成する。
【００６４】
この後、たとえば同図（ｂ）に示すように、上記Ｎ型不純物層３５および上記Ｐ⁺ 型不純物層３６の直上に対応する、Ｐ型半導体基板３１の主表面部に、選択的に、トレンチ孔３２を開け、そのトレンチ孔３２内に酸化膜３３を埋め込んでトレンチ素子分離領域３４を形成する。
【００６５】
以降は、既存のＭＯＳトランジスタの形成と同様の方法によって、半導体素子（Ｎ型ＭＯＳトランジスタ）の形成が行われることにより、図８に示した構成の半導体装置が完成する。
【００６６】
次に、本発明をＮＡＮＤセル型ＥＥＰＲＯＭに適用した場合の例について説明する。
図１１は、この発明の実施の第三の形態にかかる半導体装置の概略を、ＮＡＮＤセル型ＥＥＰＲＯＭを製造する場合を例に示すものである。なお、同図（ａ）はＮＡＮＤセル型ＥＥＰＲＯＭの正面図であり、同図（ｂ）は図（ａ）のＢ−Ｂ線に沿う断面図である。
【００６７】
たとえば、Ｐ型シリコン基板５１上に、メモリセルＮウェル領域５２が設けられ、さらに、そのメモリセルＮウェル領域５２内にメモリセルＰウェル領域（半導体領域）５３が設けられる。
【００６８】
そして、上記Ｐウェル領域５３の主表面部に、選択的に、素子分離領域となるフィールド酸化膜５４を形成した後、その素子分離領域を除く、素子領域に対応する上記Ｐウェル領域５３上に５〜２０ｎｍ厚程度の熱酸化膜からなる第１のゲート絶縁膜５５を形成する。
【００６９】
また、この第１のゲート絶縁膜５５および上記フィールド酸化膜５４上に１０００ｎｍ以上の厚さで多結晶シリコン膜を形成した後、制御ゲート線方向の隣接する浮遊ゲート電極間の分離領域５６を形成することにより、上記第１のゲート絶縁膜５５上および上記フィールド酸化膜５４上の一部に多結晶シリコン膜を残存させる。
【００７０】
次いで、上記フィールド酸化膜５４を通して、隣接する浮遊ゲート電極間の分離領域５６以外をマスクとしたスリット・スルー・イオン注入法、もしくは、別マスクを用いたフィールド・スルー・イオン注入法により、上記フィールド酸化膜５４の直下の上記メモリセルＰウェル領域５３に、たとえば、砒素または燐を不純物とするＮ型不純物層（第１の不純物拡散層）５８、および、ボロンを不純物とするＰ⁺ 型不純物層（第２の不純物拡散層）５９をそれぞれに形成する。
【００７１】
この場合も、上記Ｐ⁺ 型不純物層５９は、たとえば、上記Ｎ型不純物層５８のほぼ中心部より突出し、その周囲（平面パターン）がＮ型不純物層５８の周囲（平面パターン）によって取り囲まれるようにして設けられる。
【００７２】
次いで、浮遊ゲート電極となる多結晶シリコン膜の周囲に、１５〜４０ｎｍ厚程度の第２のゲート絶縁膜（ゲート間絶縁膜）６０を形成する。
また、この第２のゲート絶縁膜６０上を含む、全面に、１００〜４００ｎｍ厚程度の多結晶シリコンあるいは多結晶シリコン膜とシリサイド膜との積層膜を堆積させる。そして、その多結晶シリコンあるいは積層膜、第２のゲート絶縁膜６０、および、浮遊ゲート電極となる多結晶シリコン膜を順次パターニングして、選択ゲート線およびワード線となる配線パターン６１と浮遊ゲート電極５７を形成する。
【００７３】
その後、メモリセルトランジスタおよび選択ゲートトランジスタのソース／ドレインとなるＮ⁺ 領域６２を、上記配線パターン６１をマスクにインプラ法により形成する。
【００７４】
さらに、層間絶縁膜６３を全面に堆積させ、上記選択ゲートトランジスタにつながるコンタクト孔６４を開けて、たとえば、タングステンプラグ６５を埋め込んだ後、アルミニウムのビット線６６を配設する。
【００７５】
最後に、パシベーション膜６７で全面を覆うことにより、図示の如き、ＮＡＮＤセル型ＥＥＰＲＯＭが完成する。
上記した構成のＮＡＮＤセル型ＥＥＰＲＯＭによれば、Ｐ⁺ 型不純物層５９の周囲をＮ型不純物層５８によって取り囲むようにしているため、Ｐ⁺ 型不純物層５９の不純物濃度を薄くすることによってメモリセル間のフィールド耐圧を低下させることなく、かつ、セルトランジスタのソースおよびドレインの濃度を薄くすることによってセル電流を減少させることなく、ワード線とチャネル間の容量カップリング比を大きくすることが可能となる結果、書き込み禁止電圧を高くでき、誤書き込みに対するマージンを大幅に向上できるようになるものである。
【００７６】
なお、上記した本発明の実施の第三の形態においては、フィールド酸化膜５４により素子分離を行う構成とした場合を例に説明したが、これに限らず、たとえばＳＴＩ構造のトレンチ素子分離を採用するＮＡＮＤセル型ＥＥＰＲＯＭにも同様に適用できる。
【００７７】
また、ＮＡＮＤセル型ＥＥＰＲＯＭに限らず、ＮＯＲ型フラッシュメモリなどの他の不揮発性半導体記憶装置にも適用可能であり、その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００７８】
【発明の効果】
以上、詳述したようにこの発明によれば、素子を微細化させても、素子分離領域下に設けられた、基板またはウェルと同一の導電型を有する高濃度の不純物層によるトランジスタのしきい値電圧およびしきい値電圧の基板バイアス効果に対する影響を抑えることができ、信頼性の向上を図り得る半導体装置を提供できる。
【００７９】
また、この発明によれば、セルＰウェルのフィールド・イオン注入の濃度を薄くしたり、セルトランジスタのソースおよびドレインの濃度を薄くすることなしに、書き込み禁止電圧を高くでき、高信頼性の不揮発性半導体記憶装置を容易に実現することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、半導体装置の概略を説明するために示す製造工程図。
【図２】同じく、半導体装置の概略を説明するために示す製造工程図。
【図３】同じく、半導体装置の概略を説明するために示す製造工程図。
【図４】同じく、半導体装置の概略を説明するために示す製造工程図。
【図５】この発明の実施の第二の形態にかかる、半導体装置の概略を説明するために示す製造工程図。
【図６】同じく、半導体装置の概略を説明するために示す製造工程図。
【図７】同じく、半導体装置の概略を説明するために示す製造工程図。
【図８】同じく、半導体装置の概略を説明するために示す製造工程図。
【図９】かかる半導体装置の、他の製造方法を説明するために示す概略断面図。
【図１０】かかる半導体装置の、さらに別の製造方法を説明するために示す概略断面図。
【図１１】この発明の実施の第三の形態にかかる、ＮＡＮＤセル型ＥＥＰＲＯＭの要部を示す概略構成図。
【図１２】従来技術とその問題点を説明するために示す、典型的なＮ型ＭＯＳトランジスタの概略構成図。
【図１３】同じく、従来のトランジスタのチャネル長としきい値電圧との関係を説明するために示す概略図。
【図１４】同じく、従来のトランジスタの幅としきい値電圧との関係を説明するために示す概略図。
【図１５】同じく、従来のＮＡＮＤセル型ＥＥＰＲＯＭの、選択セルのチャネルに供給する書き込み禁止電圧のバイアス条件について説明するために示す概略図。
【符号の説明】
１１…Ｐ型半導体基板
１２…フィールド酸化膜
１３…Ｎ型不純物層
１４…Ｐ⁺ 型不純物層
１５…ゲート酸化膜
１６…ゲートポリシリコン
１７…Ｎ⁺ 拡散層
１８…層間絶縁膜
１９…コンタクト孔（拡散層コンタクト用）
２０…コンタクト孔（ゲートコンタクト用）
２１…アルミニウム電極
２２…パシベーション膜
３１…Ｐ型半導体基板
３２…トレンチ孔
３３…酸化膜
３４…トレンチ素子分離領域
３５…Ｎ型不純物層
３６…Ｐ⁺ 型不純物層
３７…ゲート酸化膜
３８…ゲートポリシリコン
３９…Ｎ⁺ 拡散層
４０…層間絶縁膜
４１…コンタクト孔（拡散層コンタクト用）
４２…コンタクト孔（ゲートコンタクト用）
４３…アルミニウム電極
４４…パシベーション膜
５１…Ｐ型シリコン基板
５２…メモリセルＮウェル領域
５３…メモリセルＰウェル領域
５４…フィールド酸化膜
５５…第１のゲート絶縁膜
５６…分離領域
５７…浮遊ゲート電極
５８…Ｎ型不純物層
５９…Ｐ⁺ 型不純物層
６０…第２のゲート絶縁膜
６１…配線パターン
６２…Ｎ⁺ 領域
６３…層間絶縁膜
６４…コンタクト孔
６５…タングステンプラグ
６６…ビット線
６７…パシベーション膜

Claims

第一導電型の半導体領域を有する半導体基板と、
前記半導体領域の主表面部に選択的に設けられた素子分離領域と、
前記素子分離領域の相互間の、素子領域上に設けられたゲート電極と、
前記素子領域に対応する前記半導体領域の主表面部に、前記ゲート電極に隣接するようにして設けられた、第二導電型のソース領域およびドレイン領域と、
前記素子分離領域の直下に、前記ソース領域およびドレイン領域より離間して設けられた第二導電型の第１の不純物拡散層と、
前記素子分離領域の直下に、前記第１の不純物拡散層の底面よりさらに下方に突出し、かつ、その一部が前記第１の不純物拡散層によって取り囲まれるようにして設けられた、前記半導体領域よりも高濃度な第一導電型の第２の不純物拡散層と
を具備し、
前記ソース領域およびドレイン領域と前記第１の不純物拡散層との間には前記半導体領域が介在していることを特徴とする半導体装置。
前記ゲート電極は、前記素子領域上にゲート絶縁膜を介して設けられた浮遊ゲート電極と、この浮遊ゲート電極上にゲート間絶縁膜を介して設けられた制御ゲート電極とを備えることを特徴とする請求項１に記載の半導体装置。
複数のメモリセルからなるメモリセルユニットがマトリクス状に配列されたメモリセルアレイを有する、データの電気的書き換えが可能な不揮発性の半導体メモリを構成することを特徴とする請求項１または２に記載の半導体装置。
複数のメモリセルを直列に接続したＮＡＮＤ列がマトリクス状に配列されたメモリセルアレイを有する、データの電気的書き換えが可能なＮＡＮＤセル型のＥＥＰＲＯＭを構成することを特徴とする請求項１または２に記載の半導体装置。