KR101517647B1 - 비휘발성 메모리 어레이 - Google Patents

비휘발성 메모리 어레이 Download PDF

Info

Publication number
KR101517647B1
KR101517647B1 KR1020107020961A KR20107020961A KR101517647B1 KR 101517647 B1 KR101517647 B1 KR 101517647B1 KR 1020107020961 A KR1020107020961 A KR 1020107020961A KR 20107020961 A KR20107020961 A KR 20107020961A KR 101517647 B1 KR101517647 B1 KR 101517647B1
Authority
KR
South Korea
Prior art keywords
transistor
source
transistors
nvm
array
Prior art date
Application number
KR1020107020961A
Other languages
English (en)
Other versions
KR20110005789A (ko
Inventor
소린 에스. 조르제스큐
에이. 피터 코스민
조오지 스마란도우
Original Assignee
세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 filed Critical 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
Publication of KR20110005789A publication Critical patent/KR20110005789A/ko
Application granted granted Critical
Publication of KR101517647B1 publication Critical patent/KR101517647B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 하나 이상의 EEPROM 셀 쌍을 포함하는 비휘발성 메모리에 관한 것이며, 각 EEPROM 셀 쌍은 3개의 트랜지스터를 포함하고 2개의 데이터 비트를 저장하며, 1.5 트랜지스터 EEPROM 셀을 효과적으로 제공한다. EEPROM 셀 쌍은 제1 NVM 트랜지스터, 제2 NVM 트랜지스터 및 소스 액세스 트랜지스터를 포함한다. 상기 소스 액세스 트랜지스터는 제1 NVM 트랜지스터의 소스 영역과 연속하는 제1 소스 영역; 제2 NVM 트랜지스터의 소스 영역과 연속하는 제2 소스 영역; 및 상기 EEPROM 셀 쌍과 같은 로우에 위치한 다른 NVM 트랜지스터의 소스 영역과 연속하는 제3 소스 영역을 포함한다.

Description

비휘발성 메모리 어레이{SCALABLE ELECTRICALLY ERASABLE AND PROGRAMMABLE MEMORY}
관련출원
이 출원은 2006년 9월 5일자 출원된 미국 특허출원 제11/470,245호의 부분계속출원이다.
기술분야
본 발명은 전기적으로 삭제 및 프로그램 가능한 메모리(EEPROM: Electrically Erasable and Programmable Memory} 셀에 관한 것이다.
도 1은 EEPROM 셀(101-104)의 2x2 어레이를 포함하는 종래의 메모리 시스템(100)을 도시하는 회로도이다. EEPROM 셀(101-104)은 CMOS 액세스 트랜지스터(111-114)와 비휘발성 메모리(NVM: Non-Volatile Memory)(121-124)를 각각 포함한다. 액세스 트랜지스터(111, 113)의 드레인은 드레인 (비트 라인) 단자(D1)에 연결된다. 마찬가지로, 액세스 트랜지스터(112, 114)의 드레인은 드레인 (비트 라인) 단자(D2)에 연결된다. 액세스 트랜지스터(111-114)의 소스는 NVM 트랜지스터(121-124)의 드레인에 각각 연결된다. NVM 트랜지스터(121-124)의 소스는 소스 단자(S12)에 공통으로 연결된다. 액세스 트래지스터(111-112)의 선택 게이트는 선택 라인(SL1)에 공통으로 연결되고, 액세스 트랜지스터(113-114)의 선택 게이트는 선택 라인(SL2)에 공통으로 연결된다. NVM 트랜지스터(121-122)의 콘트롤 게이트는 콘트롤 라인(CL1)에 공통으로 연결되고, NVM 트랜지스터(123-124)의 콘트롤 게이트는 콘트롤 라인(CL2)에 공통으로 연결된다.
도 2는 EEPROM 셀(101)과 주변 트랜지스터(201, 202)의 단면도이다. 주변 트랜지스터(201, 202)는 EEPROM 셀(101-104)과 같은 칩에 위치하며, 전형적으로 이들 EEPROM 셀을 액세스하는데 사용된다. 주변 트랜지스터(201)는 소스(211), 드레인(212), 콘트롤 게이트(210), 및 게이트 유전체 층(213)을 포함한다. 게이트 유전체 층(213)은 제1 두께(T1)를 가지며, 이것은 주변 회로를 제어하는데 사용되는 제1 전압을 고려하여 선택된다. 예를 들어, 두께(T1)는 프로세스에 따라 75 옹스트롬(Angstrom) 이하가 될 수 있다. 마찬가지로, 주변 트랜지스터(202)는 소스(221), 드레인(222), 콘트롤 게이트(220), 및 게이트 유전체 층(223)을 포함한다. 게이트 유전체 층(223)은 제2 두께(T2)를 가지며, 이것은 주변 회로를 제어하는데 사용된 제2 전압을 고려하여 선택된다. 예를 들어, 두께(T2)는 15 V의 제어전압을 취급하기 위해 300 옹스트롬이 될 수 있다.
액세스 트랜지스터(111)는 제2 두께(T2)를 갖는 게이트 유전체 층(231)을 포함한다. 선택 게이트(SG1)는 이 게이트 유전체 층(231) 위에 위치한다. NVM 트랜지스터(121)은 게이트 유전체 층(232)을 포함하고, 이것의 대부분은 제2 두께(T2)에 가까운 두께를 갖는다. 유전체 층(232)은 얇은 유전체 터널링 영역(233)을 포함하고, 이것은 약 100 옹스트롬의 제3 두께(T3)를 갖는다. (터널링영역(233)을 포함하는) 게이트 유전체 층(232) 위에는 전하를 저장하는 플로팅 게이트(FG1)가 위치된다. 터널링 유전체 영역(233)은, 액세스 트랜지스터(111)와 NVM 트랜지스터(121)에 의해 공유되는 N-형 소스/드레인 확산의 연장부인 강하게 도핑된 N+ 영역(235) 위에 위치한다. 플로팅 게이트(FG1) 위에는 두께(T4)를 갖는 인터-폴리(inter-poly) 유전체 층(234)이 위치한다. 인터-폴리 유전체 층(234) 위에는 콘트롤 게이트(CG1)가 위치한다. 게이트 유전체 층(234)의 두께(T4)는 NVM 트랜지스터(121)를 제어하기 위해 사용된 전압을 고려하여 선택된다. 예들 들면, 유전체 층(234)은 약 15 V의 프로그래밍 전압을 처리하기 위해 약 200 옹스트롬 두께의 등가 실리콘 디옥사이드를 갖는 합성 유전체(ONO: Oxide-Nitride-Oxide)일 수 있다. EEPROM 셀(102-104)는 EEPROM 셀(101)과 동일하다.
EEPROM(101, 102)을 삭제하기 위해, (약 15 V의 크기로) 높은 프로그래밍 전압(VPP)이 콘트롤 라인(CL1)과 선택 라인(SL1)에 인가된다. 드레인 단자(D1-D2)와 소스 단자(S12)는 접지된다. 이러한 조건하에서, NVM 트랜지스터(121, 122)의 플로팅 게이트는 프로그래밍 전압(VPP)의 일부에 연결되며, 이것은 아래의 확산 연장 영역(235)부터 얇은 게이트 유전체 영역(233)을 통해 터널링 전류를 생성하는데 충분하다. 그 결과, NVM 트랜지스터(121, 122) 내의 터널링 전류는 과잉 전자가 이들 NVM 트랜지스터의 플로팅 게이트에 트래핑(trapping)되도록 한다. 이렇게 트래핑 된 전자들은 NVM 트랜지스터(121, 122)의 문턱전압을 증가시킨다(즉, NVM 트랜지스터(121, 122)를 삭제한다). EEPROM 셀(101, 102)은 EEPROM 셀(103, 104)에 독립적으로 삭제될 수 있다. 또는, EEPROM(103, 104)는 EEPROM(101, 102)과 동시에 삭제될 수 있다.
EEPROM 셀(101)을 프로그램하기 위해, 높은 프로그래밍 전압(VPP)(15 V)이 드레인 단자(D1)와 선택 라인(SL1)에 인가된다. 콘트롤 라인(CL1)과 선택 라인(SL2)은 접지된다. 소스 단자(S12)와 드레인(D2)은 플로팅(floating) 상태로 남는다. 이러한 조건하에서, 액세스 트랜지스터(111)는 온이 되고, 높은 프로그래밍 전압(VPP)이 NVM 트랜지스터(121)의 드레인 연장 영역(235)에 인가된다. 얇은 게이트 유전체 영역(233)에 걸린 높은 전압은 플로팅 게이트(FG1)에서 전자를 제거시켜 이 트랜지스터가 상대적으로 낮은 문턱 전압을 갖게 한다.
액세스 트랜지스터(111)의 드레인은 높은 프로그래밍 전압(VPP)을 적절히 수신하기 위해 접점 주변에 상대적으로 큰 활성영역을 가져야만 한다. 또한, 액세스 트랜지스터(111)의 선택 게이트(SG1)는 높은 프로그래밍 전압(VPP)을 적절히 수신하기 위해 상대적으로 커야만 한다. 그 결과, 액세스 트랜지스터(111)는 0.35 마이크로미터 미만의 피처 크기를 갖는 프로세스를 위해 크기가 조정될 수 없다. 마찬가지로, 메모리 트랜지스터(121)는 터널링 유전체 영역(233) 아래에 드레인 연장 확산 영역(235)을 수용하기 위해 큰 게이트 면적을 갖는다. 동일한 제한이 액세스 트랜지스터(112-114)와 메모리 트랜지스터(122-124) 각각에 적용된다. 그러므로 0.35 마이크로미터 이하 프로세스까지 크기가 조정될 수 있는 EEPROM이 요구된다.
0.35 마이크로미터 프로세스 초과의 프로세스에 EEPROM-타입 메모리의 응용을 확대하는 몇 가지 솔루션이 제시되어 있다. 이들 솔루션은 비트 라인 프로그래밍 전압(VPP)을 약 15 ~ 20 V에서 약 5 V까지 감소시켜 EEPROM 셀의 축소를 허용한다. 그러나, 이 솔루션들은 (i) 메모리 동작이 아주 복잡하고, 한 가지 예는 어레이에 양전압과 음전압 모두의 인가를 요구함, (ii) 이들 EEPROM 메모리를 제조하는데 필요한 프로세스들 역시 아주 복잡하여, 생산관리에 어려움이 있으며, (iii) EEPROM 셀 크기는 여전히 상대적으로 크고 어레이를 제조하는데 필요한 프로세스 비용이 너무 큰 것을 포함하여 다수의 문제점이 있다.
따라서, 상기 결점을 극복하는 개선된 EEPROM 어레이가 필요하다.
도 1은 EEPROM 셀 어레이를 포함하는 종래의 메모리 시스템을 도시하는 회로도이고,
도 2는 바람직한 실시예로서 도 1의 2개의 인접한 EEPROM 셀의 비트 라인에서의 횡단면을 도시하고,
도 3은 본 발명의 일 실시예에 있어서 EEPROM 셀 어레의 회로도이고,
도 4는 본 발명의 일 실시예에 있어서 도 3의 EEPROM 어레이의 첫 번째 2개로우(row)의 평면 레이아웃을 도시하고,
도 5a는 도 4의 단면선 A-A에서 EEPROM 셀 쌍의 단면도이고,
도 5b는 도 4의 단면선 B-B에서 3개의 소스 액세스 트랜지스터의 단면도이고,
도 6a-6g는 본 발명의 일 실시예에 있어서 다양한 제조 단계 동안의 도 3의 EEPROM 어레이의 첫 번째 2개 로우의 평면 레이아웃을 도시하고,
도 7은 본 발명의 다양한 실시예들에 있어서 도 3의 EEPROM 어레이의 삭제, 프로그램 및 읽기 동작을 요약한 표이고,
도 8a 및 8b는 본 발명의 대안의 실시예에 있어서 제조된 소스 선택 트랜지스터를 도시하는 단면도이고,
도 9는 본 발명의 상기 대안의 실시예에 있어서 어레이(900)의 첫 번째 2개 로우의 평면 레이아웃을 도시하고.
도 10a는 도 9의 단면선 A-A에서 EEPROM 셀 쌍의 단면도를 도시하고,
도 10b는 도 9의 단면선 B-B에서 3개의 소스 액세스 트랜지스터의 단면도를 도시하고,
도 11a-11e는 본 발명의 일 실시예에 있어서, 다양한 제조 단계 동안의 도 9의 EEPROM 어레이의 첫 번째 2개 로우의 평면 레이아웃을 도시하고.
도 12는 본 발명의 대안 실시예에 있어서 EEPROM 어레이의 회로도로서, 도 9의 어레이 구조체와, 소스 공급회로로 동작하는 하나의 추가 칼럼을 포함하며,
도 13은 본 발명의 일 실시예에 있어서 도 12의 EEPROM 어레이의 삭제, 프로그램 및 읽기 동작을 요약한 표이고,
도 14는 본 발명의 변형예에 있어서 도 12의 구조체에 추가되는 제2 소스 액세스 칼럼을 도시하는 회로도이다.
도 3은 본 발명의 일 실시예에 있어서 EEPROM 셀 어레이(300)의 회로도이다. EEPROM 셀 어레이(300)는 플로팅 게이트 NVM 트랜지스터(301-312), 소스 액세스 트랜지스터(321-326), 워드 라인(WL1-WL4), 비트 라인(BL1-BL3), 소스 선택 라인(SS12, SS34) 및 N-웰 연결(NW)을 포함한다. 소스 액세스 트랜지스터(321-326)는 트랜지스터 구조체(331-336), 트랜지스터 구조체(341-346), 및 트랜지스터 구조체(351-356)을 각각 포함한다. 이하에서 더욱 상세하게 설명된 바와 같이, 소스 액세스 트랜지스터(321-326) 각각은 단일 트랜지스터를 사용하여 3개의 트랜지스터 구조체의 기능을 구현한다.
메모리 트랜지스터(301-312)와 소스 액세스 트랜지스터(321-326)는 제1 전도 유형을 갖는 웰(well) 영역에 만들어지고, 그 다음 이것은 제1 전도 유형과 반대의 제2 전도 유형을 갖는 웰 영역에 위치한다. 전술한 실시예에서, 메모리 트랜지스터(301-312)와 소스 액세스 트랜지스터(321-326)는 n-채널 디바이스이며, 제1 웰 영역은 p-웰이고, 제2 웰 영역은 깊은 n-웰이다. 그러나, 상기 전도 유형들은 다른 실시예에서 반대가 될 수도 있음을 이해해야 한다. 이하에서 더욱 상세히 설명된 바와 같이, 소스 액세스 트랜지스터(321-326) 내의 트랜지스터 구조체(351-356)는, 상기 p-웰 영역을 통해 연장하여 아래의 깊은 n-웰 영역과 접촉하는 N+ 영역을 형성함으로써, 생성된다.
메모리 트랜지스터(301-312) 각각은 해당하는 EEPROM 셀에 속한다. 따라서, 어레이(300)는 4로우(row) 3칼럼(column)으로 정렬된 12개의 EEPROM 셀을 포함한다. 주목할 것은 (워드 라인(WL1-WL4)에 대응하는) 4개의 로우가 도 3의 수직축을 따라 연장되는 반면, (비트 라인(BL1-BL3)에 대응하는) 3개의 로우는 도 3의 수평축을 따라 연장된다는 것이다. 어레이(300)는 4 로우 3 칼럼을 갖지만, 당업자는 본 발명과 관련하여 상이한 차원을 갖는 어레이를 구성할 수 있을 것이다.
어레이(300)의 EEPROM 셀 각각은 전용 NVM 트랜지스터와 소스 액세스 트랜지스터를 포함하며, 이것은 동일한 칼럼의 인접 EEPROM 셀의 NVM 트랜지스터와 공유된다. 이와 같이, 어레이(300)의 EEPROM 셀들은 칼럼 방향을 따라 쌍으로 묶인다. 예를 들면, EEPROM 셀 쌍(315)은 소스 액세스 트랜지스터(321)와 메모리 트랜지스터(301, 304)를 포함한다. 그러므로 어레이(300)의 1 칼럼 1 로우에 위치한 EEPROM 셀은 메모리 트랜지스터(301)와 소스 액세스 트랜지스터(321)를 포함하고, 어레이(300)의 1 칼럼 2 로우에 위치한 EEPROM 셀은 메모리 트랜지스터(304)와 소스 액세스 트랜지스터(321)를 포함한다. 메모리 트랜지스터(301)는 비트 라인(BL1)에 연결된 드레인, 워드 라인(WL1)에 연결된 콘트롤 게이트, 및 소스 액세스 트랜지스터(321)의 트랜지스터 구조체(331)에 연결된 소스를 포함한다. 메모리 트랜지스터(304)는 비트 라인(BL1)에 연결된 드레인, 워드 라인(WL2)에 연결된 콘트롤 게이트, 및 소스 액세스 트랜지스터(321)의 트랜지스터 구조체(341)에 연결된 소스를 포함한다. 주목할 것은 소스 액세스 트랜지스터(321)는 메모리 트랜지스터(301, 304)에 의해 공유된다는 것이다. 메모리 트랜지스터(301, 304)는 소스 액세스 트랜지스터(321)를 공유하기 때문에, EEPROM 셀들 각각은 실제로 1.5개의 트랜지스터를 필요로 한다. 달리 말하면, EEPROM 셀 쌍(315)은 3개의 트랜지스터(메모리 트랜지스터(301, 304)와 소스 액세스 트랜지스터(321))를 사용하여 2비트의 데이터(메모리 트랜지스터(301, 304) 각각에 한 비트씩)를 저장한다. 따라서, 평균적으로 EEPROM 셀 쌍(315)은 각 비트를 저장하기 위해 1.5개의 트랜지스터를 필요로 한다(즉, 3개의 트랜지스터/2 비트). 그러므로 본 발명은 1.5 트랜지스터(1.5T) EEPROM이라고도 한다.
소스 액세스 트랜지스터(321)는 또한 트랜지스터 구조체(351)에 의해 아래의 깊은 N-웰 영역(NW)에도 연결된다. 아래에서 더욱 상세히 설명되는 바와 같이, 상기 아래의 깊은 N-웰 영역은 어레이(300)의 EEPROM 셀에 대해 공통 어레이 소스로서 기능한다.
도 4는 본 발명의 일 실시예에 있어서, 어레이(300)의 첫 번째 2개 로우의 평면 레이아웃 도면으로, 메모리 트랜지스터(301-306), 소스 액세스 트랜지스터(321-323), 워드 라인(WL1-WL2) 및 소스 선택 라인(SS12)을 포함한다. 어레이(300)의 나머지 2개의 로우는 어레이(300)의 처음 2개의 로우와 같은 방식으로 배치되어 있다. 비트 라인(BL1-BL3)은 (도 5a에는 비트 라인(BL1)이 도시되어 있는 것과 달리) 도 4에는 편의상 생략되어 있다. 도 4의 다양한 영역들을 식별하는 추가의 참조 번호들은 도 5a-5b와 도 6a-6g에 표시되어 있다.
도 5a는 도 4의 단면선(A-A)에서의 EEPROM 셀 쌍(315)의 단면도이다. 도 5b는 도 4의 단면선(B-B)에서 소스 액세스 트랜지스터(321-323)의 단면도이다.
도 5a 및 5b에 도시된 바와 같이, EEPROM 어레이(300)는 P-웰 영역(503)에 만들어진다. 그리고 P-웰 영역(503)은 깊은 N-웰 영역(502)에 만들어진다. 깊은 N-웰 영역(502)은 P-형 기판(501)에 만들어진다. 도 5b는 얕은 트렌치 아이솔레이션(STI: Shallow Trench Isolation) 영역(505)을 추가로 도시하며, 이것은 EEPROM 어레이(300)를 동일한 기판(501)에 만들어진 다른 회로와 분리시킨다.
이제 도 5a를 참조하면, 메모리 트랜지스터(301)는 n-형 드레인 영역(621), n-형 소스 영역(622), 터널 게이트(tunnel gate) 유전체 층(506), 플로팅 게이트(floating gate)(FG1), 인터-게이트(inter-gate) 유전체 층(507) 및 워드 라인(콘트롤 게이트)(WL1)을 포함한다. 마찬가지로, 메모리 트랜지스터(304)는 n-형 드레인 영역(624), n-형 소스 영역(623), 터널 게이트 유전체 층(506), 플로팅 게이트(FG3), 인터-게이트 유전체 층(509) 및 워드 라인(콘트롤 게이트)(WL2)을 포함한다. 접점(C1, C2)은 금속전(pre-metal) 유전체 층(510)을 통해 연장하여 n-형 드레인 영역(621, 624)에 접촉한다. 비트 라인(BL1)은 금속전 유전체 층(510) 위에 형성되고, 접점(C1, C2) 사이에 전도 경로를 제공한다.
소스 액세스 트랜지스터(321)는 터널 게이트 유전체 층(506), 플로팅 게이트(FG2), 인터-게이트 유전체 층(508), 및 소스 선택 라인(SS12)를 포함한다. 소스 액세스 트랜지스터(321)는 또한 n-형 소스 영역(622, 623)을 메모리 트랜지스터(301, 304)와 각각 공유한다. 상기 실시예에서, 인터-게이트 유전체 층(507-509)은 산화물-질화물-산화물(ONO: Oxide-Nitride-Oxide)) 구조체이지만, 다른 실시예에서는 다른 유전체 재료들이 사용될 수 있다.
도 5b에 도시된 바와 같이, 소스 액세스 트랜지스터(321)는 또한 N+형 핑거(finger) 영역(611-612)을 포함하며, 이것들은 플로팅 게이트(FG2)에 정렬되어 있고, p-웰 영역(503)을 통해 아래로 연장하여 n-웰 영역(502)에 접촉한다. 마찬가지로, 소스 액세스 트랜지스터(322)는 N+형 핑거 영역(612-613)을 포함하며, 이것들은 플로팅 게이트(FG5)에 정렬되고; 소스 액세스 트랜지스터(323)는 N+형 핑거 영역(613-614)을 포함하고, 이것들은 플로팅 게이트(FG8)와 정렬되어 있다. P-웰 영역(503)은 어레이(300)의 수개의 위치에서 금속 접점(도시되지 않음)에 연결되어, 메모리 영역을 보호한다.
도 6a-6g는 본 발명의 일 실시예에 있어서, 다양한 제조 단계 동안의 메모리 트랜지스터(301-306)와 소스 액세스 트랜지스터(321-323)의 평면도이다.
도 6a을 참조하면, 기판(501)의 상면에는 얕은 트렌치 아이솔레이션(STI)이 형성되며, 이에 의해 트랜지스터(301-306, 321-323)가 형성되는 활성영역(600)을 구획한다. 이때, 깊은 n-웰 영역(502)은 이미 형성되어 있다. P-웰 영역(503)은 STI 영역(505)이 형성되기 이전이나 이후에 형성될 수 있다. 전술한 실시예에 있어서, 트랜지스터(301-306, 321-323)는 0.25 마이크로미터 프로세스를 사용하여 만들어진다. 이 실시예에서, 활성영역(600)은 0.25 마이크로미터의 치수(W1)를 나타낸다. 주목할 것은 어레이(300)가 다른 실시예에서는 다른 프로세스와 다른 치수를 사용하여 만들어질 수 있다는 것이다. 또한 주목할 것은 어레이(300)의 두 번째 2개의 로우와 관련된 활성영역은 만일 도시된다면 활성영역(600)과 연속이 될 것이라는 것이다.
활성영역(600)이 구획된 후에, 터널 게이트 유전체 층(506)이 p-웰 영역(503)의 노출면 위에 형성된다. 예를 들면, 터널 게이트 유전체 층(506)은 약 70 내지 100 옹스트롬(A)의 두께를 갖는다. 생성된 구조체 위에는 제1 폴리실리콘층이 형성된다. 이 폴리실리콘층은 그 다음에 제1 폴리실리콘 마스크를 통해 패터닝되어 도 6b에 도시된 것과 같은 폴리실리콘 게이트 전극(601-603)을 형성한다. 전술한 실시예에서, 폴리실리콘 게이트 전극(601-603) 각각은 약 0.4 마이크로미터의 너비(W2)와 약 0.25 마이크로미터의 간격(W3)을 갖는다.
N+ 주입이 제1 폴리실리콘 마스크를 통해 수행되며, 이에 의해 N+ 핑거 영역(611-614)을 형성하고, (폴리실리콘 전극(601-603)에 불순물을 첨가하여 전도성을 갖게 한다). 상기 N+ 주입은 N+ 핑거 영역(611-614)이 하부의 깊은 n-웰 영역(502)을 접촉하도록 제어된다. 그 생성된 구조체가 도 6c에 도시되어 있다.
상기 생성된 구조체 위에 인터-게이트 유전체 층(도시되지 않음)가 형성된다. 상기 실시예에서, 상기 인터-게이트 유전체 층은 산화물-질화물-산화물(ONO) 층이다. 그 다음 상기 인터-게이트 유전체 층 위에 제2 폴리실리콘층이 형성된다. 상기 제2 폴리실리콘층 위에는 워드 라인(WL1, WL2)과 소스 선택 라인(SS12)을 구획하는 제2 폴리실리콘 마스크가 형성된다. 그 다음에 제2 폴리실리콘층은 제2 폴리실리콘 마스크를 통해 에칭되고, 이에 의해 워드 라인(WL1, WL2)과 소스 선택 라인(SS12)을 형성한다. 이 에칭은 상기 인터-게이트 유전체 층을 통해 계속되며, 이에 의해 유전체 층(507-509)을 형성한다(도 5a-5b 참조). 그 생성된 구조체가 도 6d에 도시되어 있다.
도 6e를 참조하면, 상기 에칭은 폴리실리콘 게이트 전극(601-603)의 노출 부분을 통해 추가로 계속되며, 이에 의해 플로팅 게이트(FG1-FG9)를 형성한다. 상기 실시예에서, 워드 라인(WL1-WL2)은 약 0.25 마이크로미터의 너비(W4)를 갖고, 소스 선택 라인(SS12)은 약 0.4 마이크로미터의 너비(W5)를 갖는다. 상기 실시예에서 워드 라인(WL1-WL2)과 소스 선택 라인(SS12) 사이의 간격(W6)은 약 0.25 마이크로미터이다.
상기 제2 폴리실리콘 마스크가 제거된 후, n-형 소스/드레인 포토레지스트 마스크(도시되지 않음)가 상기 생성된 구조체 위에 형성되고, n-형 소스/드레인 주입이 수행되며, 이에 의해 n-형 소스/드레인 영역(621-632)을 생성하고 (및 폴리실리콘 워드 라인(WL1, WL2)과 소스 선택 라인(SS12)에 도 6f에 도시된 것과 같이, 불순물을 첨가하여 전도성을 갖게 한다). 상기 n-형 소스/드레인 마스크는 그 후에 제거된다.
상기 생성된 구조체 위에는 금속전 유전체 층(510)이 형성되고, 이 유전체 층을 통해 접점 개구가 형성된다. 그 다음 도 6g에 도시된 바와 같이 이들 접점 개구에 접점(C1-C6)이 형성된다. 상기 실시예에서, 접점(C1-C6) 각각은 약 0.25 마이크로미터의 너비(W7)를 갖는다. 접점(C1-C6) 각각은 인접 워드 라인(WL1 또는 WL2)으로부터 약 0.25 마이크로미터의 거리(W8)만큼 분리된다. 그 다음에 비트 라인(BL1-BL3)이 형성되며, 비트 라인(BL1)은 접점 C1과 C2를 연결하고; 비트 라인(BL2)은 접점 C3와 C4를 연결하고; 비트 라인(BL3)은 접점 C5와 C6를 연결한다. 상기 실시예에서, 각 EEPROM 셀은 길이 약 1.07 마이크로미터, 너비 약 0.65 마이크로미터, 그리고 면적 약 0.696 제곱 마이크로미터를 갖는다. 상기 실시예에서, EEPROM 어레이(300)은 종래의 EEPROM 프로세스를 사용하여 만들어질 수 있는 이점이 있다.
이제 EEPROM 어레이(300)의 동작을 설명한다. 삭제 동작은 로우 단위로 실시된다. 예를 들면, 제1 로우의 메모리 트랜지스터(301-303)를 삭제하기 위해, 이 트랜지스터들의 콘트롤 게이트는 워드 라인(WL1)을 접지함으로써 접지된다. 프로그래밍 전압(VPP)(예컨대, 15 V)이 깊은 n-웰 영역(502)와 p-웰 영역(503)에 인가된다(p-기판(501)은 접지된다). 비트 라인(NL1-BL3)은 플로팅 상태로 남고 소스 선택 라인(SS12, SS34)은 프로그래밍 전압(VPP)에 접속된다. 이러한 조건하에서, 터널링 전류가 p-웰 영역(503)으로부터 메모리 트랜지스터(301-303)의 플로팅 게이트(FG1, FG4, FG7)로 흐른다. 그 결과, 메모리 트랜지스터(301-303)의 플로팅 게이트로부터 전자가 제거되고, 이에 의해 이들 메모리 트랜지스터를 삭제한다.
EEPROM 어레이(300)의 다른 로우들도 해당하는 워드 라인을 접지함으로써 동시에 삭제될 수 있다. 예를 들면, 워드 라인(WL3)를 접지하면 제1 로우의 메모리 트랜지스터(301-303)와 동시에 제3 로우의 메모리 트랜지스터(307-309)을 삭제시킨다.
프로그래밍 전압(VPP)은 삭제되지 않는 메모리 트랜지스터의 콘트롤게이트에 인가된다. 예를 들면, 워드 라인(WL2-WL4)에 프로그래밍 전압(VPP)을 인가하면 메모리 트랜지스터(304-312)의 콘트롤게이트에 프로그래밍 전압(VPP)을 인가하게 되며, 이에 의해 이들 메모리 트랜지스터가 삭제되는 것을 방지한다.
이제 프로그래밍 동작을 설명한다. 메모리 트랜지스터(301)를 프로그래밍하기 위해, 프로그래밍 전압(VPP)이 해당하는 워드 라인(WL1)에 인가되고, 해당하는 비트 라인(BL1)은 접지된다. 깊은 n-웰 영역(502), p-웰 영역(503) 및 소스 선택 라인(SS12) 역시 접지된다. 이 조건하에서, 터널 전류가 메모리 트랜지스터(301)의 플로팅 게이트(FG1)로부터 p-웰 영역(503)으로 흐른다. 그 결과, 전자가 메모리 트랜지스터(301)의 플로팅 게이트(FG1)로 주입되고, 이에 의해 이 메모리 트랜지스터를 프로그래밍한다.
비트 라인(BL2-BL3)에 중간 전압(VINT)(예컨대, 3~5 V)을 인가함으로써 메모리 트랜지스터(302, 303)가 메모리 트랜지스터(301)와 동시에 프로그래밍되는 것을 방지한다. 더욱 상세하게는, 중간 전압(VINT)은 이들 메모리 트랜지스터(302-303) 내 터널링 전류를 차단한다. 메모리 트랜지스터(302) 및/또는 메모리 트랜지스터(303)는 해당하는 비트 라인(들)을 접지함으로써 메모리 트랜지스터(301)와 동시에 프로그램될 수 있다. 예를 들면, 메모리 트랜지스터(303)는 (메모리 트랜지스터(301)를 프로그래밍하는 상기 조건들과 결합하여) 해당하는 비트 라인(BL3)을 접지함으로써 메모리 트랜지스터(301)와 동시에 프로그래밍 될 수 있다. 이와 같이, 프로그래밍은 단일 로우 내에서 비트 단위로 수행될 수 있다.
또한, 워드 라인(WL2-WL4)을 접지함으로써 메모리 트랜지스터(304, 307, 310)가 메모리 트랜지스터(301)와 동시에 프로그래밍되는 것을 방지한다. 더욱 상세하게는, 워드 라인(WL2-WL4)을 접지하여 메모리 트랜지스터(304, 307, 310)의 터널링 전류를 차단한다. 메모리 트랜지스터 (304, 307) 및/또는 (310)는 해당하는 워드 라인(들)에 프로그래밍 전압(VPP)을 인가함으로써 메모리 트랜지스터(301)와 동시에 프로그래밍 될 수 있다. 예를 들면, 메모리 트랜지스터(307)는 (메모리 트랜지스터(301)를 프로그래밍하는 전술한 조건들과 결합하여) 해당하는 워드 라인(WL3)에 프로그래밍 전압(VPP)을 인가함으로써 메모리 트랜지스터(301)와 동시에 프로그래밍 될 수 있다. 이와 같이, 프로그래밍은 단일 칼럼에서 비트 단위로 수행될 수 있다. 주목할 것은 선택된 로우와 칼럼의 교차부분에 위치한 모든 비트들은 동일한 프로그램된 상태를 가질 것이라는 것이다. 이것은 블록 모드에서 테스트 패턴을 기록하는데 유용하다.
유리하게도, 상기 높은 프로그래밍 전압(VPP)은 삭제 및 프로그램 동작 동안에 메모리 트랜지스터(301-312)의 드레인 접합부에 인가되지 않는다. 또한, 상기 높은 프로그래밍 전압(VPP)은 비트 라인(BL1-BL3)과 p-웰 영역(503) 또는 n-웰 영역(502)에 인가되지 않는다. 또한, 상기 높은 프로그래밍 전압(VPP)은 소스 선택 라인(SS12-SS34)과 p-웰 영역(503) 또는 n-웰 영역(504)에 인가되지 않는다. 그 결과, 소스 액세스 트랜지스터(321-326)와 메모리 트랜지스터(301-313)는 0.35 마이크로미터 이하의 프로세스로 크기 조정될 수 있다.
읽기 동작은 로우 단위로 수행된다. 예를 들면, 제1 로우의 메모리 트랜지스터(301-303)는 다음과 같이 읽혀진다. 약 0.5 내지 1.5 V의 제1 읽기 전압(VR1)은, 감지 증폭기 설계에 따라, 비트 라인(BL1-BL3) 각각에 인가되고, VDD 공급 전압(약 2.5 V)이 해당하는 워드 라인(WL1)과 해당하는 소스 선택 라인(SS12)에 인가된다. 선택되지 않은 워드 라인(WL2-WL4)과 해당하는 소스 선택 라인(SS34)은 접지된다. p-웰 영역(503)은 접지되고 깊은 n-웰 영역(502)은 약 0.5 내지 1.0 V의 제2 읽기 전압으로 유지된다. 이러한 조건하에서, 상당한 읽기 전류가 제1 로우의 삭제된 메모리 트랜지스터를 통해 흐르지만, 제1 로우의 프로그래밍 된 메모리 트랜지스터나 상기 선택되지 않은 제2 로우의 삭제된 셀들을 통해서는 상당한 읽기 전류가 흐르지 않을 것이다. 비트 라인(BL1-BL3)에 연결된 감지 증폭기들은 메모리 트랜지스터(301-303)를 통해 흐르는 읽기 전류 (및 그에 의해 이들 메모리 트랜지스터에 의해 저장된 비트들의 로직 상태)를 확인한다. 주목할 것은 메모리 트랜지스터(301)와 관련된 읽기 전류는 깊은 n-웰(502), n+ 영역(611-612), 소스 영역(622) 및 드레인 영역(621)을 포함하는 경로를 따라 흐른다는 것이다. 이와 같이, 깊은 n-웰 영역(502)은 어레이(300) 내의 EEPROM 셀 모두에 대해 공통의 소스 영역을 제공한다.
도 7은 EEPROM(300)의 다양한 삭제, 프로그램 및 읽기 동작을 요약한 표(700)이다.
전술한 동작 조건하에서, 소스 액세스 트랜지스터(321-326)는 터널링 전류가 이들 선택 액세스 트랜지스터와 관련된 플로팅 게이트로 유입되거나 그것으로부터 유출되도록 바이어스되지 않는다. 예를 들면, 소스 액세스 트랜지스터(321-323)와 관련된 플로팅 게이트(FG2, FG5, FG8)(도 5b 및 6g 참조)는 프로그램 또는 삭제 조건의 대상이 아니다. 이와 같이, 소스 액세스 트랜지스터(321-326), 이 트랜지스터들 각각이 NVM 트랜지스터의 기본 구조를 갖지만, 종래의 (비-메모리) 트랜지스터처럼 동작된다. 전술한 실시예에서, 소스 액세스 트랜지스터(321-326)는 EEPROM 어레이(300)를 제조하는데 필요한 프로세스를 단순화하는 방식으로 만들어진다.
그러나, 대안의 실시예에서, 소스 액세스 트랜지스터(321-326)는 상이한 방법으로 만들어질 수 있다. 예를 들면, N+ 영역(611-614)이 형성된 후(도 6c 참조), 폴리실리콘 전극(601-603)이 패터닝되고 궁극적으로 플로팅 게이트(FG2, FG5, FG8)가 되는 이들 전극의 부분을 제거하기 위해 에칭될 수 있다. 처리는 그 다음에 도 6d-6g과 관련하여 전술한 방식으로 계속된다. 도 8a 및 8b 각각은 얻어진 소스 액세스 트랜지스터(821-823)에 대한 도 5a 및 5b와 동일한 단면선에서의 단면도이다. 이 실시예의 소스 액세스 트랜지스터(831-833)는 (플로팅 게이트(FG2, FG5, FG8)가 제거되었기 때문에) 약간 더 복잡한 프로세스에 의해 더 나은 성능을 보여줄 것이다. 대안의 실시예에서, 상기 프로세스는 소스 액세스 트랜지스터(831-833)의 게이트 유전체가 게이트 유전체 층(506)이나 ONO 구조체(508) 중 어느 하나만을 포함하도록 추가로 수정될 수 있다. 또 다른 실시예에서, 상기 프로세스는 소스 액세스 트랜지스터(831-833)가 맞춤 게이트 유전체를 포함하도록 추가 수정될 수 있다.
또 다른 실시예에서, 플로팅 게이트(FG2, FG5, FG8)는 연속적인 플로팅 게이트로 대체될 수 있으며, 이것은 상부의 소스 선택 라인(SS12)과 전기적으로 단락된다. 이제 이 실시예를 더욱 상세히 설명한다.
도 9는 방금 설명한 본 발명의 대안의 실시예에 있어서 어레이(900)의 처음 2개의 로우에 대한 평면 레이아웃 도면이다. 도 9의 어레이(900)는 도 4의 어레이와 유사하기 때문에, 도 4와 도 9의 유사한 요소들은 유사한 참조번호로 표시된다. 이와 같이, 도 9의 어레이는 메모리 트랜지스터(301-306), 워드 라인(WL1-WL2) 및소스 선택 라인(SS12)를 포함하며, 이것들은 도 4와 관련하여 위에서 설명된 적이 있다. 추가로, 도 9의 어레이는 소스 액세스 트랜지스터(921-923)를 포함하며, 이것들은 도 4에 도시된 어레이의 소스 액세스 트랜지스터(321-323)를 대체한다. 소스 액세스 트랜지스터(921-923)는 (별도의 대응하는 플로팅 게이트(FG2, FG5, FG8)를 각각 갖는 소스 액세스 트랜지스터(321-323)과 대조적으로) 공통 플로팅 게이트(FG12)를 공유한다. 공통 플로팅 게이트(FG12)는 금속 접점(C10-C11)과 금속 트레이스(M1)에 의해 소스 선택 라인(SS12)에 연결된다. 도 9의 어레이에서 소스 액세스 트랜지스터(921-923)는 (N+ 핑거 영역(611-614)을 포함하는 도 4에 도시된 어레이의 소스 액세스 트랜지스터(321-323)와 달리) 하부의 N-웰 영역을 접촉하는 N+ 핑거 영역을 포함하지 않는다. 도 4의 어레이와 도 9의 어레이 사이의 이러한 차이점들의 의미는 다음 설명을 통해 명백해질 것이다.
도 10a는 도 9의 단면선(A-A)에서 EEPROM 셀(301, 304)과 소스 액세스 트랜지스터(921)의 단면도이다. 도 10b는 도 9의 단면선(B-B)에서 소스 액세스 트랜지스터(921-923)의 단면도이다.
도 10a 및 10b에 도시된 바와 같이, EEPROM 어레이(900)는 p-형 기판(501), 깊은 N-웰 영역(502), P-웰 영역(503), 얕은 트렌치 아이솔레이션(STI) 영역(505), 터널 게이트 유전체 층(506), 인터-게이트 유전체 층(507-509), 금속전 유전체 층(510), n-형 소스/드레인 영역(621-624), 플로팅 게이트(FG1, FG3), 워드 라인(콘트롤 게이트)(WL1-WL2), 접점(C1, C2), 및 비트 라인(BL1-BL3)을 포함하며, 이것들은 도 5a 및 5b와 관련하여 위에서 설명되었다.
추가로, 소스 액세스 트랜지스터(921-923)는 터널 게이트 유전체 층(506) 위에 위치한 연속 플로팅 게이트(FG12)를 포함한다. 인터-게이트 유전체 층(508)은 연속 플로팅 게이트(FG12)와 상부의 소스 선택 라인(SS12) 사이에 위치한다. 접점(C10, C11)은 금속전 유전체 층(510)(그리고 접점(C11)의 경우는 인터-게이트 유전체 층(508))을 통해 연장하여 소스 선택 라인(SS12)과 플로팅 게이트(FG12)에 각각 전기적으로 접촉한다. 금속 트레이스(M1)는 접점(C10, C11)을 전기적으로 연결하여, 플로팅 게이트(FG12)가 소스 선택 라인(SS12)에 전기적으로 연결된다. 상기 실시예에서, 접점(C10, C11)과 금속 트레이스(M1)는 상기 어레이의 에지에 형성된다. 또 다른 실시예에서, 접점(C10, C11)과 금속 트레이스(M1)에 의해 형성된 접점 구조체와 유사한 또 다른 접점 구조체가 상기 어레이의 대향하는 에지에 제공될 수 있다. 금속 트레이스(M1)에 소스 선택 제어전압을 인가하면 이 제어전압이 플로팅 게이트(FG12)와 소스 선택 라인(SS12) 모두에 인가되는 이점이 있다. 플로팅 게이트(FG12)는 터널 게이트 유전체 층(506)에 의해 하부의 p-웰 영역(503)으로부터 오로지 분리되기 때문에, 개선된 게이트 전압 커플링이 소스 선택 트랜지스터(921-923)에 제공되고, 이에 의해 이들 소스 선택 트랜지스터의 성능을 개선한다.
다음의 상세한 설명에 의해 명백해지는 바와 같이, 연속 플로팅 게이트(FG12)의 제조는 도 5b에 도시된 N+ 핑거 영역(611-614)과 같은 N+ 핑거 영역의 형성을 효과적으로 차단한다.
도 11a-11e는 본 발명의 일 실시예에 있어서 다양한 제조 단계 동안 메모리 트랜지스터(301-306)와 소스 액세스 트랜지스터(921-923)의 평면도이다.
도 11a에 도시된 바와 같이, 얕은 트렌치 아이솔레이션(STI) 영역(505)은 기판(501)의 상면에 형성되며, 이에 의해 트랜지스터(301-306, 921-923)가 형성되는 활성영역(1100)을 구획한다. 이때, 깊은 n-웰 영역(502)은 이미 형성되어 있다. P-웰 영역(503)은 STI 영역(5050)이 형성되기 이전이나 이후에 형성될 수 있다. 전술한 실시예에 있어서, 트랜지스터(301-306, 921-923)는 0.25 마이크로미터 프로세스를 사용하여 만들어진다. 이 실시예에서, 활성영역(1100)은 W1의 너비가 0.25 마이크로미터이다. 어레이(300)는 다른 실시예에서는 다른 프로세스와 다른 크기를 사용하여 만들어질 수 있음을 주목할 필요가 있다. 또 주목할 것은 상기 어레이의 추가의 로우와 관련된 활성영역은 활성영역(1100)과 연속될 수 있다는 것이다.
활성영역(1100)이 구획된 후, 도 6a와 관련하여 전술한 방식으로 P-웰 영역(503)의 노출면 위에 터널 게이트 유전체 층(506)이 형성된다. 상기 생성된 구조체 위에는 제1 폴리실리콘 층이 형성된다. 이 폴리실리콘 층은 그 다음에 제1 폴리실리콘 마스크를 통해 패터닝되어 패턴이 형성된 폴리실리콘 구조체(1101)를 형성한다. 상기 패턴 형성된 폴리실리콘 구조체(1101)는 너비(W2)가 약 0.4 마이크로미터, 간격(W3)이 약 0.25 마이크로미터, 그리고 너비(W9)가 약 0.5 마이크로미터이다.
상기 생성된 구조체 위에는 인터-게이트 유전체 층(도시되지 않음)이 형성된다. 설명된 실시예에서, 상기 인터-게이트 유전체 층은 산화물-질화물-산화물(ONO)층이다. 그 다음에 상기 인터-게이트 유전체 층 위에는 제2 폴리실리콘층이 형성된다. 제2 폴리실리콘층 위에는 워드 라인(WL1, WL2)과 소스 선택 라인(SS12)을 구획하는 제2 폴리실리콘 마스크가 형성된다. 제2 폴리실리콘 층은 그 다음에 제2 폴리실리콘 마스크를 통해 에칭되고, 이에 의해 워드 라인(WL1, WL2)과 소스 선택 라인((SS12)을 형성한다. 이 에칭은 상기 인터-게이트 유전체 층을 통해 계속되며, 이에 의해 인터-게이트 유전체 층(507-509)(도 10a-10b)을 형성한다. 그 생성된 구조체가 도 11b에 도시되어 있다.
도 11c에서 도시된 바와 같이, 상기 에칭은 패턴 형성된 폴리실리콘 구조체(1101)의 노출 부분을 통해 추가로 계속되며, 이에 의해 플로팅 게이트(FG1, FG3-FG4, FG6-FG7, FG9, FG12)를 형성한다. 제2 폴리실리콘 마스크는 그 다음에 제거된다. 상기 실시예에서, 워드 라인(WL1-WL2)은 너비(W4)가 약 0.25 마이크로미터이고, 소스 선택 라인(SS12)은 너비(W5)가 약 0.4 마이크로미터이다. 워드 라인(WL1-WL2)과 소스 선택 라인(SS12) 사이의 간격(W6)은 상기 실시예에서는 약 0.25 마이크로미터이다.
제2 폴리실리콘 마스크가 제거된 후, 생성된 구조체 위에는 n-형 소스/드레인 포토레지스트 마스크(도시되지 않음)가 형성되고, n-형 소스/드레인 주입이 수행되며, 이에 의해 도 11d에 도시된 n-형 소스/드레인 영역(621-632)을 생성하고 (폴리실리콘 워드 라인(WL1-WL2)과 소스 선택 라인(SS12)에 불순물을 주입하여 전도성을 갖게 한다). 상기 n-형 소스/드레인 마스크는 이후 제거된다.
그 다음에 상기 생성된 구조체 위에는 제3 폴리실리콘 마스크가 형성된다. 제3 폴리실리콘 마스크는 접점(C11)이 형성될 위치를 노출시킨다. 즉, 제3 폴리실리콘 마스크는 하부 플로팅 게이트 전극(FG11)을 노출하기 위해 제거되어야 하는 소스 선택 라인(SS12) 부분을 노출시킨다. 제3 폴리실리콘 마스크를 통해 에칭이 수행되고, 이에 의해 소스 선택 라인(S12)의 노출된 부분을 제거한다. 이 에칭의 결과가 도 11e에 도시되어 있다. 그 다음에 제3 폴리실리콘 마스크가 제거된다.
상기 생성된 구조체 위에는 금속전 유전체 층(510)이 형성되고, 이 유전체 층을 통해 접점 개구가 형성된다. 그 다음에 접점(C1-C6, C10-C11)이 도 11e에 도시된 바와 같이 이들 접점 개구 내에 형성된다. 상기 실시예에서, 접점(C1-C6, C10-C11) 각각은 너비(W7)가 약 0.25 마이크로미터이다. 접점(C1-C6) 각각은 0.25 마이크로미터의 거리(W8)에 의해 인접한 워드 라인 WL1 또는 WL2로부터 분리된다. 그 다음에 비트 라인(BL1-BL3)과 금속 트레이스(M1)는 형성되는데, 비트 라인(BL1)은 접점(C1)과 접점(C2)을 연결하고; 비트 라인(BL2)은 접점(C3)과 접점(C4)을 연결하고; 비트 라인(BL3)은 접점(C5)과 접점(C6)을 연결하고; 금속 트레이스(M1)는 접점(C10)과 접점(C11)을 연결한다. 상기 실시예에서, 각 EEPROM 셀은 길이 약 1.07 마이크로미터, 너비 약 0.65 마이크로미터, 및 면적 약 0.696 제곱 마이크로미터을 갖는다. 상기 수치들은 일반적인 0.18 마이크로미터 프로세스에 적합한 한 가지 예로서 제공된 것임을 주의해야 한다. 당업자는 다른 프로세스에서 사용하기 위해 이들 수치를 수정할 수 있을 것이다.
소스 선택 트랜지스터(921-923)는 하부의 깊은 N-웰 영역(502)에 연결을 제공하는 N+ 핑거 영역(502)을 포함하지 않기 때문에, 읽기 동작 중에 EEPROM 트랜지스터(301-306)의 로우에 읽기 전류가 공급될 수 있도록 다른 회로가 제공되어야 한다. 일 실시예에 있어서, 하나 이상의 추가 칼럼이 어레이에 추가되며, 여기서 각 추가 칼럼은 아래에서 설명되는 방식으로 소스 공급회로로서 동작하도록 구성된다.
도 12는 본 실시예에 있어서 EEPROM 어레이(1200)의 회로도로서, 소스 공급회로로서 동작하도록 구성된 하나의 추가 칼럼(1201)을 포함한다. 해당하는 비트 라인(BLn)으로 식별되는 이 추가 칼럼(1201)은 소스 액세스 칼럼(1201)으로 지칭될 수 있다. EEPROM 어레이(1200)는 도 9, 10a-10b, 및 11a-11e와 관련하여 위에서 설명된 어레이(900)를 포함한다. 어레이(900)는 어레이(1200)에 복제되며, 이에 의해 플로팅 게이트 NVM 트랜지스터(307-312), 소스 액세스 트랜지스터(924-926), 워드 라인(WL3-WL4), 및 소스 선택 라인(SS34)을 제공한다.
어레이(1200)의 소스 액세스 칼럼(1201)은 비트 라인(BLn), NVM 트랜지스터(901-902, 911-912), 및 소스 액세스 트랜지스터(903, 913)를 포함한다. 소스 액세스 칼럼(1201)은 다른 3개의 칼럼과 실질적으로 동일하며, 차이점은 이하에서 설명된다. 주목할 것은 소스 액세스 트랜지스터(903)가 동일한 소스 선택 전극(SS12) 및 동일한 연속 플로팅 게이트 전극(FG12)을 소스 선택 트랜지스터(921-923)와 공유한다는 것이다. 마찬가지로, 소스 액세스 트랜지스터(913)는 동일한 소스 선택 전극(SS34) 및 동일한 연속 플로팅 게이트 전극을 소스 선택 트랜지스터(924-926)와 공유한다.
소스 액세스 트랜지스터(921-926)는 트랜지스터 구조체(331-336)와 트랜지스터 구조체(341-346)를 각각 포함하며, 이것들은 어레이(300)(도 3, 소스 액세스 트랜지스터(321-326))와 관련하여 위에서 설명되었다. 또한, 소스 액세스 트랜지스터(921-926)는 트랜지스터 구조체(951-956)를 각각 포함한다. 마찬가지로, 상기 추가 칼럼 내에서, 소스 액세스 트랜지스터(903, 913)는 트랜지스터 구조체(904, 914, 905, 915, 906, 916)를 각각 포함한다. 트랜지스터 구조체(951-953,906)는 소스 액세스 트랜지스터(921-923,903)와 하나가 된다. 마찬가지로, 트랜지스터 구조체(954-956, 916)는 소스 액세스 트랜지스터(924-926, 913)와 하나가 된다.
이 실시예에 있어서, NVM 트랜지스터(901-902, 911-912)는 항상 전도 상태에 있다. 이것은 예를 들면 이들 트랜지스터의 소스/드레인 확산영역을 단락시키거나, 또는 이들 트랜지스터가 항상 전도 상태를 갖도록 프로그래밍함으로써 달성될 수 있다.
도 13은 본 발명의 일 실시예에 있어서 도 12의 EEPROM 어레이의 삭제, 프로그램 및 읽기 동작을 요약한 표(1300)이다. 삭제 및 프로그램 동작은 도 7과 관련하여 전술한 방식으로 수행된다.
선택된 로우의 읽기 액세스 동안에, VDD 공급 전압이 상기 선택된 로우와 관련된 워드 라인과 소스 선택 라인에 인가된다. 예를 들면, 제1 로우의 읽기 액세스를 위해, VDD 공급 전압이 워드 라인(WL1)과 소스 선택 라인(SS12)에 인가된다. 각각의 읽기 액세스 동안에, 제1 읽기 전압(VR1)이 비트 라인(BL1-BL3)에 인가되고, 제2 읽기 전압(VR2)이 비트 라인(BLn)에 인가된다.
소스 액세스 칼럼(1201)의 NVM 트랜지스터(901-902, 911-912)들은 항상 전도성을 가지므로, 비트 라인(BLn)에 인가된 제2 읽기 전압(VR2)은 소스 액세스 트랜지스터(903)의 트랜지스터 구조체(904-905)와 소스 액세스 트랜지스터(913)의 트랜지스터 구조체(914-915)에도 역시 인가된다. 소스 선택 라인(SS12)에 인가된 VDD 공급 전압은 트랜지스터 구조체(904-906, 331-333, 341-343, 951-953)를 온(on) 시키고, 그리하여 제2 읽기 전압(VR2)이 NVM 트랜지스터(301-306)의 소스에 인가된다. 워드 라인(WL1)에 인가된 VDD 공급 전압은 비트 라인(BL1-BL3)에 생성된 전류가 NVM 트랜지스터(301-303)의 프로그램된/삭제된 상태를 나타내도록 한다. 주목할 것은 제2 읽기 전압(VR2)이 NVM 트랜지스터(304-306)의 소스에 인가되더라도, 이들 트랜지스터는 워드 라인(WL2)에 인가된 0 V의 신호에 의해 오프(off) 된다는 것이다. 또한 제2 읽기 전압(VR2)이 소스 액세스 트랜지스터(913)의 트랜지스터 구조체(914-915)에 인가되더라도, 이들 트랜지스터 구조체는 소스 선택 라인(SS34)에 인가된 0 V 신호에 의해 오프된다.
비록 도 12에 도시된 실시예는 소스 액세스 칼럼(1201)이 읽기 전류를 3개의 NVM 트랜지스터(301-303)에 공급하는 것을 보여주고 있지만, 이 소스 액세스 칼럼은 다른 실시예에서는 읽기 전류를 다른 수의 메모리 트랜지스터에 공급할 수 있다. 예를 들면, 소스 액세스 칼럼(1201)은 읽기 전류를 8개의 메모리 트랜지스터(8 칼럼)에 공급하도록 구성될 수 있다. 또 다른 실시예에 있어서는, 제2 소스 액세스 칼럼이 상기 어레이의 반대쪽 끝에 (즉, 소스 액세스 칼럼(1201)의 반대쪽 끝에) 제공된다.
도 14는 어레이(1400)의 반대쪽 끝에 (즉, 소스 액세스 칼럼(1201)의 반대쪽 끝에) 위치하는 제2 소스 액세스 칼럼(1202)을 보여주는 회로도이다. 소스 액세스 칼럼(1201, 1202)의 유사한 요소들은 유사한 참조번호가 부여되어 있다. 어레이(1400)의 양쪽 끝으로부터 읽기 전류를 공급하면 어레이(1400)에 허용 가능한 칼럼의 수가 증가한다. 일 실시예에서, 소스 액세스 칼럼(1201, 1202) 사이에는 16개의 칼럼들이 있다.
지금까지 구체적인 실시예를 통해 본 발명이 설명되었지만, 이들 실시예의 다양한 변형이 있을 수 있음은 당업자에게는 명백할 것이다. 따라서, 본 발명은 첨부한 청구항들에 의해서만 제한된다.

Claims (7)

  1. 비휘발성 메모리(NVM) 어레이에 있어서,
    각각이 2개의 데이터 비트를 저장하는 하나 이상의 EEPROM 셀 쌍을 포함하고,
    상기 EEPROM 셀 쌍 각각은,
    인터-게이트 유전체 층에 의해 콘트롤 게이트 구조체로부터 분리된 플로팅 게이트 구조체를 갖는 제1 NVM 트랜지스터;
    인터-게이트 유전체 층에 의해 콘트롤 게이트 구조체로부터 분리된 플로팅 게이트를 구조체를 갖는 제2 NVM 트랜지스터; 및
    콘트롤 게이트 구조체와 전기적으로 연결된 플로팅 게이트 구조체를 갖고, 제1 웰 영역에 위치하며, 제1 NVM 트랜지스터의 소스와 제2 NVM 트랜지스터의 소스에 연결되는 소스 액세스 트랜지스터를 포함하고,
    상기 제1 웰 영역은 제2 웰 영역에 위치하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  2. 제 1 항에 있어서,
    제1 NVM 트랜지스터, 제2 NVM 트랜지스터 및 상기 소스 액세스 트랜지스터의 상기 플로팅 게이트 구조체들을 제1 웰 영역으로부터 분리하는 터널 게이트 유전체 층을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  3. 제 1 항에 있어서,
    제1 NVM 트랜지스터의 드레인과 제2 NVM 트랜지스터의 드레인에 연결된 비트 라인을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  4. 제 1 항에 있어서,
    제1 NVM 트랜지스터의 상기 콘트롤 게이트 구조체에 연결된 제1 워드 라인;
    제2 NVM 트랜지스터의 상기 콘트롤 게이트 구조체에 연결된 제2 워드 라인; 및
    상기 소스 액세스 트랜지스터의 상기 콘트롤 게이트 구조체에 연결된 소스 선택 라인을 추가로 포함하는 것을 특징으로 하는 비휘발성 메모리 어레이.
  5. 제 4 항에 있어서,
    제1 워드 라인, 제2 워드 라인 및 상기 소스 선택 라인은 제1 축을 따라 평행하게 연장되는 것을 특징으로 하는 비휘발성 메모리 어레이.
  6. 제 1 항에 있어서,
    각 EEPROM 셀 쌍 내의 트랜지스터만이 상기 제1 NVM 트랜지스터, 상기 제2 NVM 트랜지스터 및 상기 소스 액세스 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 어레이.
  7. 제 1 항에 있어서,
    상기 하나 이상의 EEPROM 셀 쌍은 복수의 칼럼과 로우로 배치되고,
    상기 칼럼들 중 제1 칼럼은 상기 제1 칼럼의 각 EEPROM 셀 쌍의 제1 NVM 트랜지스터와 제2 NVM 트랜지스터가 영구 전도 상태에 있도록 설정되는 것을 특징으로 하는 비휘발성 메모리 어레이.
KR1020107020961A 2008-03-18 2009-02-24 비휘발성 메모리 어레이 KR101517647B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/050,491 2008-03-18
US12/050,491 US8139408B2 (en) 2006-09-05 2008-03-18 Scalable electrically eraseable and programmable memory
PCT/US2009/034973 WO2009117219A1 (en) 2008-03-18 2009-02-24 Scalable electrically eraseable and programmable memory

Publications (2)

Publication Number Publication Date
KR20110005789A KR20110005789A (ko) 2011-01-19
KR101517647B1 true KR101517647B1 (ko) 2015-05-04

Family

ID=41091220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107020961A KR101517647B1 (ko) 2008-03-18 2009-02-24 비휘발성 메모리 어레이

Country Status (5)

Country Link
US (1) US8139408B2 (ko)
KR (1) KR101517647B1 (ko)
CN (1) CN101978501B (ko)
TW (1) TWI496151B (ko)
WO (1) WO2009117219A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8635573B2 (en) * 2011-08-01 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a semiconductor device having a defined minimum gate spacing between adjacent gate structures
FR2987696B1 (fr) * 2012-03-05 2014-11-21 St Microelectronics Rousset Procede de lecture ecriture de cellules memoire non volatiles
US8901634B2 (en) 2012-03-05 2014-12-02 Stmicroelectronics (Rousset) Sas Nonvolatile memory cells with a vertical selection gate of variable depth
US8940604B2 (en) 2012-03-05 2015-01-27 Stmicroelectronics (Rousset) Sas Nonvolatile memory comprising mini wells at a floating potential
FR2987697A1 (fr) * 2012-03-05 2013-09-06 St Microelectronics Rousset Procede de fabrication d'une memoire non volatile
CN105051903B (zh) * 2013-03-15 2018-04-20 密克罗奇普技术公司 具有低电压读取路径及高电压擦除/写入路径的eeprom存储器单元
JP2015060895A (ja) * 2013-09-17 2015-03-30 株式会社東芝 半導体装置
CN104600076B (zh) * 2013-10-31 2018-05-11 骆志炯 连接存储栅存储单元及其操作和制造方法
US20150162369A1 (en) * 2013-12-09 2015-06-11 Tower Semiconductor Ltd. Single-Poly Floating Gate Solid State Direct Radiation Sensor Using STI Dielectric And Isolated PWells
FR3021804B1 (fr) 2014-05-28 2017-09-01 Stmicroelectronics Rousset Cellule memoire non volatile duale comprenant un transistor d'effacement
FR3021803B1 (fr) 2014-05-28 2017-10-13 Stmicroelectronics Rousset Cellules memoire jumelles accessibles individuellement en lecture
FR3025353B1 (fr) 2014-09-03 2016-09-09 Stmicroelectronics Rousset Memoire non volatile composite a effacement par page ou par mot
FR3025649B1 (fr) 2014-09-09 2016-12-09 Stmicroelectronics Rousset Procede de polarisation d’un plan de source enterre d’une memoire non volatile a grilles de selection verticales
US9437603B2 (en) * 2014-10-10 2016-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Wing-type projection between neighboring access transistors in memory devices
JP2016139447A (ja) * 2015-01-29 2016-08-04 エスアイアイ・セミコンダクタ株式会社 半導体記憶装置およびデータ書き込み方法
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
CN115881798A (zh) * 2023-01-29 2023-03-31 合肥新晶集成电路有限公司 半导体结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070020852A1 (en) 2003-12-22 2007-01-25 Akira Umezawa Semiconductor memory device with a stacked gate including a floating gate and a control gate
WO2008030796A2 (en) * 2006-09-05 2008-03-13 Catalyst Semiconductor, Inc. Scalable electrically eraseable and programmable memory

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5364806A (en) * 1991-08-29 1994-11-15 Hyundai Electronics Industries Co., Ltd. Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell
JPH0745730A (ja) 1993-02-19 1995-02-14 Sgs Thomson Microelettronica Spa ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法
US5648669A (en) 1995-05-26 1997-07-15 Cypress Semiconductor High speed flash memory cell structure and method
US5914514A (en) 1996-09-27 1999-06-22 Xilinx, Inc. Two transistor flash EPROM cell
US5790455A (en) 1997-01-02 1998-08-04 John Caywood Low voltage single supply CMOS electrically erasable read-only memory
US5761126A (en) 1997-02-07 1998-06-02 National Semiconductor Corporation Single-poly EPROM cell that utilizes a reduced programming voltage to program the cell
US6420753B1 (en) 1997-06-30 2002-07-16 Winbond Memory Laboratory Electrically selectable and alterable memory cells
US6040216A (en) 1997-08-11 2000-03-21 Mosel Vitelic, Inc. Method (and device) for producing tunnel silicon oxynitride layer
JPH1187659A (ja) 1997-09-05 1999-03-30 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US6081451A (en) 1998-04-01 2000-06-27 National Semiconductor Corporation Memory device that utilizes single-poly EPROM cells with CMOS compatible programming voltages
US5862082A (en) * 1998-04-16 1999-01-19 Xilinx, Inc. Two transistor flash EEprom cell and method of operating same
US6274898B1 (en) 1999-05-21 2001-08-14 Vantis Corporation Triple-well EEPROM cell using P-well for tunneling across a channel
US6177315B1 (en) 1999-05-28 2001-01-23 National Semiconductor Corporation Method of fabricating a high density EEPROM array
US6798012B1 (en) 1999-12-10 2004-09-28 Yueh Yale Ma Dual-bit double-polysilicon source-side injection flash EEPROM cell
JP4068781B2 (ja) 2000-02-28 2008-03-26 株式会社ルネサステクノロジ 半導体集積回路装置および半導体集積回路装置の製造方法
US6835987B2 (en) 2001-01-31 2004-12-28 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device in which selection gate transistors and memory cells have different structures
US6757196B1 (en) 2001-03-22 2004-06-29 Aplus Flash Technology, Inc. Two transistor flash memory cell for use in EEPROM arrays with a programmable logic device
FR2826496A1 (fr) 2001-06-25 2002-12-27 St Microelectronics Sa Memoire eeprom protegee contre les effets d'un claquage de transistor d'acces
US7006381B2 (en) 2001-11-27 2006-02-28 Koninklijke Philips Electronics N.V. Semiconductor device having a byte-erasable EEPROM memory
KR100456541B1 (ko) 2002-01-04 2004-11-09 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR20030060139A (ko) 2002-01-07 2003-07-16 삼성전자주식회사 스플리트 게이트형 비휘발성 메모리 소자 및 그 제조방법
JP3944013B2 (ja) 2002-07-09 2007-07-11 株式会社東芝 不揮発性半導体メモリ装置およびその製造方法
US7630237B2 (en) * 2003-02-06 2009-12-08 Sandisk Corporation System and method for programming cells in non-volatile integrated memory devices
US7148538B2 (en) 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array
CN100461424C (zh) 2003-12-30 2009-02-11 中芯国际集成电路制造(上海)有限公司 半导体集成电路隧道氧化窗口区域设计的结构及方法
US6878991B1 (en) 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
US7075146B2 (en) 2004-02-24 2006-07-11 Micron Technology, Inc. 4F2 EEPROM NROM memory arrays with vertical devices
JP4757476B2 (ja) 2004-10-29 2011-08-24 富士通セミコンダクター株式会社 半導体装置
EP1727152B1 (fr) 2005-05-18 2008-12-24 STMicroelectronics SA Architecture de mémoire EEPROM
US7547944B2 (en) 2006-03-30 2009-06-16 Catalyst Semiconductor, Inc. Scalable electrically eraseable and programmable memory (EEPROM) cell array
US7590005B2 (en) * 2006-04-06 2009-09-15 Macronix International Co., Ltd. Program and erase methods with substrate transient hot carrier injections in a non-volatile memory
US7450418B2 (en) 2006-04-12 2008-11-11 Ememory Technology Inc. Non-volatile memory and operating method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070020852A1 (en) 2003-12-22 2007-01-25 Akira Umezawa Semiconductor memory device with a stacked gate including a floating gate and a control gate
WO2008030796A2 (en) * 2006-09-05 2008-03-13 Catalyst Semiconductor, Inc. Scalable electrically eraseable and programmable memory

Also Published As

Publication number Publication date
WO2009117219A1 (en) 2009-09-24
CN101978501A (zh) 2011-02-16
KR20110005789A (ko) 2011-01-19
CN101978501B (zh) 2013-09-04
US8139408B2 (en) 2012-03-20
US20080165582A1 (en) 2008-07-10
TW200943303A (en) 2009-10-16
TWI496151B (zh) 2015-08-11

Similar Documents

Publication Publication Date Title
KR101517647B1 (ko) 비휘발성 메모리 어레이
US8344443B2 (en) Single poly NVM devices and arrays
USRE39697E1 (en) Method of making floating-gate memory-cell array with digital logic transistors
US7247907B2 (en) Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
JP4908238B2 (ja) 不揮発性半導体記憶装置
US20090003074A1 (en) Scalable Electrically Eraseable And Programmable Memory (EEPROM) Cell Array
KR101309876B1 (ko) 비휘발성 메모리 어레이
US9818867B2 (en) Simple and cost-free MTP structure
JP2004241558A (ja) 不揮発性半導体記憶装置及びその製造方法、半導体集積回路及び不揮発性半導体記憶装置システム
KR20010085679A (ko) 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조방법
US7851306B2 (en) Method for forming a flash memory device with straight word lines
KR20150121449A (ko) 불휘발성 메모리소자 및 그 동작방법
JP2007027766A (ja) ３−トランジスタメモリセルを有する不揮発性メモリ素子及びその製造方法
JP2002368141A (ja) 不揮発性半導体メモリ装置
KR0155859B1 (ko) 플래쉬 메모리장치 및 그 제조방법
TW201541563A (zh) 具有電荷捕捉層的非揮發性記憶體裝置及製造其之方法
US7830715B2 (en) Semiconductor device
KR100495892B1 (ko) 비휘발성 반도체 기억장치, 그의 제조 방법 및 그의 동작방법
US8750041B2 (en) Scalable electrically erasable and programmable memory
KR102128665B1 (ko) Nor형 플래시 메모리 및 이의 제조 방법
KR101598075B1 (ko) 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이
KR100650837B1 (ko) 낸드 플래쉬 메모리 소자 및 그의 제조방법
JP3940477B2 (ja) 半導体装置
JP2010129620A (ja) 不揮発性半導体記憶装置
JP2005260253A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 5