JP4757476B2 - 半導体装置 - Google Patents
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Description
本発明の他の目的は、高電圧を必要とするメモリ素子を混載し、かつメモリ素子駆動回路の製造工程を簡単化でき、かつメモリ素子駆動回路の占有面積の増大を抑制することのできる半導体装置を提供することである。
第1の電圧で動作する複数のMOSトランジスタを含む主回路と、
前記第1の電圧より高い第2の電圧での操作を必要とするメモリ素子と、
前記メモリ素子を駆動する駆動回路であって、1つのウェルと、前記1つのウェル内に形成され、カスケード接続された2つ以上のMOSトランジスタと、前記カスケード接続された2つ以上のMOSトランジスタのソース・ドレイン方向に沿って見た時、1)前記2つ以上のMOSトランジスタの間およびカスケード接続された前記2つ以上のMOSトランジスタの両端部に位置するMOSトランジスタの両外側、2)前記2つ以上のMOSトランジスタの間のみ、3)カスケード接続された前記2つ以上のMOSトランジスタの両端部に位置するMOSトランジスタの両外側のみ、4)カスケード接続された前記2つ以上のMOSトランジスタのドレイン外側のみ、のいずれかに形成されたウェルコンタクトとを有する駆動回路と、
を有する半導体装置
が提供される。
図1Aに示すように、シリコン基板中にp型ウェルWpが形成され、STI(シャロートレンチアイソレーション)で形成された素子分離領域が、nチャネルMOSトランジスタを形成する活性領域ARnと、ウェルコンタクトを形成するp型領域WCpを画定している。活性領域を横断して、ゲート電極Gが形成され、ゲートコンタクトGcがゲート電極Gに対するコンタクトを提供する。ゲート電極G両側の領域にはn型不純物がドープされ、n型ソース領域Snとn型ドレイン領域Dnを形成している。ソース領域、ドレイン領域には、それぞれソースコンタクトSC及びドレインコンタクトDCが形成される。ウェルコンタクト領域WCpには、ウェルコンタクトWCが形成される。図1Aに示す構成において、ゲート長を1μmとし、活性領域ARnとウェルコンタクト領域WCpとの間の距離を2μmとした場合の特性を図1Bに示す。
図2Bは、図2Aの半導体集積回路のフラッシュメモリセル及び論理回路に用いられる低電圧トランジスタ、フラッシュメモリセルの制御に用いられる高電圧トランジスタの5種類のトランジスタ構造を示す概略断面図である。左側からフラッシュメモリセルFMC、高電圧nチャネルMOSトランジスタHV−NMOS、高電圧pチャネルMOSトランジスタHV−PMOS、低電圧nチャネルMOSトランジスタLV−NMOS、低電圧pチャネルMOSトランジスタLV−PMOSを示す。
フラッシュメモリセルの消去を行うためには、フラッシュメモリセルのウェルに10Vの電圧を印加する。VPUMPの端子はポンプ回路によって10Vの電圧が印加される。フラッシュメモリセル制御回路を1つのpチャネルMOSトランジスタPMOSと、1つのnチャネルMOSトランジスタnMOSで形成した場合を破線で示す。先ず、pチャネルMOSトランジスタPMOSをオンにし、フラッシュメモリセルのウェルに電圧10Vを印加する。消去動作が終了したら、pチャネルMOSトランジスタPMOSをオフにし、nチャネルMOSトランジスタNMOSをオンにしてフラッシュメモリセルのウェルに溜まった電荷を接地電位に引き抜く。ウェルの電位は0Vとなる。
図3A〜3Eは5種類のサンプルS1〜S5の断面構造を示す。
図4Aに示すように、Si基板にシャロートレンチアイソレーションSTIを形成する。n型不純物イオンP+を加速エネルギ2MeV、ドーズ量1〜3E13cm−2(Eは指数標記、E13は×1013、以下同)でイオン注入し、ディープn型ウェルDWnを形成する。p型不純物イオンB+を加速エネルギ400〜500keV,ドーズ量1〜2E13cm−2、および加速エネルギ100keV,ドーズ量2〜4E12cm−2でイオン注入し、p型ウェルWpを形成する。
図9A,9Bは、第3のサンプルS3の構成を用いた第3の実施例による半導体装置の構成を示す。図9Aに示すように、2つのトランジスタの隣接するソース/ドレイン領域を集積して同一領域18fとし、ソースS,ドレインDの外側にのみウェルコンタクト領域20p、20nが形成されている。2つのトランジスタ間の素子分離領域とウェルコンタクト領域を省略することにより、図中横方向の寸法を小さくできる。
図9Cは変形例を示す。電流方向の断面構造は図9Aと同様である。この構成においては、2つのトランジスタの両側の2つのウェルコンタクト領域WCp1、WCp2およびWCn1、WCn2が、上下に配されたウェルコンタクト領域で接続され、連続したウェルコンタクト領域WCp、WCnを形成している。トランジスタの側方にもウェルコンタクト領域を設けることにより、ウェルの電位が安定化し、耐圧をさらに向上することができる。なお、必ずしもウェルコンタクト領域がトランジスタを囲む必要はないが、トランジスタを囲んだ方が信頼性が向上するであろう。
以上実施例に沿って、本発明を説明したが、本発明はこれらに限られるものではない。例えば、n型ウェル内は第1のサンプルの構造、p型ウェル内は第2のサンプルの構造と言うように、n型ウェル内のカスケード接続とp型ウェル内にカスケード接続とを異なる構造としてもよい。どちらか一方を個別トランジスタのカスケード接続としてもよい。その他、種々の変更、改良、組合せが可能なことは当業者に自明であろう。
Wn n型ウェル
STI 素子分離領域(シャロートレンチアイソレーション)
G ゲート電極
WC ウェルコンタクト領域
S ソース
D ドレイン
FMC フラッシュメモリセル
S1〜S5 サンプル
NMOS nチャネルMOSトランジスタ
PMOS pチャネルMOSトランジスタ
Claims (10)
- 第1の電圧で動作する複数のMOSトランジスタを含む主回路と、
前記第1の電圧より高い第2の電圧での操作を必要とするメモリ素子と、
前記メモリ素子を駆動する駆動回路であって、1つのウェルと、前記1つのウェル内に形成され、カスケード接続された2つ以上のMOSトランジスタと、前記カスケード接続された2つ以上のMOSトランジスタのソース・ドレイン方向に沿って見た時、1)前記2つ以上のMOSトランジスタの間およびカスケード接続された前記2つ以上のMOSトランジスタの両端部に位置するMOSトランジスタの両外側、2)前記2つ以上のMOSトランジスタの間のみ、3)カスケード接続された前記2つ以上のMOSトランジスタの両端部に位置するMOSトランジスタの両外側のみ、4)カスケード接続された前記2つ以上のMOSトランジスタのドレイン外側のみ、のいずれかに形成されたウェルコンタクトとを有する駆動回路と、
を有する半導体装置。 - 前記ウェルコンタクトが1)前記2つ以上のMOSトランジスタの間およびカスケード接続された前記2つ以上のMOSトランジスタの両端部に位置するMOSトランジスタの両外側に形成され、
前記駆動回路が、さらに前記ウェル内の各MOSトランジスタのゲート電極に沿う方向の外側に形成されたウェルコンタクトを有する請求項1記載の半導体装置。 - 前記ウェルコンタクトが各MOSトランジスタを取り囲むように配置されている請求項2記載の半導体装置。
- 前記ウェルコンタクトが、3)前記ウェル内のカスケード接続された2つ以上のMOSトランジスタの両端部に位置するMOSトランジスタの両外側のみに形成され、前記駆動回路がさらに前記ウェル内の各MOSトランジスタのゲート電極に沿う方向の外側に形成されたウェルコンタクトを有する請求項1記載の半導体装置。
- 前記ウェルコンタクトが、前記カスケード接続された2つ以上のMOSトランジスタの外側を取り囲むように配置されている請求項4記載の半導体装置。
- 前記駆動回路が、前記1つのウェルと導電型が逆の他のウェルと、前記他のウェル内に形成され、前記2つ以上のMOSトランジスタおよびウェルコンタクトと配列が同一で導電型が逆の他の2つ以上のMOSトランジスタと他のウェルコンタクトとを有する請求項1〜5のいずれか1項記載の半導体装置。
- 前記メモリ素子がフラッシュメモリ素子である請求項1〜6のいずれか1項記載の半導体装置。
- 前記第2の電圧が、プログラム、および消去時の10Vである請求項7記載の半導体装置。
- 前記主回路が、CMOS論理回路である請求項1〜8のいずれか1項記載の半導体装置。
- 前記主回路が、前記1つのウェルと同一ウェル濃度のウェルを含む請求項9記載の半導体装置。
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