JP2003031701A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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-
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- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置において、電流駆動
力を必要としない高耐圧トランジスタと、高耐圧を必要
とせず電流駆動力を必要とするトランジスタとの双方の
ニーズをそれぞれ満たす。 【解決手段】 不揮発性半導体記憶装置は、主表面を有
する半導体基板１と、上記主表面上に形成された複数の
トランジスタとを備え、上記トランジスタは、それぞ
れ、ゲート電極と、上記ゲート電極に隣接するように形
成された拡散層と、上記拡散層に通じるコンタクトとを
含んでおり、上記複数のトランジスタに対応するすべて
の上記コンタクトの中には、上記ゲート電極からの距離
が第１の距離となっているものと、上記第１の距離より
長い第２の距離となっているものとが含まれている。
力を必要としない高耐圧トランジスタと、高耐圧を必要
とせず電流駆動力を必要とするトランジスタとの双方の
ニーズをそれぞれ満たす。 【解決手段】 不揮発性半導体記憶装置は、主表面を有
する半導体基板１と、上記主表面上に形成された複数の
トランジスタとを備え、上記トランジスタは、それぞ
れ、ゲート電極と、上記ゲート電極に隣接するように形
成された拡散層と、上記拡散層に通じるコンタクトとを
含んでおり、上記複数のトランジスタに対応するすべて
の上記コンタクトの中には、上記ゲート電極からの距離
が第１の距離となっているものと、上記第１の距離より
長い第２の距離となっているものとが含まれている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置およびその製造方法に関するものである。
憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】（製造方法）図９（ａ）〜（ｄ）から図
２１（ａ）〜（ｄ）、図２２〜図２４を参照して、従来
技術に基づく不揮発性半導体記憶装置の製造方法につい
て説明する。この不揮発性半導体記憶装置は、メモリセ
ル部と周辺回路部との２つの領域を含む。図９（ａ）〜
（ｄ）から図２１（ａ）〜（ｄ）までの各図において
は、（ａ）〜（ｄ）のうち、（ａ），（ｂ）は、周辺回
路部、（ｃ），（ｄ）は、メモリセル部を表す。周辺回
路部のうち、（ａ）は、ＮＭＯＳトランジスタ領域２０
０、（ｂ）は、ＰＭＯＳトランジスタ領域１００を表
す。メモリセル部のうち、（ｃ）は、ワード線に平行に
切った断面図、（ｄ）は、ビット線に平行に切った断面
図を示したものである。
２１（ａ）〜（ｄ）、図２２〜図２４を参照して、従来
技術に基づく不揮発性半導体記憶装置の製造方法につい
て説明する。この不揮発性半導体記憶装置は、メモリセ
ル部と周辺回路部との２つの領域を含む。図９（ａ）〜
（ｄ）から図２１（ａ）〜（ｄ）までの各図において
は、（ａ）〜（ｄ）のうち、（ａ），（ｂ）は、周辺回
路部、（ｃ），（ｄ）は、メモリセル部を表す。周辺回
路部のうち、（ａ）は、ＮＭＯＳトランジスタ領域２０
０、（ｂ）は、ＰＭＯＳトランジスタ領域１００を表
す。メモリセル部のうち、（ｃ）は、ワード線に平行に
切った断面図、（ｄ）は、ビット線に平行に切った断面
図を示したものである。
【０００３】図９（ａ）〜（ｄ）に示すように、シリコ
ン基板１の主表面に分離酸化膜２を形成する。シリコン
基板１の主表面の全面にレジスト（図示省略）を形成
し、ＰＭＯＳトランジスタ領域１００のレジストを除去
し、残ったレジストをマスクとして、Ｎウェル３を形成
するための不純物としてリンを、たとえば１．２Ｍｅ
Ｖ、１．０×１０13ｃｍ-2の条件でイオン注入する。さ
らに分離酸化膜２におけるチャネルカットのためのリン
をたとえば７００ｋｅＶ、３．０×１０12ｃｍ-2の条件
でイオン注入し、表層部のチャネルドープのためのボロ
ンをたとえば２０ｋｅＶ、１．５×１０12ｃｍ-2の条件
でイオン注入する。レジストを除去し、図１０（ａ）〜
（ｄ）に示すように、ＰＭＯＳトランジスタ領域１００
にＮウェル３が得られる。
ン基板１の主表面に分離酸化膜２を形成する。シリコン
基板１の主表面の全面にレジスト（図示省略）を形成
し、ＰＭＯＳトランジスタ領域１００のレジストを除去
し、残ったレジストをマスクとして、Ｎウェル３を形成
するための不純物としてリンを、たとえば１．２Ｍｅ
Ｖ、１．０×１０13ｃｍ-2の条件でイオン注入する。さ
らに分離酸化膜２におけるチャネルカットのためのリン
をたとえば７００ｋｅＶ、３．０×１０12ｃｍ-2の条件
でイオン注入し、表層部のチャネルドープのためのボロ
ンをたとえば２０ｋｅＶ、１．５×１０12ｃｍ-2の条件
でイオン注入する。レジストを除去し、図１０（ａ）〜
（ｄ）に示すように、ＰＭＯＳトランジスタ領域１００
にＮウェル３が得られる。
【０００４】シリコン基板１の主表面の全面にレジスト
（図示省略）を形成し、ＮＭＯＳトランジスタ領域２０
０とメモリセル部のレジストを除去し、残ったレジスト
をマスクとして、Ｐウェル４を形成するための不純物と
してボロンを、たとえば７００ｋｅＶ、１．０×１０13
ｃｍ-2の条件でイオン注入する。さらに分離酸化膜２に
おけるチャネルカットのためのボロンをたとえば２７０
ｋｅＶ、３．５×１０ 12ｃｍ-2の条件でイオン注入し、
表層部のチャネルドープのためのボロンをたとえば５０
ｋｅＶ、１．２×１０12ｃｍ-2の条件でイオン注入す
る。レジストを除去し、図１１（ａ）〜（ｄ）に示すよ
うに、ＮＭＯＳトランジスタ領域２およびメモリセル部
にＰウェル４が得られる。
（図示省略）を形成し、ＮＭＯＳトランジスタ領域２０
０とメモリセル部のレジストを除去し、残ったレジスト
をマスクとして、Ｐウェル４を形成するための不純物と
してボロンを、たとえば７００ｋｅＶ、１．０×１０13
ｃｍ-2の条件でイオン注入する。さらに分離酸化膜２に
おけるチャネルカットのためのボロンをたとえば２７０
ｋｅＶ、３．５×１０ 12ｃｍ-2の条件でイオン注入し、
表層部のチャネルドープのためのボロンをたとえば５０
ｋｅＶ、１．２×１０12ｃｍ-2の条件でイオン注入す
る。レジストを除去し、図１１（ａ）〜（ｄ）に示すよ
うに、ＮＭＯＳトランジスタ領域２およびメモリセル部
にＰウェル４が得られる。
【０００５】シリコン基板１の主表面の露出する部分全
面に、熱酸化法により厚み１００Åのシリコン酸化膜５
を形成する。シリコン酸化膜５は、のちにトンネル酸化
膜として利用するものである。さらに、その上側を覆う
ように、多結晶シリコン膜減圧ＣＶＤ（Chemical Vapor
Deposition）法で厚み１０００Åのリンドープト多結
晶シリコン層６を形成する。フォトリソグラフィを用い
て、所定のパターニングを施し、メモリセル部のリンド
ープト多結晶シリコン層６をエッチングする。このエッ
チングでは、周辺回路部のシリコン酸化膜５、リンドー
プト多結晶シリコン層６はそのまま残る。イオン注入法
を用いて、たとえば４０ｋｅＶ、２×１０15ｃｍ-2の条
件でヒ素イオンを注入し、メモリセル部にｎ型拡散層７
ａ，７ｂを形成する。こうして、図１２（ａ）〜（ｄ）
に示す構造を得る。
面に、熱酸化法により厚み１００Åのシリコン酸化膜５
を形成する。シリコン酸化膜５は、のちにトンネル酸化
膜として利用するものである。さらに、その上側を覆う
ように、多結晶シリコン膜減圧ＣＶＤ（Chemical Vapor
Deposition）法で厚み１０００Åのリンドープト多結
晶シリコン層６を形成する。フォトリソグラフィを用い
て、所定のパターニングを施し、メモリセル部のリンド
ープト多結晶シリコン層６をエッチングする。このエッ
チングでは、周辺回路部のシリコン酸化膜５、リンドー
プト多結晶シリコン層６はそのまま残る。イオン注入法
を用いて、たとえば４０ｋｅＶ、２×１０15ｃｍ-2の条
件でヒ素イオンを注入し、メモリセル部にｎ型拡散層７
ａ，７ｂを形成する。こうして、図１２（ａ）〜（ｄ）
に示す構造を得る。
【０００６】熱酸化法で厚み５０Åのシリコン酸化膜、
減圧ＣＶＤ法で厚み１００Åのシリコン窒化膜、減圧Ｃ
ＶＤ法で厚み５０Åのシリコン酸化膜を順に形成するこ
とによって、三層絶縁膜８（「ＯＮＯ膜」ともいう。）
を形成する。こうして、図１３（ａ）〜（ｄ）に示す構
造を得る。
減圧ＣＶＤ法で厚み１００Åのシリコン窒化膜、減圧Ｃ
ＶＤ法で厚み５０Åのシリコン酸化膜を順に形成するこ
とによって、三層絶縁膜８（「ＯＮＯ膜」ともいう。）
を形成する。こうして、図１３（ａ）〜（ｄ）に示す構
造を得る。
【０００７】フォトリソグラフィを用いてメモリセル部
の一部を覆うようにレジストを形成し、周辺回路部の三
層絶縁膜８、リンドープト多結晶シリコン層６、シリコ
ン酸化膜５を除去する。こうして、図１４（ａ）〜
（ｄ）に示す構造を得る。
の一部を覆うようにレジストを形成し、周辺回路部の三
層絶縁膜８、リンドープト多結晶シリコン層６、シリコ
ン酸化膜５を除去する。こうして、図１４（ａ）〜
（ｄ）に示す構造を得る。
【０００８】熱酸化法を用いて周辺回路部のトランジス
タのゲート電極となるべき厚み１５０Åのシリコン酸化
膜９を成長させる。このときメモリセル部は、三層絶縁
膜８のシリコン窒化膜がその下側のリンドープト多結晶
シリコン層６の熱酸化を防止している。続いて、減圧Ｃ
ＶＤ法で厚み２０００Åのリンドープト多結晶シリコン
層１０と、厚み２０００Åのシリコン酸化膜１１を堆積
させる。フォトリソグラフィを用いて所望のパターンの
レジストを形成した後、このレジストをマスクに、シリ
コン酸化膜１１をパターニングする。レジストを除去し
た後、シリコン酸化膜１１をマスクに周辺回路部のトラ
ンジスタのゲート電極となるべきリンドープト多結晶シ
リコン層１０をパターニングする。このとき同時に、メ
モリセル部のトランジスタのコントロールゲート電極と
なるべきリンドープト多結晶シリコン層１０のパターニ
ングも行なわれる。こうして、図１５（ａ）〜（ｄ）に
示す構造を得る。
タのゲート電極となるべき厚み１５０Åのシリコン酸化
膜９を成長させる。このときメモリセル部は、三層絶縁
膜８のシリコン窒化膜がその下側のリンドープト多結晶
シリコン層６の熱酸化を防止している。続いて、減圧Ｃ
ＶＤ法で厚み２０００Åのリンドープト多結晶シリコン
層１０と、厚み２０００Åのシリコン酸化膜１１を堆積
させる。フォトリソグラフィを用いて所望のパターンの
レジストを形成した後、このレジストをマスクに、シリ
コン酸化膜１１をパターニングする。レジストを除去し
た後、シリコン酸化膜１１をマスクに周辺回路部のトラ
ンジスタのゲート電極となるべきリンドープト多結晶シ
リコン層１０をパターニングする。このとき同時に、メ
モリセル部のトランジスタのコントロールゲート電極と
なるべきリンドープト多結晶シリコン層１０のパターニ
ングも行なわれる。こうして、図１５（ａ）〜（ｄ）に
示す構造を得る。
【０００９】レジストで周辺回路部を覆い、メモリセル
部のシリコン酸化膜１１をマスクに、三層絶縁膜８、リ
ンドープト多結晶シリコン層６をエッチングし、メモリ
セル部のトランジスタのフローティングゲート電極を形
成する。こうして、図１６（ａ）〜（ｄ）に示す構造を
得る。
部のシリコン酸化膜１１をマスクに、三層絶縁膜８、リ
ンドープト多結晶シリコン層６をエッチングし、メモリ
セル部のトランジスタのフローティングゲート電極を形
成する。こうして、図１６（ａ）〜（ｄ）に示す構造を
得る。
【００１０】フォトリソグラフィによってレジストを、
ＰＭＯＳトランジスタ領域１００とメモリセル部を覆う
ように形成し、レジストをマスクにして７０ｋｅＶのエ
ネルギーで２×１０13ｃｍ-2のリンイオンを注入する。
この結果、ＮＭＯＳトランジスタ領域２００にｎチャネ
ルトランジスタの低濃度ｎ型拡散層１２が形成される。
レジストを除去して、図１７（ａ）〜（ｄ）に示す構造
を得る。
ＰＭＯＳトランジスタ領域１００とメモリセル部を覆う
ように形成し、レジストをマスクにして７０ｋｅＶのエ
ネルギーで２×１０13ｃｍ-2のリンイオンを注入する。
この結果、ＮＭＯＳトランジスタ領域２００にｎチャネ
ルトランジスタの低濃度ｎ型拡散層１２が形成される。
レジストを除去して、図１７（ａ）〜（ｄ）に示す構造
を得る。
【００１１】フォトリソグラフィによってレジストを、
ＮＭＯＳトランジスタ領域２００とメモリセル部を覆う
ように形成し、レジストをマスクにして７０ｋｅＶのエ
ネルギーで７×１０12ｃｍ-2のＢＦ2イオンを注入す
る。この結果、ＰＭＯＳトランジスタ領域１００にｐチ
ャネルトランジスタの低濃度ｐ型拡散層１３が形成され
る。レジストを除去して、図１８（ａ）〜（ｄ）に示す
構造を得る。
ＮＭＯＳトランジスタ領域２００とメモリセル部を覆う
ように形成し、レジストをマスクにして７０ｋｅＶのエ
ネルギーで７×１０12ｃｍ-2のＢＦ2イオンを注入す
る。この結果、ＰＭＯＳトランジスタ領域１００にｐチ
ャネルトランジスタの低濃度ｐ型拡散層１３が形成され
る。レジストを除去して、図１８（ａ）〜（ｄ）に示す
構造を得る。
【００１２】ＣＶＤ法を用いて厚み２０００Åのシリコ
ン酸化膜を堆積し、このシリコン酸化膜に異方性エッチ
ングを施すことにより、サイドウォールスペーサ１４を
形成する。続いてフォトリソグラフィによって、ＰＭＯ
Ｓトランジスタ領域１００とメモリセル部を覆うように
レジストを形成し、このレジストをマスクにして５０ｋ
ｅＶのエネルギーで３×１０15ｃｍ-2のヒ素イオンを注
入する。レジストを一旦除去し、再びフォトリソグラフ
ィによって、ＮＭＯＳトランジスタ領域２００とメモリ
セル部を覆うようにレジストを形成し、このレジストを
マスクにして３０ｋｅＶのエネルギーで３×１０15ｃｍ
-2のＢＦ2イオンを注入する。レジストを除去して、図
１９（ａ）〜（ｄ）に示す構造を得る。この構造では、
ｎチャネルトランジスタの高濃度ｎ型拡散層１５と、ｐ
チャネルトランジスタの高濃度ｐ型拡散層１６が形成さ
れている。
ン酸化膜を堆積し、このシリコン酸化膜に異方性エッチ
ングを施すことにより、サイドウォールスペーサ１４を
形成する。続いてフォトリソグラフィによって、ＰＭＯ
Ｓトランジスタ領域１００とメモリセル部を覆うように
レジストを形成し、このレジストをマスクにして５０ｋ
ｅＶのエネルギーで３×１０15ｃｍ-2のヒ素イオンを注
入する。レジストを一旦除去し、再びフォトリソグラフ
ィによって、ＮＭＯＳトランジスタ領域２００とメモリ
セル部を覆うようにレジストを形成し、このレジストを
マスクにして３０ｋｅＶのエネルギーで３×１０15ｃｍ
-2のＢＦ2イオンを注入する。レジストを除去して、図
１９（ａ）〜（ｄ）に示す構造を得る。この構造では、
ｎチャネルトランジスタの高濃度ｎ型拡散層１５と、ｐ
チャネルトランジスタの高濃度ｐ型拡散層１６が形成さ
れている。
【００１３】ＣＶＤ法を用いて厚み１００００Åのボロ
ンリンガラス１７を堆積させる。窒素雰囲気中で８５０
℃３０分間の熱処理を行なってボロンリンガラスを焼き
締めた後、フォトリソグラフィによってレジストを所望
のパターンに形成する。このレジストをマスクにボロン
リンガラスをエッチングし、コンタクトホール２０を開
口する。
ンリンガラス１７を堆積させる。窒素雰囲気中で８５０
℃３０分間の熱処理を行なってボロンリンガラスを焼き
締めた後、フォトリソグラフィによってレジストを所望
のパターンに形成する。このレジストをマスクにボロン
リンガラスをエッチングし、コンタクトホール２０を開
口する。
【００１４】フォトリソグラフィによって、ＮＭＯＳト
ランジスタ領域２００とメモリセル部を覆うようにレジ
ストを形成した後、オーミックコンタクトをとるため、
５０ｋｅＶのエネルギーで１×１０15ｃｍ-2のボロンを
注入し、一旦レジストを除去する。再びフォトリソグラ
フィによって、ＰＭＯＳトランジスタ領域１００を覆う
ようにレジストを形成した後、オーミックコンタクトを
とるため、７０ｋｅＶのエネルギーで１×１０15ｃｍ-2
のリンを注入し、レジストを除去する。こうして、図２
０（ａ）〜（ｄ）に示す構造を得る。
ランジスタ領域２００とメモリセル部を覆うようにレジ
ストを形成した後、オーミックコンタクトをとるため、
５０ｋｅＶのエネルギーで１×１０15ｃｍ-2のボロンを
注入し、一旦レジストを除去する。再びフォトリソグラ
フィによって、ＰＭＯＳトランジスタ領域１００を覆う
ようにレジストを形成した後、オーミックコンタクトを
とるため、７０ｋｅＶのエネルギーで１×１０15ｃｍ-2
のリンを注入し、レジストを除去する。こうして、図２
０（ａ）〜（ｄ）に示す構造を得る。
【００１５】スパッタリング法を用いて、アルミニウム
−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を堆積させ
る。フォトリソグラフィによってレジストを所望のパタ
ーンに形成し、このレジストをマスクにしてＡｌ−Ｓｉ
−Ｃｕ合金膜をエッチングし、図２１（ａ）〜（ｄ）に
示すようにＡｌ−Ｓｉ−Ｃｕ配線２１を形成する。
−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を堆積させ
る。フォトリソグラフィによってレジストを所望のパタ
ーンに形成し、このレジストをマスクにしてＡｌ−Ｓｉ
−Ｃｕ合金膜をエッチングし、図２１（ａ）〜（ｄ）に
示すようにＡｌ−Ｓｉ−Ｃｕ配線２１を形成する。
【００１６】こうして、不揮発性半導体記憶装置を得る
ことができる。 （使用方法）不揮発性半導体記憶装置のメモリトランジ
スタの通常の使用方法について説明する。メモリトラン
ジスタにおいては、プログラム時（書き込み時）には、
コントロールゲート電極１０に通常２０Ｖ程度の高電圧
を印加し、ｎ型拡散層７ａ，７ｂとシリコン基板１とを
接地する。これにより、ｎ型拡散層７ａ，７ｂ間の領域
に形成されるチャネルに電子が発生し、トンネル酸化膜
５によるエネルギー障壁をトンネリングして電子がフロ
ーティングゲート電極６に注入される。その結果、メモ
リセルのしきい値電圧が上昇し、Ｖthpとなる。
ことができる。 （使用方法）不揮発性半導体記憶装置のメモリトランジ
スタの通常の使用方法について説明する。メモリトラン
ジスタにおいては、プログラム時（書き込み時）には、
コントロールゲート電極１０に通常２０Ｖ程度の高電圧
を印加し、ｎ型拡散層７ａ，７ｂとシリコン基板１とを
接地する。これにより、ｎ型拡散層７ａ，７ｂ間の領域
に形成されるチャネルに電子が発生し、トンネル酸化膜
５によるエネルギー障壁をトンネリングして電子がフロ
ーティングゲート電極６に注入される。その結果、メモ
リセルのしきい値電圧が上昇し、Ｖthpとなる。
【００１７】逆に、消去時には、コントロールゲート電
極１０に高電圧（通常−２０Ｖ程度）を印加し、ｎ型拡
散層７ａ，７ｂとシリコン基板１とを接地する。これに
より、トンネル現象により電子がフローティングゲート
電極６からシリコン基板１に電子が放出される。その結
果、メモリセルのしきい値電圧が降下し、Ｖtheとな
る。
極１０に高電圧（通常−２０Ｖ程度）を印加し、ｎ型拡
散層７ａ，７ｂとシリコン基板１とを接地する。これに
より、トンネル現象により電子がフローティングゲート
電極６からシリコン基板１に電子が放出される。その結
果、メモリセルのしきい値電圧が降下し、Ｖtheとな
る。
【００１８】一方、選択したメモリトランジスタの読み
出し動作の際には、たとえばコントロールゲート電極１
０に３．３Ｖ、ドレインであるｎ型拡散層７ａに３．３
Ｖを加え、ソースであるｎ型拡散層７ｂとシリコン基板
１とを接地する。ここで、Ｖ thp＞３．３Ｖ＞Ｖtheの関
係にあるとすると、プログラム状態ではメモリトランジ
スタのソース・ドレイン間には電流が流れず、消去状態
では電流が流れる。
出し動作の際には、たとえばコントロールゲート電極１
０に３．３Ｖ、ドレインであるｎ型拡散層７ａに３．３
Ｖを加え、ソースであるｎ型拡散層７ｂとシリコン基板
１とを接地する。ここで、Ｖ thp＞３．３Ｖ＞Ｖtheの関
係にあるとすると、プログラム状態ではメモリトランジ
スタのソース・ドレイン間には電流が流れず、消去状態
では電流が流れる。
【００１９】読み出しの際に選択されなかったメモリト
ランジスタは、コントロールゲート電極１０を接地し、
ドレインであるｎ型拡散層７ａに３．３Ｖを加え、ソー
スであるｎ型拡散層７ｂとシリコン基板１とを接地す
る。Ｖthp＞Ｖthe＞０であるので、コントロールゲート
電極１０に印加した電圧が０の状態では、メモリトラン
ジスタのソース・ドレイン間には電流が流れない。
ランジスタは、コントロールゲート電極１０を接地し、
ドレインであるｎ型拡散層７ａに３．３Ｖを加え、ソー
スであるｎ型拡散層７ｂとシリコン基板１とを接地す
る。Ｖthp＞Ｖthe＞０であるので、コントロールゲート
電極１０に印加した電圧が０の状態では、メモリトラン
ジスタのソース・ドレイン間には電流が流れない。
【００２０】メモリトランジスタのうち選択されたもの
で、かつ、プログラム状態のものだけが、ソース・ドレ
イン間に電流を流すので、これによって各メモリセルの
情報を検出する。
で、かつ、プログラム状態のものだけが、ソース・ドレ
イン間に電流を流すので、これによって各メモリセルの
情報を検出する。
【００２１】このように、不揮発性半導体記憶装置にお
いては、書き込みおよび消去の際に高電圧を用いるた
め、周辺回路部のトランジスタもこのような高電圧に耐
え得る構造でなければならない。従来技術では、図２１
（ａ），（ｂ）に示したようなＬＤＤ（Lightly Doped
Drain）構造を採用することにより、高耐圧トランジス
タを構成していた。
いては、書き込みおよび消去の際に高電圧を用いるた
め、周辺回路部のトランジスタもこのような高電圧に耐
え得る構造でなければならない。従来技術では、図２１
（ａ），（ｂ）に示したようなＬＤＤ（Lightly Doped
Drain）構造を採用することにより、高耐圧トランジス
タを構成していた。
【００２２】
【発明が解決しようとする課題】（高耐圧トランジス
タ）ここで、高耐圧トランジスタについて説明する。ト
ランジスタの耐圧には、一般に「オフ耐圧」と呼ばれる
ものと、「オン耐圧」と呼ばれるものとがある。オフ耐
圧とは、ゲート電極に印加される電圧が０Ｖのときのソ
ース・ドレイン間の耐圧であり、オン耐圧とは、ゲート
電極に印加される電圧を変えた場合のソース・ドレイン
間の耐圧の最小値をいうものである。
タ）ここで、高耐圧トランジスタについて説明する。ト
ランジスタの耐圧には、一般に「オフ耐圧」と呼ばれる
ものと、「オン耐圧」と呼ばれるものとがある。オフ耐
圧とは、ゲート電極に印加される電圧が０Ｖのときのソ
ース・ドレイン間の耐圧であり、オン耐圧とは、ゲート
電極に印加される電圧を変えた場合のソース・ドレイン
間の耐圧の最小値をいうものである。
【００２３】トランジスタ動作時のソース・ドレイン間
の耐圧は、E.Sun, J.Moll, J.Berger, and B.Alders, "
Breakdown Mechanism in Short-Channel MOS Transisto
rs"(IEEE Tech. Dig., International Electron Device
Meeting, Washington D.C.1978, p478)によってその機
構が解析されているように、寄生バイポーラ効果の一種
である。短チャネルＭＯＳＦＥＴにおいて、ドレイン電
圧を増加すると、チャネル方向の電界がドレイン近傍で
著しく大きくなり、アバランシェブレークダウン現象が
起こる。これにより、大量のキャリアすなわち電子・ホ
ール対が生成される。この生成されたキャリアのうち、
ホールは、ｐ型シリコン基板に流れ、基板電流Ｉsubと
なるほか、一部はｎ型ソース領域に流入する。このｎ型
ソース領域に流入するホール電流により、ｎ型ソース領
域近傍の電圧が押し下げられ、ｎ型ソース領域とｐ型シ
リコン基板との間の電位差がソース領域−基板間のｐｎ
接合のビルトインポテンシャル（電位障壁）より大きく
なるとソース−基板間のｐｎ接合に順方向の電流が流れ
始める。すなわち、ｎ型ソース領域からｐ型シリコン基
板に電子が流入することとなり、ソース−基板−ドレイ
ンからなる寄生バイポーラトランジスタ動作が起こる。
これがＭＯＳトランジスタの耐圧降伏現象となる。この
降伏現象が起きる条件としては、次の式を挙げることが
できる。 ＩH・Ｒsub＞Ｖbuilt-in ここで、ＩHは、ソースに流入する電流を表し、Ｒ
subは、基板−ソース間のホールが流れる経路に沿った
抵抗を表し、Ｖbuilt-inは、基板−ソース間のｐｎ接合
のビルトインポテンシャルを表している。
の耐圧は、E.Sun, J.Moll, J.Berger, and B.Alders, "
Breakdown Mechanism in Short-Channel MOS Transisto
rs"(IEEE Tech. Dig., International Electron Device
Meeting, Washington D.C.1978, p478)によってその機
構が解析されているように、寄生バイポーラ効果の一種
である。短チャネルＭＯＳＦＥＴにおいて、ドレイン電
圧を増加すると、チャネル方向の電界がドレイン近傍で
著しく大きくなり、アバランシェブレークダウン現象が
起こる。これにより、大量のキャリアすなわち電子・ホ
ール対が生成される。この生成されたキャリアのうち、
ホールは、ｐ型シリコン基板に流れ、基板電流Ｉsubと
なるほか、一部はｎ型ソース領域に流入する。このｎ型
ソース領域に流入するホール電流により、ｎ型ソース領
域近傍の電圧が押し下げられ、ｎ型ソース領域とｐ型シ
リコン基板との間の電位差がソース領域−基板間のｐｎ
接合のビルトインポテンシャル（電位障壁）より大きく
なるとソース−基板間のｐｎ接合に順方向の電流が流れ
始める。すなわち、ｎ型ソース領域からｐ型シリコン基
板に電子が流入することとなり、ソース−基板−ドレイ
ンからなる寄生バイポーラトランジスタ動作が起こる。
これがＭＯＳトランジスタの耐圧降伏現象となる。この
降伏現象が起きる条件としては、次の式を挙げることが
できる。 ＩH・Ｒsub＞Ｖbuilt-in ここで、ＩHは、ソースに流入する電流を表し、Ｒ
subは、基板−ソース間のホールが流れる経路に沿った
抵抗を表し、Ｖbuilt-inは、基板−ソース間のｐｎ接合
のビルトインポテンシャルを表している。
【００２４】以上により、トランジスタの耐圧を向上さ
せる、すなわち、降伏現象を起こしにくくするために
は、アバランシェブレークダウン現象により生じるホー
ル電流ＩHを減少させることが重要であるといえる。発
生したホール電流の大部分からなる基板電流Ｉsubはア
バランシェブレークダウン現象の直接のバロメータであ
り、またホットキャリア劣化の予測に用いられる重要な
パラメータである。この基板電流はドレイン近傍のソー
ス−ドレイン方向（以下「チャネル方向」という。）の
最大電界強度に強く依存し、一般に次式で表される。 Ｉsub∝Ｉd・Ｅm この式において、Ｉdはドレイン電流を表し、Ｅmはチャ
ネル方向の最大電界強度を示している。したがって、基
板電流（ホール電流）を減少させるためには最大電界強
度Ｅmを下げればよいことになる。
せる、すなわち、降伏現象を起こしにくくするために
は、アバランシェブレークダウン現象により生じるホー
ル電流ＩHを減少させることが重要であるといえる。発
生したホール電流の大部分からなる基板電流Ｉsubはア
バランシェブレークダウン現象の直接のバロメータであ
り、またホットキャリア劣化の予測に用いられる重要な
パラメータである。この基板電流はドレイン近傍のソー
ス−ドレイン方向（以下「チャネル方向」という。）の
最大電界強度に強く依存し、一般に次式で表される。 Ｉsub∝Ｉd・Ｅm この式において、Ｉdはドレイン電流を表し、Ｅmはチャ
ネル方向の最大電界強度を示している。したがって、基
板電流（ホール電流）を減少させるためには最大電界強
度Ｅmを下げればよいことになる。
【００２５】そこで、この最大電界強度Ｅmを下げる方
法として、上述のＬＤＤ構造を有するトランジスタにお
いては、低濃度拡散層の幅を大きくするという方法があ
る。なお、「低濃度拡散層の幅」とは、ソース−ドレイ
ン方向に沿った電流経路上の低濃度拡散層の存在する距
離をいうものとする。これにより、低濃度拡散層にも十
分に空乏層を延ばすことができ、その部分における電界
強度を減少させることが可能となる。図２２は、小柳、
兼子および清水によって応用物理学会講演予稿集（１９
８３年秋）に開示されたグラフであり、低濃度拡散層の
幅を何通りかとったときの、チャネル方向の各位置にお
ける電界強度を示している。このグラフにおいて、Ｌsw
は、低濃度拡散層のチャネル方向の片側当たりの長さを
示している。このグラフに示されるように、低濃度拡散
層のチャネル方向に低濃度拡散層の幅を大きくすること
は、トランジスタの耐圧性向上につながることになる。
法として、上述のＬＤＤ構造を有するトランジスタにお
いては、低濃度拡散層の幅を大きくするという方法があ
る。なお、「低濃度拡散層の幅」とは、ソース−ドレイ
ン方向に沿った電流経路上の低濃度拡散層の存在する距
離をいうものとする。これにより、低濃度拡散層にも十
分に空乏層を延ばすことができ、その部分における電界
強度を減少させることが可能となる。図２２は、小柳、
兼子および清水によって応用物理学会講演予稿集（１９
８３年秋）に開示されたグラフであり、低濃度拡散層の
幅を何通りかとったときの、チャネル方向の各位置にお
ける電界強度を示している。このグラフにおいて、Ｌsw
は、低濃度拡散層のチャネル方向の片側当たりの長さを
示している。このグラフに示されるように、低濃度拡散
層のチャネル方向に低濃度拡散層の幅を大きくすること
は、トランジスタの耐圧性向上につながることになる。
【００２６】一方、低濃度拡散層では、抵抗値が相対的
に高いため、この領域の幅を広げることは、図２３に示
すとおり、ドレイン電流の低下を招くことになる。この
ことは、トランジスタの電流駆動力が低くなることを意
味し、読み出し速度などの低下につながる。もっとも、
本来、高耐圧が要求される書き込みおよび消去の動作に
おいては、フローティングゲート電極への電子の注入や
フローティングゲート電極からの引き抜きに要する時間
が長いため、トランジスタの電流駆動力が劣ることは問
題とはならない。
に高いため、この領域の幅を広げることは、図２３に示
すとおり、ドレイン電流の低下を招くことになる。この
ことは、トランジスタの電流駆動力が低くなることを意
味し、読み出し速度などの低下につながる。もっとも、
本来、高耐圧が要求される書き込みおよび消去の動作に
おいては、フローティングゲート電極への電子の注入や
フローティングゲート電極からの引き抜きに要する時間
が長いため、トランジスタの電流駆動力が劣ることは問
題とはならない。
【００２７】そこで、本発明は、電流駆動力を必要とし
ない高耐圧トランジスタと、高耐圧を必要とせず電流駆
動力を必要とするトランジスタとの双方のニーズを満た
す不揮発性半導体記憶装置を提供することを目的とす
る。また、本発明の他の目的は、これら双方のトランジ
スタを、従来の製造方法に余分な工程を追加することな
く形成できる不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
ない高耐圧トランジスタと、高耐圧を必要とせず電流駆
動力を必要とするトランジスタとの双方のニーズを満た
す不揮発性半導体記憶装置を提供することを目的とす
る。また、本発明の他の目的は、これら双方のトランジ
スタを、従来の製造方法に余分な工程を追加することな
く形成できる不揮発性半導体記憶装置の製造方法を提供
することを目的とする。
【００２８】
【課題を解決するための手段】上記目的を達成するた
め、本発明に基づく不揮発性半導体記憶装置の一つの局
面では、主表面を有する半導体基板と、上記主表面上に
形成された複数のトランジスタとを備え、上記トランジ
スタは、それぞれ、ゲート電極と、上記ゲート電極に隣
接するように形成された拡散層と、上記拡散層に通じる
コンタクトとを含んでおり、上記複数のトランジスタに
対応するすべての上記コンタクトの中には、上記ゲート
電極からの距離が第１の距離となっているものと、上記
第１の距離より長い第２の距離となっているものとが含
まれている。この構成を採用することにより、複数のト
ランジスタのそれぞれに要求される特性に応じて、コン
タクトとゲート電極との距離を決定することができ、多
様なニーズにそれぞれ合わせたトランジスタとすること
ができる。
め、本発明に基づく不揮発性半導体記憶装置の一つの局
面では、主表面を有する半導体基板と、上記主表面上に
形成された複数のトランジスタとを備え、上記トランジ
スタは、それぞれ、ゲート電極と、上記ゲート電極に隣
接するように形成された拡散層と、上記拡散層に通じる
コンタクトとを含んでおり、上記複数のトランジスタに
対応するすべての上記コンタクトの中には、上記ゲート
電極からの距離が第１の距離となっているものと、上記
第１の距離より長い第２の距離となっているものとが含
まれている。この構成を採用することにより、複数のト
ランジスタのそれぞれに要求される特性に応じて、コン
タクトとゲート電極との距離を決定することができ、多
様なニーズにそれぞれ合わせたトランジスタとすること
ができる。
【００２９】上記発明において好ましくは、上記トラン
ジスタには、所定の第１水準電圧値以下の電圧のみが印
加される環境下で動作するように配線された通常トラン
ジスタと、上記第１水準電圧値より高い第２水準電圧値
の電圧が印加されるように配線された高耐圧トランジス
タとが含まれ、上記通常トランジスタの上記コンタクト
は、いずれも上記ゲート電極からの距離が上記第１の距
離となっており、上記高耐圧トランジスタの上記コンタ
クトには、上記ゲート電極からの距離が上記第２の距離
となっているものが含まれている。この構成を採用する
ことにより、高耐圧トランジスタのゲート−コンタクト
間距離を通常トランジスタのそれより長くしているの
で、高耐圧トランジスタでは、拡散層の幅を広くとるこ
とができ、耐圧性を高くすることができる。
ジスタには、所定の第１水準電圧値以下の電圧のみが印
加される環境下で動作するように配線された通常トラン
ジスタと、上記第１水準電圧値より高い第２水準電圧値
の電圧が印加されるように配線された高耐圧トランジス
タとが含まれ、上記通常トランジスタの上記コンタクト
は、いずれも上記ゲート電極からの距離が上記第１の距
離となっており、上記高耐圧トランジスタの上記コンタ
クトには、上記ゲート電極からの距離が上記第２の距離
となっているものが含まれている。この構成を採用する
ことにより、高耐圧トランジスタのゲート−コンタクト
間距離を通常トランジスタのそれより長くしているの
で、高耐圧トランジスタでは、拡散層の幅を広くとるこ
とができ、耐圧性を高くすることができる。
【００３０】上記発明において好ましくは、上記高耐圧
トランジスタの中には、その両側にある上記コンタクト
のうち一方の上記コンタクトは、上記ゲート電極からの
距離が上記第１の距離となっており、他方の上記コンタ
クトは、上記ゲート電極からの距離が上記第２の距離と
なっているものが含まれる。この構成を採用することに
より、ソースとドレインとを入れ替えることのない高耐
圧トランジスタでは、必要な側のコンタクトだけゲート
−コンタクト間距離を長くした形とすることができ、無
駄なく必要な箇所のみ高耐圧とした構造とすることがで
きる。
トランジスタの中には、その両側にある上記コンタクト
のうち一方の上記コンタクトは、上記ゲート電極からの
距離が上記第１の距離となっており、他方の上記コンタ
クトは、上記ゲート電極からの距離が上記第２の距離と
なっているものが含まれる。この構成を採用することに
より、ソースとドレインとを入れ替えることのない高耐
圧トランジスタでは、必要な側のコンタクトだけゲート
−コンタクト間距離を長くした形とすることができ、無
駄なく必要な箇所のみ高耐圧とした構造とすることがで
きる。
【００３１】また、上記目的を達成するため、本発明に
基づく不揮発性半導体記憶装置の他の局面では、メモリ
セル部および周辺回路部を含む半導体基板と、上記半導
体基板上の上記メモリセル部に配置された第１のトラン
ジスタと、上記半導体基板上の上記周辺回路部に配置さ
れた第２および第３のトランジスタとを備え、上記第１
のトランジスタは、所定の電圧を印加することによって
情報の書き込み、消去、および読み出しをそれぞれ行な
うことができる不揮発性記憶素子であり、上記第２およ
び第３のトランジスタは、上記半導体基板の主表面上に
形成されたゲート電極と、上記ゲート電極を挟む両側に
それぞれ隣接する活性領域に不純物を第１の濃度で注入
して形成された一対の拡散層である第１の拡散層対と、
上記ゲート電極および上記第１の拡散層対を覆って形成
された層間絶縁膜と、上記層間絶縁膜を貫通して上記第
１の拡散層対の双方にそれぞれ電気的に接続された一対
のコンタクトであるコンタクト対とを、それぞれ含み、
上記各コンタクト対は、上記主表面から上方に延在する
コンタクト本体と、上記コンタクト本体が上記半導体基
板に接する箇所の近傍に局所的に上記第１の濃度より高
い第２の濃度で不純物を注入したコンタクト接続部拡散
層とを有し、上記第２のトランジスタは、所定の電圧値
である第１水準電圧値以下の電圧のみが印加される環境
下で動作するように配線されており、上記第３のトラン
ジスタは、上記第１のトランジスタの書き込みおよび読
み出しのうち少なくとも一方の実施に関連して上記第１
水準電圧値より高い第２水準電圧値の電圧が印加される
ように配線されており、上記第３のトランジスタにおけ
る上記コンタクト対のうち、上記第２水準電圧値の電圧
が印加されるコンタクトである高耐圧コンタクトの上記
コンタクト接続部拡散層と、上記ゲート電極とのなす距
離が、上記第２および第３のトランジスタにおける上記
コンタクト対のうち上記高耐圧コンタクト以外のコンタ
クトである通常コンタクトの上記コンタクト接続部拡散
層と、上記ゲート電極とのなす距離より長くなってい
る。この構成を採用することにより、高耐圧トランジス
タのための領域においては、第１の拡散層対としての低
濃度拡散層の幅がより大きくなっているため、最大電界
強度Ｅmを下げることができる。したがって、耐圧性を
上げることができる。一方、高駆動力トランジスタのた
めの領域においては、低濃度拡散層の幅が小さくなって
いるため、ドレイン電流は低下せず、速い動作速度を維
持することができる。
基づく不揮発性半導体記憶装置の他の局面では、メモリ
セル部および周辺回路部を含む半導体基板と、上記半導
体基板上の上記メモリセル部に配置された第１のトラン
ジスタと、上記半導体基板上の上記周辺回路部に配置さ
れた第２および第３のトランジスタとを備え、上記第１
のトランジスタは、所定の電圧を印加することによって
情報の書き込み、消去、および読み出しをそれぞれ行な
うことができる不揮発性記憶素子であり、上記第２およ
び第３のトランジスタは、上記半導体基板の主表面上に
形成されたゲート電極と、上記ゲート電極を挟む両側に
それぞれ隣接する活性領域に不純物を第１の濃度で注入
して形成された一対の拡散層である第１の拡散層対と、
上記ゲート電極および上記第１の拡散層対を覆って形成
された層間絶縁膜と、上記層間絶縁膜を貫通して上記第
１の拡散層対の双方にそれぞれ電気的に接続された一対
のコンタクトであるコンタクト対とを、それぞれ含み、
上記各コンタクト対は、上記主表面から上方に延在する
コンタクト本体と、上記コンタクト本体が上記半導体基
板に接する箇所の近傍に局所的に上記第１の濃度より高
い第２の濃度で不純物を注入したコンタクト接続部拡散
層とを有し、上記第２のトランジスタは、所定の電圧値
である第１水準電圧値以下の電圧のみが印加される環境
下で動作するように配線されており、上記第３のトラン
ジスタは、上記第１のトランジスタの書き込みおよび読
み出しのうち少なくとも一方の実施に関連して上記第１
水準電圧値より高い第２水準電圧値の電圧が印加される
ように配線されており、上記第３のトランジスタにおけ
る上記コンタクト対のうち、上記第２水準電圧値の電圧
が印加されるコンタクトである高耐圧コンタクトの上記
コンタクト接続部拡散層と、上記ゲート電極とのなす距
離が、上記第２および第３のトランジスタにおける上記
コンタクト対のうち上記高耐圧コンタクト以外のコンタ
クトである通常コンタクトの上記コンタクト接続部拡散
層と、上記ゲート電極とのなす距離より長くなってい
る。この構成を採用することにより、高耐圧トランジス
タのための領域においては、第１の拡散層対としての低
濃度拡散層の幅がより大きくなっているため、最大電界
強度Ｅmを下げることができる。したがって、耐圧性を
上げることができる。一方、高駆動力トランジスタのた
めの領域においては、低濃度拡散層の幅が小さくなって
いるため、ドレイン電流は低下せず、速い動作速度を維
持することができる。
【００３２】上記発明において好ましくは、上記第２お
よび第３のトランジスタにおける上記コンタクト接続部
拡散層は、上記コンタクト対のための各コンタクトホー
ルを通じて注入された不純物層であり、上記第３のトラ
ンジスタにおける上記高耐圧コンタクトと、上記ゲート
電極のとのなす距離が、上記第２および第３のトランジ
スタにおける上記通常コンタクトと、上記ゲート電極と
のなす距離より長くなっている。この構成を採用するこ
とにより、従来のＬＤＤ構造における高濃度拡散層の役
割を果たすコンタクト接続部拡散層は、コンタクトホー
ルを通じて注入することができるので、従来のＬＤＤ構
造を作る際のようなサイドウォールを作る必要がなくな
る。高耐圧トランジスタにするには、ただ、コンタクト
ホールを開口する位置を変えるだけでよいので、製造が
容易になる。
よび第３のトランジスタにおける上記コンタクト接続部
拡散層は、上記コンタクト対のための各コンタクトホー
ルを通じて注入された不純物層であり、上記第３のトラ
ンジスタにおける上記高耐圧コンタクトと、上記ゲート
電極のとのなす距離が、上記第２および第３のトランジ
スタにおける上記通常コンタクトと、上記ゲート電極と
のなす距離より長くなっている。この構成を採用するこ
とにより、従来のＬＤＤ構造における高濃度拡散層の役
割を果たすコンタクト接続部拡散層は、コンタクトホー
ルを通じて注入することができるので、従来のＬＤＤ構
造を作る際のようなサイドウォールを作る必要がなくな
る。高耐圧トランジスタにするには、ただ、コンタクト
ホールを開口する位置を変えるだけでよいので、製造が
容易になる。
【００３３】上記発明において好ましくは、上記第２の
トランジスタは、上記ゲート電極の側壁を覆うサイドウ
ォールスペーサを含み、上記第２のトランジスタにおけ
る上記コンタクト接続部拡散層は、上記第１の拡散層対
のうち、上記サイドウォールスペーサの外側に隣接して
上記主表面に露出する領域に不純物をそれぞれ注入され
て形成された一対の拡散層である第２の拡散層対であ
る。この構成を採用することにより、第２のトランジス
タとしての通常トランジスタでは、サイドウォールをマ
スクとして不純物を高濃度で注入した層を第２の拡散層
対とすることができ、ＬＤＤ構造をとることができる。
したがって、駆動電流を落とさないためにコンタクトホ
ールをゲート電極に近づけて開口する必要がなく、サイ
ドウォールの厚みで低濃度拡散層の幅が決まるため、駆
動電流を一定に保つことができる。
トランジスタは、上記ゲート電極の側壁を覆うサイドウ
ォールスペーサを含み、上記第２のトランジスタにおけ
る上記コンタクト接続部拡散層は、上記第１の拡散層対
のうち、上記サイドウォールスペーサの外側に隣接して
上記主表面に露出する領域に不純物をそれぞれ注入され
て形成された一対の拡散層である第２の拡散層対であ
る。この構成を採用することにより、第２のトランジス
タとしての通常トランジスタでは、サイドウォールをマ
スクとして不純物を高濃度で注入した層を第２の拡散層
対とすることができ、ＬＤＤ構造をとることができる。
したがって、駆動電流を落とさないためにコンタクトホ
ールをゲート電極に近づけて開口する必要がなく、サイ
ドウォールの厚みで低濃度拡散層の幅が決まるため、駆
動電流を一定に保つことができる。
【００３４】上記発明において好ましくは、上記第３の
トランジスタにおける上記コンタクト接続部拡散層は、
上記コンタクト対のための各コンタクトホールを通じて
注入された不純物層であり、上記第３のトランジスタに
おける上記高耐圧コンタクトと、上記ゲート電極とのな
す距離が、上記第３のトランジスタにおける上記通常コ
ンタクトと、上記ゲート電極とのなす距離より長くなっ
ている。この構成を採用することにより、第２のトラン
ジスタではＬＤＤ構造をとることで駆動電流を一定に保
ちながら、第３のトランジスタでは、コンタクトをゲー
ト電極から遠ざけることによって低濃度拡散層の幅を長
くすることができ、耐圧性を高めることができる。
トランジスタにおける上記コンタクト接続部拡散層は、
上記コンタクト対のための各コンタクトホールを通じて
注入された不純物層であり、上記第３のトランジスタに
おける上記高耐圧コンタクトと、上記ゲート電極とのな
す距離が、上記第３のトランジスタにおける上記通常コ
ンタクトと、上記ゲート電極とのなす距離より長くなっ
ている。この構成を採用することにより、第２のトラン
ジスタではＬＤＤ構造をとることで駆動電流を一定に保
ちながら、第３のトランジスタでは、コンタクトをゲー
ト電極から遠ざけることによって低濃度拡散層の幅を長
くすることができ、耐圧性を高めることができる。
【００３５】上記目的を達成するため、本発明に基づく
不揮発性半導体記憶装置の製造方法は、ゲート電極およ
び上記ゲート電極に隣接するように形成された拡散層を
有する複数のトランジスタが主表面上に形成された半導
体基板に対して、上記複数のトランジスタのうち第１群
のトランジスタについては、上記ゲート電極から上記第
１の距離だけ離れた位置にコンタクトホールを形成し、
上記複数のトランジスタのうち第２群のトランジスタに
ついては、上記ゲート電極から上記第１の距離より長い
上記第２の距離だけ離れた位置にコンタクトホールを形
成する工程を含む。この方法を採用することにより、第
１群のトランジスタについては、通常トランジスタとす
ることができ、ゲート−コンタクト間距離がより長い第
２群の、トランジスタについては、高耐圧トランジスタ
とすることができる。したがって、通常トランジスタと
高耐圧トランジスタとを同じ工程によって同時に形成す
ることができる。
不揮発性半導体記憶装置の製造方法は、ゲート電極およ
び上記ゲート電極に隣接するように形成された拡散層を
有する複数のトランジスタが主表面上に形成された半導
体基板に対して、上記複数のトランジスタのうち第１群
のトランジスタについては、上記ゲート電極から上記第
１の距離だけ離れた位置にコンタクトホールを形成し、
上記複数のトランジスタのうち第２群のトランジスタに
ついては、上記ゲート電極から上記第１の距離より長い
上記第２の距離だけ離れた位置にコンタクトホールを形
成する工程を含む。この方法を採用することにより、第
１群のトランジスタについては、通常トランジスタとす
ることができ、ゲート−コンタクト間距離がより長い第
２群の、トランジスタについては、高耐圧トランジスタ
とすることができる。したがって、通常トランジスタと
高耐圧トランジスタとを同じ工程によって同時に形成す
ることができる。
【００３６】上記発明において好ましくは、上記第１群
のトランジスタとは、所定の第１水準電圧値以下の電圧
のみが印加される環境下で動作するように配線された通
常トランジスタであり、上記第２群のトランジスタと
は、上記第１水準電圧値より高い第２水準電圧値の電圧
が印加されるように配線された高耐圧トランジスタであ
る。この方法を採用することにより、各トランジスタに
第２水準電圧値としての高電圧が印加されるか否かによ
って、高耐圧トランジスタに該当するか否かが区別され
るので、高電圧が印加されるものについては、ゲート−
コンタクト間距離を長くして高耐圧仕様とすることがで
きる。
のトランジスタとは、所定の第１水準電圧値以下の電圧
のみが印加される環境下で動作するように配線された通
常トランジスタであり、上記第２群のトランジスタと
は、上記第１水準電圧値より高い第２水準電圧値の電圧
が印加されるように配線された高耐圧トランジスタであ
る。この方法を採用することにより、各トランジスタに
第２水準電圧値としての高電圧が印加されるか否かによ
って、高耐圧トランジスタに該当するか否かが区別され
るので、高電圧が印加されるものについては、ゲート−
コンタクト間距離を長くして高耐圧仕様とすることがで
きる。
【００３７】上記発明において好ましくは、上記第２群
のトランジスタのうち、少なくとも一部のトランジスタ
については、その両側に形成すべき上記コンタクトホー
ルのうち一方の上記コンタクトホールは、上記ゲート電
極からの距離が上記第１の距離となるように形成し、他
方の上記コンタクトホールは、上記ゲート電極からの距
離が上記第２の距離となるように形成する。この方法を
採用することにより、片側にのみ高電圧が印加されるよ
うなトランジスタにおいては、必要な側のコンタクトだ
けゲート−コンタクト間距離を長くした形とすることが
でき、無駄なく必要な箇所のみ高耐圧とした構造を製作
することができる。
のトランジスタのうち、少なくとも一部のトランジスタ
については、その両側に形成すべき上記コンタクトホー
ルのうち一方の上記コンタクトホールは、上記ゲート電
極からの距離が上記第１の距離となるように形成し、他
方の上記コンタクトホールは、上記ゲート電極からの距
離が上記第２の距離となるように形成する。この方法を
採用することにより、片側にのみ高電圧が印加されるよ
うなトランジスタにおいては、必要な側のコンタクトだ
けゲート−コンタクト間距離を長くした形とすることが
でき、無駄なく必要な箇所のみ高耐圧とした構造を製作
することができる。
【００３８】
【発明の実施の形態】（実施の形態１）
（製造方法）図１（ａ）〜（ｄ）、図２（ａ）〜
（ｄ）、図３（ａ）〜（ｄ）を参照して、本発明に基づ
く実施の形態１における不揮発性半導体記憶装置の製造
方法について説明する。この製造方法においては、図１
８に示す構造を得るところまでは、従来技術に基づく不
揮発性半導体記憶装置の製造方法と同じである。したが
って、その後の工程を順に説明する。図１（ａ）〜
（ｄ）に、図１８（ａ），（ｂ）の周辺回路領域、すな
わち、ＰＭＯＳトランジスタ領域１００、ＮＭＯＳトラ
ンジスタ領域２００の部分を取り出して示す。ただし、
図１（ａ）〜（ｄ）では、ＰＭＯＳトランジスタ領域１
００はさらに、この後形成される予定のトランジスタの
タイプによって、ＰＭＯＳ高耐圧トランジスタ形成領域
１０１、ＰＭＯＳ高駆動力トランジスタ形成領域１０２
の２種類に分類されている。高駆動力トランジスタ形成
領域とは、高耐圧を要求されない通常のトランジスタを
形成するための領域である。ＮＭＯＳトランジスタ領域
２００も、同様に、ＮＭＯＳ高耐圧トランジスタ形成領
域２０１、ＮＭＯＳ高駆動力トランジスタ形成領域２０
２の２種類に分類されている。図１（ａ）〜（ｄ）で
は、（ａ）から（ｄ）の順に、ＰＭＯＳ高耐圧トランジ
スタ形成領域１０１、ＰＭＯＳ高駆動力トランジスタ形
成領域１０２、ＮＭＯＳ高耐圧トランジスタ形成領域２
０１、および、ＮＭＯＳ高駆動力トランジスタ形成領域
２０２を並べて表示している。
（ｄ）、図３（ａ）〜（ｄ）を参照して、本発明に基づ
く実施の形態１における不揮発性半導体記憶装置の製造
方法について説明する。この製造方法においては、図１
８に示す構造を得るところまでは、従来技術に基づく不
揮発性半導体記憶装置の製造方法と同じである。したが
って、その後の工程を順に説明する。図１（ａ）〜
（ｄ）に、図１８（ａ），（ｂ）の周辺回路領域、すな
わち、ＰＭＯＳトランジスタ領域１００、ＮＭＯＳトラ
ンジスタ領域２００の部分を取り出して示す。ただし、
図１（ａ）〜（ｄ）では、ＰＭＯＳトランジスタ領域１
００はさらに、この後形成される予定のトランジスタの
タイプによって、ＰＭＯＳ高耐圧トランジスタ形成領域
１０１、ＰＭＯＳ高駆動力トランジスタ形成領域１０２
の２種類に分類されている。高駆動力トランジスタ形成
領域とは、高耐圧を要求されない通常のトランジスタを
形成するための領域である。ＮＭＯＳトランジスタ領域
２００も、同様に、ＮＭＯＳ高耐圧トランジスタ形成領
域２０１、ＮＭＯＳ高駆動力トランジスタ形成領域２０
２の２種類に分類されている。図１（ａ）〜（ｄ）で
は、（ａ）から（ｄ）の順に、ＰＭＯＳ高耐圧トランジ
スタ形成領域１０１、ＰＭＯＳ高駆動力トランジスタ形
成領域１０２、ＮＭＯＳ高耐圧トランジスタ形成領域２
０１、および、ＮＭＯＳ高駆動力トランジスタ形成領域
２０２を並べて表示している。
【００３９】図２（ａ）〜（ｄ）に示すように、ＣＶＤ
法を用いて厚み１００００Åのボロンリンガラス１７を
堆積させる。窒素雰囲気中で８５０℃３０分間の熱処理
を行なってボロンリンガラスを焼き締めた後、フォトリ
ソグラフィによってレジストを所望のパターンに形成す
る。このレジストをマスクにボロンリンガラスをエッチ
ングし、低濃度ｐ型拡散層１３、低濃度ｎ型拡散層１２
にそれぞれつながるようにコンタクトホール２０を開口
する。基本的には、従来の方法と同様であるが、ただ、
コンタクトホール２０の配置パターンが従来のものとは
異なる。ここではリンドープト多結晶シリコン層１０が
ゲート電極であるが、コンタクトホール２０のゲート電
極に最も近い端から、ゲート電極のコンタクトホール２
０に最も近い端までの距離を「ゲート−コンタクト間距
離」と定義して比較すると、ＰＭＯＳ高耐圧トランジス
タ形成領域１０１およびＮＭＯＳ高耐圧トランジスタ形
成領域２０１では、ＰＭＯＳ高駆動力トランジスタ形成
領域１０２およびＮＭＯＳ高駆動力トランジスタ形成領
域２０２に比べてゲート−コンタクト間距離が長くなっ
ている。すなわち、図２（ａ）〜（ｄ）における距離
Ａ，Ｂの関係は、Ａ＞Ｂとなっている。
法を用いて厚み１００００Åのボロンリンガラス１７を
堆積させる。窒素雰囲気中で８５０℃３０分間の熱処理
を行なってボロンリンガラスを焼き締めた後、フォトリ
ソグラフィによってレジストを所望のパターンに形成す
る。このレジストをマスクにボロンリンガラスをエッチ
ングし、低濃度ｐ型拡散層１３、低濃度ｎ型拡散層１２
にそれぞれつながるようにコンタクトホール２０を開口
する。基本的には、従来の方法と同様であるが、ただ、
コンタクトホール２０の配置パターンが従来のものとは
異なる。ここではリンドープト多結晶シリコン層１０が
ゲート電極であるが、コンタクトホール２０のゲート電
極に最も近い端から、ゲート電極のコンタクトホール２
０に最も近い端までの距離を「ゲート−コンタクト間距
離」と定義して比較すると、ＰＭＯＳ高耐圧トランジス
タ形成領域１０１およびＮＭＯＳ高耐圧トランジスタ形
成領域２０１では、ＰＭＯＳ高駆動力トランジスタ形成
領域１０２およびＮＭＯＳ高駆動力トランジスタ形成領
域２０２に比べてゲート−コンタクト間距離が長くなっ
ている。すなわち、図２（ａ）〜（ｄ）における距離
Ａ，Ｂの関係は、Ａ＞Ｂとなっている。
【００４０】この後、フォトリソグラフィによって、Ｎ
ＭＯＳトランジスタ領域２００とメモリセル部を覆うよ
うにレジストを形成し、このレジストをマスクにして５
０ｋｅＶ、１．０×１０15ｃｍ-2の条件でボロンをイオ
ン注入する。こうしてコンタクト接続部ｐ型拡散層１９
が形成される。レジストを一旦除去し、再びフォトリソ
グラフィによって、ＰＭＯＳトランジスタ領域１００を
覆うようにレジストを形成し、このレジストをマスクに
して５０ｋｅＶ、１．０×１０15ｃｍ-2の条件でリンを
イオン注入する。こうしてコンタクト接続部ｎ型拡散層
１８が形成される。レジストを除去して、図２（ａ）〜
（ｄ）に示す構造を得る。この時点では、メモリセル部
は、従来の技術として説明した図２０（ｃ），（ｄ）に
示した構造になる。
ＭＯＳトランジスタ領域２００とメモリセル部を覆うよ
うにレジストを形成し、このレジストをマスクにして５
０ｋｅＶ、１．０×１０15ｃｍ-2の条件でボロンをイオ
ン注入する。こうしてコンタクト接続部ｐ型拡散層１９
が形成される。レジストを一旦除去し、再びフォトリソ
グラフィによって、ＰＭＯＳトランジスタ領域１００を
覆うようにレジストを形成し、このレジストをマスクに
して５０ｋｅＶ、１．０×１０15ｃｍ-2の条件でリンを
イオン注入する。こうしてコンタクト接続部ｎ型拡散層
１８が形成される。レジストを除去して、図２（ａ）〜
（ｄ）に示す構造を得る。この時点では、メモリセル部
は、従来の技術として説明した図２０（ｃ），（ｄ）に
示した構造になる。
【００４１】スパッタリング法を用いて、アルミニウム
−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を堆積させ
る。フォトリソグラフィによってレジストを所望のパタ
ーンに形成し、このレジストをマスクにしてＡｌ−Ｓｉ
−Ｃｕ合金膜をエッチングし、図３（ａ）〜（ｄ）に示
すようにＡｌ−Ｓｉ−Ｃｕ配線２１を形成する。この時
点では、メモリセル部は、従来の技術として説明した図
２１（ｃ），（ｄ）に示した構造になる。こうして、不
揮発性半導体記憶装置を得ることができる。
−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜を堆積させ
る。フォトリソグラフィによってレジストを所望のパタ
ーンに形成し、このレジストをマスクにしてＡｌ−Ｓｉ
−Ｃｕ合金膜をエッチングし、図３（ａ）〜（ｄ）に示
すようにＡｌ−Ｓｉ−Ｃｕ配線２１を形成する。この時
点では、メモリセル部は、従来の技術として説明した図
２１（ｃ），（ｄ）に示した構造になる。こうして、不
揮発性半導体記憶装置を得ることができる。
【００４２】（構成）このようにして製造された不揮発
性半導体記憶装置においては、ゲート−コンタクト間距
離にＡ＞Ｂの関係が成り立っている。これは、同一工程
で同時に形成されるトランジスタでありながら、ＰＭＯ
Ｓ、ＮＭＯＳのいずれにおいても、高耐圧トランジスタ
として形成されるものは、高駆動力トランジスタに比べ
て、コンタクト接続部の拡散層の一方から他方までの間
に横たわる低濃度拡散層の幅がより長いことを意味す
る。
性半導体記憶装置においては、ゲート−コンタクト間距
離にＡ＞Ｂの関係が成り立っている。これは、同一工程
で同時に形成されるトランジスタでありながら、ＰＭＯ
Ｓ、ＮＭＯＳのいずれにおいても、高耐圧トランジスタ
として形成されるものは、高駆動力トランジスタに比べ
て、コンタクト接続部の拡散層の一方から他方までの間
に横たわる低濃度拡散層の幅がより長いことを意味す
る。
【００４３】（作用・効果）高耐圧トランジスタのため
の領域においては、低濃度拡散層の幅がより大きくなっ
ているため、図２２を参照して既に述べたように最大電
界強度Ｅmを下げることができる。低濃度拡散層の幅、
すなわち、ゲート−コンタクト間距離を長くすること
は、図２３に示したように駆動電流の低下をもたらす
が、同時に図２４に示すように耐圧性を上げることにも
つながる。したがって、高耐圧トランジスタのための領
域では低濃度拡散層の幅を大きくしていることからトラ
ンジスタの耐圧性が向上する。一方、高駆動力トランジ
スタのための領域においては、低濃度拡散層の幅が小さ
くなっているため、ドレイン電流は低下しない。したが
って、高い駆動力、すなわち、速い動作速度を維持する
ことができる。
の領域においては、低濃度拡散層の幅がより大きくなっ
ているため、図２２を参照して既に述べたように最大電
界強度Ｅmを下げることができる。低濃度拡散層の幅、
すなわち、ゲート−コンタクト間距離を長くすること
は、図２３に示したように駆動電流の低下をもたらす
が、同時に図２４に示すように耐圧性を上げることにも
つながる。したがって、高耐圧トランジスタのための領
域では低濃度拡散層の幅を大きくしていることからトラ
ンジスタの耐圧性が向上する。一方、高駆動力トランジ
スタのための領域においては、低濃度拡散層の幅が小さ
くなっているため、ドレイン電流は低下しない。したが
って、高い駆動力、すなわち、速い動作速度を維持する
ことができる。
【００４４】しかも、本発明によれば、高耐圧トランジ
スタも高駆動力トランジスタも、同一の製造工程によっ
て同時に製造することができ、何ら新たな工程を要さな
い。ただ単に、コンタクトホール２０を開口するための
マスクパターンを変更するだけで済む。
スタも高駆動力トランジスタも、同一の製造工程によっ
て同時に製造することができ、何ら新たな工程を要さな
い。ただ単に、コンタクトホール２０を開口するための
マスクパターンを変更するだけで済む。
【００４５】（実施の形態２）
（製造方法）図４、図５を参照して、本発明に基づく実
施の形態２における不揮発性半導体記憶装置の製造方法
について説明する。この製造方法は、基本的には、実施
の形態１で説明した不揮発性半導体記憶装置の製造方法
と同じである。ただし、コンタクトホール２０の配置が
異なる。実施の形態１では、各トランジスタ毎にコンタ
クトホール２０の配置は左右対称となっており、高耐圧
トランジスタと高駆動力トランジスタとの間でゲート−
コンタクト間距離にＡ，Ｂという差が設けられるに留ま
っていたが、本実施の形態では、高耐圧トランジスタの
中でさらに２つに分類される。すなわち、高耐圧トラン
ジスタは、ソース側とドレイン側とを入れ替えて使用す
ることもある高耐圧トランジスタと、ソース側とドレイ
ン側とを入れ替えることのない高耐圧トランジスタとに
分けられる。前者においては、実施の形態１で説明した
ような、距離Ａで左右対称にコンタクトホール２０が設
けられるが、後者においては、図４に示すように、左右
非対称にコンタクトホール２０が設けられる。ゲート電
極とドレイン側のコンタクトホール２０との間の距離は
Ａとし、ゲート電極とソース側のコンタクトホール２０
との間の距離はＢとする。この後、実施の形態１で行な
ったのと同じ方法で、コンタクト接続部ｐ型拡散層１
９、コンタクト接続部ｎ型拡散層１８が形成される。さ
らに、実施の形態１で行なったのと同じ方法で、Ａｌ−
Ｓｉ−Ｃｕ配線２１を形成する。その結果、ソース側と
ドレイン側とを入れ替えることのない高耐圧トランジス
タの領域においては、図５に示す構造を得る。
施の形態２における不揮発性半導体記憶装置の製造方法
について説明する。この製造方法は、基本的には、実施
の形態１で説明した不揮発性半導体記憶装置の製造方法
と同じである。ただし、コンタクトホール２０の配置が
異なる。実施の形態１では、各トランジスタ毎にコンタ
クトホール２０の配置は左右対称となっており、高耐圧
トランジスタと高駆動力トランジスタとの間でゲート−
コンタクト間距離にＡ，Ｂという差が設けられるに留ま
っていたが、本実施の形態では、高耐圧トランジスタの
中でさらに２つに分類される。すなわち、高耐圧トラン
ジスタは、ソース側とドレイン側とを入れ替えて使用す
ることもある高耐圧トランジスタと、ソース側とドレイ
ン側とを入れ替えることのない高耐圧トランジスタとに
分けられる。前者においては、実施の形態１で説明した
ような、距離Ａで左右対称にコンタクトホール２０が設
けられるが、後者においては、図４に示すように、左右
非対称にコンタクトホール２０が設けられる。ゲート電
極とドレイン側のコンタクトホール２０との間の距離は
Ａとし、ゲート電極とソース側のコンタクトホール２０
との間の距離はＢとする。この後、実施の形態１で行な
ったのと同じ方法で、コンタクト接続部ｐ型拡散層１
９、コンタクト接続部ｎ型拡散層１８が形成される。さ
らに、実施の形態１で行なったのと同じ方法で、Ａｌ−
Ｓｉ−Ｃｕ配線２１を形成する。その結果、ソース側と
ドレイン側とを入れ替えることのない高耐圧トランジス
タの領域においては、図５に示す構造を得る。
【００４６】（構成）このようにして製造された不揮発
性半導体記憶装置においては、実施の形態１で説明した
構成に加えて、ソース側とドレイン側とを入れ替えるこ
とのない高耐圧トランジスタでは、ゲート電極とドレイ
ン側のコンタクトホール２０との間では、低濃度拡散層
の幅が長くなっている。
性半導体記憶装置においては、実施の形態１で説明した
構成に加えて、ソース側とドレイン側とを入れ替えるこ
とのない高耐圧トランジスタでは、ゲート電極とドレイ
ン側のコンタクトホール２０との間では、低濃度拡散層
の幅が長くなっている。
【００４７】（作用・効果）この不揮発性半導体記憶装
置におけるソース側とドレイン側とを入れ替えることの
ない高耐圧トランジスタでは、ゲート電極とドレイン側
のコンタクトホール２０との間では、低濃度拡散層の幅
が長くなっていることから高耐圧が実現され、ゲート電
極とソース側のコンタクトホール２０との間では、低濃
度拡散層の幅が短くなっていることから、高駆動力が実
現できる。実際に高耐圧を要求されるのは、ゲート電極
とドレイン側に限られ、ゲート電極とソース側では、高
耐圧にする必要がないことから、このように左右非対称
にすることで、一律に両側ともゲート−コンタクト間距
離を長くする場合に比べれば、無駄なく必要な箇所のみ
高耐圧とした構造とすることができる。
置におけるソース側とドレイン側とを入れ替えることの
ない高耐圧トランジスタでは、ゲート電極とドレイン側
のコンタクトホール２０との間では、低濃度拡散層の幅
が長くなっていることから高耐圧が実現され、ゲート電
極とソース側のコンタクトホール２０との間では、低濃
度拡散層の幅が短くなっていることから、高駆動力が実
現できる。実際に高耐圧を要求されるのは、ゲート電極
とドレイン側に限られ、ゲート電極とソース側では、高
耐圧にする必要がないことから、このように左右非対称
にすることで、一律に両側ともゲート−コンタクト間距
離を長くする場合に比べれば、無駄なく必要な箇所のみ
高耐圧とした構造とすることができる。
【００４８】なお、左右非対称にコンタクトを配置する
高耐圧トランジスタにおけるゲート−コンタクト間距離
Ａは、左右対称にコンタクトを配置する高耐圧トランジ
スタにおけるゲート−コンタクト間距離Ａより短いＡ′
としてもよい。また、左右非対称にコンタクトを配置す
る高耐圧トランジスタにおけるゲート−コンタクト間距
離Ｂは、左右対称にコンタクトを配置する高耐圧トラン
ジスタにおけるゲート−コンタクト間距離Ｂより長い
Ｂ′としてもよい。
高耐圧トランジスタにおけるゲート−コンタクト間距離
Ａは、左右対称にコンタクトを配置する高耐圧トランジ
スタにおけるゲート−コンタクト間距離Ａより短いＡ′
としてもよい。また、左右非対称にコンタクトを配置す
る高耐圧トランジスタにおけるゲート−コンタクト間距
離Ｂは、左右対称にコンタクトを配置する高耐圧トラン
ジスタにおけるゲート−コンタクト間距離Ｂより長い
Ｂ′としてもよい。
【００４９】（実施の形態３）
（製造方法）図６（ａ）〜（ｄ）、図７（ａ）〜
（ｄ）、図８（ａ）〜（ｄ）を参照して、本発明に基づ
く実施の形態３における不揮発性半導体記憶装置の製造
方法について説明する。これらの図においても、実施の
形態１と同様に、（ａ）から（ｄ）の順に、ＰＭＯＳ高
耐圧トランジスタ形成領域１０１、ＰＭＯＳ高駆動力ト
ランジスタ形成領域１０２、ＮＭＯＳ高耐圧トランジス
タ形成領域２０１、および、ＮＭＯＳ高駆動力トランジ
スタ形成領域２０２を並べて表示している。
（ｄ）、図８（ａ）〜（ｄ）を参照して、本発明に基づ
く実施の形態３における不揮発性半導体記憶装置の製造
方法について説明する。これらの図においても、実施の
形態１と同様に、（ａ）から（ｄ）の順に、ＰＭＯＳ高
耐圧トランジスタ形成領域１０１、ＰＭＯＳ高駆動力ト
ランジスタ形成領域１０２、ＮＭＯＳ高耐圧トランジス
タ形成領域２０１、および、ＮＭＯＳ高駆動力トランジ
スタ形成領域２０２を並べて表示している。
【００５０】この製造方法においては、図６（ａ）〜
（ｄ）に示すように、ＰＭＯＳ高駆動力トランジスタ形
成領域１０２、ＮＭＯＳ高駆動力トランジスタ形成領域
２０２にサイドウォール１４を形成する。サイドウォー
ル１４の形成は、ＣＶＤ法を用いて、厚み１０００Åの
シリコン酸化膜を堆積し、このシリコン酸化膜に異方性
エッチングを施すことによって行なう。次に、フォトリ
ソグラフィによって、ＰＭＯＳトランジスタ領域１０
０、メモリセル部およびＮＭＯＳ高耐圧トランジスタ形
成領域２０１を覆うようにレジストを形成し、このレジ
ストをマスクに、５０ｋｅＶ、３×１０15ｃｍ-2の条件
で、ヒ素イオンを注入する。こうして高濃度ｐ型拡散層
１６が形成される。レジストを一旦除去し、再びフォト
リソグラフィによって、ＮＭＯＳトランジスタ領域２０
０、メモリセル部およびＰＭＯＳ高耐圧トランジスタ形
成領域１０１を覆うようにレジストを形成し、このレジ
ストをマスクに、３０ｋｅＶ、３×１０15ｃｍ-2の条件
で、ＢＦ2イオンを注入する。こうして高濃度ｎ型拡散
層１５が形成される。レジストを除去して、図６（ａ）
〜（ｄ）に示す構造を得る。この時点では、メモリセル
部は、従来の技術として説明した図２０（ｃ），（ｄ）
に示した構造になる。
（ｄ）に示すように、ＰＭＯＳ高駆動力トランジスタ形
成領域１０２、ＮＭＯＳ高駆動力トランジスタ形成領域
２０２にサイドウォール１４を形成する。サイドウォー
ル１４の形成は、ＣＶＤ法を用いて、厚み１０００Åの
シリコン酸化膜を堆積し、このシリコン酸化膜に異方性
エッチングを施すことによって行なう。次に、フォトリ
ソグラフィによって、ＰＭＯＳトランジスタ領域１０
０、メモリセル部およびＮＭＯＳ高耐圧トランジスタ形
成領域２０１を覆うようにレジストを形成し、このレジ
ストをマスクに、５０ｋｅＶ、３×１０15ｃｍ-2の条件
で、ヒ素イオンを注入する。こうして高濃度ｐ型拡散層
１６が形成される。レジストを一旦除去し、再びフォト
リソグラフィによって、ＮＭＯＳトランジスタ領域２０
０、メモリセル部およびＰＭＯＳ高耐圧トランジスタ形
成領域１０１を覆うようにレジストを形成し、このレジ
ストをマスクに、３０ｋｅＶ、３×１０15ｃｍ-2の条件
で、ＢＦ2イオンを注入する。こうして高濃度ｎ型拡散
層１５が形成される。レジストを除去して、図６（ａ）
〜（ｄ）に示す構造を得る。この時点では、メモリセル
部は、従来の技術として説明した図２０（ｃ），（ｄ）
に示した構造になる。
【００５１】図７（ａ）〜（ｄ）に示すように、ＣＶＤ
法を用いて厚み１００００Åのボロンリンガラス１７を
堆積させる。窒素雰囲気中で８５０℃、３０分間の熱処
理を行なってボロンリンガラスを焼き締めた後、フォト
リソグラフィによってレジストを所望のパターンに形成
する。このレジストをマスクにボロンリンガラスをエッ
チングし、高濃度ｐ型拡散層１６、高濃度ｎ型拡散層１
５にそれぞれつながるようにコンタクトホール２０を開
口する。コンタクトホール２０の配置パターンは、従来
のものと同様、高耐圧トランジスタも高駆動力トランジ
スタも一律の間隔とする。
法を用いて厚み１００００Åのボロンリンガラス１７を
堆積させる。窒素雰囲気中で８５０℃、３０分間の熱処
理を行なってボロンリンガラスを焼き締めた後、フォト
リソグラフィによってレジストを所望のパターンに形成
する。このレジストをマスクにボロンリンガラスをエッ
チングし、高濃度ｐ型拡散層１６、高濃度ｎ型拡散層１
５にそれぞれつながるようにコンタクトホール２０を開
口する。コンタクトホール２０の配置パターンは、従来
のものと同様、高耐圧トランジスタも高駆動力トランジ
スタも一律の間隔とする。
【００５２】さらに、実施の形態１で行なったのと同じ
方法で、図８（ａ）〜（ｄ）に示すようにＡｌ−Ｓｉ−
Ｃｕ配線２１を形成する。この時点では、メモリセル部
は、従来の技術として説明した図２１（ｃ），（ｄ）に
示した構造になる。こうして、不揮発性半導体記憶装置
を得ることができる。
方法で、図８（ａ）〜（ｄ）に示すようにＡｌ−Ｓｉ−
Ｃｕ配線２１を形成する。この時点では、メモリセル部
は、従来の技術として説明した図２１（ｃ），（ｄ）に
示した構造になる。こうして、不揮発性半導体記憶装置
を得ることができる。
【００５３】（構成）このようにして製造された不揮発
性半導体記憶装置においては、コンタクトの配置パター
ンは高耐圧トランジスタも高駆動力トランジスタも一律
であるが、高耐圧トランジスタには高濃度拡散層がない
のに対して、高駆動力トランジスタには、サイドウォー
ル１４およびこのサイドウォール１４を利用して形成さ
れた高濃度拡散層が存在する。
性半導体記憶装置においては、コンタクトの配置パター
ンは高耐圧トランジスタも高駆動力トランジスタも一律
であるが、高耐圧トランジスタには高濃度拡散層がない
のに対して、高駆動力トランジスタには、サイドウォー
ル１４およびこのサイドウォール１４を利用して形成さ
れた高濃度拡散層が存在する。
【００５４】（作用・効果）既に図２３に示したよう
に、トランジスタの駆動電流と低濃度拡散層の幅は密接
に関係している。本実施の形態における高駆動力トラン
ジスタでは、高濃度拡散層が形成されているため、その
分、低濃度拡散層のまま残存する部分が短くなる。具体
的には、低濃度拡散層として残る幅は、サイドウォール
の厚みによって決まるため、実施の形態１，２で行なっ
たようなコンタクトホールの配置をゲート電極に近づけ
るような変更を施さなくても高駆動力トランジスタにお
ける低濃度拡散層の幅は一定の短い距離とすることがで
きる。こうして、高駆動力トランジスタにおいては、駆
動電流の低下を回避することができ、しかも、駆動電流
を一定に保つことができる。一方、高耐圧トランジスタ
においては、実施の形態１で行なったように、コンタク
トの位置をゲート電極から遠ざけることによって、低濃
度拡散層としての幅を長くすることとなるため、耐圧性
を高めることができる。
に、トランジスタの駆動電流と低濃度拡散層の幅は密接
に関係している。本実施の形態における高駆動力トラン
ジスタでは、高濃度拡散層が形成されているため、その
分、低濃度拡散層のまま残存する部分が短くなる。具体
的には、低濃度拡散層として残る幅は、サイドウォール
の厚みによって決まるため、実施の形態１，２で行なっ
たようなコンタクトホールの配置をゲート電極に近づけ
るような変更を施さなくても高駆動力トランジスタにお
ける低濃度拡散層の幅は一定の短い距離とすることがで
きる。こうして、高駆動力トランジスタにおいては、駆
動電流の低下を回避することができ、しかも、駆動電流
を一定に保つことができる。一方、高耐圧トランジスタ
においては、実施の形態１で行なったように、コンタク
トの位置をゲート電極から遠ざけることによって、低濃
度拡散層としての幅を長くすることとなるため、耐圧性
を高めることができる。
【００５５】なお、この例では、コンタクトの配置パタ
ーンを高耐圧トランジスタも高駆動力トランジスタも一
律としたが、さらに実施の形態２の考え方を適用しても
よい。すなわち、この場合、高耐圧トランジスタを、ソ
ース側とドレイン側とを入れ替えて使用することもある
高耐圧トランジスタと、ソース側とドレイン側とを入れ
替えることのない高耐圧トランジスタとに区別し、前者
においては、左右対称にコンタクトホール２０を設け、
後者においては、図４に示すように、左右非対称にコン
タクトホール２０を設けることとしてもよい。
ーンを高耐圧トランジスタも高駆動力トランジスタも一
律としたが、さらに実施の形態２の考え方を適用しても
よい。すなわち、この場合、高耐圧トランジスタを、ソ
ース側とドレイン側とを入れ替えて使用することもある
高耐圧トランジスタと、ソース側とドレイン側とを入れ
替えることのない高耐圧トランジスタとに区別し、前者
においては、左右対称にコンタクトホール２０を設け、
後者においては、図４に示すように、左右非対称にコン
タクトホール２０を設けることとしてもよい。
【００５６】なお、今回開示した上記実施の形態はすべ
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
ての点で例示であって制限的なものではない。本発明の
範囲は上記した説明ではなくて特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更を含むものである。
【００５７】
【発明の効果】本発明によれば、高耐圧トランジスタの
ための領域においては、第１の拡散層対としての低濃度
拡散層の幅がより大きくなっているため、最大電界強度
Ｅmを下げることができる。したがって、耐圧性を上げ
ることができる。一方、高駆動力トランジスタのための
領域においては、低濃度拡散層の幅が小さくなっている
ため、ドレイン電流は低下せず、速い動作速度を維持す
ることができる。これらの異なったタイプのトランジス
タは、従来の工程を変えることなく、しかも両者同時に
並行して製作することができる。
ための領域においては、第１の拡散層対としての低濃度
拡散層の幅がより大きくなっているため、最大電界強度
Ｅmを下げることができる。したがって、耐圧性を上げ
ることができる。一方、高駆動力トランジスタのための
領域においては、低濃度拡散層の幅が小さくなっている
ため、ドレイン電流は低下せず、速い動作速度を維持す
ることができる。これらの異なったタイプのトランジス
タは、従来の工程を変えることなく、しかも両者同時に
並行して製作することができる。
【図１】 （ａ）〜（ｄ）は、本発明に基づく実施の形
態１における不揮発性半導体記憶装置の製造方法の第１
０ないし１１の工程の説明図である。
態１における不揮発性半導体記憶装置の製造方法の第１
０ないし１１の工程の説明図である。
【図２】 （ａ）〜（ｄ）は、本発明に基づく実施の形
態１における不揮発性半導体記憶装置の製造方法の第１
２の工程の説明図である。
態１における不揮発性半導体記憶装置の製造方法の第１
２の工程の説明図である。
【図３】 （ａ）〜（ｄ）は、本発明に基づく実施の形
態１における不揮発性半導体記憶装置の製造方法の第１
３の工程の説明図である。
態１における不揮発性半導体記憶装置の製造方法の第１
３の工程の説明図である。
【図４】 本発明に基づく実施の形態２における不揮発
性半導体記憶装置の製造方法の第１２の工程の説明図で
ある。
性半導体記憶装置の製造方法の第１２の工程の説明図で
ある。
【図５】 本発明に基づく実施の形態２における不揮発
性半導体記憶装置の製造方法の第１３の工程の説明図で
ある。
性半導体記憶装置の製造方法の第１３の工程の説明図で
ある。
【図６】 （ａ）〜（ｄ）は、本発明に基づく実施の形
態３における不揮発性半導体記憶装置の製造方法の第１
１の工程の説明図である。
態３における不揮発性半導体記憶装置の製造方法の第１
１の工程の説明図である。
【図７】 （ａ）〜（ｄ）は、本発明に基づく実施の形
態３における不揮発性半導体記憶装置の製造方法の第１
２の工程の説明図である。
態３における不揮発性半導体記憶装置の製造方法の第１
２の工程の説明図である。
【図８】 （ａ）〜（ｄ）は、本発明に基づく実施の形
態３における不揮発性半導体記憶装置の製造方法の第１
３の工程の説明図である。
態３における不揮発性半導体記憶装置の製造方法の第１
３の工程の説明図である。
【図９】 （ａ）〜（ｄ）は、従来技術に基づく不揮発
性半導体記憶装置の製造方法の第１の工程の説明図であ
る。
性半導体記憶装置の製造方法の第１の工程の説明図であ
る。
【図１０】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第２の工程の説明図で
ある。
発性半導体記憶装置の製造方法の第２の工程の説明図で
ある。
【図１１】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第３の工程の説明図で
ある。
発性半導体記憶装置の製造方法の第３の工程の説明図で
ある。
【図１２】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第４の工程の説明図で
ある。
発性半導体記憶装置の製造方法の第４の工程の説明図で
ある。
【図１３】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第５の工程の説明図で
ある。
発性半導体記憶装置の製造方法の第５の工程の説明図で
ある。
【図１４】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第６の工程の説明図で
ある。
発性半導体記憶装置の製造方法の第６の工程の説明図で
ある。
【図１５】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第７の工程の説明図で
ある。
発性半導体記憶装置の製造方法の第７の工程の説明図で
ある。
【図１６】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第８の工程の説明図で
ある。
発性半導体記憶装置の製造方法の第８の工程の説明図で
ある。
【図１７】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第９の工程の説明図で
ある。
発性半導体記憶装置の製造方法の第９の工程の説明図で
ある。
【図１８】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第１０の工程の説明図
である。
発性半導体記憶装置の製造方法の第１０の工程の説明図
である。
【図１９】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第１１の工程の説明図
である。
発性半導体記憶装置の製造方法の第１１の工程の説明図
である。
【図２０】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第１２の工程の説明図
である。
発性半導体記憶装置の製造方法の第１２の工程の説明図
である。
【図２１】 （ａ）〜（ｄ）は、従来技術に基づく不揮
発性半導体記憶装置の製造方法の第１３の工程の説明図
である。
発性半導体記憶装置の製造方法の第１３の工程の説明図
である。
【図２２】 低濃度拡散層の幅を何通りかとったとき
の、チャネル方向の各位置における電界強度を示すグラ
フである。
の、チャネル方向の各位置における電界強度を示すグラ
フである。
【図２３】 ゲート電極−コンタクト間の距離と駆動電
流との関係を示すグラフである。
流との関係を示すグラフである。
【図２４】 ゲート電極−コンタクト間の距離とソース
／ドレイン間の耐圧との関係を示すグラフである。
／ドレイン間の耐圧との関係を示すグラフである。
１ シリコン基板、２ 分離酸化膜、３ Ｎウェル領
域、４ Ｐウェル領域、５ トンネル酸化膜、６ （メ
モリセル部の）リンドープト多結晶シリコン層、７ａ，
７ｂ ｎ型拡散層、８ 三層絶縁膜、９ ゲート酸化
膜、１０ （周辺回路部などの）リンドープト多結晶シ
リコン層、１１ シリコン酸化膜、１２ 低濃度ｎ型拡
散層、１３ 低濃度ｐ型拡散層、１４ サイドウォール
スペーサ、１５ 高濃度ｎ型拡散層、１６ 高濃度ｐ型
拡散層、１７ ボロンリンガラス層、１８ コンタクト
接続部ｎ型拡散層、１９ コンタクト接続部ｐ型拡散
層、２０コンタクトホール、２１ Ａｌ−Ｓｉ−Ｃｕ配
線、２２ コンタクト本体、１００ ＰＭＯＳトランジ
スタ領域、１０１ ＰＭＯＳ高耐圧トランジスタ形成領
域、１０２ ＰＭＯＳ高駆動力トランジスタ形成領域、
２００ ＮＭＯＳトランジスタ領域、２０１ ＮＭＯＳ
高耐圧トランジスタ形成領域、２０２ ＮＭＯＳ高駆動
力トランジスタ形成領域。
域、４ Ｐウェル領域、５ トンネル酸化膜、６ （メ
モリセル部の）リンドープト多結晶シリコン層、７ａ，
７ｂ ｎ型拡散層、８ 三層絶縁膜、９ ゲート酸化
膜、１０ （周辺回路部などの）リンドープト多結晶シ
リコン層、１１ シリコン酸化膜、１２ 低濃度ｎ型拡
散層、１３ 低濃度ｐ型拡散層、１４ サイドウォール
スペーサ、１５ 高濃度ｎ型拡散層、１６ 高濃度ｐ型
拡散層、１７ ボロンリンガラス層、１８ コンタクト
接続部ｎ型拡散層、１９ コンタクト接続部ｐ型拡散
層、２０コンタクトホール、２１ Ａｌ−Ｓｉ−Ｃｕ配
線、２２ コンタクト本体、１００ ＰＭＯＳトランジ
スタ領域、１０１ ＰＭＯＳ高耐圧トランジスタ形成領
域、１０２ ＰＭＯＳ高駆動力トランジスタ形成領域、
２００ ＮＭＯＳトランジスタ領域、２０１ ＮＭＯＳ
高耐圧トランジスタ形成領域、２０２ ＮＭＯＳ高駆動
力トランジスタ形成領域。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5F048 AB01 AC01 BA01 BB06 BC06
BF16 BG01 BG13 DA18 DA25
5F083 EP02 EP22 EP23 EP55 EP56
GA24 JA04 JA36 LA21 NA01
PR36 PR43 PR44 PR46 PR53
PR54 PR56 ZA04
5F101 BA01 BA29 BA36 BB05 BD24
BD27 BD36 BH21
Claims (10)
- 【請求項１】 主表面を有する半導体基板と、前記主表
面上に形成された複数のトランジスタとを備え、 前記トランジスタは、それぞれ、ゲート電極と、前記ゲ
ート電極に隣接するように形成された拡散層と、前記拡
散層に通じるコンタクトとを含んでおり、前記複数のト
ランジスタに対応するすべての前記コンタクトの中に
は、前記ゲート電極からの距離が第１の距離となってい
るものと、前記第１の距離より長い第２の距離となって
いるものとが含まれている、不揮発性半導体記憶装置。 - 【請求項２】 前記トランジスタには、所定の第１水準
電圧値以下の電圧のみが印加される環境下で動作するよ
うに配線された通常トランジスタと、前記第１水準電圧
値より高い第２水準電圧値の電圧が印加されるように配
線された高耐圧トランジスタとが含まれ、 前記通常トランジスタの前記コンタクトは、いずれも前
記ゲート電極からの距離が前記第１の距離となってお
り、前記高耐圧トランジスタの前記コンタクトには、前
記ゲート電極からの距離が前記第２の距離となっている
ものが含まれている、請求項１に記載の不揮発性半導体
記憶装置。 - 【請求項３】 前記高耐圧トランジスタの中には、その
両側にある前記コンタクトのうち一方の前記コンタクト
は、前記ゲート電極からの距離が前記第１の距離となっ
ており、他方の前記コンタクトは、前記ゲート電極から
の距離が前記第２の距離となっているものが含まれる、
請求項２に記載の不揮発性半導体記憶装置。 - 【請求項４】 メモリセル部および周辺回路部を含む半
導体基板と、 前記半導体基板上の前記メモリセル部に配置された第１
のトランジスタと、 前記半導体基板上の前記周辺回路部に配置された第２お
よび第３のトランジスタとを備え、 前記第１のトランジスタは、所定の電圧を印加すること
によって情報の書き込み、消去、および読み出しをそれ
ぞれ行なうことができる不揮発性記憶素子であり、 前記第２および第３のトランジスタは、 前記半導体基板の主表面上に形成されたゲート電極と、 前記ゲート電極を挟む両側にそれぞれ隣接する活性領域
に不純物を第１の濃度で注入して形成された一対の拡散
層である第１の拡散層対と、 前記ゲート電極および前記第１の拡散層対を覆って形成
された層間絶縁膜と、 前記層間絶縁膜を貫通して前記第１の拡散層対の双方に
それぞれ電気的に接続された一対のコンタクトであるコ
ンタクト対とを、それぞれ含み、 前記各コンタクト対は、 前記主表面から上方に延在するコンタクト本体と、 前記コンタクト本体が前記半導体基板に接する箇所の近
傍に局所的に前記第１の濃度より高い第２の濃度で不純
物を注入したコンタクト接続部拡散層とを有し、 前記第２のトランジスタは、所定の電圧値である第１水
準電圧値以下の電圧のみが印加される環境下で動作する
ように配線されており、 前記第３のトランジスタは、前記第１のトランジスタの
書き込みおよび読み出しのうち少なくとも一方の実施に
関連して前記第１水準電圧値より高い第２水準電圧値の
電圧が印加されるように配線されており、 前記第３のトランジスタにおける前記コンタクト対のう
ち、前記第２水準電圧値の電圧が印加されるコンタクト
である高耐圧コンタクトの前記コンタクト接続部拡散層
と、前記ゲート電極とのなす距離が、 前記第２および第３のトランジスタにおける前記コンタ
クト対のうち前記高耐圧コンタクト以外のコンタクトで
ある通常コンタクトの前記コンタクト接続部拡散層と、
前記ゲート電極とのなす距離より長くなっている、不揮
発性半導体記憶装置。 - 【請求項５】 前記第２および第３のトランジスタにお
ける前記コンタクト接続部拡散層は、前記コンタクト対
のための各コンタクトホールを通じて注入された不純物
層であり、 前記第３のトランジスタにおける前記高耐圧コンタクト
と、前記ゲート電極のとのなす距離が、 前記第２および第３のトランジスタにおける前記通常コ
ンタクトと、前記ゲート電極とのなす距離より長くなっ
ている、請求項４に記載の不揮発性半導体記憶装置。 - 【請求項６】 前記第２のトランジスタは、前記ゲート
電極の側壁を覆うサイドウォールスペーサを含み、 前記第２のトランジスタにおける前記コンタクト接続部
拡散層は、前記第１の拡散層対のうち、前記サイドウォ
ールスペーサの外側に隣接して前記主表面に露出する領
域に不純物をそれぞれ注入されて形成された一対の拡散
層である第２の拡散層対である、請求項４に記載の不揮
発性半導体記憶装置。 - 【請求項７】 前記第３のトランジスタにおける前記コ
ンタクト接続部拡散層は、前記コンタクト対のための各
コンタクトホールを通じて注入された不純物層であり、 前記第３のトランジスタにおける前記高耐圧コンタクト
と、前記ゲート電極とのなす距離が、 前記第３のトランジスタにおける前記通常コンタクト
と、前記ゲート電極とのなす距離より長くなっている、
請求項６に記載の不揮発性半導体記憶装置。 - 【請求項８】 ゲート電極および前記ゲート電極に隣接
するように形成された拡散層を有する複数のトランジス
タが主表面上に形成された半導体基板に対して、前記複
数のトランジスタのうち第１群のトランジスタについて
は、前記ゲート電極から前記第１の距離だけ離れた位置
にコンタクトホールを形成し、前記複数のトランジスタ
のうち第２群のトランジスタについては、前記ゲート電
極から前記第１の距離より長い前記第２の距離だけ離れ
た位置にコンタクトホールを形成する工程を含む、不揮
発性半導体記憶装置の製造方法。 - 【請求項９】 前記第１群のトランジスタとは、所定の
第１水準電圧値以下の電圧のみが印加される環境下で動
作するように配線された通常トランジスタであり、前記
第２群のトランジスタとは、前記第１水準電圧値より高
い第２水準電圧値の電圧が印加されるように配線された
高耐圧トランジスタである、請求項８に記載の不揮発性
半導体記憶装置の製造方法。 - 【請求項１０】 前記第２群のトランジスタのうち、少
なくとも一部のトランジスタについては、その両側に形
成すべき前記コンタクトホールのうち一方の前記コンタ
クトホールは、前記ゲート電極からの距離が前記第１の
距離となるように形成し、他方の前記コンタクトホール
は、前記ゲート電極からの距離が前記第２の距離となる
ように形成する、請求項８または９に記載の不揮発性半
導体記憶装置の製造方法。
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