JPH05304207A

JPH05304207A - 半導体装置の素子間分離兼配線構造

Info

Publication number: JPH05304207A
Application number: JP10970492A
Authority: JP
Inventors: Akira Uchiyama; 章内山; Takanao Hayashi; 孝尚林
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-04-28
Filing date: 1992-04-28
Publication date: 1993-11-16

Abstract

(57)【要約】【目的】素子間分離用絶縁膜下の空間を利用して配線
を設け半導体装置の高集積化を図るに当たりより有利で
かつ配線の低抵抗化にも有利な、素子分離兼配線構造を
提供する。【構成】Ｐ型シリコン基板３１の素子間分離領域に溝
３３をそれぞれ設けてある。これらの溝３３を囲う基板
部分の、溝３３の底壁及び側壁の溝底側に当たる部分
に、埋め込みｎ⁺不純物拡散層３５をそれぞれ設けてあ
る。この埋め込みｎ⁺層３５によって配線を構成する。
さらに各溝３３内全部に絶縁性層３７例えばＳｉＯ₂層
を設けてあり、この絶縁性層３７によって素子間分離用
絶縁膜を構成する。溝３３の底面と絶縁性層３７との間
にｎ⁺ポリシリコン層、高融点金属層、シリサイド層な
どの導電性層を設けたり、埋め込みｎ⁺層表面をシリサ
イド化して、配線の低抵抗化を図るのが良い。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置における
素子間分離構造及び配線構造に関するものである。

【０００２】

【従来の技術】電気的に情報書き込みを行なえる不揮発
性メモリとして、情報の消去は紫外線で行なうＥＰＲＯ
Ｍ（Electrically Programmable Read Only Memory）、
情報の消去をも電気的に行なうＥＥＰＲＯＭ（Electric
ally Erasable Programmable Read Only Memory ）が知
られている。これらは補助記憶装置として使用されてい
る有用な半導体装置であるが、現在の課題は高集積化で
ある。そこで、高集積化を図るための種々の手段が従来
からとられている。

【０００３】例えば文献（IEDM Technical Digest ，
ｐ．５９２−５９５，（１９８６））には、シリコン基
板の素子間分離用絶縁膜下に当たる部分に埋め込みｎ⁺
不純物拡散層を設け、この不純物拡散層によりソース・
ドレイン領域及びその配線（この場合ビット線）を構成
した例が、開示されている。素子間分離用絶縁膜下の空
間を有効に利用することで、ＥＰＲＯＭの高集積化を図
っているのである。以下、図９（Ａ）及び（Ｂ）を参照
して、このＥＰＲＯＭの構造、製造方法及び使用方法に
ついて説明する。ここで、図９（Ａ）はこのＥＰＲＯＭ
の一部平面図、図９（Ｂ）は図９（Ａ）のＱ−Ｑ線での
断面図である。

【０００４】このＥＰＲＯＭでは、Ｐ型シリコン基板１
１にフィールド酸化膜１３ａ，１３ｂが設けられ、これ
らフィールド酸化膜間にトンネル酸化膜１５ａ，１５
ｂ，１５ｃが設けられ、フィールド酸化膜１３ａ，１３
ｂ下のシリコン基板部分にｎ⁺埋め込み不純物拡散層１
７ａ，１７ｂ（以下、「ビット線」と称することもあ
る。）が設けられている。さらに、各トンネル酸化膜上
には電荷蓄積用の浮遊ゲート１９ａ，１９ｂまたは１９
ｃがそれぞれ設けられ、これら浮遊ゲート上には、制御
ゲート・浮遊ゲート間絶縁膜２１を介して、制御ゲート
２３（以下、「ワード線」と称することもある。）が設
けられている。

【０００５】また、このＥＰＲＯＭは次のように製造さ
れる。先ず、Ｐ型シリコン基板１１のフィールド酸化膜
形成予定領域以外の領域上に窒化膜から成るマスク（図
示せず）が形成され、その後、この基板にｎ型不純物例
えば砒素Ａｓが注入されてｎ⁺不純物拡散層１７ａ，１
７ｂが形成される。次に、窒化膜から成るマスクを残し
たままの状態でいわゆるＬＯＣＯＳ（local oxidation
of silicon）法によりフィールド酸化膜１３ａ，１３ｂ
が形成される。その後、公知の方法により、トンネル酸
化膜１５ａ〜１５ｃの形成、浮遊ゲート１９ａ〜１９ｃ
の形成、制御ゲート・浮遊ゲート間絶縁膜２１の形成、
制御ゲートの形成が行なわれる。

【０００６】このＥＰＲＯＭでは、１つの浮遊ゲート部
分が記憶の単位（ビット）になる。また、該当浮遊ゲー
トに電子が捕獲されているか否かでそのビットの
「０」、「１」が決められる。そして、例えば浮遊ゲー
ト（ビット）１９ｂへの情報書き込みは、ビット線１７
ａ，１７ｂ間に電圧を印加するとともにワード線２３に
正電圧を印加して浮遊ゲート１９ｂに電子を注入するこ
とで行なわれ、また、このビット１９ｂの情報消去は、
ワード線２３を０Ｖとするとともに両ビット線１７ａ，
１７ｂの一方に正電圧を印加して浮遊ゲート１９ｂから
電子を引き抜くことで行なわれる。また、ビット１９ｂ
の情報の読み取りは、ビット線１７ａ，１７ｂ間に電圧
を印加するとともにワード線２３に所定の電圧を印加し
たときの両ビット線１７ａ，１７ｂ間に流れる電流をモ
ニターすることで行なわれる。つまり、ワード線２３に
正電圧を印加したときに浮遊ゲート１９ｂに電子が捕獲
されているとワード線の電位は基板（トンネル酸化膜１
５ｂ下の基板部分、即ちチャネル）に有効に伝わらない
のでチャネルを流れる電流は小さくなり、したがってビ
ット線１７ａ，１７ｂ間で検出される電流は小さくな
る。一方、浮遊ゲート１９ｂに電子が捕獲されていない
場合はワード線２３の電位はチャネルに有効に及ぶから
チャネルを流れる電流は前者に比べ大きくなり、したが
ってビット線１７ａ，１７ｂ間で検出される電流は大き
くなるのである。

【０００７】

【発明が解決しようとする課題】しかしながら、図９を
用いて説明したＥＰＲＯＭでは、フィールド酸化膜１３
ａ，１３ｂによって素子間分離を行なっているのでいわ
ゆるバーズビークの影響が及ぶため、素子間分離用絶縁
膜下の空間に配線を設けて半導体装置の微細化を図ると
いう目的を有効に達成できないという問題点があった。
このバーズビークの影響について、図１０（Ａ）及び
（Ｂ）を参照して説明する。

【０００８】フィールド酸化膜１３ａ，１３ｂの形成に
当たっては、先ず、Ｐ型シリコン基板１１のフィールド
酸化膜形成予定領域以外の領域に窒化膜から成るマスク
３１が形成される。なお、このマスク３１とシリコン基
板１１との間には両者の密着性を高めるため薄い酸化膜
３３が形成される（図１０（Ａ））。次に、選択酸化が
行なわれてフィールド酸化膜１３ａ，１３ｂが形成され
る（図１０（Ｂ））。しかし、フィールド酸化膜１３
ａ，１３ｂは、マスク３１の寸法Ｌに対し、寸法ｘずつ
マスク３１下側へ入り込んで形成される。このマスク下
に入り込んだ部分（寸法ｘの部分）がバーズビークであ
る。これは、酸化種である酸素がマスク３１の周囲から
マスク下のシリコン基板部分にも拡散してそこで酸化が
進行するために生じる。フィールド酸化膜１３ａ，１３
ｂの厚さは通常７００ｎｍ程度にする必要があるのでそ
の結果バーズビークの大きさは（図１０（Ｂ）中の寸法
ｘは）１００〜２００ｎｍ程度にもなる。ゲート長が１
μｍ以下のレベルとされている現状、及び、素子間分離
用絶縁膜下の空間に配線を設けて半導体装置の微細化を
図ろうとしている場合において、このようなバーズビー
クは問題である。

【０００９】また、図９を用いた構造では、Ｐ型シリコ
ン基板１１にｎ⁺埋め込み不純物拡散層１７ａ、１７ｂ
を形成後このシリコン基板を選択酸化しフィールド酸化
膜１３ａ，１３ｂを形成せざるを得ないので、素子間分
離用絶縁膜下に設ける配線の低抵抗化を図るにもおのず
と限界があった。

【００１０】この発明はこのような点に鑑みなされたも
のであり、従ってこの発明の目的は、素子間分離用絶縁
膜下の空間を利用して配線を設け半導体装置の高集積化
を図るに当たりより有利でかつ配線の低抵抗化にも有利
な、素子間分離兼配線構造を提供することにある。

【００１１】

【課題を解決するための手段】この目的の達成を図るた
め、この発明によれば、素子間分離用の絶縁膜下に配線
を具える構成の、半導体装置の素子間分離兼配線構造に
おいて、半導体基板の素子間分離領域に溝を設けてあ
り、該溝内の底部分側に導電性層を設けるか、該溝を囲
う基板部分の所定部分に不純物拡散層を設けるか、これ
ら導電性層及び不純物拡散層の双方を設けるかを行なっ
てあり、これら導電性層及び不純物拡散層の一方又は双
方によって配線を構成してあり、前述の導電性層を設け
た場合は該導電性層上の前述の溝内部分に、また設けな
い場合は前述の溝内全部に、絶縁性層を設けてあり、該
絶縁性層によって素子間分離用の絶縁膜を構成してある
ことを特徴とする。

【００１２】

【作用】この発明の構成によれば、半導体基板に溝を設
けこの溝内の一部或いは全部に設けた絶縁性層によって
素子間分離用絶縁膜を構成する。溝は公知のリソグラフ
ィ技術及びエッチング技術により精度良く微細に形成で
きるから結果的に所定の平面積をもつ素子間分離用絶縁
膜が得られる。

【００１３】また、溝内の底部に導電性層を設ける場合
はこの導電性層により配線を構成し、また、溝を囲む基
板部分の所定部分に不純物拡散層を設ける場合はこの拡
散層により配線を構成し、また、これら導電性層及び不
純物拡散層双方を設ける場合はこれらの双方又は一方で
配線を構成する。これら配線は、溝内に上記絶縁性層を
設ける前に何れも形成できるから、配線抵抗の低減に有
利な種々の構造のものとできる。例えば、不純物拡散層
であってその少なくとも一部に前記半導体基板と高融点
金属との化合物層を有する不純物拡散層で配線を構成す
ること、高融点金属層、高不純物濃度のポリシリコン層
及びシリサイド層から選ばれた１種以上の導電性層で配
線を構成すること、このような不純物拡散層及び導電性
層で配線を構成することができる。

【００１４】

【実施例】以下、図面を参照してこの発明の素子間分離
兼配線構造の各実施例について説明する。なお、説明に
用いる各図はこの発明を理解できる程度に各構成成分の
寸法、形状及び配置関係を概略的に示してあるにすぎな
い。また、以下の実施例はこの発明をＥＰＲＯＭに適用
した例である。

【００１５】１．第１実施例先ず、素子間分離兼配線構造を、溝内全部に設けた絶縁
性層と溝周囲の基板部分に設けた不純物拡散層とで構成
した例（第１実施例）について説明する。図１（Ａ）は
この第１実施例を適用したＥＰＲＯＭの要部平面図、図
１（Ｂ）は図１（Ａ）のＲ−Ｒ線での断面図である。

【００１６】この第１実施例を適用したＥＰＲＯＭで
は、半導体基板としてのＰ型シリコン基板３１の素子間
分離領域に溝３３をそれぞれ設けてあり、これらの溝３
３を囲う基板部分の所定部分に、この実施例では溝３３
の底壁と側壁の溝底側とに、埋め込みｎ⁺不純物拡散層
３５（以下、「埋め込みｎ⁺層３５」と略称することも
ある。）をそれぞれ設けてある。そして、この埋め込み
ｎ⁺層３５によって配線（この場合ビット線）を構成し
てある。なお、この埋め込みｎ⁺層３５の一部、すなわ
ちＥＰＲＯＭの個別ビット相当位置に当たる部分は、ソ
ース・ドレイン領域としても機能する。

【００１７】さらに、この第１実施例を適用したＥＰＲ
ＯＭでは、上述の各溝３３内全部に絶縁性層３７例えば
ＳｉＯ₂層を設けてあり、この絶縁性層３７によって素
子間分離用絶縁膜を構成してある。そして、この試料上
にトンネル酸化膜３９を設けてあり、さらに、トンネル
酸化膜３９の所定位置上に浮遊ゲート４１をそれぞれ設
けてあり、これら浮遊ゲート上に、浮遊ゲート・制御ゲ
ート間絶縁膜４３を介して、制御ゲート４５（ワード
線）を設けてある。

【００１８】ここで、上述の溝３３の形状は設計に応じ
任意のものとできる。また溝３３の幅はＥＰＲＯＭの高
集積化と素子間分離に要求される特性などとを比較検討
して決定する。また、溝の深さ（実質的には絶縁性層の
厚さ）は、当該ＥＰＲＯＭの使用電源電圧などを考慮し
素子間分離領域での寄生ＭＯＳトランジスタがオンする
ことがないような厚さの絶縁性層が得られるような深さ
とすれば良い。例えば０．３〜１．０μｍの深さとする
ことができる。

【００１９】次に、この第１実施例の理解を深めるため
に、図１を用いて説明したＥＰＲＯＭの製造方法につい
て説明する。図２（Ａ）〜（Ｃ）、図３（Ａ）〜（Ｃ）
及び図４はその説明に供する工程図である。いずれの図
も主な工程での試料の様子を図１（Ｂ）に対応する位置
での断面により示したものである。

【００２０】先ず、Ｐ型シリコン基板３１の素子間分離
領域形成予定領域以外の領域に、酸化膜、窒化膜などの
好適な膜で構成したマスク５１を公知の方法により形成
する（図２（Ａ））。

【００２１】次に、このシリコン基板３１のマスク５１
で覆われていない部分をドライエッチングにより所定の
深さまでエッチングして溝３３をそれぞれ形成する（図
２（Ｂ））。この際のエッチングは、エッチングが横方
向（基板主面と平行方向）には進行しない、異方性エッ
チングが好ましい。このようなエッチングは、エッチン
グガスを例えばＣＣｌ₄、ＳｉＣｌ₄などとしたドライ
エッチングにより行なえる。

【００２２】次に、溝３３を囲うシリコン基板部分の所
定部分に埋め込みｎ⁺層３５を形成するために、溝３３
形成済みのシリコン基板３１上方から例えば砒素（Ａ
ｓ）やリン（Ｐ）などのｎ型不純物５３をイオン注入法
により注入する（図２（Ｃ））。このイオン注入は、不
純物が基板主面に対し斜め方向から注入されるようにす
るのが良い。溝３３の側壁に当たるシリコン基板部分に
もｎ型不純物を有効に注入できるからである。また、ｎ
型不純物のドーズ量は例えば１０¹⁵〜１０¹⁵ｃｍ^-2程度
とすれば良い。

【００２３】次に、マスク５１を除去し、その後、この
試料上全面に絶縁性層形成用薄膜として例えばＳｉＯ₂
膜３７ｘを溝３３を埋め込める厚さで例えばＣＶＤ法に
より形成する。そして、このＳｉＯ₂膜３７ｘを熱処理
しその表面を平坦化する（図３（Ａ））。

【００２４】次に、ドライエッチング法により、このＳ
ｉＯ₂膜３７ｘをシリコン基板３１表面が露出するまで
エッチングする。これにより、溝３３内各々に素子間分
離用絶縁膜としての絶縁性層３７を形成できる（図３
（Ｂ））。このドライエッチングにおいて、シリコン基
板が露出したか否かの判定は例えばドライエッチング時
の発光をモニタしＳｉ由来の発光を検出することで容易
に行なえる。

【００２５】次に、この試料表面をフッ酸（ＨＦ）など
によりクリーニングする。その後、９００〜１１００℃
程度の温度によりこの試料を処理してその表面に３〜２
０ｎｍ程度の範囲の好適な厚さのトンネル酸化膜３９を
形成する（図３（Ｃ））。なお、このトンネル酸化膜３
９中には適度な量の窒素原子を意図的に導入する場合も
ある。このようにすると、薄膜であっても信頼性に優れ
たトンネル酸化膜が得られるからである。このように窒
素原子を導入する方法としては、酸素ガス雰囲気での熱
処理とＮ₂Ｏガス雰囲気での熱処理とにより絶縁膜を形
成する方法が好適である（例えば文献「沖電気研究開
発」１９９１．７，第１５１，ｐｐ．９９〜１０４）。

【００２６】次に、このトンネル酸化膜３９上に例えば
ｎ⁺ポリシリコン膜（図示せず）を１００〜５００ｎｍ
程度の膜厚に成膜し、さらにこれを浮遊ゲート形状にパ
ターニングして浮遊ゲート４１を得る（図４）。

【００２７】次に、浮遊ゲート４１表面を酸化する方法
により或いはＣＶＤ法により、この浮遊ゲート４１上に
１０〜２０ｎｍ程度の膜厚の絶縁膜を形成して浮遊ゲー
ト・制御ゲート間絶縁膜４３を得る。この絶縁膜４３は
例えばシリコン酸化膜及びシリコン窒化膜の何れか一方
の単層で構成できる。また単層に限らず、何れか一方の
積層体または双方の積層体で構成しても良い。その後、
ｎ⁺ポリシリコン、タングステン等の高融点金属、また
はシリサイド等から成る薄膜を１００〜５００ｎｍ程度
の膜厚で形成しこれを制御ゲート形状にパターニングし
て制御ゲート４５を得る（図１）。その後、図示せず
も、表面保護膜の形成等を行なうことで、第１実施例を
適用したＥＰＲＯＭが得られる。なお、上述の説明では
省略したが、埋め込みｎ⁺層３５形成のため基板３１に
注入したｎ型不純物を活性化するための熱処理を好適な
ときに実施している。

【００２８】ところで、上述の製造方法例では埋め込み
ｎ⁺層３５をイオン注入法により形成していたが、この
埋め込みｎ⁺層は次のように形成しても良い。図２
（Ａ）及び（Ｂ）と、図５（Ａ）〜（Ｃ）を参照してこ
れについて説明する。

【００２９】先ず、図２（Ａ）及び（Ｂ）を用いて説明
した手順でシリコン基板３１に溝３３をそれぞれ形成す
る。次に、図５（Ａ）に示すように、これら溝３３中に
ｎ⁺ポリシリコン６１をｎ⁺層３５形成に必要な高さま
で埋め込む。この埋め込みは、例えば、溝３３形成済み
のシリコン基板３１上にｎ⁺ポリシリコンを形成しその
後マスク５１とｎ⁺ポリシリコンとの選択比が得られる
エッチングを行なってｎ⁺ポリシリコンの不要部分を除
去することで行なえる。

【００３０】次に、９００℃程度の温度の熱処理をこの
試料に実施しｎ⁺ポリシリコン６１から溝３３を囲うシ
リコン基板部分にｎ型不純物を拡散させて埋め込みｎ⁺
層３５を得る（図５（Ｂ））。

【００３１】次に、ｎ⁺ポリシリコン６１を除去する
（図５（Ｃ））。その後は、図３及び図４を用いた手順
により絶縁性層３７、トンネル酸化膜３９、浮遊ゲート
４１、浮遊ゲート・制御ゲート間絶縁膜４３及び制御ゲ
ート４５をそれぞれ形成する。なお、埋め込みｎ⁺層形
成のための拡散源として溝３３内に埋め込んだｎ⁺ポリ
シリコン６１を上述の例では目的の工程後に全て除去し
ていたが、以下の第２実施例で説明するように、導電性
層７１（図６参照）として、ｎ⁺ポリシリコン６１を底
部分に一部残存させても良い。このようにすると配線の
低抵抗化が図れるからである（詳細は第２実施例の項参
照。）。

【００３２】２．第２実施例図６は第２実施例を適用したＥＰＲＯＭの要部断面図で
ある。図１（Ｂ）に対応する断面図である。

【００３３】第１実施例においては溝３３内全部に絶縁
性層３７を設けていたが、この第２実施例では、溝３３
内の底部分側に導電性層７１を設け、この導電性層７１
上の溝内部分に絶縁性層３７を設けている。それ以外の
構成は第１実施例と同様で良い。ただし、溝３３の深さ
は、導電性層７１を設けたことを考慮し第１実施例の場
合と異なる値としても良い。

【００３４】ここで、導電性層７１は、例えばｎ⁺ポリ
シリコン層、タングステン等の高融点金属層、及びタン
グステンシリサイド等の高融点金属シリサイド層のいず
れかまたはこれらを積層した層で構成できる。

【００３５】この第２実施例の場合は、導電性層７１及
び埋め込みｎ⁺層３５により配線（ビット線）を構成で
き、絶縁性層３７で素子間分離用絶縁膜を構成できる。
埋め込みｎ⁺層のみで配線を構成していた第１実施例に
比べ、この第２実施例では導電性層７１を設けた分配線
の低抵抗化が図れる。

【００３６】なお、この第２実施例を適用したＥＰＲＯ
Ｍを製造するに当たっては、図２（Ａ）〜（Ｃ）を用い
て説明した手順で基板３１に溝３３および埋め込みｎ⁺
層３５をそれぞれ形成した後に、溝３３内の所定部分ま
で導電性層７１を形成し、その後、図３および図４を用
いて説明した各処理を行なえば良い。または、導電性層
７１をｎ⁺ポリシリコンで構成する場合は図５を用いて
説明したように埋め込みｎ⁺層３５の形成をｎ⁺ポリシ
リコンを用いて行ない、その後これを全部除去せずに一
部残存させることで導電性層７１を形成しても良い。

【００３７】３．第３実施例図７は第３実施例を適用したＥＰＲＯＭの要部断面図で
ある。図１（Ｂ）に対応する断面図である。

【００３８】第１及び第２実施例においては埋め込みｎ
⁺層３５に対し特別な工夫を施してはいなかったが、こ
の第３実施例では、溝３３を囲む基板部分の所定部分に
設けた埋め込みｎ⁺層３５の少なくとも一部に、この実
施例では溝側表層部に、基板３１と高融点金属との化合
物層（この場合はシリサイド層）８１を設けている。そ
れ以外の構成は第１実施例と同様で良い。

【００３９】この第３実施例の場合は、埋め込みｎ⁺層
３５及び化合物層８１により配線（ビット線）を構成で
き、絶縁性層３７で素子間分離用絶縁膜を構成できる。
埋め込みｎ⁺層のみで配線を構成していた第１実施例に
比べ、この第３実施例では化合物層８１を設けた分配線
の低抵抗化が図れる。

【００４０】なお、この第３実施例を適用したＥＰＲＯ
Ｍは、例えば、図８に示した製造工程図を主に参照して
以下に説明する方法で、製造できる。

【００４１】先ず、図２（Ａ）〜（Ｃ）を用いて説明し
た手順または図５を用いて説明した手順で基板３１に溝
３３および埋め込みｎ⁺層３５をそれぞれ形成する。次
に、この試料上全面に図８（Ａ）に示すように高融点金
属として例えばチタン（Ｔｉ）の薄膜８１ｘを例えば５
０ｎｍの膜厚で形成する。次に、６５０℃程度の温度に
よる第１の熱処理を行なって自己整合的に埋め込みｎ⁺
層３５表面のみシリサイド化し、次に、アンモニア水
（ＮＨ₄ＯＨ）と過酸化水素水（Ｈ₂Ｏ₂）との混合液
でマスク５１上の未反応チタンを除去し、次に、８５０
℃程度の温度による第２の熱処理を行なって化合物層８
１を得る（図８（Ｂ））。その後は、図３および図４を
用いて説明した各処理を行なえば良い。

【００４２】なお、この第３実施例を適用する場合も溝
３３内に導電性層７１を設けても勿論良い。

【００４３】上述においては、この発明の半導体装置の
素子間分離兼配線構造の各実施例についてＥＰＲＯＭに
適用した例で説明したが、この発明はＥＰＲＯＭ以外の
半導体装置にも適用できることは明らかである。また、
上述の各実施例ではＰ型シリコン基板を用いたＮチャネ
ルＭＯＳＦＥＴ構成のＥＰＲＯＭについて説明したが反
対導電型であってもこの発明は勿論適用できる。

【００４４】

【発明の効果】上述した説明からも明らかなように、こ
の発明の半導体装置の素子間分離兼配線構造によれば、
半導体基板に溝を設けこの溝内の一部或いは全部に設け
た絶縁性層によって素子間分離用絶縁膜を構成する。溝
の形成は公知のリソグラフィ技術及びエッチング技術に
より精度良く微細に形成できるから結果的に所定の平面
積をもつ素子間分離用絶縁膜が得られる。このため、従
来のバーズビークに起因する問題も生じない。したがっ
て、各個別素子の寸法の小型化が図れるので、半導体装
置のより一層の高集積化が図れる。

【００４５】また、この発明の構造では、配線は溝内に
素子分離用の絶縁性層を設ける前に形成できるから、配
線抵抗の低減に有利な種々の構造のものとできる。例え
ば、不純物拡散層であってその少なくとも一部に前記半
導体基板と高融点金属との化合物層を有する不純物拡散
層で配線を構成すること、高融点金属層、高不純物濃度
のポリシリコン層及びシリサイド層から選ばれた１種以
上の導電性層で配線を構成すること、このような不純物
拡散層及び導電性層で配線を構成することができる。こ
のため、従来より配線抵抗の低減が図れる。

【００４６】また、溝内に設ける素子間分離用絶縁性層
はその表面が平坦なものとできるから、素子間分離領域
と素子形成領域との間に段差が生じない。このため、そ
の後の各構成成分の形成のための微細加工は平坦な下地
に対し行なえるから、微細かつ高精度なホトリソグラフ
ィ及びエッチングを行なえる。

【図面の簡単な説明】

【図１】（Ａ）及び（Ｂ）は、第１実施例の説明に供す
る図であり、第１実施例を適用したＥＰＲＯＭの要部を
示した平面図及び断面図である。

【図２】（Ａ）〜（Ｃ）は、第１実施例を適用したＥＰ
ＲＯＭの製造説明に供する工程図である。

【図３】（Ａ）〜（Ｃ）は、第１実施例を適用したＥＰ
ＲＯＭの製造説明に供する図２に続く工程図である。

【図４】第１実施例を適用したＥＰＲＯＭの製造説明に
供する図３に続く工程図である。

【図５】（Ａ）〜（Ｃ）は、第１実施例を適用したＥＰ
ＲＯＭの他の製造方法の説明に供する要部工程図であ
る。

【図６】第２実施例の説明に供する図であり、第２実施
例を適用したＥＰＲＯＭの要部を示した断面図である。

【図７】第３実施例の説明に供する図であり、第３実施
例を適用したＥＰＲＯＭの要部を示した断面図である。

【図８】（Ａ）及び（Ｂ）は、第３実施例を適用したＥ
ＰＲＯＭの製造説明に供する要部工程図である。

【図９】（Ａ）及び（Ｂ）は、従来技術の説明に供する
図である。

【図１０】（Ａ）及び（Ｂ）は、従来技術の問題点の説
明に供する図である。

【符号の説明】

３１：半導体基板（Ｐ型シリコン基板）３３：溝３５：埋め込みｎ⁺不純物拡散層（埋め込みｎ⁺層）３７：絶縁性層（素子間分離用絶縁膜）３９：トンネル酸化膜４１：浮遊ゲート４３：浮遊ゲート・制御ゲート間絶縁膜４５：制御ゲート５１：マスク５３：ｎ型不純物３７ｘ：絶縁性層形成用薄膜８１：半導体基板と高融点金属との化合物層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】素子間分離用の絶縁膜下に配線を具える
構成の、半導体装置の素子間分離兼配線構造において、半導体基板の素子間分離領域に溝を設けてあり、該溝内の底部分側に導電性層を設けるか、該溝を囲う基
板部分の所定部分に不純物拡散層を設けるか、これら導
電性層及び不純物拡散層の双方を設けるかを行なってあ
り、これら導電性層及び不純物拡散層の一方又は双方に
よって配線を構成してあり、前記導電性層を設けた場合は該導電性層上の前記溝内部
分に、また設けない場合は前記溝内全部に、絶縁性層を
設けてあり、該絶縁性層によって素子間分離用の絶縁膜
を構成してあることを特徴とする半導体装置の素子間分
離兼配線構造。
【請求項２】請求項１に記載の半導体装置の素子間分
離兼配線構造において、前記導電性層を設ける場合は該導電性層を高融点金属
層、高不純物濃度のポリシリコン層及びシリサイド層か
ら選ばれた１種以上の層で構成したことを特徴とする半
導体装置の素子間分離兼配線構造。
【請求項３】請求項１に記載の半導体装置の素子間分
離兼配線構造において、前記不純物拡散層を設ける場合は該不純物拡散層の少な
くとも一部に前記半導体基板と高融点金属との化合物層
を設けることを特徴とする半導体装置の素子間分離兼配
線構造。
【請求項４】請求項１又は３に記載の半導体装置の素
子間分離兼配線構造において、前記不純物拡散層の一部でソース・ドレイン領域を構成
してあることを特徴とする半導体装置の素子間分離兼配
線構造。