JP3297173B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 62
- 239000004065 semiconductor Substances 0.000 title claims description 56
- 238000003860 storage Methods 0.000 title description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 40
- 239000001257 hydrogen Substances 0.000 claims description 40
- 229910052739 hydrogen Inorganic materials 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 38
- 238000000034 method Methods 0.000 claims description 21
- 238000002347 injection Methods 0.000 description 108
- 239000007924 injection Substances 0.000 description 108
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 76
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 71
- 229910052814 silicon oxide Inorganic materials 0.000 description 71
- 239000011229 interlayer Substances 0.000 description 54
- 239000002784 hot electron Substances 0.000 description 44
- 239000012535 impurity Substances 0.000 description 43
- 229920002120 photoresistant polymer Polymers 0.000 description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 22
- 238000005468 ion implantation Methods 0.000 description 19
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 12
- 229910052757 nitrogen Inorganic materials 0.000 description 11
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 10
- 239000000969 carrier Substances 0.000 description 10
- 238000005121 nitriding Methods 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 239000011159 matrix material Substances 0.000 description 8
- 238000000137 annealing Methods 0.000 description 6
- 229910052785 arsenic Inorganic materials 0.000 description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 229910021529 ammonia Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910008065 Si-SiO Inorganic materials 0.000 description 1
- 229910006405 Si—SiO Inorganic materials 0.000 description 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical compound [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Description
【０００１】
【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に、電気的に情報の書込およ
び消去が可能な不揮発性の半導体記憶装置およびその製
造方法に関する。
びその製造方法に関し、特に、電気的に情報の書込およ
び消去が可能な不揮発性の半導体記憶装置およびその製
造方法に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、データを自由にプログラムすることができしかも
電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎ
ｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）が知られている。このＥＥＰＲＯＭは、書
込および消去ともに電気的に行なえるという利点はある
が、メモリセルに２つのトランジスタを必要とするた
め、高集積化が困難であるとう不都合があった。そこ
で、従来、メモリセルが１つのトランジスタで構成さ
れ、書込まれた情報電荷を電気的に一括消去することが
可能なフラッシュＥＥＰＲＯＭが提案されている。これ
らは、たとえば、米国特許法第４，８６８，６１９号な
どに開示されている。
して、データを自由にプログラムすることができしかも
電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎ
ｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）が知られている。このＥＥＰＲＯＭは、書
込および消去ともに電気的に行なえるという利点はある
が、メモリセルに２つのトランジスタを必要とするた
め、高集積化が困難であるとう不都合があった。そこ
で、従来、メモリセルが１つのトランジスタで構成さ
れ、書込まれた情報電荷を電気的に一括消去することが
可能なフラッシュＥＥＰＲＯＭが提案されている。これ
らは、たとえば、米国特許法第４，８６８，６１９号な
どに開示されている。
【０００３】図５３は、従来のフラッシュＥＥＰＲＯＭ
の一般的な構成を示すブロック図である。図５３を参照
して、このフラッシュＥＥＰＲＯＭは、行列状に配置さ
れたメモリセルマトリックス１００と、Ｘアドレスデコ
ーダ２００と、Ｙゲートセンスアンプ３００と、Ｙアド
レスデコーダ４００と、アドレスバッファ５００と、入
出力バッファ６００と、コントロールロジック７００と
を備えている。
の一般的な構成を示すブロック図である。図５３を参照
して、このフラッシュＥＥＰＲＯＭは、行列状に配置さ
れたメモリセルマトリックス１００と、Ｘアドレスデコ
ーダ２００と、Ｙゲートセンスアンプ３００と、Ｙアド
レスデコーダ４００と、アドレスバッファ５００と、入
出力バッファ６００と、コントロールロジック７００と
を備えている。
【０００４】メモリセルマトリックス１００は、内部に
行列状に配置された複数個のメモリトランジスタを含ん
でいる。メモリセルマトリックス１００の行および列を
選択するために、Ｘアドレスデコーダ２００とＹゲート
センスアンプ３００とが接続されている。Ｙゲートセン
スアンプ３００には、列の選択情報を与えるＹアドレス
デコーダ４００が接続されている。Ｘアドレスデコーダ
２００とＹアドレスデコーダ４００には、それぞれアド
レス情報が一時格納されるアドレスバッファ５００が接
続されている。
行列状に配置された複数個のメモリトランジスタを含ん
でいる。メモリセルマトリックス１００の行および列を
選択するために、Ｘアドレスデコーダ２００とＹゲート
センスアンプ３００とが接続されている。Ｙゲートセン
スアンプ３００には、列の選択情報を与えるＹアドレス
デコーダ４００が接続されている。Ｘアドレスデコーダ
２００とＹアドレスデコーダ４００には、それぞれアド
レス情報が一時格納されるアドレスバッファ５００が接
続されている。
【０００５】Ｙゲートセンスアンプ３００には、入出力
データを一時格納するための入出力バッファ６００が接
続されている。アドレスバッファ５００と入出力バッフ
ァ６００には、フラッシュＥＥＰＲＯＭの動作を制御す
るためのコントロールロジック７００が接続されてい
る。コントロールロジック７００は、チップイネーブル
信号（／ＣＥ）、アウトプットイネーブル信号（／Ｏ
Ｅ）およびプログラム信号（／ＰＧＭ）に基づいた制御
を行なう。
データを一時格納するための入出力バッファ６００が接
続されている。アドレスバッファ５００と入出力バッフ
ァ６００には、フラッシュＥＥＰＲＯＭの動作を制御す
るためのコントロールロジック７００が接続されてい
る。コントロールロジック７００は、チップイネーブル
信号（／ＣＥ）、アウトプットイネーブル信号（／Ｏ
Ｅ）およびプログラム信号（／ＰＧＭ）に基づいた制御
を行なう。
【０００６】図５４は、図５３に示したメモリセルマト
リックス１００の概略構成を示す等価回路図である。図
５４を参照して、メモリセルマトリックス１００内で
は、行方向に延びる複数本のワード線ＷＬ1 、ＷＬ2 、
…、ＷＬi と、列方向に延びる複数本のビット線Ｂ
Ｌ1 、ＢＬ2 、…、ＢＬi とが互いに直交するように配
置されている。各ワード線と各ビット線との交点には、
それぞれフローティングゲート電極を有するメモリトラ
ンジスタＱ11、Ｑ12、…、Ｑiiが配置されている。各メ
モリトランジスタのドレインは、各ビット線に接続され
ている。メモリトランジスタのコントロールゲート電極
は、各ワード線に接続されている。メモリトランジスタ
のソースは、各ソース線ＳＬ1 、ＳＬ2 、…、ＳＬi に
接続されている。ソース線ＳＬ1 、ＳＬ2 、…、ＳＬi
は、両側に配置されたソース線Ｓ1 、Ｓ 2 に接続されて
いる。
リックス１００の概略構成を示す等価回路図である。図
５４を参照して、メモリセルマトリックス１００内で
は、行方向に延びる複数本のワード線ＷＬ1 、ＷＬ2 、
…、ＷＬi と、列方向に延びる複数本のビット線Ｂ
Ｌ1 、ＢＬ2 、…、ＢＬi とが互いに直交するように配
置されている。各ワード線と各ビット線との交点には、
それぞれフローティングゲート電極を有するメモリトラ
ンジスタＱ11、Ｑ12、…、Ｑiiが配置されている。各メ
モリトランジスタのドレインは、各ビット線に接続され
ている。メモリトランジスタのコントロールゲート電極
は、各ワード線に接続されている。メモリトランジスタ
のソースは、各ソース線ＳＬ1 、ＳＬ2 、…、ＳＬi に
接続されている。ソース線ＳＬ1 、ＳＬ2 、…、ＳＬi
は、両側に配置されたソース線Ｓ1 、Ｓ 2 に接続されて
いる。
【０００７】図５５は、従来のスタックゲート型（積層
ゲート型）のフラッシュＥＥＰＲＯＭを示した平面概略
図である。図５６は図５５に示したＡ−Ａ線に沿った断
面図である。図５５および図５６を参照して、従来のフ
ラッシュＥＥＰＲＯＭの構造について説明する。
ゲート型）のフラッシュＥＥＰＲＯＭを示した平面概略
図である。図５６は図５５に示したＡ−Ａ線に沿った断
面図である。図５５および図５６を参照して、従来のフ
ラッシュＥＥＰＲＯＭの構造について説明する。
【０００８】まず、図５５を参照して、コントロールゲ
ート電極１３７は、相互に接続されて横方向（行方向）
に延びるようにワード線として形成されている。ビット
線１３９は、ワード線１３７と直交するように配置され
ている。そして、ビット線１３９は縦方向（列方向）に
並ぶドレイン拡散領域１３２を相互に接続している。す
なわち、ビット線１３９は、ドレインコンタクト１４０
によって各ドレイン拡散領域１３２に電気的に接続され
ている。図５６を参照して、ビット線１３９は、スムー
スコート膜１４１の上に延びるように形成されている。
図５５を参照して、ソース拡散領域１３３は、ワード線
１３７が延びる方向に沿って延在し、ワード線１３７と
素子分離酸化膜１３０とに囲まれた領域に形成されてい
る。各ドレイン拡散領域１３２は、ワード線１３７と素
子分離酸化膜１３０とによって囲まれた領域に形成され
ている。
ート電極１３７は、相互に接続されて横方向（行方向）
に延びるようにワード線として形成されている。ビット
線１３９は、ワード線１３７と直交するように配置され
ている。そして、ビット線１３９は縦方向（列方向）に
並ぶドレイン拡散領域１３２を相互に接続している。す
なわち、ビット線１３９は、ドレインコンタクト１４０
によって各ドレイン拡散領域１３２に電気的に接続され
ている。図５６を参照して、ビット線１３９は、スムー
スコート膜１４１の上に延びるように形成されている。
図５５を参照して、ソース拡散領域１３３は、ワード線
１３７が延びる方向に沿って延在し、ワード線１３７と
素子分離酸化膜１３０とに囲まれた領域に形成されてい
る。各ドレイン拡散領域１３２は、ワード線１３７と素
子分離酸化膜１３０とによって囲まれた領域に形成され
ている。
【０００９】次に、図５６を参照して、Ｐ型シリコン基
板１３１の主表面には、ドレイン拡散領域１３２とソー
ス拡散領域１３３とが所定の間隔を隔ててチャネル領域
を挟むように形成されている。そして、そのチャネル領
域上には膜厚１００Å程度の薄いシリコン酸化膜１３４
を介してフローティングゲート電極１３５が形成されて
いる。フローティングゲート電極１３５から電気的に分
離するように、フローティングゲート電極１３５上に層
間絶縁膜１３６を介してコントロールゲート電極１３７
が形成されている。フローティングゲート電極１３５と
コントロールゲート電極１３７は、多結晶シリコン層に
よって形成されている。熱酸化膜１３８は、Ｐ型シリコ
ン基板１３１や多結晶シリコン層からなるフローティン
グゲート電極１３５およびコントロールゲート電極１３
７の表面を熱酸化することによって形成されている。フ
ローティングゲート電極１３５およびコントロールゲー
ト電極１３７を覆うように酸化膜などからなるスムース
コート膜１４１が形成されている。
板１３１の主表面には、ドレイン拡散領域１３２とソー
ス拡散領域１３３とが所定の間隔を隔ててチャネル領域
を挟むように形成されている。そして、そのチャネル領
域上には膜厚１００Å程度の薄いシリコン酸化膜１３４
を介してフローティングゲート電極１３５が形成されて
いる。フローティングゲート電極１３５から電気的に分
離するように、フローティングゲート電極１３５上に層
間絶縁膜１３６を介してコントロールゲート電極１３７
が形成されている。フローティングゲート電極１３５と
コントロールゲート電極１３７は、多結晶シリコン層に
よって形成されている。熱酸化膜１３８は、Ｐ型シリコ
ン基板１３１や多結晶シリコン層からなるフローティン
グゲート電極１３５およびコントロールゲート電極１３
７の表面を熱酸化することによって形成されている。フ
ローティングゲート電極１３５およびコントロールゲー
ト電極１３７を覆うように酸化膜などからなるスムース
コート膜１４１が形成されている。
【００１０】次に、図５６を参照して、フラッシュＥＥ
ＰＲＯＭの動作について説明する。まず、書込動作にお
いては、ドレイン拡散領域１３２に６〜８Ｖ程度の電圧
Ｖ D1、コントロールゲート電極１３７に１０〜１５Ｖ程
度の電圧ＶG1が印加される。これにより、ドレイン拡散
領域１３２の近傍の電界によってエレクトロン（ホー
ル）が加速されて高エネルギを得る。この高エネルギを
得たチャネルホットエレクトロン（ホール）がコントロ
ールゲート電極１３７に印加された電圧ＶG1による電界
によってフローティングゲート電極１３５に引き寄せら
れて注入される。これを、チャネルホットエレクトロン
（ホール）注入という。また、高いエネルギを持ったチ
ャネルホットエレクトロンがＳｉの格子と衝突すると、
エレクトロン−ホール対が発生する。このように発生し
たエレクトロン（ホール）がコントロールゲート電極１
３７に印加された電圧ＶG1による電界によってフローテ
ィングゲート電極１３５に引き寄せられて注入される。
これを、ドレインアバランシェホットキャリア注入とい
う。このように、チャネルホットエレクトロン注入およ
びドレインアバランシェホットキャリア注入によってフ
ローティングゲート電極１３５に電子の蓄積が行なわれ
ると、コントロールゲートトランジスタのしきい値電圧
Ｖthが高くなる。このしきい値電圧Ｖthが所定の値より
も高くなった状態が書込まれた状態であり、“０”の状
態と呼ばれる。
ＰＲＯＭの動作について説明する。まず、書込動作にお
いては、ドレイン拡散領域１３２に６〜８Ｖ程度の電圧
Ｖ D1、コントロールゲート電極１３７に１０〜１５Ｖ程
度の電圧ＶG1が印加される。これにより、ドレイン拡散
領域１３２の近傍の電界によってエレクトロン（ホー
ル）が加速されて高エネルギを得る。この高エネルギを
得たチャネルホットエレクトロン（ホール）がコントロ
ールゲート電極１３７に印加された電圧ＶG1による電界
によってフローティングゲート電極１３５に引き寄せら
れて注入される。これを、チャネルホットエレクトロン
（ホール）注入という。また、高いエネルギを持ったチ
ャネルホットエレクトロンがＳｉの格子と衝突すると、
エレクトロン−ホール対が発生する。このように発生し
たエレクトロン（ホール）がコントロールゲート電極１
３７に印加された電圧ＶG1による電界によってフローテ
ィングゲート電極１３５に引き寄せられて注入される。
これを、ドレインアバランシェホットキャリア注入とい
う。このように、チャネルホットエレクトロン注入およ
びドレインアバランシェホットキャリア注入によってフ
ローティングゲート電極１３５に電子の蓄積が行なわれ
ると、コントロールゲートトランジスタのしきい値電圧
Ｖthが高くなる。このしきい値電圧Ｖthが所定の値より
も高くなった状態が書込まれた状態であり、“０”の状
態と呼ばれる。
【００１１】次に、消去動作においては、ソース拡散領
域１３３に１０〜１２Ｖ程度の電圧Ｖs が印加され、コ
ントロールゲート電極１３７は接地電位、ドレイン拡散
領域１３３はフローティング状態に保持される。ソース
拡散領域１３３に印加された電圧Ｖs による電界によっ
て、フローティングゲート電極１３５の中の電子は薄い
酸化膜１３４をＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネル現象によって通過する。このようにして、
フローティングゲート電極１３５中の電子が引抜かれる
ことにより、コントロールゲートトランジスタのしきい
値電圧Ｖthが低くなる。このしきい値電圧Ｖthが所定の
値よりも低くなった状態が消去された状態であり、
“１”の状態と呼ばれる。ここで、各メモリトランジス
タのソースは、図５５に示したように相互に接続されて
いるので、この消去動作によってすべてのメモリセルの
一括消去が行なわれる。
域１３３に１０〜１２Ｖ程度の電圧Ｖs が印加され、コ
ントロールゲート電極１３７は接地電位、ドレイン拡散
領域１３３はフローティング状態に保持される。ソース
拡散領域１３３に印加された電圧Ｖs による電界によっ
て、フローティングゲート電極１３５の中の電子は薄い
酸化膜１３４をＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉ
ｍ）トンネル現象によって通過する。このようにして、
フローティングゲート電極１３５中の電子が引抜かれる
ことにより、コントロールゲートトランジスタのしきい
値電圧Ｖthが低くなる。このしきい値電圧Ｖthが所定の
値よりも低くなった状態が消去された状態であり、
“１”の状態と呼ばれる。ここで、各メモリトランジス
タのソースは、図５５に示したように相互に接続されて
いるので、この消去動作によってすべてのメモリセルの
一括消去が行なわれる。
【００１２】さらに、読出動作においては、コントロー
ルゲート電極１３７に５Ｖ程度の電圧ＶG2、ドレイン拡
散領域１３２に１〜２Ｖ程度の電圧ＶD2が印加される。
そのとき、コントロールゲートトランジスタのチャネル
領域に電流が流れるかどうか、すなわちコントロールゲ
ートトランジスタがｏｎ状態かｏｆｆ状態かによって上
記した“１”、“０”の判定が行なわれる。これによ
り、情報の読出しが行なわれる。
ルゲート電極１３７に５Ｖ程度の電圧ＶG2、ドレイン拡
散領域１３２に１〜２Ｖ程度の電圧ＶD2が印加される。
そのとき、コントロールゲートトランジスタのチャネル
領域に電流が流れるかどうか、すなわちコントロールゲ
ートトランジスタがｏｎ状態かｏｆｆ状態かによって上
記した“１”、“０”の判定が行なわれる。これによ
り、情報の読出しが行なわれる。
【００１３】図５７は、従来のフラッシュＥＥＰＲＯＭ
の書込動作の詳細を説明するための断面図である。図５
７を参照して、書込動作についてさらに詳細に説明す
る。チャネルホットエレクトロン（ホール）およびドレ
インアバランシェホットキャリアは、ともに、ドレイン
拡散領域１３２の近傍に発生する。より詳しくは、チャ
ネルホットエレクトロン（ホール）のほうがドレインア
バランシェホットキャリアよりもソース拡散領域１３３
に近い側で発生する。したがって、ドレインアバランシ
ェホットキャリア注入領域１５０とチャネルホットエレ
クトロン（ホール）注入領域１６０とは、図５７に示さ
れるような領域に位置する。また、チャネルホットエレ
クトロン（ホール）が発生するときのゲート電圧はドレ
インアバランシェホットキャリアが発生するときのゲー
ト電圧よりも大きい。このことは、たとえば、“１９８
２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｉｎｃａｌ
Ｐａｐｅｒｓ ｐｐ４０−４１”に開示されている。
図５８は、上記文献に開示されたドレイン電圧ＶD を３
種類に変化させた場合のゲート電圧とゲート電流との関
係を示した相関図である。図５８を参照して、ドレイン
アバランシェホットキャリア注入はゲート電圧が低い状
態で行なわれることがわかる。また、チャネルホットエ
レクトロン注入はゲート電圧が高い状態で行なわれるの
がわかる。
の書込動作の詳細を説明するための断面図である。図５
７を参照して、書込動作についてさらに詳細に説明す
る。チャネルホットエレクトロン（ホール）およびドレ
インアバランシェホットキャリアは、ともに、ドレイン
拡散領域１３２の近傍に発生する。より詳しくは、チャ
ネルホットエレクトロン（ホール）のほうがドレインア
バランシェホットキャリアよりもソース拡散領域１３３
に近い側で発生する。したがって、ドレインアバランシ
ェホットキャリア注入領域１５０とチャネルホットエレ
クトロン（ホール）注入領域１６０とは、図５７に示さ
れるような領域に位置する。また、チャネルホットエレ
クトロン（ホール）が発生するときのゲート電圧はドレ
インアバランシェホットキャリアが発生するときのゲー
ト電圧よりも大きい。このことは、たとえば、“１９８
２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｉｎｃａｌ
Ｐａｐｅｒｓ ｐｐ４０−４１”に開示されている。
図５８は、上記文献に開示されたドレイン電圧ＶD を３
種類に変化させた場合のゲート電圧とゲート電流との関
係を示した相関図である。図５８を参照して、ドレイン
アバランシェホットキャリア注入はゲート電圧が低い状
態で行なわれることがわかる。また、チャネルホットエ
レクトロン注入はゲート電圧が高い状態で行なわれるの
がわかる。
【００１４】図５９〜図６１は、図５７に示した従来の
フラッシュＥＥＰＲＯＭの製造プロセスを説明するため
の断面図である。図５９〜図６１を参照して、次に従来
のフラッシュＥＥＰＲＯＭの製造プロセスについて説明
する。
フラッシュＥＥＰＲＯＭの製造プロセスを説明するため
の断面図である。図５９〜図６１を参照して、次に従来
のフラッシュＥＥＰＲＯＭの製造プロセスについて説明
する。
【００１５】まず、図５９に示すように、Ｐ型の半導体
基板１３１の表面上にシリコン酸化膜１３４を１０ｎｍ
程度の厚みで形成する。
基板１３１の表面上にシリコン酸化膜１３４を１０ｎｍ
程度の厚みで形成する。
【００１６】次に、図６０に示すように、シリコン酸化
膜１３４上に５０〜１００ｎｍ程度の厚みを有する不純
物が導入された多結晶シリコン膜１３５を形成する。多
結晶シリコン膜１３５上に、層間絶縁膜１３６を形成す
る。層間絶縁膜１３６上に１００〜２００ｎｍ程度の厚
みを有する不純物が導入された多結晶シリコン膜１３７
を形成する。多結晶シリコン膜１３７の所定領域にフォ
トレジスト１３８を形成する。
膜１３４上に５０〜１００ｎｍ程度の厚みを有する不純
物が導入された多結晶シリコン膜１３５を形成する。多
結晶シリコン膜１３５上に、層間絶縁膜１３６を形成す
る。層間絶縁膜１３６上に１００〜２００ｎｍ程度の厚
みを有する不純物が導入された多結晶シリコン膜１３７
を形成する。多結晶シリコン膜１３７の所定領域にフォ
トレジスト１３８を形成する。
【００１７】その後、フォトレジスト１３８をマスクと
して多結晶シリコン膜１３７、層間絶縁膜１３６、多結
晶シリコン膜１３５、シリコン酸化膜１３４を異方性エ
ッチングする。これにより、図６１に示されるようなシ
リコン酸化膜１３４、フローティングゲート電極１３
５、層間絶縁膜１３６、およびコントロールゲート電極
１３７が形成される。この後、フォトレジスト１３８を
除去する。
して多結晶シリコン膜１３７、層間絶縁膜１３６、多結
晶シリコン膜１３５、シリコン酸化膜１３４を異方性エ
ッチングする。これにより、図６１に示されるようなシ
リコン酸化膜１３４、フローティングゲート電極１３
５、層間絶縁膜１３６、およびコントロールゲート電極
１３７が形成される。この後、フォトレジスト１３８を
除去する。
【００１８】最後に、図５７に示したように、コントロ
ールゲート電極１３７をマスクとしてＰ型の半導体基板
１３１にＮ型の不純物をイオン注入することによって、
ソース拡散領域１３３およびドレイン拡散領域１３２を
形成する。
ールゲート電極１３７をマスクとしてＰ型の半導体基板
１３１にＮ型の不純物をイオン注入することによって、
ソース拡散領域１３３およびドレイン拡散領域１３２を
形成する。
【００１９】
【発明が解決しようとする課題】従来のフラッシュＥＥ
ＰＲＯＭでは、フローティングゲート電極１３５の下の
絶縁膜がシリコン酸化膜１３４によって形成されていた
ため、チャネルホットエレクトロン注入の注入効率が低
いという問題点があった。ここで、従来のフラッシュＥ
ＥＰＲＯＭでは、チャネルホットエレクトロン（ホー
ル）注入によってフローティングゲート電極１３５に注
入される電子は、フローティングゲート電極１３５に注
入される全体の電子のうち９割以上を占める。したがっ
て、チャネルホットエレクトロンの注入効率が低下する
と、書込効率も著しく低下してしまうという問題点があ
った。このように書込効率が低下すると、情報の書込速
度も遅くなり、素子の高速化を図るのが困難になるとう
問題点があった。
ＰＲＯＭでは、フローティングゲート電極１３５の下の
絶縁膜がシリコン酸化膜１３４によって形成されていた
ため、チャネルホットエレクトロン注入の注入効率が低
いという問題点があった。ここで、従来のフラッシュＥ
ＥＰＲＯＭでは、チャネルホットエレクトロン（ホー
ル）注入によってフローティングゲート電極１３５に注
入される電子は、フローティングゲート電極１３５に注
入される全体の電子のうち９割以上を占める。したがっ
て、チャネルホットエレクトロンの注入効率が低下する
と、書込効率も著しく低下してしまうという問題点があ
った。このように書込効率が低下すると、情報の書込速
度も遅くなり、素子の高速化を図るのが困難になるとう
問題点があった。
【００２０】また、上記したチャネルホットエレクトロ
ンの低い注入効率を高めるために、より高いゲート電圧
およびドレイン電圧を印加するという方法が考えられ
る。しかし、このように高いゲート電圧および高いドレ
イン電圧を印加する場合には、素子が微細化された場合
に高電圧を駆動する周辺回路の耐圧や信頼性が低下する
という問題点がある。
ンの低い注入効率を高めるために、より高いゲート電圧
およびドレイン電圧を印加するという方法が考えられ
る。しかし、このように高いゲート電圧および高いドレ
イン電圧を印加する場合には、素子が微細化された場合
に高電圧を駆動する周辺回路の耐圧や信頼性が低下する
という問題点がある。
【００２１】また、素子が微細化されてくるとドレイン
アバランシェホットキャリア注入によって界面準位が発
生しやすくなるという問題点がある。すなわち、ドレイ
ンアバランシェホットキャリアはチャネルホットエレク
トロンに比べてその有するエネルギが小さい。したがっ
て、ドレインアバランシェホットキャリア注入によって
注入されるホットキャリアは、フローティングゲート電
極１３５まで到達しないで、シリコン酸化膜１３４と半
導体基板１３１との界面で止まってしまう確率が高い。
このような理由から、ドレインアバランシェホットキャ
リア注入では界面準位が発生しやすい。ここで、界面準
位とは、Ｓｉ−ＳｉＯ2 界面領域にあって、Ｓｉ基板と
電荷の授受をすることのできるエネルギ準位のことをい
う。このような界面準位が発生すると、メモリトランジ
スタのしきい値が変動するなどの問題点が発生する。
アバランシェホットキャリア注入によって界面準位が発
生しやすくなるという問題点がある。すなわち、ドレイ
ンアバランシェホットキャリアはチャネルホットエレク
トロンに比べてその有するエネルギが小さい。したがっ
て、ドレインアバランシェホットキャリア注入によって
注入されるホットキャリアは、フローティングゲート電
極１３５まで到達しないで、シリコン酸化膜１３４と半
導体基板１３１との界面で止まってしまう確率が高い。
このような理由から、ドレインアバランシェホットキャ
リア注入では界面準位が発生しやすい。ここで、界面準
位とは、Ｓｉ−ＳｉＯ2 界面領域にあって、Ｓｉ基板と
電荷の授受をすることのできるエネルギ準位のことをい
う。このような界面準位が発生すると、メモリトランジ
スタのしきい値が変動するなどの問題点が発生する。
【００２２】上記したように、従来では、チャネルホッ
トエレクトロンの注入効率が低いためゲート電圧および
ドレイン電圧を高くする必要があり、そのため高電圧を
駆動する周辺回路の耐圧が低下するなどの問題点が発生
していた。また、素子の微細化に伴ってドレインアバラ
ンシェホットキャリア注入による界面準位の発生が著し
くなるという問題点があった。
トエレクトロンの注入効率が低いためゲート電圧および
ドレイン電圧を高くする必要があり、そのため高電圧を
駆動する周辺回路の耐圧が低下するなどの問題点が発生
していた。また、素子の微細化に伴ってドレインアバラ
ンシェホットキャリア注入による界面準位の発生が著し
くなるという問題点があった。
【００２３】この発明は、上記のような課題を解決する
ためになされたもので、本発明の第１の目的は、半導体
記憶装置において、チャネルホットエレクトロン注入の
注入効率を高めるとともに、ドレインアバランシェホッ
トキャリア注入による界面準位の発生を抑制することで
ある。
ためになされたもので、本発明の第１の目的は、半導体
記憶装置において、チャネルホットエレクトロン注入の
注入効率を高めるとともに、ドレインアバランシェホッ
トキャリア注入による界面準位の発生を抑制することで
ある。
【００２４】本発明の第２の目的は、半導体記憶装置に
おいて、ドレインアバランシェホットキャリア注入によ
る界面準位の発生を抑制することである。
おいて、ドレインアバランシェホットキャリア注入によ
る界面準位の発生を抑制することである。
【００２５】本発明の第３の目的は、半導体記憶装置の
製造方法において、高いチャネルホットエレクトロン注
入効率を有するとともにドレインアバランシェホットキ
ャリア注入による界面準位の発生を抑制し得る半導体記
憶装置を容易に製造することである。
製造方法において、高いチャネルホットエレクトロン注
入効率を有するとともにドレインアバランシェホットキ
ャリア注入による界面準位の発生を抑制し得る半導体記
憶装置を容易に製造することである。
【００２６】
【課題を解決するための手段】本発明に基づく半導体記
憶装置の第１の局面では、主表面を有する半導体基板
と、前記半導体基板の主表面上にチャネル領域を挟むよ
うに所定の間隔を隔てて形成されたソース領域およびド
レイン領域と、前記半導体基板の主表面上の前記チャネ
ル領域上に形成された、水素を含む窒化酸化膜と、前記
チャネル領域上に前記窒化酸化膜を介して形成されたゲ
ート電極とを備え、前記窒化酸化膜は、前記ドレイン領
域近傍のチャネル領域から前記ソース領域に至るまでの
領域中に、前記ドレイン領域近傍のチャネル領域におけ
る第１の含有量の水素よりも大きい第２の含有量の水素
を含む領域を有する。また、好ましくは、前記窒化酸化
膜は、窒素を２．５×１０20／ｃｍ3 以上含み、前記第
１の含有量は、３×１０20／ｃｍ3未満であり、前記第
２の含有量は、３×１０20／ｃｍ3以上である。
憶装置の第１の局面では、主表面を有する半導体基板
と、前記半導体基板の主表面上にチャネル領域を挟むよ
うに所定の間隔を隔てて形成されたソース領域およびド
レイン領域と、前記半導体基板の主表面上の前記チャネ
ル領域上に形成された、水素を含む窒化酸化膜と、前記
チャネル領域上に前記窒化酸化膜を介して形成されたゲ
ート電極とを備え、前記窒化酸化膜は、前記ドレイン領
域近傍のチャネル領域から前記ソース領域に至るまでの
領域中に、前記ドレイン領域近傍のチャネル領域におけ
る第１の含有量の水素よりも大きい第２の含有量の水素
を含む領域を有する。また、好ましくは、前記窒化酸化
膜は、窒素を２．５×１０20／ｃｍ3 以上含み、前記第
１の含有量は、３×１０20／ｃｍ3未満であり、前記第
２の含有量は、３×１０20／ｃｍ3以上である。
【００２７】
【００２８】本発明に基づく半導体記憶装置の製造方法
では、半導体基板の主表面上にチャネル領域を挟むよう
に所定の間隔を隔ててソース領域およびドレイン領域を
形成する工程と、前記半導体基板の主表面上の前記チャ
ネル領域上に窒化酸化膜を形成する工程と、前記チャネ
ル領域上に前記窒化酸化膜を介してゲート電極を形成す
る工程とを備え、前記窒化酸化膜は、前記ドレイン領域
近傍のチャネル領域から前記ソース領域に至るまでの領
域中に、前記ドレイン領域近傍のチャネル領域における
第１の含有量の水素よりも大きい第２の含有量の水素を
含む領域を有する。
では、半導体基板の主表面上にチャネル領域を挟むよう
に所定の間隔を隔ててソース領域およびドレイン領域を
形成する工程と、前記半導体基板の主表面上の前記チャ
ネル領域上に窒化酸化膜を形成する工程と、前記チャネ
ル領域上に前記窒化酸化膜を介してゲート電極を形成す
る工程とを備え、前記窒化酸化膜は、前記ドレイン領域
近傍のチャネル領域から前記ソース領域に至るまでの領
域中に、前記ドレイン領域近傍のチャネル領域における
第１の含有量の水素よりも大きい第２の含有量の水素を
含む領域を有する。
【００２９】
【作用】本発明に係る半導体記憶装置では、ドレイン領
域近傍のチャネル領域に水素を第１の含有量だけ含む第
１の窒化酸化膜が形成されているので、その第１の窒化
酸化膜によりドレインアバランシェホットキャリア注入
が抑制される。これと同時に、ドレイン領域近傍のチャ
ネル領域からソース領域に至るまでの領域中に配置され
たチャネルホットキャリア注入領域に上記した第１の含
有量よりも多い第２の含有量だけ水素を含む第２の窒化
酸化膜が形成されているので、その第２の窒化酸化膜に
よってチャネルホットキャリア注入の注入効率が向上さ
れる。その結果、従来のようにゲート電圧およびドレイ
ン電圧を高くすることなく、書込効率が向上される。
域近傍のチャネル領域に水素を第１の含有量だけ含む第
１の窒化酸化膜が形成されているので、その第１の窒化
酸化膜によりドレインアバランシェホットキャリア注入
が抑制される。これと同時に、ドレイン領域近傍のチャ
ネル領域からソース領域に至るまでの領域中に配置され
たチャネルホットキャリア注入領域に上記した第１の含
有量よりも多い第２の含有量だけ水素を含む第２の窒化
酸化膜が形成されているので、その第２の窒化酸化膜に
よってチャネルホットキャリア注入の注入効率が向上さ
れる。その結果、従来のようにゲート電圧およびドレイ
ン電圧を高くすることなく、書込効率が向上される。
【００３０】本発明に係る半導体記憶装置の好ましい形
態としては、ドレイン領域近傍のチャネル領域に窒素を
２．５×１０20／ｃｍ3以上、水素を３×１０20／ｃｍ3
未満含有する窒化酸化膜が形成されているので、その窒
化酸化膜によってドレインアバランシェホットキャリア
注入が抑制される。これにより、素子が微細化された場
合にもドレインアバランシェホットキャリア注入による
界面準位の発生がより有効に抑制される。
態としては、ドレイン領域近傍のチャネル領域に窒素を
２．５×１０20／ｃｍ3以上、水素を３×１０20／ｃｍ3
未満含有する窒化酸化膜が形成されているので、その窒
化酸化膜によってドレインアバランシェホットキャリア
注入が抑制される。これにより、素子が微細化された場
合にもドレインアバランシェホットキャリア注入による
界面準位の発生がより有効に抑制される。
【００３１】本発明に係る半導体記憶装置の製造方法で
は、半導体基板の主表面上のドレイン領域近傍のチャネ
ル領域に水素を第１の含有量だけ含む第１の窒化酸化膜
が形成され、半導体基板の主表面上のドレイン領域近傍
のチャネル領域から前記ソース領域に至るまでの領域中
に配置されるチャネルホットキャリア注入領域に上記し
た第１の含有量よりも多い第２の含有量だけ水素を含む
第２の窒化酸化膜が形成されるので、ドレインアバラン
シェホットキャリア注入を抑制しながらチャネルホット
キャリア注入の注入効率を向上することが可能な半導体
記憶装置が容易に製造される。
は、半導体基板の主表面上のドレイン領域近傍のチャネ
ル領域に水素を第１の含有量だけ含む第１の窒化酸化膜
が形成され、半導体基板の主表面上のドレイン領域近傍
のチャネル領域から前記ソース領域に至るまでの領域中
に配置されるチャネルホットキャリア注入領域に上記し
た第１の含有量よりも多い第２の含有量だけ水素を含む
第２の窒化酸化膜が形成されるので、ドレインアバラン
シェホットキャリア注入を抑制しながらチャネルホット
キャリア注入の注入効率を向上することが可能な半導体
記憶装置が容易に製造される。
【００３２】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００３３】図１は、本発明の第１実施例によるフラッ
シュＥＥＰＲＯＭを示した断面図である。図１を参照し
て、この第１実施例のフラッシュＥＥＰＲＯＭでは、Ｐ
型半導体基板１の主表面上にチャネル領域３５を挟むよ
うに所定の間隔を隔ててソース領域６およびドレイン領
域７が形成されている。ソース領域６およびドレイン領
域７の主表面上と、チャネル領域３５のソース領域６お
よびドレイン領域７側の端部上とには、ＲＮＯ膜１２が
形成されている。チャネル領域３５上には、ＲＮＯ膜１
２に連続するようにＮＯ膜２２が形成されている。
シュＥＥＰＲＯＭを示した断面図である。図１を参照し
て、この第１実施例のフラッシュＥＥＰＲＯＭでは、Ｐ
型半導体基板１の主表面上にチャネル領域３５を挟むよ
うに所定の間隔を隔ててソース領域６およびドレイン領
域７が形成されている。ソース領域６およびドレイン領
域７の主表面上と、チャネル領域３５のソース領域６お
よびドレイン領域７側の端部上とには、ＲＮＯ膜１２が
形成されている。チャネル領域３５上には、ＲＮＯ膜１
２に連続するようにＮＯ膜２２が形成されている。
【００３４】ここで、ＲＮＯ膜１２とは、窒素を２．５
×１０20／ｃｍ3 以上、水素を３×１０20／ｃｍ3 未満
含有する窒化酸化膜をいう。ＮＯ膜２２とは、窒素を
２．５×１０20／ｃｍ3 以上、水素を３×１０20／ｃｍ
3 以上含有する窒化酸化膜をいう。また、窒化酸化膜は
Ｐ型半導体基板１中に相当量の窒素が導入される点で窒
化膜とは異なる。この第１実施例では、チャネルホット
エレクトロン（ホール）注入領域２０上にＮＯ膜２２が
形成されており、ドレインアバランシェホットキャリア
注入領域１０上にＲＮＯ膜１２が形成されている。
×１０20／ｃｍ3 以上、水素を３×１０20／ｃｍ3 未満
含有する窒化酸化膜をいう。ＮＯ膜２２とは、窒素を
２．５×１０20／ｃｍ3 以上、水素を３×１０20／ｃｍ
3 以上含有する窒化酸化膜をいう。また、窒化酸化膜は
Ｐ型半導体基板１中に相当量の窒素が導入される点で窒
化膜とは異なる。この第１実施例では、チャネルホット
エレクトロン（ホール）注入領域２０上にＮＯ膜２２が
形成されており、ドレインアバランシェホットキャリア
注入領域１０上にＲＮＯ膜１２が形成されている。
【００３５】また、ＮＯ膜２２上とＲＮＯ膜１２の一部
上とには、不純物が導入された多結晶シリコン膜からな
るフローティングゲート電極３が形成されている。フロ
ーティングゲート電極３上には、層間絶縁膜４を介し
て、不純物が導入された多結晶シリコン膜からなるコン
トロールゲート電極５が形成されている。ＲＮＯ膜１２
とＮＯ膜２２とはともに１０ｎｍ程度の厚みを有してい
る。フローティングゲート電極３は５０〜１００ｎｍ程
度の厚みを有している。層間絶縁膜４はシリコン酸化
膜、またはシリコン窒化膜、またはシリコン酸化膜とシ
リコン窒化膜との多層膜からなる。層間絶縁膜４は、そ
の単位面積当たりの容量が２０ｎｍの厚みを有するシリ
コン酸化膜の単位面積当たりの容量と同じ容量になるよ
うな厚みを有している。コントロールゲート電極５は１
００〜２００ｎｍ程度の厚みで形成されている。
上とには、不純物が導入された多結晶シリコン膜からな
るフローティングゲート電極３が形成されている。フロ
ーティングゲート電極３上には、層間絶縁膜４を介し
て、不純物が導入された多結晶シリコン膜からなるコン
トロールゲート電極５が形成されている。ＲＮＯ膜１２
とＮＯ膜２２とはともに１０ｎｍ程度の厚みを有してい
る。フローティングゲート電極３は５０〜１００ｎｍ程
度の厚みを有している。層間絶縁膜４はシリコン酸化
膜、またはシリコン窒化膜、またはシリコン酸化膜とシ
リコン窒化膜との多層膜からなる。層間絶縁膜４は、そ
の単位面積当たりの容量が２０ｎｍの厚みを有するシリ
コン酸化膜の単位面積当たりの容量と同じ容量になるよ
うな厚みを有している。コントロールゲート電極５は１
００〜２００ｎｍ程度の厚みで形成されている。
【００３６】この第１実施例では、上記したようにチャ
ネルホットエレクトロン（ホール）注入領域２０上にＮ
Ｏ膜２２を形成することによってデータの書込時にチャ
ネルホットエレクトロン注入の注入効率を向上させるこ
とができる。これにより、ドレイン電圧およびゲート電
圧を高くすることなく書込効率を向上させることができ
る。その結果、低電源電圧でも高速でデータの書込動作
を行なうことができる。
ネルホットエレクトロン（ホール）注入領域２０上にＮ
Ｏ膜２２を形成することによってデータの書込時にチャ
ネルホットエレクトロン注入の注入効率を向上させるこ
とができる。これにより、ドレイン電圧およびゲート電
圧を高くすることなく書込効率を向上させることができ
る。その結果、低電源電圧でも高速でデータの書込動作
を行なうことができる。
【００３７】また、第１実施例では、ドレインアバラン
シェホットキャリア注入領域１０上にドレインアバラン
シェホットキャリア注入されにくいＲＮＯ膜１２を形成
することによって、ドレインアバランシェホットキャリ
ア注入を抑制することができる。これにより、素子が微
細化されてドレイン領域７近傍の電界がより高くなった
としても、ドレインアバランシェホットキャリア注入に
よる界面準位の発生を有効に防止することができる。こ
れにより、界面準位の発生によって生じるしきい値電圧
の変動などの不都合を解消することができる。
シェホットキャリア注入領域１０上にドレインアバラン
シェホットキャリア注入されにくいＲＮＯ膜１２を形成
することによって、ドレインアバランシェホットキャリ
ア注入を抑制することができる。これにより、素子が微
細化されてドレイン領域７近傍の電界がより高くなった
としても、ドレインアバランシェホットキャリア注入に
よる界面準位の発生を有効に防止することができる。こ
れにより、界面準位の発生によって生じるしきい値電圧
の変動などの不都合を解消することができる。
【００３８】上記したＮＯ膜２２がチャネルホットエレ
クトロン注入されやすいこと、およびＲＮＯ膜１２がド
レインアバランシェホットキャリア注入されにくいこと
について以下説明する。図２は、ＭＯＳトランジスタの
ゲート絶縁膜としてＮＯ膜、ＳｉＯ2 膜、ＲＮＯ膜を用
いた場合のゲート電圧としきい値電圧Ｖthの変化量との
関係を示した相関図である。この相関図は、“１９９１
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ ｐｐ６４９−６５２”に開示されたもの
である。図３は、図２からＲＮＯ膜とＳｉＯ2 膜のデー
タを取出して拡大した図である。図２および図３を参照
して、ＮＯ膜をゲート絶縁膜として用いた場合には、Ｓ
ｉＯ2 膜またはＲＮＯ膜をゲート絶縁膜として用いた場
合に比べて、チャネルホットエレクトロン注入（ＣＨ
Ｅ）がされやすくなるとともにドレインアバランシェホ
ットキャリア注入（ＤＡＨＣ）もされやすくなる。
クトロン注入されやすいこと、およびＲＮＯ膜１２がド
レインアバランシェホットキャリア注入されにくいこと
について以下説明する。図２は、ＭＯＳトランジスタの
ゲート絶縁膜としてＮＯ膜、ＳｉＯ2 膜、ＲＮＯ膜を用
いた場合のゲート電圧としきい値電圧Ｖthの変化量との
関係を示した相関図である。この相関図は、“１９９１
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ ｐｐ６４９−６５２”に開示されたもの
である。図３は、図２からＲＮＯ膜とＳｉＯ2 膜のデー
タを取出して拡大した図である。図２および図３を参照
して、ＮＯ膜をゲート絶縁膜として用いた場合には、Ｓ
ｉＯ2 膜またはＲＮＯ膜をゲート絶縁膜として用いた場
合に比べて、チャネルホットエレクトロン注入（ＣＨ
Ｅ）がされやすくなるとともにドレインアバランシェホ
ットキャリア注入（ＤＡＨＣ）もされやすくなる。
【００３９】図４は、窒化温度としきい値電圧Ｖthの変
化量との関係を示した相関図である。図４を参照して、
ＮＯ膜はＲＮＯ膜およびＳｉＯ2 膜に比べて著しくチャ
ネルホットエレクトロン注入（ＣＨＥ）の注入効率が高
いことがわかる。また、ＲＮＯ膜はＳｉＯ2 膜よりもチ
ャネルホットエレクトロンの注入効率が高いことがわか
る。ドレインアバランシェホットキャリア注入（ＤＡＨ
Ｃ）に関しては、ＮＯ膜が最も注入されやすいことがわ
かる。また、ＲＮＯ膜はＳｉＯ2 膜よりもドレインアバ
ランシェホットキャリア注入されにくいことがわかる。
上記の傾向は、窒化温度を変化させても同じである。
化量との関係を示した相関図である。図４を参照して、
ＮＯ膜はＲＮＯ膜およびＳｉＯ2 膜に比べて著しくチャ
ネルホットエレクトロン注入（ＣＨＥ）の注入効率が高
いことがわかる。また、ＲＮＯ膜はＳｉＯ2 膜よりもチ
ャネルホットエレクトロンの注入効率が高いことがわか
る。ドレインアバランシェホットキャリア注入（ＤＡＨ
Ｃ）に関しては、ＮＯ膜が最も注入されやすいことがわ
かる。また、ＲＮＯ膜はＳｉＯ2 膜よりもドレインアバ
ランシェホットキャリア注入されにくいことがわかる。
上記の傾向は、窒化温度を変化させても同じである。
【００４０】以上のことから、チャネルホットエレクト
ロン注入のされやすさは、次の式（１）で表される。
ロン注入のされやすさは、次の式（１）で表される。
【００４１】ＮＯ≫ＲＮＯ＞ＳｉＯ2 …（１） また、ドレインアバランシェホットキャリア注入のされ
やすさは、次の式（２）によって表される。
やすさは、次の式（２）によって表される。
【００４２】ＮＯ＞ＳｉＯ2 ＞ＲＮＯ …（２） 図１に示した第１実施例では、上記式（１）および
（２）の関係を考慮して、チャネルホットエレクトロン
注入領域２０にＮＯ膜２２を形成し、ドレインアバラン
シェホットキャリア注入領域１０にＲＮＯ膜１２を形成
している。これにより、ドレインアバランシェホットキ
ャリア注入を抑制しながらチャネルホットエレクトロン
注入の注入効率を向上させることができる。
（２）の関係を考慮して、チャネルホットエレクトロン
注入領域２０にＮＯ膜２２を形成し、ドレインアバラン
シェホットキャリア注入領域１０にＲＮＯ膜１２を形成
している。これにより、ドレインアバランシェホットキ
ャリア注入を抑制しながらチャネルホットエレクトロン
注入の注入効率を向上させることができる。
【００４３】図５〜図９は、図１に示した第１実施例の
フラッシュＥＥＰＲＯＭの製造プロセスを説明するため
の断面図である。図１および図５〜図９を参照して、次
に第１実施例のフラッシュＥＥＰＲＯＭの製造プロセス
について説明する。
フラッシュＥＥＰＲＯＭの製造プロセスを説明するため
の断面図である。図１および図５〜図９を参照して、次
に第１実施例のフラッシュＥＥＰＲＯＭの製造プロセス
について説明する。
【００４４】まず、図５に示すように、単結晶シリコン
からなるＰ型半導体基板１を用意する。そして、Ｐ型半
導体基板１上に酸化または堆積によって１０ｎｍ程度の
厚みを有するシリコン酸化膜２を形成する。そして、そ
のシリコン酸化膜２を窒化することによって図６に示す
ような、窒素濃度が２．５×１０20／ｃｍ3 以上、水素
濃度が３×１０20／ｃｍ3 以上であるＮＯ膜２２を形成
する。このシリコン酸化膜２の窒化は、たとえば８００
℃〜１１００℃のアンモニア雰囲気中にシリコン酸化膜
２を１０〜６０秒間さらすことによって行なわれる。
からなるＰ型半導体基板１を用意する。そして、Ｐ型半
導体基板１上に酸化または堆積によって１０ｎｍ程度の
厚みを有するシリコン酸化膜２を形成する。そして、そ
のシリコン酸化膜２を窒化することによって図６に示す
ような、窒素濃度が２．５×１０20／ｃｍ3 以上、水素
濃度が３×１０20／ｃｍ3 以上であるＮＯ膜２２を形成
する。このシリコン酸化膜２の窒化は、たとえば８００
℃〜１１００℃のアンモニア雰囲気中にシリコン酸化膜
２を１０〜６０秒間さらすことによって行なわれる。
【００４５】次に、図７に示すように、ＮＯ膜２２上に
ＣＶＤ法を用いて５０〜１００ｎｍ程度の厚みを有する
不純物が多量に導入された多結晶シリコン膜３を形成す
る。多結晶シリコン膜３上にシリコン酸化膜またはシリ
コン窒化膜、またはシリコン酸化膜とシリコン窒化膜と
の多層膜からなる層間絶縁膜４を形成する。この層間絶
縁膜４は、その単位面積当たりの容量が２０ｎｍの厚み
を有するシリコン酸化膜の単位面積当たりの容量と同じ
になるような厚みを有している。ただし、コントロール
ゲート電極に印加する電圧を低くする観点からは、信頼
性の許す限り層間絶縁膜４を薄く形成することが好まし
い。その後、層間絶縁膜４上にＣＶＤ法を用いて１００
〜２００ｎｍ程度の厚みを有する不純物が多量に導入さ
れた多結晶シリコン膜５を形成する。多結晶シリコン膜
５上の所定領域にフォトレジスト９を形成する。
ＣＶＤ法を用いて５０〜１００ｎｍ程度の厚みを有する
不純物が多量に導入された多結晶シリコン膜３を形成す
る。多結晶シリコン膜３上にシリコン酸化膜またはシリ
コン窒化膜、またはシリコン酸化膜とシリコン窒化膜と
の多層膜からなる層間絶縁膜４を形成する。この層間絶
縁膜４は、その単位面積当たりの容量が２０ｎｍの厚み
を有するシリコン酸化膜の単位面積当たりの容量と同じ
になるような厚みを有している。ただし、コントロール
ゲート電極に印加する電圧を低くする観点からは、信頼
性の許す限り層間絶縁膜４を薄く形成することが好まし
い。その後、層間絶縁膜４上にＣＶＤ法を用いて１００
〜２００ｎｍ程度の厚みを有する不純物が多量に導入さ
れた多結晶シリコン膜５を形成する。多結晶シリコン膜
５上の所定領域にフォトレジスト９を形成する。
【００４６】次に、フォトレジスト９をマスクとして多
結晶シリコン膜５、層間絶縁膜４および多結晶シリコン
膜３を異方性エッチングする。これにより、図８に示さ
れるような、多結晶シリコン膜からなるフローティング
ゲート電極３、層間絶縁膜４、多結晶シリコン膜からな
るコントロールゲート電極５が形成される。フローティ
ングゲート電極３は、たとえばその幅が０．５μｍ程度
になるように形成する。この後、フォトレジスト９を除
去する。
結晶シリコン膜５、層間絶縁膜４および多結晶シリコン
膜３を異方性エッチングする。これにより、図８に示さ
れるような、多結晶シリコン膜からなるフローティング
ゲート電極３、層間絶縁膜４、多結晶シリコン膜からな
るコントロールゲート電極５が形成される。フローティ
ングゲート電極３は、たとえばその幅が０．５μｍ程度
になるように形成する。この後、フォトレジスト９を除
去する。
【００４７】次に、８００℃〜１１００℃で５〜６０秒
間アニールまたは酸化を行なう。これにより、ＮＯ膜２
２の露出している領域とＮＯ膜２２のフローティングゲ
ート電極３下に位置する部分のうちの一部の領域との水
素濃度を下げることができる。これにより、図９に示さ
れるような、窒素濃度が２．５×１０20／ｃｍ3 以上、
水素濃度が３×１０20／ｃｍ3 未満のＲＮＯ膜１２を形
成することができる。
間アニールまたは酸化を行なう。これにより、ＮＯ膜２
２の露出している領域とＮＯ膜２２のフローティングゲ
ート電極３下に位置する部分のうちの一部の領域との水
素濃度を下げることができる。これにより、図９に示さ
れるような、窒素濃度が２．５×１０20／ｃｍ3 以上、
水素濃度が３×１０20／ｃｍ3 未満のＲＮＯ膜１２を形
成することができる。
【００４８】最後に、図１に示したように、コントロー
ルゲート電極５をマスクとして、砒素などのＮ型不純物
を１×１０20／ｃｍ3 以上の不純物濃度でＰ型半導体基
板１にイオン注入する。これにより、Ｎ型のソース領域
６およびドレイン領域７が形成される。このようにし
て、第１実施例のフラッシュＥＥＰＲＯＭが形成され
る。
ルゲート電極５をマスクとして、砒素などのＮ型不純物
を１×１０20／ｃｍ3 以上の不純物濃度でＰ型半導体基
板１にイオン注入する。これにより、Ｎ型のソース領域
６およびドレイン領域７が形成される。このようにし
て、第１実施例のフラッシュＥＥＰＲＯＭが形成され
る。
【００４９】なお、ソース領域６およびドレイン領域７
を形成するためのイオン注入は、図９に示したＲＮＯ膜
１２の形成前に行なってもよい。また、ドレイン領域７
の接合領域とＲＮＯ膜１２との位置関係を調節するため
に、ドレイン領域７を形成するためのイオン注入方法と
して斜めイオン注入法を用いてもよい。さらに、ドレイ
ン領域７とソース領域６とを別々の工程で形成するよう
にしてもよい。
を形成するためのイオン注入は、図９に示したＲＮＯ膜
１２の形成前に行なってもよい。また、ドレイン領域７
の接合領域とＲＮＯ膜１２との位置関係を調節するため
に、ドレイン領域７を形成するためのイオン注入方法と
して斜めイオン注入法を用いてもよい。さらに、ドレイ
ン領域７とソース領域６とを別々の工程で形成するよう
にしてもよい。
【００５０】図１０は、本発明の第２実施例によるフラ
ッシュＥＥＰＲＯＭを示した断面図である。図１０を参
照して、この第２実施例では、ドレイン領域７の接合領
域近傍にＰ型不純物層１７が形成されている。これによ
り、ドレイン領域７の接合の電界を強めることができ
る。その結果、さらにチャネルホットエレクトロン注入
の注入効率を向上させることができる。なお、ソース領
域６側にも同じようにＰ型不純物層を形成するようにし
てもよい。また、Ｐ型不純物層３７は、ボロンなどのＰ
型不純物を斜めイオン注入法を用いてＰ型半導体基板１
に注入することによって形成する。
ッシュＥＥＰＲＯＭを示した断面図である。図１０を参
照して、この第２実施例では、ドレイン領域７の接合領
域近傍にＰ型不純物層１７が形成されている。これによ
り、ドレイン領域７の接合の電界を強めることができ
る。その結果、さらにチャネルホットエレクトロン注入
の注入効率を向上させることができる。なお、ソース領
域６側にも同じようにＰ型不純物層を形成するようにし
てもよい。また、Ｐ型不純物層３７は、ボロンなどのＰ
型不純物を斜めイオン注入法を用いてＰ型半導体基板１
に注入することによって形成する。
【００５１】図１１は、本発明の第３実施例によるフラ
ッシュＥＥＰＲＯＭを示した断面図である。図１１を参
照して、この第３実施例では、上記した第１実施例およ
び第２実施例と異なり、フローティングゲート電極３、
層間絶縁膜４、およびコントロールゲート電極５の両側
壁部分にサイドウォール絶縁膜８が形成されている。こ
のサイドウォール絶縁膜８は、ドレイン領域７とＲＮＯ
膜１２との位置関係を調整するために設けられている。
すなわち、サイドウォール絶縁膜８を形成した後に、イ
オン注入法を用いてドレイン領域７を形成すれば、ドレ
イン領域７をより外側に形成することができる。この場
合に、ソース領域６の形成は、サイドウォール絶縁膜８
の形成前であってもよいし形成後であってもよい。
ッシュＥＥＰＲＯＭを示した断面図である。図１１を参
照して、この第３実施例では、上記した第１実施例およ
び第２実施例と異なり、フローティングゲート電極３、
層間絶縁膜４、およびコントロールゲート電極５の両側
壁部分にサイドウォール絶縁膜８が形成されている。こ
のサイドウォール絶縁膜８は、ドレイン領域７とＲＮＯ
膜１２との位置関係を調整するために設けられている。
すなわち、サイドウォール絶縁膜８を形成した後に、イ
オン注入法を用いてドレイン領域７を形成すれば、ドレ
イン領域７をより外側に形成することができる。この場
合に、ソース領域６の形成は、サイドウォール絶縁膜８
の形成前であってもよいし形成後であってもよい。
【００５２】図１２は、本発明の第４実施例によるフラ
ッシュＥＥＰＲＯＭを示した断面図である。図１２を参
照して、この第４実施例では、ドレイン領域７上および
ドレインアバランシェホットキャリア注入領域１０上に
ＲＮＯ膜１２ａが形成されている。また、チャネルホッ
トエレクトロン注入領域２０上にはＮＯ膜２２ａが形成
されている。ソース領域６上およびチャネル領域３５上
には、ＮＯ膜２２ａと連続するようにシリコン酸化膜２
が形成されている。チャネル領域３５上には、シリコン
酸化膜２、ＮＯ膜２２ａ、およびＲＮＯ膜１２ａを介し
て、第１多結晶シリコン膜１３ａと第２多結晶シリコン
膜１３ｂとからなるフローティングゲート電極１３が形
成されている。
ッシュＥＥＰＲＯＭを示した断面図である。図１２を参
照して、この第４実施例では、ドレイン領域７上および
ドレインアバランシェホットキャリア注入領域１０上に
ＲＮＯ膜１２ａが形成されている。また、チャネルホッ
トエレクトロン注入領域２０上にはＮＯ膜２２ａが形成
されている。ソース領域６上およびチャネル領域３５上
には、ＮＯ膜２２ａと連続するようにシリコン酸化膜２
が形成されている。チャネル領域３５上には、シリコン
酸化膜２、ＮＯ膜２２ａ、およびＲＮＯ膜１２ａを介し
て、第１多結晶シリコン膜１３ａと第２多結晶シリコン
膜１３ｂとからなるフローティングゲート電極１３が形
成されている。
【００５３】フローティングゲート電極１３上にはシリ
コン酸化膜またはシリコン窒化膜、またはシリコン酸化
膜とシリコン窒化膜との多層膜からなる層間絶縁膜１４
が形成されている。層間絶縁膜１４は、その単位面積当
たりの容量が２０ｎｍの厚みを有するシリコン酸化膜の
単位面積当たりの容量と等しくなるような膜厚を有して
いる。層間絶縁膜１４上には、１００〜２００ｎｍ程度
の厚みを有する不純物が多量に導入された多結晶シリコ
ン膜からなるコントロールゲート電極１５が形成されて
いる。フローティングゲート電極１３を構成する第１多
結晶シリコン膜１３ａは、その端部がＮＯ膜２２ａ上に
位置するように形成されている。第２多結晶シリコン膜
１３ｂは第１多結晶シリコン膜１３ａの上部表面および
一方の側部表面を覆うように形成されている。
コン酸化膜またはシリコン窒化膜、またはシリコン酸化
膜とシリコン窒化膜との多層膜からなる層間絶縁膜１４
が形成されている。層間絶縁膜１４は、その単位面積当
たりの容量が２０ｎｍの厚みを有するシリコン酸化膜の
単位面積当たりの容量と等しくなるような膜厚を有して
いる。層間絶縁膜１４上には、１００〜２００ｎｍ程度
の厚みを有する不純物が多量に導入された多結晶シリコ
ン膜からなるコントロールゲート電極１５が形成されて
いる。フローティングゲート電極１３を構成する第１多
結晶シリコン膜１３ａは、その端部がＮＯ膜２２ａ上に
位置するように形成されている。第２多結晶シリコン膜
１３ｂは第１多結晶シリコン膜１３ａの上部表面および
一方の側部表面を覆うように形成されている。
【００５４】この第４実施例においても、Ｎチャネルホ
ットエレクトロン注入領域２０に水素濃度の高いＮＯ膜
２２ａを形成することによって、チャネルホットエレク
トロン注入の注入効率を向上させることができる。これ
により、従来のように注入効率を高めるために高いドレ
イン電圧および高いゲート電圧を印加する必要がない。
その結果、低電源電圧でデータの書込時間を短縮するこ
とができる。また、ドレインアバランシェホットキャリ
ア注入領域１０上に水素濃度の低いＲＮＯ膜１２ａを形
成することによって、データの書込時にドレインアバラ
ンシェホットキャリア注入が行なわれるのを有効に抑制
することができる。これにより、ドレインアバランシェ
ホットキャリア注入による界面準位の発生を防止するこ
とができる。したがって、その界面準位の発生によって
生じるしきい値電圧の変動などの不都合を防止すること
ができる。
ットエレクトロン注入領域２０に水素濃度の高いＮＯ膜
２２ａを形成することによって、チャネルホットエレク
トロン注入の注入効率を向上させることができる。これ
により、従来のように注入効率を高めるために高いドレ
イン電圧および高いゲート電圧を印加する必要がない。
その結果、低電源電圧でデータの書込時間を短縮するこ
とができる。また、ドレインアバランシェホットキャリ
ア注入領域１０上に水素濃度の低いＲＮＯ膜１２ａを形
成することによって、データの書込時にドレインアバラ
ンシェホットキャリア注入が行なわれるのを有効に抑制
することができる。これにより、ドレインアバランシェ
ホットキャリア注入による界面準位の発生を防止するこ
とができる。したがって、その界面準位の発生によって
生じるしきい値電圧の変動などの不都合を防止すること
ができる。
【００５５】図１３〜図１８は、図１２に示した第４実
施例のフラッシュＥＥＰＲＯＭの製造プロセスを説明す
るための断面図である。図１３〜図１８を参照して、次
に第４実施例のフラッシュＥＥＰＲＯＭの製造プロセス
について説明する。
施例のフラッシュＥＥＰＲＯＭの製造プロセスを説明す
るための断面図である。図１３〜図１８を参照して、次
に第４実施例のフラッシュＥＥＰＲＯＭの製造プロセス
について説明する。
【００５６】まず、図１３に示すように、Ｐ型半導体基
板１上に酸化または堆積によって１０ｎｍ程度の厚みを
有するシリコン酸化膜２を形成する。シリコン酸化膜２
上にＣＶＤ法を用いて３０〜１００ｎｍ程度の厚みを有
する不純物が多量に導入された第１多結晶シリコン膜１
３ａを形成する。第１多結晶シリコン膜１３ａ上の所定
領域に写真製版技術を用いてフォトレジスト１９ａを形
成する。フォトレジスト１９ａをマスクとして第１多結
晶シリコン膜１３ａを異方性エッチングすることによっ
て、図１４に示されるような第１多結晶シリコン膜１３
ａが形成される。その後、フォトレジスト１９ａを除去
する。
板１上に酸化または堆積によって１０ｎｍ程度の厚みを
有するシリコン酸化膜２を形成する。シリコン酸化膜２
上にＣＶＤ法を用いて３０〜１００ｎｍ程度の厚みを有
する不純物が多量に導入された第１多結晶シリコン膜１
３ａを形成する。第１多結晶シリコン膜１３ａ上の所定
領域に写真製版技術を用いてフォトレジスト１９ａを形
成する。フォトレジスト１９ａをマスクとして第１多結
晶シリコン膜１３ａを異方性エッチングすることによっ
て、図１４に示されるような第１多結晶シリコン膜１３
ａが形成される。その後、フォトレジスト１９ａを除去
する。
【００５７】次に、第１多結晶シリコン膜１３ａをマス
クとして、シリコン酸化膜２の一部を窒化する。これに
より、図１５に示されるようなＮＯ膜２２ａが形成され
る。この窒化は、たとえば８００℃〜１１００℃のアン
モニア雰囲気中に、シリコン酸化膜２を１０〜６０秒間
さらすことによって行なわれる。
クとして、シリコン酸化膜２の一部を窒化する。これに
より、図１５に示されるようなＮＯ膜２２ａが形成され
る。この窒化は、たとえば８００℃〜１１００℃のアン
モニア雰囲気中に、シリコン酸化膜２を１０〜６０秒間
さらすことによって行なわれる。
【００５８】次に、図１６に示すように、ＮＯ膜２２ａ
上および第１多結晶シリコン膜１３ａ上に、ＣＶＤ法を
用いて５０〜１００ｎｍ程度の厚みを有する不純物が多
量に導入された第２多結晶シリコン膜１３ｂを形成す
る。第２多結晶シリコン膜１３ｂ上に層間絶縁膜１４を
形成する。層間絶縁膜１４上に１００〜２００ｎｍ程度
の厚みを有する不純物が多量に導入された多結晶シリコ
ン膜１５を形成する。多結晶シリコン膜１５上の所定領
域にフォトレジスト１９ｂを形成する。
上および第１多結晶シリコン膜１３ａ上に、ＣＶＤ法を
用いて５０〜１００ｎｍ程度の厚みを有する不純物が多
量に導入された第２多結晶シリコン膜１３ｂを形成す
る。第２多結晶シリコン膜１３ｂ上に層間絶縁膜１４を
形成する。層間絶縁膜１４上に１００〜２００ｎｍ程度
の厚みを有する不純物が多量に導入された多結晶シリコ
ン膜１５を形成する。多結晶シリコン膜１５上の所定領
域にフォトレジスト１９ｂを形成する。
【００５９】次に、フォトレジスト１９ｂをマスクとし
て多結晶シリコン膜１５、層間絶縁膜１４、第２多結晶
シリコン膜１３ｂ、および第１多結晶シリコン膜１３ａ
を異方性エッチングする。これにより、図１７に示され
るような第１多結晶シリコン膜１３ａおよび第２多結晶
シリコン膜１３ｂからなるフローティングゲート電極１
３と、層間絶縁膜１４と、コントロールゲート電極１５
とを形成する。フローティングゲート電極１３は、その
幅が０．５μｍ程度となるように形成する。その後、フ
ォトレジスト１９ｂを除去する。
て多結晶シリコン膜１５、層間絶縁膜１４、第２多結晶
シリコン膜１３ｂ、および第１多結晶シリコン膜１３ａ
を異方性エッチングする。これにより、図１７に示され
るような第１多結晶シリコン膜１３ａおよび第２多結晶
シリコン膜１３ｂからなるフローティングゲート電極１
３と、層間絶縁膜１４と、コントロールゲート電極１５
とを形成する。フローティングゲート電極１３は、その
幅が０．５μｍ程度となるように形成する。その後、フ
ォトレジスト１９ｂを除去する。
【００６０】次に、８００℃〜１１００℃で５〜６０秒
間アニールまたは酸化を行なう。これにより、ＮＯ膜２
２ａ（図１７参照）の露出している部分と、ＮＯ膜２２
ａの第２多結晶シリコン膜１３ｂ下に位置する領域の一
部との水素濃度を下げることができる。その結果、図１
８に示すようなＲＮＯ膜１２ａが形成される。
間アニールまたは酸化を行なう。これにより、ＮＯ膜２
２ａ（図１７参照）の露出している部分と、ＮＯ膜２２
ａの第２多結晶シリコン膜１３ｂ下に位置する領域の一
部との水素濃度を下げることができる。その結果、図１
８に示すようなＲＮＯ膜１２ａが形成される。
【００６１】最後に、図１２に示したように、コントロ
ールゲート電極１５をマスクとしてＰ型半導体基板１に
砒素などのＮ型不純物を１×１０15／ｃｍ2 以上の不純
物濃度でイオン注入する。これにより、ソース領域６お
よびドレイン領域７が形成される。このようにして、第
４実施例のフラッシュＥＥＰＲＯＭが形成される。な
お、ソース領域６およびドレイン領域７を形成するため
のイオン注入は、図１８に示した工程の前に行なっても
よい。また、ソース領域６およびドレイン領域７を形成
するためのイオン注入法として、斜めイオン注入法を用
いてもよい。さらに、必要に応じて、ソース領域６およ
びドレイン領域７を別々の工程で形成してもよい。
ールゲート電極１５をマスクとしてＰ型半導体基板１に
砒素などのＮ型不純物を１×１０15／ｃｍ2 以上の不純
物濃度でイオン注入する。これにより、ソース領域６お
よびドレイン領域７が形成される。このようにして、第
４実施例のフラッシュＥＥＰＲＯＭが形成される。な
お、ソース領域６およびドレイン領域７を形成するため
のイオン注入は、図１８に示した工程の前に行なっても
よい。また、ソース領域６およびドレイン領域７を形成
するためのイオン注入法として、斜めイオン注入法を用
いてもよい。さらに、必要に応じて、ソース領域６およ
びドレイン領域７を別々の工程で形成してもよい。
【００６２】図１９は、本発明の第５実施例によるフラ
ッシュＥＥＰＲＯＭを示した断面図である。図１９を参
照して、この第５実施例では、Ｎ型のドレイン領域７の
チャネル領域側の端部を覆うようにＰ型不純物層１７が
形成されている。これにより、ドレイン領域７の近傍の
電界が強くなる。その結果、チャネルホットエレクトロ
ン注入の注入効率をさらに向上させることができる。
ッシュＥＥＰＲＯＭを示した断面図である。図１９を参
照して、この第５実施例では、Ｎ型のドレイン領域７の
チャネル領域側の端部を覆うようにＰ型不純物層１７が
形成されている。これにより、ドレイン領域７の近傍の
電界が強くなる。その結果、チャネルホットエレクトロ
ン注入の注入効率をさらに向上させることができる。
【００６３】図２０は、本発明の第６実施例によるフラ
ッシュＥＥＰＲＯＭを示した断面図である。図２０を参
照して、この第６実施例のフラッシュＥＥＰＲＯＭで
は、Ｐ型半導体基板１の主表面上にチャネル領域３５を
挟むように所定の間隔を隔ててソース領域６と高濃度ド
レイン領域２７とが形成されている。高濃度ドレイン領
域２７のチャネル領域３５側には低濃度ドレイン領域３
７が形成されている。チャネル領域３５上には１０ｎｍ
程度の厚みを有するＮＯ膜２２ｂが形成されている。Ｎ
Ｏ膜２２ｂ上には５０〜１００ｎｍ程度の厚みを有する
不純物が多量に導入された多結晶シリコン膜からなるフ
ローティングゲート電極３が形成されている。フローテ
ィングゲート電極３上には層間絶縁膜４が形成されてい
る。層間絶縁膜４は、シリコン酸化膜またはシリコン窒
化膜、またはシリコン窒化膜とシリコン酸化膜との多層
膜からなる。層間絶縁膜４は、その単位面積当たりの容
量が２０ｎｍの厚みを有するシリコン酸化膜の単位面積
当たりの容量と同じ容量になるような厚みを有してい
る。層間絶縁膜４上には１００〜２００ｎｍ程度の厚み
を有する不純物が多量に導入された多結晶シリコン膜か
らなるコントロールゲート電極５が形成されている。コ
ントロールゲート電極５，層間絶縁膜４，フローティン
グゲート電極３，ＮＯ膜２２ｂの両側壁部分の表面上、
ソース領域６上、低濃度ドレイン領域３７上、高濃度ド
レイン領域２７上には、ＲＮＯ膜１２ｂが形成されてい
る。ＲＮＯ膜１２ｂの側部表面上にはサイドウォール絶
縁膜１８が形成されている。
ッシュＥＥＰＲＯＭを示した断面図である。図２０を参
照して、この第６実施例のフラッシュＥＥＰＲＯＭで
は、Ｐ型半導体基板１の主表面上にチャネル領域３５を
挟むように所定の間隔を隔ててソース領域６と高濃度ド
レイン領域２７とが形成されている。高濃度ドレイン領
域２７のチャネル領域３５側には低濃度ドレイン領域３
７が形成されている。チャネル領域３５上には１０ｎｍ
程度の厚みを有するＮＯ膜２２ｂが形成されている。Ｎ
Ｏ膜２２ｂ上には５０〜１００ｎｍ程度の厚みを有する
不純物が多量に導入された多結晶シリコン膜からなるフ
ローティングゲート電極３が形成されている。フローテ
ィングゲート電極３上には層間絶縁膜４が形成されてい
る。層間絶縁膜４は、シリコン酸化膜またはシリコン窒
化膜、またはシリコン窒化膜とシリコン酸化膜との多層
膜からなる。層間絶縁膜４は、その単位面積当たりの容
量が２０ｎｍの厚みを有するシリコン酸化膜の単位面積
当たりの容量と同じ容量になるような厚みを有してい
る。層間絶縁膜４上には１００〜２００ｎｍ程度の厚み
を有する不純物が多量に導入された多結晶シリコン膜か
らなるコントロールゲート電極５が形成されている。コ
ントロールゲート電極５，層間絶縁膜４，フローティン
グゲート電極３，ＮＯ膜２２ｂの両側壁部分の表面上、
ソース領域６上、低濃度ドレイン領域３７上、高濃度ド
レイン領域２７上には、ＲＮＯ膜１２ｂが形成されてい
る。ＲＮＯ膜１２ｂの側部表面上にはサイドウォール絶
縁膜１８が形成されている。
【００６４】この第６実施例では、低濃度ドレイン領域
３７と高濃度ドレイン領域２７とによってＬＤＤ構造の
ドレイン領域を形成している。このようなＬＤＤ構造で
は、ドレインアバランシェホットキャリア注入領域１０
は低濃度ドレイン領域３７の中に位置する。そのドレイ
ンアバランシェホットキャリア注入領域１０上には、水
素濃度の低い（３×１０20／ｃｍ3 未満）ＲＮＯ膜１２
ｂが形成されている。チャネルホットエレクトロン（ホ
ール）注入領域２０上には、水素濃度の比較的高い（３
×１０20／ｃｍ3 以上）ＮＯ膜２２ｂが形成されてい
る。このＮＯ膜２２ｂによって、データの書込時にチャ
ネルホットエレクトロン注入の注入効率を向上させるこ
とができる。また、ＲＮＯ膜１２ｂによって、データの
書込時にドレインアバランシェホットキャリア注入を抑
制することができる。
３７と高濃度ドレイン領域２７とによってＬＤＤ構造の
ドレイン領域を形成している。このようなＬＤＤ構造で
は、ドレインアバランシェホットキャリア注入領域１０
は低濃度ドレイン領域３７の中に位置する。そのドレイ
ンアバランシェホットキャリア注入領域１０上には、水
素濃度の低い（３×１０20／ｃｍ3 未満）ＲＮＯ膜１２
ｂが形成されている。チャネルホットエレクトロン（ホ
ール）注入領域２０上には、水素濃度の比較的高い（３
×１０20／ｃｍ3 以上）ＮＯ膜２２ｂが形成されてい
る。このＮＯ膜２２ｂによって、データの書込時にチャ
ネルホットエレクトロン注入の注入効率を向上させるこ
とができる。また、ＲＮＯ膜１２ｂによって、データの
書込時にドレインアバランシェホットキャリア注入を抑
制することができる。
【００６５】図２１〜図３２は、図２０に示した第６実
施例のフラッシュＥＥＰＲＯＭの製造プロセスを説明す
るための断面図である。図２１〜図３２を参照して、次
に第６実施例のフラッシュＥＥＰＲＯＭの製造プロセス
について説明する。
施例のフラッシュＥＥＰＲＯＭの製造プロセスを説明す
るための断面図である。図２１〜図３２を参照して、次
に第６実施例のフラッシュＥＥＰＲＯＭの製造プロセス
について説明する。
【００６６】まず、図２１に示すように、Ｐ型半導体基
板１の表面を酸化することによってＰ型半導体基板１上
に１０ｎｍ程度の厚みを有するシリコン酸化膜２を形成
する。なお、このシリコン酸化膜２はＣＶＤ法によって
形成してもよい。
板１の表面を酸化することによってＰ型半導体基板１上
に１０ｎｍ程度の厚みを有するシリコン酸化膜２を形成
する。なお、このシリコン酸化膜２はＣＶＤ法によって
形成してもよい。
【００６７】次に、シリコン酸化膜２を窒化することに
よって、図２２に示すような水素濃度が比較的高い（３
×１０20／ｃｍ3 以上）ＮＯ膜２２ｂを形成する。この
窒化は、たとえば８００℃〜１１００℃のアンモニア雰
囲気中にシリコン酸化膜２を１０〜６０秒間さらすこと
によって行なわれる。
よって、図２２に示すような水素濃度が比較的高い（３
×１０20／ｃｍ3 以上）ＮＯ膜２２ｂを形成する。この
窒化は、たとえば８００℃〜１１００℃のアンモニア雰
囲気中にシリコン酸化膜２を１０〜６０秒間さらすこと
によって行なわれる。
【００６８】次に、図２３に示すように、ＮＯ膜２２ｂ
上に５０〜１００ｎｍ程度の厚みを有する不純物が多量
に導入された多結晶シリコン膜３を形成する。多結晶シ
リコン膜３上に層間絶縁膜４を形成する。層間絶縁膜４
は、シリコン酸化膜、またはシリコン窒化膜、またはシ
リコン酸化膜とシリコン窒化膜との多層膜によって形成
する。また、層間絶縁膜４は、その単位面積あたりの容
量が２０ｎｍ程度の厚みを有するシリコン酸化膜の単位
面積当たりの容量と同じになるような厚みを有してい
る。その後、層間絶縁膜４上に１００〜２００ｎｍ程度
の厚みを有する不純物が多量に導入された多結晶シリコ
ン膜５を形成する。多結晶シリコン膜５上の所定領域に
フォトレジスト２９を形成する。フォトレジスト２９を
マスクとして多結晶シリコン膜５、層間絶縁膜４、多結
晶シリコン膜３、ＮＯ膜２２ｂを異方性エッチングす
る。これにより、図２４に示されるようなコントロール
ゲート電極５、層間絶縁膜４、フローティングゲート電
極３、およびＮＯ膜２２ｂが形成される。この後、フォ
トレジスト２９を除去する。
上に５０〜１００ｎｍ程度の厚みを有する不純物が多量
に導入された多結晶シリコン膜３を形成する。多結晶シ
リコン膜３上に層間絶縁膜４を形成する。層間絶縁膜４
は、シリコン酸化膜、またはシリコン窒化膜、またはシ
リコン酸化膜とシリコン窒化膜との多層膜によって形成
する。また、層間絶縁膜４は、その単位面積あたりの容
量が２０ｎｍ程度の厚みを有するシリコン酸化膜の単位
面積当たりの容量と同じになるような厚みを有してい
る。その後、層間絶縁膜４上に１００〜２００ｎｍ程度
の厚みを有する不純物が多量に導入された多結晶シリコ
ン膜５を形成する。多結晶シリコン膜５上の所定領域に
フォトレジスト２９を形成する。フォトレジスト２９を
マスクとして多結晶シリコン膜５、層間絶縁膜４、多結
晶シリコン膜３、ＮＯ膜２２ｂを異方性エッチングす
る。これにより、図２４に示されるようなコントロール
ゲート電極５、層間絶縁膜４、フローティングゲート電
極３、およびＮＯ膜２２ｂが形成される。この後、フォ
トレジスト２９を除去する。
【００６９】次に、図２５に示すように、全面を覆うよ
うに４〜２０ｎｍ程度の厚みを有するシリコン酸化膜３
２を形成する。このシリコン酸化膜３２は、酸化または
堆積によって形成する。
うに４〜２０ｎｍ程度の厚みを有するシリコン酸化膜３
２を形成する。このシリコン酸化膜３２は、酸化または
堆積によって形成する。
【００７０】次に、シリコン酸化膜３２をたとえば８０
０℃〜１１００℃の温度条件下でアンモニア雰囲気中に
１０〜６０秒間さらすことによってシリコン酸化膜３２
を窒化する。これにより、図２６に示すような水素濃度
が比較的高い（３×１０20／ｃｍ3 以上）ＮＯ膜４２を
形成する。さらに、ＮＯ膜４２を８００℃〜１１００℃
の温度条件下で５〜６０秒間アニールまたは酸化する。
これにより、図２７に示されるような、窒素濃度が２．
５×１０20／ｃｍ3 、水素濃度が３×１０20／ｃｍ3 未
満のＲＮＯ膜１２ｂが形成される。
０℃〜１１００℃の温度条件下でアンモニア雰囲気中に
１０〜６０秒間さらすことによってシリコン酸化膜３２
を窒化する。これにより、図２６に示すような水素濃度
が比較的高い（３×１０20／ｃｍ3 以上）ＮＯ膜４２を
形成する。さらに、ＮＯ膜４２を８００℃〜１１００℃
の温度条件下で５〜６０秒間アニールまたは酸化する。
これにより、図２７に示されるような、窒素濃度が２．
５×１０20／ｃｍ3 、水素濃度が３×１０20／ｃｍ3 未
満のＲＮＯ膜１２ｂが形成される。
【００７１】次に、図２８に示すように、Ｐ型半導体基
板１のドレイン領域が形成される領域に、砒素などのＮ
型不純物を１×１０14／ｃｍ2 以下の不純物濃度でイオ
ン注入する。これにより、低濃度ドレイン領域３７が形
成される。
板１のドレイン領域が形成される領域に、砒素などのＮ
型不純物を１×１０14／ｃｍ2 以下の不純物濃度でイオ
ン注入する。これにより、低濃度ドレイン領域３７が形
成される。
【００７２】次に、図２９に示すように、Ｐ型半導体基
板１のソース領域が形成される領域に、砒素などのＮ型
不純物を１×１０15／ｃｍ2 以上の不純物濃度でイオン
注入する。これにより、ソース領域６が形成される。
板１のソース領域が形成される領域に、砒素などのＮ型
不純物を１×１０15／ｃｍ2 以上の不純物濃度でイオン
注入する。これにより、ソース領域６が形成される。
【００７３】次に、図３０に示すように、全面にＣＶＤ
法を用いて、５０〜２００ｎｍ程度の厚みを有するシリ
コン酸化膜を形成する。シリコン酸化膜１８ａの全面を
異方性エッチングすることによって、図３１に示すよう
なサイドウォール絶縁膜１８が形成される。これと同時
に、ソース領域６上およびドレイン領域３７上に位置す
るＲＮＯ膜１２ｂも除去される。
法を用いて、５０〜２００ｎｍ程度の厚みを有するシリ
コン酸化膜を形成する。シリコン酸化膜１８ａの全面を
異方性エッチングすることによって、図３１に示すよう
なサイドウォール絶縁膜１８が形成される。これと同時
に、ソース領域６上およびドレイン領域３７上に位置す
るＲＮＯ膜１２ｂも除去される。
【００７４】最後に、図３２に示すように、サイドウォ
ール絶縁膜１８およびコントロールゲート電極５をマス
クとして、Ｐ型半導体基板１に砒素などのＮ型の不純物
を１×１０15／ｃｍ2 以上の不純物濃度でイオン注入す
る。これにより、高濃度ドレイン領域２７が形成され
る。この場合に、ソース領域６には重ねてイオン注入が
行なわれるが、素子の特性上は何ら問題はない。このよ
うにして、図２０に示すような第６実施例のフラッシュ
ＥＥＰＲＯＭが形成される。
ール絶縁膜１８およびコントロールゲート電極５をマス
クとして、Ｐ型半導体基板１に砒素などのＮ型の不純物
を１×１０15／ｃｍ2 以上の不純物濃度でイオン注入す
る。これにより、高濃度ドレイン領域２７が形成され
る。この場合に、ソース領域６には重ねてイオン注入が
行なわれるが、素子の特性上は何ら問題はない。このよ
うにして、図２０に示すような第６実施例のフラッシュ
ＥＥＰＲＯＭが形成される。
【００７５】なお、図２８および図２９に示したイオン
注入工程は、図２６に示したＮＯ膜４２の形成前または
図２７に示したＲＮＯ膜１２ｂの形成前に行なってもよ
い。また、図３２に示した高濃度ドレイン領域２７を形
成するためのイオン注入を、斜めイオン注入法を用いて
行なってもよい。さらに、図２８および図２９に示した
イオン注入工程は同時に行なってもよい。この場合は、
不純物濃度は図２８に示した低濃度ドレイン領域３７の
不純物濃度に合わせる。
注入工程は、図２６に示したＮＯ膜４２の形成前または
図２７に示したＲＮＯ膜１２ｂの形成前に行なってもよ
い。また、図３２に示した高濃度ドレイン領域２７を形
成するためのイオン注入を、斜めイオン注入法を用いて
行なってもよい。さらに、図２８および図２９に示した
イオン注入工程は同時に行なってもよい。この場合は、
不純物濃度は図２８に示した低濃度ドレイン領域３７の
不純物濃度に合わせる。
【００７６】図３３は、本発明の第７実施例によるフラ
ッシュＥＥＰＲＯＭを示した断面図である。図３３を参
照して、この第７実施例のフラッシュＥＥＰＲＯＭで
は、Ｐ型半導体基板１の主表面上にチャネル領域３５を
挟むように所定の間隔を隔てて高濃度ソース領域２６お
よび高濃度ドレイン領域２７が形成されている。また、
高濃度ソース領域２６および高濃度ドレイン領域２７の
チャネル領域３５側には、それぞれ低濃度ソース領域３
６および低濃度ドレイン領域３７が形成されている。こ
れにより、ＬＤＤ構造のソース領域およびドレイン領域
が形成される。高濃度ソース領域２６上、低濃度ソース
領域３６上の所定領域、高濃度ドレイン領域２７上、お
よび低濃度ドレイン領域３７上の所定領域には、ＲＮＯ
膜１２ｃが形成されている。低濃度ソース領域３６上お
よび低濃度ドレイン領域３７上には、ＲＮＯ膜１２ｃと
連続するようにＮＯ膜２２ｃが形成されている。チャネ
ル領域３５上には、ＮＯ膜２２ｃに挟まれるようにシリ
コン酸化膜２ｃが形成されている。シリコン酸化膜２
ｃ、ＮＯ膜２２ｃ、およびＲＮＯ膜１２ｃは、それぞれ
１０ｎｍ程度の厚みを有している。
ッシュＥＥＰＲＯＭを示した断面図である。図３３を参
照して、この第７実施例のフラッシュＥＥＰＲＯＭで
は、Ｐ型半導体基板１の主表面上にチャネル領域３５を
挟むように所定の間隔を隔てて高濃度ソース領域２６お
よび高濃度ドレイン領域２７が形成されている。また、
高濃度ソース領域２６および高濃度ドレイン領域２７の
チャネル領域３５側には、それぞれ低濃度ソース領域３
６および低濃度ドレイン領域３７が形成されている。こ
れにより、ＬＤＤ構造のソース領域およびドレイン領域
が形成される。高濃度ソース領域２６上、低濃度ソース
領域３６上の所定領域、高濃度ドレイン領域２７上、お
よび低濃度ドレイン領域３７上の所定領域には、ＲＮＯ
膜１２ｃが形成されている。低濃度ソース領域３６上お
よび低濃度ドレイン領域３７上には、ＲＮＯ膜１２ｃと
連続するようにＮＯ膜２２ｃが形成されている。チャネ
ル領域３５上には、ＮＯ膜２２ｃに挟まれるようにシリ
コン酸化膜２ｃが形成されている。シリコン酸化膜２
ｃ、ＮＯ膜２２ｃ、およびＲＮＯ膜１２ｃは、それぞれ
１０ｎｍ程度の厚みを有している。
【００７７】シリコン酸化膜２ｃ上には３０〜２００ｎ
ｍ程度の厚みを有する不純物が多量に導入された第１多
結晶シリコン膜２３ａが形成されている。第１多結晶シ
リコン膜２３ａを覆うように不純物が多量に導入された
５０ｎｍ程度の厚みを有する第２多結晶シリコン膜２３
ｂが形成されている。第１多結晶シリコン膜２３ａと第
２多結晶シリコン膜２３ｂとによってフローティングゲ
ート電極２３が構成される。第２多結晶シリコン膜２３
ｂ上には、シリコン酸化膜またはシリコン窒化膜または
シリコン酸化膜とシリコン窒化膜との多層膜からなる層
間絶縁膜２４が形成されている。層間絶縁膜２４は、そ
の単位面積当たりの容量が２０ｎｍ程度の厚みを有する
シリコン酸化膜の単位面積当たりの容量と同じ容量にな
るような厚みを有している。
ｍ程度の厚みを有する不純物が多量に導入された第１多
結晶シリコン膜２３ａが形成されている。第１多結晶シ
リコン膜２３ａを覆うように不純物が多量に導入された
５０ｎｍ程度の厚みを有する第２多結晶シリコン膜２３
ｂが形成されている。第１多結晶シリコン膜２３ａと第
２多結晶シリコン膜２３ｂとによってフローティングゲ
ート電極２３が構成される。第２多結晶シリコン膜２３
ｂ上には、シリコン酸化膜またはシリコン窒化膜または
シリコン酸化膜とシリコン窒化膜との多層膜からなる層
間絶縁膜２４が形成されている。層間絶縁膜２４は、そ
の単位面積当たりの容量が２０ｎｍ程度の厚みを有する
シリコン酸化膜の単位面積当たりの容量と同じ容量にな
るような厚みを有している。
【００７８】層間絶縁膜２４上には１００〜２００ｎｍ
程度の厚みを有する不純物が多量に導入された多結晶シ
リコン膜２が形成されている。第２多結晶シリコン膜２
３ｂ，層間絶縁膜２４，多結晶シリコン膜２５の側壁部
分を覆うようにサイドウォール絶縁膜２８が形成されて
いる。
程度の厚みを有する不純物が多量に導入された多結晶シ
リコン膜２が形成されている。第２多結晶シリコン膜２
３ｂ，層間絶縁膜２４，多結晶シリコン膜２５の側壁部
分を覆うようにサイドウォール絶縁膜２８が形成されて
いる。
【００７９】ここで、この第７実施例においても、チャ
ネルホットエレクトロン（ホール）注入領域２０上に、
水素濃度の比較的高い（３×１０20／ｃｍ3 以上）ＮＯ
膜２２ｃを形成している。これにより、データの書込時
にチャネルホットエレクトロン注入の注入効率を向上さ
せることができる。その結果、従来のようにゲート電圧
およびドレイン電圧を高くする必要がなく、低電源電圧
で書込効率を向上させることができる。また、ドレイン
アバランシェホットキャリア注入領域上に、水素濃度の
低い（３×１０20／ｃｍ3 未満）ＲＮＯ膜１２ｃを形成
している。これにより、データの書込時にドレインアバ
ランシェホットキャリア注入を抑制することができる。
その結果、ドレインアバランシェホットキャリア注入に
よる界面準位の発生を有効に防止することができる。そ
れにより、素子の信頼性を向上させることができる。
ネルホットエレクトロン（ホール）注入領域２０上に、
水素濃度の比較的高い（３×１０20／ｃｍ3 以上）ＮＯ
膜２２ｃを形成している。これにより、データの書込時
にチャネルホットエレクトロン注入の注入効率を向上さ
せることができる。その結果、従来のようにゲート電圧
およびドレイン電圧を高くする必要がなく、低電源電圧
で書込効率を向上させることができる。また、ドレイン
アバランシェホットキャリア注入領域上に、水素濃度の
低い（３×１０20／ｃｍ3 未満）ＲＮＯ膜１２ｃを形成
している。これにより、データの書込時にドレインアバ
ランシェホットキャリア注入を抑制することができる。
その結果、ドレインアバランシェホットキャリア注入に
よる界面準位の発生を有効に防止することができる。そ
れにより、素子の信頼性を向上させることができる。
【００８０】図３４〜図４３は、図３３に示した第７実
施例のフラッシュＥＥＰＲＯＭの製造プロセスを説明す
るための断面図である。図３４〜図４３を参照して、つ
ぎに第７実施例のフラッシュＥＥＰＲＯＭの製造プロセ
スについて説明する。
施例のフラッシュＥＥＰＲＯＭの製造プロセスを説明す
るための断面図である。図３４〜図４３を参照して、つ
ぎに第７実施例のフラッシュＥＥＰＲＯＭの製造プロセ
スについて説明する。
【００８１】まず、図３４に示すように、Ｐ型半導体基
板１上に１０ｎｍ程度の厚みを有するシリコン酸化膜２
ｃを形成する。シリコン酸化膜２ｃ上にＣＶＤ法を用い
て３０〜２００ｎｍ程度の厚みを有する不純物が多量に
導入された第１多結晶シリコン膜２３ａを形成する。第
１多結晶シリコン膜２３ａ上の所定領域にフォトレジス
ト３９を形成する。フォトレジスト３９をマスクとして
第１多結晶シリコン膜２３ａを異方性エッチングする。
これにより、図３５に示されるような形状を有する第１
多結晶シリコン膜２３ａが形成される。この後、フォト
レジスト３９を除去する。
板１上に１０ｎｍ程度の厚みを有するシリコン酸化膜２
ｃを形成する。シリコン酸化膜２ｃ上にＣＶＤ法を用い
て３０〜２００ｎｍ程度の厚みを有する不純物が多量に
導入された第１多結晶シリコン膜２３ａを形成する。第
１多結晶シリコン膜２３ａ上の所定領域にフォトレジス
ト３９を形成する。フォトレジスト３９をマスクとして
第１多結晶シリコン膜２３ａを異方性エッチングする。
これにより、図３５に示されるような形状を有する第１
多結晶シリコン膜２３ａが形成される。この後、フォト
レジスト３９を除去する。
【００８２】次に、第１多結晶シリコン膜２３ａをマス
クとしてシリコン酸化膜２ｃを窒化することによって、
図３６に示されるような水素濃度の比較的高い（３×１
０20／ｃｍ3 以上）ＮＯ膜２２ｃを形成する。この窒化
は、８００℃〜１１００℃のアンモニア雰囲気中にシリ
コン酸化膜２ｃを１０〜６０秒間さらすことによって行
なわれる。
クとしてシリコン酸化膜２ｃを窒化することによって、
図３６に示されるような水素濃度の比較的高い（３×１
０20／ｃｍ3 以上）ＮＯ膜２２ｃを形成する。この窒化
は、８００℃〜１１００℃のアンモニア雰囲気中にシリ
コン酸化膜２ｃを１０〜６０秒間さらすことによって行
なわれる。
【００８３】次に、図３７に示すように、ＣＶＤ法を用
いて５０ｎｍ程度の厚みを有する不純物が多量に導入さ
れた第２多結晶シリコン膜２３ｂを全面に形成する。
いて５０ｎｍ程度の厚みを有する不純物が多量に導入さ
れた第２多結晶シリコン膜２３ｂを全面に形成する。
【００８４】次に、図３８に示すように、Ｐ型半導体基
板１に砒素などのＮ型不純物をイオン注入することによ
って、低濃度ドレイン領域３７および低濃度ソース領域
３６を形成する。なお、低濃度ソース領域３６を形成し
ないで低濃度ドレイン領域３７のみ形成するようにして
もよい。
板１に砒素などのＮ型不純物をイオン注入することによ
って、低濃度ドレイン領域３７および低濃度ソース領域
３６を形成する。なお、低濃度ソース領域３６を形成し
ないで低濃度ドレイン領域３７のみ形成するようにして
もよい。
【００８５】次に、図３９に示すように、第２多結晶シ
リコン膜２３ｂ上にシリコン酸化膜またはシリコン窒化
膜またはシリコン酸化膜とシリコン窒化膜との多層膜か
らなる層間絶縁膜２４を形成する。層間絶縁膜２４上に
１００〜２００ｎｍ程度の厚みを有する不純物が多量に
導入された多結晶シリコン膜２５を形成する。多結晶シ
リコン膜２５上の所定領域にフォトレジスト４０を形成
する。
リコン膜２３ｂ上にシリコン酸化膜またはシリコン窒化
膜またはシリコン酸化膜とシリコン窒化膜との多層膜か
らなる層間絶縁膜２４を形成する。層間絶縁膜２４上に
１００〜２００ｎｍ程度の厚みを有する不純物が多量に
導入された多結晶シリコン膜２５を形成する。多結晶シ
リコン膜２５上の所定領域にフォトレジスト４０を形成
する。
【００８６】フォトレジスト４０をマスクとして、多結
晶シリコン膜２５、層間絶縁膜２４、および第２多結晶
シリコン膜２３ｂを異方性エッチングする。これによ
り、図４０に示されるようなコントロールゲート電極２
５、層間絶縁膜２４、フローティングゲート電極２３
（２３ａ，２３ｂ）が形成される。コントロールゲート
電極２５は、０．５μｍ程度の幅を有するように形成さ
れる。
晶シリコン膜２５、層間絶縁膜２４、および第２多結晶
シリコン膜２３ｂを異方性エッチングする。これによ
り、図４０に示されるようなコントロールゲート電極２
５、層間絶縁膜２４、フローティングゲート電極２３
（２３ａ，２３ｂ）が形成される。コントロールゲート
電極２５は、０．５μｍ程度の幅を有するように形成さ
れる。
【００８７】次に、８００℃〜１１００℃の温度条件下
で５〜５０秒間アニールまたは酸化を行なう。これによ
り、ＮＯ膜２２ｃの露出している領域の水素濃度を下げ
ることができる。その結果、図４１に示されるような、
水素濃度の低い（３×１０20／ｃｍ3 未満）ＲＮＯ膜１
２ｃが形成される。
で５〜５０秒間アニールまたは酸化を行なう。これによ
り、ＮＯ膜２２ｃの露出している領域の水素濃度を下げ
ることができる。その結果、図４１に示されるような、
水素濃度の低い（３×１０20／ｃｍ3 未満）ＲＮＯ膜１
２ｃが形成される。
【００８８】次に、図４２に示すように、全面に５０〜
２００ｎｍ程度の厚みを有するシリコン酸化膜２８ａを
形成する。そのシリコン酸化膜２８ａを異方性エッチン
グすることによって、図４３に示されるようなサイドウ
ォール絶縁膜２８が形成される。最後に、図３３に示す
ように、イオン注入法を用いて高濃度ソース領域２６お
よび高濃度ドレイン領域２７を形成する。これにより、
第７実施例のフラッシュＥＥＰＲＯＭが完成される。
２００ｎｍ程度の厚みを有するシリコン酸化膜２８ａを
形成する。そのシリコン酸化膜２８ａを異方性エッチン
グすることによって、図４３に示されるようなサイドウ
ォール絶縁膜２８が形成される。最後に、図３３に示す
ように、イオン注入法を用いて高濃度ソース領域２６お
よび高濃度ドレイン領域２７を形成する。これにより、
第７実施例のフラッシュＥＥＰＲＯＭが完成される。
【００８９】図４４は、本発明の第８実施例によるフラ
ッシュＥＥＰＲＯＭを示した断面図である。図４４を参
照して、この第８実施例のフラッシュＥＥＰＲＯＭで
は、図３３に示した第７実施例のＮＯ膜２２ｃおよびＲ
ＮＯ膜１２ｃの代わりに、１つのＲＮＯ膜１２ｄを形成
している。そして、ＲＮＯ膜１２ｄに挟まれるようにシ
リコン酸化膜２ｄが形成されている。また、高濃度ドレ
イン領域２７と連続するように高濃度ドレイン領域７が
形成されている。高濃度ソース領域２６と連続するよう
に高濃度ソース領域６が形成されている。
ッシュＥＥＰＲＯＭを示した断面図である。図４４を参
照して、この第８実施例のフラッシュＥＥＰＲＯＭで
は、図３３に示した第７実施例のＮＯ膜２２ｃおよびＲ
ＮＯ膜１２ｃの代わりに、１つのＲＮＯ膜１２ｄを形成
している。そして、ＲＮＯ膜１２ｄに挟まれるようにシ
リコン酸化膜２ｄが形成されている。また、高濃度ドレ
イン領域２７と連続するように高濃度ドレイン領域７が
形成されている。高濃度ソース領域２６と連続するよう
に高濃度ソース領域６が形成されている。
【００９０】この第８実施例では、チャネルホットエレ
クトロン注入領域２０上にＲＮＯ膜１２ｄが形成されて
いるので、上記した第１実施例〜第７実施例と比較し
て、チャネルホットエレクトロン注入の注入効率を向上
できる効果は劣る。しかし、従来のチャネルホットエレ
クトロン注入領域２０上にシリコン酸化膜が形成されて
いた場合に比べてチャネルホットエレクトロンの注入効
率を向上させることができる。なお、この第８実施例の
ＲＮＯ膜１２ｄは、図３６に示した第７実施例の窒化工
程の直後にアニールまたは酸化を行なうことによって容
易に形成可能である。
クトロン注入領域２０上にＲＮＯ膜１２ｄが形成されて
いるので、上記した第１実施例〜第７実施例と比較し
て、チャネルホットエレクトロン注入の注入効率を向上
できる効果は劣る。しかし、従来のチャネルホットエレ
クトロン注入領域２０上にシリコン酸化膜が形成されて
いた場合に比べてチャネルホットエレクトロンの注入効
率を向上させることができる。なお、この第８実施例の
ＲＮＯ膜１２ｄは、図３６に示した第７実施例の窒化工
程の直後にアニールまたは酸化を行なうことによって容
易に形成可能である。
【００９１】図４５は、本発明の第９実施例によるフラ
ッシュＥＥＰＲＯＭを示した断面図である。図４５を参
照して、この第９実施例のフラッシュＥＥＰＲＯＭで
は、図３３に示した第７実施例と異なり、ＮＯ膜２２ｅ
の幅が狭くなっているとともに、ＲＮＯ膜１２ｅがチャ
ネル領域３５上にまで延びるように形成されている。ま
た、チャネル領域３５上には、ＮＯ膜２２ｅに挟まれる
ようにシリコン酸化膜２ｅが形成されている。
ッシュＥＥＰＲＯＭを示した断面図である。図４５を参
照して、この第９実施例のフラッシュＥＥＰＲＯＭで
は、図３３に示した第７実施例と異なり、ＮＯ膜２２ｅ
の幅が狭くなっているとともに、ＲＮＯ膜１２ｅがチャ
ネル領域３５上にまで延びるように形成されている。ま
た、チャネル領域３５上には、ＮＯ膜２２ｅに挟まれる
ようにシリコン酸化膜２ｅが形成されている。
【００９２】また、高濃度ドレイン領域２７に連続する
ように高濃度ドレイン領域７が形成されている。高濃度
ソース領域２６に連続するように高濃度ソース領域６が
形成されている。この第９実施例では、高濃度ドレイン
領域７と高濃度ドレイン領域２７との組合わせであるの
で、通常のＬＤＤ構造とは異なる。したがって、ドレイ
ンアバランシェホットキャリア注入領域１０は高濃度ド
レイン領域７の外側に位置する。この第９実施例では、
ドレインアバランシェホットキャリア注入領域１０上に
ＲＮＯ膜１２ｅが形成されており、チャネルホットエレ
クトロン注入領域２０上にＮＯ膜２２ｅが形成されてい
る。したがって、第１実施例〜第７実施例と同様、ドレ
インアバランシェホットキャリア注入を抑制しながらチ
ャネルホットエレクトロン注入の注入効率を向上させる
ことができる。なお、ＲＮＯ膜１２ｅは、図４１に示し
た第７実施例の窒化工程と同様のプロセスを用いて、ア
ニールまたは酸化を強く行なうことによって容易に形成
することができる。
ように高濃度ドレイン領域７が形成されている。高濃度
ソース領域２６に連続するように高濃度ソース領域６が
形成されている。この第９実施例では、高濃度ドレイン
領域７と高濃度ドレイン領域２７との組合わせであるの
で、通常のＬＤＤ構造とは異なる。したがって、ドレイ
ンアバランシェホットキャリア注入領域１０は高濃度ド
レイン領域７の外側に位置する。この第９実施例では、
ドレインアバランシェホットキャリア注入領域１０上に
ＲＮＯ膜１２ｅが形成されており、チャネルホットエレ
クトロン注入領域２０上にＮＯ膜２２ｅが形成されてい
る。したがって、第１実施例〜第７実施例と同様、ドレ
インアバランシェホットキャリア注入を抑制しながらチ
ャネルホットエレクトロン注入の注入効率を向上させる
ことができる。なお、ＲＮＯ膜１２ｅは、図４１に示し
た第７実施例の窒化工程と同様のプロセスを用いて、ア
ニールまたは酸化を強く行なうことによって容易に形成
することができる。
【００９３】図４６は、本発明の第１０実施例によるフ
ラッシュＥＥＰＲＯＭを示した断面図である。図４６を
参照して、この第１０実施例のフラッシュＥＥＰＲＯＭ
では、Ｐ型半導体基板１の主表面上に、チャネル領域３
５を挟むように所定の間隔を隔てて高濃度ソース領域２
６および高濃度ドレイン領域２７が形成されている。高
濃度ソース領域２６に連続するように高濃度ソース領域
６が形成されている。チャネル領域３５上の中央部分に
は、１０ｎｍ程度の厚みを有するシリコン酸化膜２ｆが
形成されている。シリコン酸化膜２ｆを挟むようにＮＯ
膜２２ｆが形成されている。ＮＯ膜２２ｆを挟むように
ＲＮＯ膜１２ｆが形成されている。
ラッシュＥＥＰＲＯＭを示した断面図である。図４６を
参照して、この第１０実施例のフラッシュＥＥＰＲＯＭ
では、Ｐ型半導体基板１の主表面上に、チャネル領域３
５を挟むように所定の間隔を隔てて高濃度ソース領域２
６および高濃度ドレイン領域２７が形成されている。高
濃度ソース領域２６に連続するように高濃度ソース領域
６が形成されている。チャネル領域３５上の中央部分に
は、１０ｎｍ程度の厚みを有するシリコン酸化膜２ｆが
形成されている。シリコン酸化膜２ｆを挟むようにＮＯ
膜２２ｆが形成されている。ＮＯ膜２２ｆを挟むように
ＲＮＯ膜１２ｆが形成されている。
【００９４】すなわち、ドレインアバランシェホットキ
ャリア注入領域１０上にはＲＮＯ膜１２ｆが形成されて
おり、チャネルホットエレクトロン注入領域２０上には
ＮＯ膜２２ｆが形成されている。この第１０実施例の高
濃度ドレイン領域２７は、斜めイオン注入法を用いて形
成する。これにより、ドレイン領域２７とＲＮＯ膜１２
ｆとの位置関係を容易に調整することができる。
ャリア注入領域１０上にはＲＮＯ膜１２ｆが形成されて
おり、チャネルホットエレクトロン注入領域２０上には
ＮＯ膜２２ｆが形成されている。この第１０実施例の高
濃度ドレイン領域２７は、斜めイオン注入法を用いて形
成する。これにより、ドレイン領域２７とＲＮＯ膜１２
ｆとの位置関係を容易に調整することができる。
【００９５】なお、上記した第７実施例〜第１０実施例
では、フローティングゲート電極２３下の絶縁膜（２
ｃ，２ｄ，２ｅ，２ｆ、１２ｃ，１２ｄ，１２ｅ，１２
ｆ、２２ｃ，２２ｅ，２２ｆ）の表面積よりも層間絶縁
膜２４の表面積のほうが大きいため、層間絶縁膜２４の
ほうがフローティングゲート電極２３下の絶縁膜よりも
容量が大きくなる。それにより、コントロールゲート電
極２５に印加する電圧を下げることができるという効果
がある。
では、フローティングゲート電極２３下の絶縁膜（２
ｃ，２ｄ，２ｅ，２ｆ、１２ｃ，１２ｄ，１２ｅ，１２
ｆ、２２ｃ，２２ｅ，２２ｆ）の表面積よりも層間絶縁
膜２４の表面積のほうが大きいため、層間絶縁膜２４の
ほうがフローティングゲート電極２３下の絶縁膜よりも
容量が大きくなる。それにより、コントロールゲート電
極２５に印加する電圧を下げることができるという効果
がある。
【００９６】図４７は、本発明の第１１実施例によるフ
ラッシュＥＥＰＲＯＭを示した断面図である。図４７を
参照して、この第１１実施例のフラッシュＥＥＰＲＯＭ
では、Ｐ型半導体基板１の主表面上に、チャネル領域３
５を挟むように所定の間隔を隔ててソース領域６および
ドレイン領域７が形成されている。チャネル領域３５上
には１０ｎｍ程度の厚みを有するＲＮＯ膜１２ｇのみが
形成されている。ＲＮＯ膜１２ｇ上には５０〜１００ｎ
ｍ程度の厚みを有する不純物が多量に導入された多結晶
シリコン膜からなるフローティングゲート電極３が形成
されている。フローティングゲート電極３上には、シリ
コン酸化膜またはシリコン窒化膜、またはシリコン酸化
膜とシリコン窒化膜との多層膜からなる層間絶縁膜４が
形成されている。層間絶縁膜４は、その単位面積当たり
の容量が２０ｎｍの厚みを有するシリコン酸化膜の単位
面積当たりの容量と同じなるような厚みを有している。
層間絶縁膜４上には１００〜２００ｎｍ程度の厚みを有
する不純物が多量に導入された多結晶シリコン膜からな
るコントロールゲート電極５が形成されている。
ラッシュＥＥＰＲＯＭを示した断面図である。図４７を
参照して、この第１１実施例のフラッシュＥＥＰＲＯＭ
では、Ｐ型半導体基板１の主表面上に、チャネル領域３
５を挟むように所定の間隔を隔ててソース領域６および
ドレイン領域７が形成されている。チャネル領域３５上
には１０ｎｍ程度の厚みを有するＲＮＯ膜１２ｇのみが
形成されている。ＲＮＯ膜１２ｇ上には５０〜１００ｎ
ｍ程度の厚みを有する不純物が多量に導入された多結晶
シリコン膜からなるフローティングゲート電極３が形成
されている。フローティングゲート電極３上には、シリ
コン酸化膜またはシリコン窒化膜、またはシリコン酸化
膜とシリコン窒化膜との多層膜からなる層間絶縁膜４が
形成されている。層間絶縁膜４は、その単位面積当たり
の容量が２０ｎｍの厚みを有するシリコン酸化膜の単位
面積当たりの容量と同じなるような厚みを有している。
層間絶縁膜４上には１００〜２００ｎｍ程度の厚みを有
する不純物が多量に導入された多結晶シリコン膜からな
るコントロールゲート電極５が形成されている。
【００９７】ここで、この第１１実施例では、ドレイン
アバランシェホットキャリア注入領域１０上およびチャ
ネルホットエレクトロン注入領域２０上の両方に、窒素
濃度が２．５×１０20／ｃｍ3 以上水素濃度が３×１０
20／ｃｍ3 未満のＲＮＯ膜１２ｇが形成されている。こ
れにより、ドレインアバランシェホットキャリア注チャ
ネルを有効に抑制しながら、チャネルホットエレクトロ
ンの注入効率をある程度向上することができる。また、
ドレインアバランシェ注入を有効に抑制することができ
るので、ドレイン電圧を高くすることも可能となる。そ
の場合には書込効率をさらに向上させることができると
いう効果がある。
アバランシェホットキャリア注入領域１０上およびチャ
ネルホットエレクトロン注入領域２０上の両方に、窒素
濃度が２．５×１０20／ｃｍ3 以上水素濃度が３×１０
20／ｃｍ3 未満のＲＮＯ膜１２ｇが形成されている。こ
れにより、ドレインアバランシェホットキャリア注チャ
ネルを有効に抑制しながら、チャネルホットエレクトロ
ンの注入効率をある程度向上することができる。また、
ドレインアバランシェ注入を有効に抑制することができ
るので、ドレイン電圧を高くすることも可能となる。そ
の場合には書込効率をさらに向上させることができると
いう効果がある。
【００９８】図４８〜図５２は、図４７に示した第１１
実施例のフラッシュＥＥＰＲＯＭの製造プロセスを説明
するための断面図である。図４８〜図５２を参照して、
次に第１１実施例のフラッシュＥＥＰＲＯＭの製造プロ
セスについて説明する。
実施例のフラッシュＥＥＰＲＯＭの製造プロセスを説明
するための断面図である。図４８〜図５２を参照して、
次に第１１実施例のフラッシュＥＥＰＲＯＭの製造プロ
セスについて説明する。
【００９９】まず、図４８に示すように、Ｐ型半導体基
板１上に１０ｎｍ程度の厚みを有するシリコン酸化膜２
を形成する。シリコン酸化膜２は、酸化または堆積によ
って形成する。そして、シリコン酸化膜２を窒化するこ
とによって図４９に示されるような窒素を２．５×１０
2 ／ｃｍ3 以上含み、水素を３×１０20／ｃｍ3 以上含
むＮＯ膜２２を形成する。
板１上に１０ｎｍ程度の厚みを有するシリコン酸化膜２
を形成する。シリコン酸化膜２は、酸化または堆積によ
って形成する。そして、シリコン酸化膜２を窒化するこ
とによって図４９に示されるような窒素を２．５×１０
2 ／ｃｍ3 以上含み、水素を３×１０20／ｃｍ3 以上含
むＮＯ膜２２を形成する。
【０１００】次に、８００℃〜１１００℃の温度条件下
で５〜６０秒間アニールまたは酸化を行なうことによっ
て、図５０に示されるような、窒素濃度が２．５×１０
20／ｃｍ3 以上で水素濃度が３×１０20／ｃｍ3 未満で
あるＲＮＯ膜１２ｇが形成される。
で５〜６０秒間アニールまたは酸化を行なうことによっ
て、図５０に示されるような、窒素濃度が２．５×１０
20／ｃｍ3 以上で水素濃度が３×１０20／ｃｍ3 未満で
あるＲＮＯ膜１２ｇが形成される。
【０１０１】次に、図５１に示すように、ＲＮＯ膜１２
ｇ上にＣＶＤ法を用いて５０〜１００ｎｍ程度の厚みを
有する不純物が多量に導入された多結晶シリコン膜３を
形成する。多結晶シリコン膜３上にシリコン酸化膜また
はシリコン窒化膜、またはシリコン酸化膜とシリコン窒
化膜との多層膜からなる層間絶縁膜４を形成する。層間
絶縁膜４は、その単位面積当たりの容量が２０ｎｍ程度
の厚みを有するシリコン酸化膜の単位面積当たりの容量
と同じになるような厚みで形成する。
ｇ上にＣＶＤ法を用いて５０〜１００ｎｍ程度の厚みを
有する不純物が多量に導入された多結晶シリコン膜３を
形成する。多結晶シリコン膜３上にシリコン酸化膜また
はシリコン窒化膜、またはシリコン酸化膜とシリコン窒
化膜との多層膜からなる層間絶縁膜４を形成する。層間
絶縁膜４は、その単位面積当たりの容量が２０ｎｍ程度
の厚みを有するシリコン酸化膜の単位面積当たりの容量
と同じになるような厚みで形成する。
【０１０２】層間絶縁膜４上にＣＶＤ法を用いて１００
〜２００ｎｍ程度の厚みを有する不純物が多量に導入さ
れた多結晶シリコン膜５を形成する。多結晶シリコン膜
５の所定領域にフォトレジスト４９を形成する。フォト
レジスト４９をマスクとして多結晶シリコン膜５、層間
絶縁膜４、多結晶シリコン膜３、ＲＮＯ膜１２ｇを異方
性エッチングする。これにより、図５２に示されるよう
な、コントロールゲート電極５、層間絶縁膜４、フロー
ティングゲート電極３およびＲＮＯ膜１２ｇが形成され
る。この後、フォトレジスト４９を除去する。
〜２００ｎｍ程度の厚みを有する不純物が多量に導入さ
れた多結晶シリコン膜５を形成する。多結晶シリコン膜
５の所定領域にフォトレジスト４９を形成する。フォト
レジスト４９をマスクとして多結晶シリコン膜５、層間
絶縁膜４、多結晶シリコン膜３、ＲＮＯ膜１２ｇを異方
性エッチングする。これにより、図５２に示されるよう
な、コントロールゲート電極５、層間絶縁膜４、フロー
ティングゲート電極３およびＲＮＯ膜１２ｇが形成され
る。この後、フォトレジスト４９を除去する。
【０１０３】最後に、図４７に示したソース領域６およ
びドレイン領域７をイオン注入法によって形成する。イ
オン注入法としては、通常のイオン注入法の他、斜めイ
オン注入法を用いてもよい。また、フローティングゲー
ト電極３、層間絶縁膜４およびコントロールゲート電極
５の側壁部分にサイドウォール絶縁膜（図示せず）を形
成した後ドレイン領域７を形成するようにしてもよい。
びドレイン領域７をイオン注入法によって形成する。イ
オン注入法としては、通常のイオン注入法の他、斜めイ
オン注入法を用いてもよい。また、フローティングゲー
ト電極３、層間絶縁膜４およびコントロールゲート電極
５の側壁部分にサイドウォール絶縁膜（図示せず）を形
成した後ドレイン領域７を形成するようにしてもよい。
【０１０４】
【発明の効果】本発明に基づく半導体記憶装置によれ
ば、ドレイン領域近傍のチャネル領域に水素を第１の含
有量だけ含む第１の窒化酸化膜を形成することによっ
て、ドレインアバランシェホットキャリア注入を有効に
抑制することができる。これにより、ドレインアバラン
シェホットキャリア注入による界面準位の発生を防止す
ることができる。これと同時に、ドレイン領域近傍のチ
ャネル領域からソース領域に至るまでの領域中に配置さ
れたチャネルホットキャリア注入領域に上記した第１の
含有量よりも多い第２の含有量だけ水素を含む第２の窒
化酸化膜を形成することによって、チャネルホットキャ
リア注入の注入効率を向上させることができる。これに
より、ゲート電圧およびドレイン電圧を高くすることな
く書込効率を向上することができる。
ば、ドレイン領域近傍のチャネル領域に水素を第１の含
有量だけ含む第１の窒化酸化膜を形成することによっ
て、ドレインアバランシェホットキャリア注入を有効に
抑制することができる。これにより、ドレインアバラン
シェホットキャリア注入による界面準位の発生を防止す
ることができる。これと同時に、ドレイン領域近傍のチ
ャネル領域からソース領域に至るまでの領域中に配置さ
れたチャネルホットキャリア注入領域に上記した第１の
含有量よりも多い第２の含有量だけ水素を含む第２の窒
化酸化膜を形成することによって、チャネルホットキャ
リア注入の注入効率を向上させることができる。これに
より、ゲート電圧およびドレイン電圧を高くすることな
く書込効率を向上することができる。
【０１０５】本発明に基づく半導体記憶装置の好ましい
形態によれば、ドレイン領域近傍のチャネル領域に窒素
を２．５×１０20／ｃｍ3以上、水素を３×１０20／ｃ
ｍ3未満含有する窒化酸化膜を形成することによって、
ドレインアバランシェホットキャリア注入が抑制され
る。これにより、素子が微細化された場合にもドレイン
アバランシェホットキャリア注入による界面準位の発生
をより有効に抑制することができる。
形態によれば、ドレイン領域近傍のチャネル領域に窒素
を２．５×１０20／ｃｍ3以上、水素を３×１０20／ｃ
ｍ3未満含有する窒化酸化膜を形成することによって、
ドレインアバランシェホットキャリア注入が抑制され
る。これにより、素子が微細化された場合にもドレイン
アバランシェホットキャリア注入による界面準位の発生
をより有効に抑制することができる。
【０１０６】本発明に基づく半導体記憶装置の製造方法
によれば、半導体基板の主表面上のドレイン領域近傍の
チャネル領域に水素を第１の含有量だけ含む第１の窒化
酸化膜を形成し、半導体基板の主表面上のドレイン領域
近傍のチャネル領域から前記ソース領域に至るまでの領
域中に配置されるチャネルホットキャリア注入領域に上
記した第１の含有量よりも多い第２の含有量だけ水素を
含む第２の窒化酸化膜を形成することによって、ドレイ
ンアバランシェホットキャリア注入を抑制しながらチャ
ネルホットキャリア注入の注入効率を向上することが可
能な半導体記憶装置を容易に製造することができる。
によれば、半導体基板の主表面上のドレイン領域近傍の
チャネル領域に水素を第１の含有量だけ含む第１の窒化
酸化膜を形成し、半導体基板の主表面上のドレイン領域
近傍のチャネル領域から前記ソース領域に至るまでの領
域中に配置されるチャネルホットキャリア注入領域に上
記した第１の含有量よりも多い第２の含有量だけ水素を
含む第２の窒化酸化膜を形成することによって、ドレイ
ンアバランシェホットキャリア注入を抑制しながらチャ
ネルホットキャリア注入の注入効率を向上することが可
能な半導体記憶装置を容易に製造することができる。
【図１】本発明の第１実施例によるフラッシュＥＥＰＲ
ＯＭを示した断面図である。
ＯＭを示した断面図である。
【図２】ＭＯＳトランジスタのゲート絶縁膜としてＮＯ
膜、ＳｉＯ2 膜、ＲＮＯ膜を用いた場合のゲート電圧と
しきい値電圧Ｖthの変化量との関係を示した相関図であ
る。
膜、ＳｉＯ2 膜、ＲＮＯ膜を用いた場合のゲート電圧と
しきい値電圧Ｖthの変化量との関係を示した相関図であ
る。
【図３】図２に示したＳｉＯ2 膜のデータとＲＮＯ膜の
データとを取出して拡大した相関図である。
データとを取出して拡大した相関図である。
【図４】窒化温度としきい値電圧Ｖthの変化量との関係
を示した相関図である。
を示した相関図である。
【図５】図１に示した第１実施例のフラッシュＥＥＰＲ
ＯＭの製造プロセスの第１工程を説明するための断面図
である。
ＯＭの製造プロセスの第１工程を説明するための断面図
である。
【図６】図１に示した第１実施例のフラッシュＥＥＰＲ
ＯＭの製造プロセスの第２工程を説明するための断面図
である。
ＯＭの製造プロセスの第２工程を説明するための断面図
である。
【図７】図１に示した第１実施例のフラッシュＥＥＰＲ
ＯＭの製造プロセスの第３工程を説明するための断面図
である。
ＯＭの製造プロセスの第３工程を説明するための断面図
である。
【図８】図１に示した第１実施例のフラッシュＥＥＰＲ
ＯＭの製造プロセスの第４工程を説明するための断面図
である。
ＯＭの製造プロセスの第４工程を説明するための断面図
である。
【図９】図１に示した第１実施例のフラッシュＥＥＰＲ
ＯＭの製造プロセスの第５工程を説明するための断面図
である。
ＯＭの製造プロセスの第５工程を説明するための断面図
である。
【図１０】本発明の第２実施例によるフラッシュＥＥＰ
ＲＯＭを示した断面図である。
ＲＯＭを示した断面図である。
【図１１】本発明の第３実施例によるフラッシュＥＥＰ
ＲＯＭを示した断面図である。
ＲＯＭを示した断面図である。
【図１２】本発明の第４実施例によるフラッシュＥＥＰ
ＲＯＭを示した断面図である。
ＲＯＭを示した断面図である。
【図１３】図１２に示した第４実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第１工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第１工程を説明するための断
面図である。
【図１４】図１２に示した第４実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第２工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第２工程を説明するための断
面図である。
【図１５】図１２に示した第４実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第３工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第３工程を説明するための断
面図である。
【図１６】図１２に示した第４実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第４工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第４工程を説明するための断
面図である。
【図１７】図１２に示した第４実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第５工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第５工程を説明するための断
面図である。
【図１８】図１２に示した第４実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第６工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第６工程を説明するための断
面図である。
【図１９】本発明の第５実施例によるフラッシュＥＥＰ
ＲＯＭを示した断面図である。
ＲＯＭを示した断面図である。
【図２０】本発明の第６実施例によるフラッシュＥＥＰ
ＲＯＭを示した断面図である。
ＲＯＭを示した断面図である。
【図２１】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第１工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第１工程を説明するための断
面図である。
【図２２】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第２工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第２工程を説明するための断
面図である。
【図２３】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第３工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第３工程を説明するための断
面図である。
【図２４】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第４工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第４工程を説明するための断
面図である。
【図２５】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第５工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第５工程を説明するための断
面図である。
【図２６】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第６工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第６工程を説明するための断
面図である。
【図２７】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第７工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第７工程を説明するための断
面図である。
【図２８】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第８工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第８工程を説明するための断
面図である。
【図２９】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第９工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第９工程を説明するための断
面図である。
【図３０】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第１０工程を説明するための
断面図である。
ＰＲＯＭの製造プロセスの第１０工程を説明するための
断面図である。
【図３１】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第１１工程を説明するための
断面図である。
ＰＲＯＭの製造プロセスの第１１工程を説明するための
断面図である。
【図３２】図２０に示した第６実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第１２工程を説明するための
断面図である。
ＰＲＯＭの製造プロセスの第１２工程を説明するための
断面図である。
【図３３】本発明の第７実施例によるフラッシュＥＥＰ
ＲＯＭを示した断面図である。
ＲＯＭを示した断面図である。
【図３４】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第１工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第１工程を説明するための断
面図である。
【図３５】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第２工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第２工程を説明するための断
面図である。
【図３６】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第３工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第３工程を説明するための断
面図である。
【図３７】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第４工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第４工程を説明するための断
面図である。
【図３８】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第５工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第５工程を説明するための断
面図である。
【図３９】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第６工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第６工程を説明するための断
面図である。
【図４０】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第７工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第７工程を説明するための断
面図である。
【図４１】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第８工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第８工程を説明するための断
面図である。
【図４２】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第９工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第９工程を説明するための断
面図である。
【図４３】図３３に示した第７実施例のフラッシュＥＥ
ＰＲＯＭの製造プロセスの第１０工程を説明するための
断面図である。
ＰＲＯＭの製造プロセスの第１０工程を説明するための
断面図である。
【図４４】本発明の第８実施例によるフラッシュＥＥＰ
ＲＯＭを示した断面図である。
ＲＯＭを示した断面図である。
【図４５】本発明の第９実施例によるフラッシュＥＥＰ
ＲＯＭを示した断面図である。
ＲＯＭを示した断面図である。
【図４６】本発明の第１０実施例によるフラッシュＥＥ
ＰＲＯＭを示した断面図である。
ＰＲＯＭを示した断面図である。
【図４７】本発明の第１１実施例によるフラッシュＥＥ
ＰＲＯＭを示した断面図である。
ＰＲＯＭを示した断面図である。
【図４８】図４７に示した第１１実施例フラッシュＥＥ
ＰＲＯＭの製造プロセスの第１工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第１工程を説明するための断
面図である。
【図４９】図４７に示した第１１実施例フラッシュＥＥ
ＰＲＯＭの製造プロセスの第２工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第２工程を説明するための断
面図である。
【図５０】図４７に示した第１１実施例フラッシュＥＥ
ＰＲＯＭの製造プロセスの第３工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第３工程を説明するための断
面図である。
【図５１】図４７に示した第１１実施例フラッシュＥＥ
ＰＲＯＭの製造プロセスの第４工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第４工程を説明するための断
面図である。
【図５２】図４７に示した第１１実施例フラッシュＥＥ
ＰＲＯＭの製造プロセスの第５工程を説明するための断
面図である。
ＰＲＯＭの製造プロセスの第５工程を説明するための断
面図である。
【図５３】従来のフラッシュＥＥＰＲＯＭの一般的な構
成を示すブロック図である。
成を示すブロック図である。
【図５４】図５３に示したメモリセルマトリックス１０
０の概略構成を示す等価回路図である。
０の概略構成を示す等価回路図である。
【図５５】従来のスタックゲート型のフラッシュＥＥＰ
ＲＯＭを示した平面概略図である。
ＲＯＭを示した平面概略図である。
【図５６】図５５に示したＡ−Ａ線に沿って見た断面図
である。
である。
【図５７】従来のフラッシュＥＥＰＲＯＭの書込動作を
説明するための断面図である。
説明するための断面図である。
【図５８】従来のフラッシュＥＥＰＲＯＭの書込動作の
際のゲート電圧とゲート電流との関係を示した相関図で
ある。
際のゲート電圧とゲート電流との関係を示した相関図で
ある。
【図５９】図５７に示した従来のフラッシュＥＥＰＲＯ
Ｍの製造プロセスの第１工程を説明するための断面図で
ある。
Ｍの製造プロセスの第１工程を説明するための断面図で
ある。
【図６０】図５７に示した従来のフラッシュＥＥＰＲＯ
Ｍの製造プロセスの第２工程を説明するための断面図で
ある。
Ｍの製造プロセスの第２工程を説明するための断面図で
ある。
【図６１】図５７に示した従来のフラッシュＥＥＰＲＯ
Ｍの製造プロセスの第３工程を説明するための断面図で
ある。
Ｍの製造プロセスの第３工程を説明するための断面図で
ある。
【符号の説明】 １：Ｐ型半導体基板 ２：シリコン酸化膜 ３：フローティングゲート電極 ４：層間絶縁膜 ５：コントロールゲート電極 ６：ソース領域 ７：ドレイン領域 １２：ＲＮＯ膜 ２２：ＮＯ膜 なお、各図中、同一符号は、同一または相当部分を示
す。
す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 29/788 H01L 29/792 H01L 27/10
Claims (3)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上にチャネル領域を挟むように
所定の間隔を隔てて形成されたソース領域およびドレイ
ン領域と、 前記半導体基板の主表面上の前記チャネル領域上に形成
された、水素を含む窒化酸化膜と、 前記チャネル領域上に前記窒化酸化膜を介して形成され
たゲート電極とを備え、 前記窒化酸化膜は、前記ドレイン領域近傍のチャネル領
域から前記ソース領域に至るまでの領域中に、前記ドレ
イン領域近傍のチャネル領域における第１の含有量の水
素よりも大きい第２の含有量の水素を含む領域を有す
る、半導体記憶装置。 - 【請求項２】 前記窒化酸化膜は、窒素を２．５×１０
20／ｃｍ3以上含み、 前記第１の含有量は、３×１０20／ｃｍ3未満であり、 前記第２の含有量は、３×１０20／ｃｍ3以上である、
請求項１に記載の半導体記憶装置。 - 【請求項３】 半導体基板の主表面上にチャネル領域を
挟むように所定の間隔を隔ててソース領域およびドレイ
ン領域を形成する工程と、 前記半導体基板の主表面上の前記チャネル領域上に窒化
酸化膜を形成する工程と、 前記チャネル領域上に前記窒化酸化膜を介してゲート電
極を形成する工程とを備え、 前記窒化酸化膜は、前記ドレイン領域近傍のチャネル領
域から前記ソース領域に至るまでの領域中に、前記ドレ
イン領域近傍のチャネル領域における第１の含有量の水
素よりも大きい第２の含有量の水素を含む領域を有する
ように形成される、半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27469593A JP3297173B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体記憶装置およびその製造方法 |
| KR1019940026744A KR0161721B1 (ko) | 1993-11-02 | 1994-10-19 | 반도체 기억장치와 그 제조방법 |
| US08/622,327 US6335549B1 (en) | 1993-11-02 | 1996-03-26 | EEPROM with high channel hot carrier injection efficiency |
| US10/022,337 US6483133B2 (en) | 1993-11-02 | 2001-12-20 | EEPROM with high channel hot carrier injection efficiency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27469593A JP3297173B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130885A JPH07130885A (ja) | 1995-05-19 |
| JP3297173B2 true JP3297173B2 (ja) | 2002-07-02 |
Family
ID=17545285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27469593A Expired - Fee Related JP3297173B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6335549B1 (ja) |
| JP (1) | JP3297173B2 (ja) |
| KR (1) | KR0161721B1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000260867A (ja) * | 1999-03-09 | 2000-09-22 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2001093996A (ja) * | 1999-09-27 | 2001-04-06 | Toshiba Corp | 半導体装置の製造方法 |
| JP2001291861A (ja) * | 2000-04-05 | 2001-10-19 | Nec Corp | Ｍｏｓトランジスタ、トランジスタ製造方法 |
| US7247919B1 (en) * | 2000-08-25 | 2007-07-24 | Micron Technology, Inc. | Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs |
| KR20030052834A (ko) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | 반도체 소자 제조 방법 |
| US6856160B1 (en) | 2002-06-10 | 2005-02-15 | Advanced Micro Devices, Inc. | Maximum VCC calculation method for hot carrier qualification |
| US6825684B1 (en) | 2002-06-10 | 2004-11-30 | Advanced Micro Devices, Inc. | Hot carrier oxide qualification method |
| JP4511307B2 (ja) * | 2004-02-10 | 2010-07-28 | セイコーエプソン株式会社 | ゲート絶縁膜、半導体素子、電子デバイスおよび電子機器 |
| JP2005286017A (ja) * | 2004-03-29 | 2005-10-13 | Sumitomo Electric Ind Ltd | 半導体発光素子 |
| JP2021044426A (ja) * | 2019-09-12 | 2021-03-18 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597824A (en) * | 1983-11-11 | 1986-07-01 | Kabushiki Kaisha Toshiba | Method of producing semiconductor device |
| US4616245A (en) | 1984-10-29 | 1986-10-07 | Ncr Corporation | Direct-write silicon nitride EEPROM cell |
| US4698787A (en) | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
| JP3059442B2 (ja) * | 1988-11-09 | 2000-07-04 | 株式会社日立製作所 | 半導体記憶装置 |
| KR920007450B1 (ko) * | 1987-07-31 | 1992-09-01 | 마쯔시다덴기산교 가부시기가이샤 | 반도체장치 및 그 제조방법 |
| JPH07109858B2 (ja) * | 1988-04-07 | 1995-11-22 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH02114568A (ja) | 1988-10-25 | 1990-04-26 | Matsushita Electron Corp | 不揮発性記憶装置の製造方法 |
| US5229311A (en) * | 1989-03-22 | 1993-07-20 | Intel Corporation | Method of reducing hot-electron degradation in semiconductor devices |
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| US5060195A (en) * | 1989-12-29 | 1991-10-22 | Texas Instruments Incorporated | Hot electron programmable, tunnel electron erasable contactless EEPROM |
| JPH04278587A (ja) | 1991-03-06 | 1992-10-05 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
| US5338952A (en) * | 1991-06-07 | 1994-08-16 | Sharp Kabushiki Kaisha | Non-volatile memory |
| JP2652108B2 (ja) * | 1991-09-05 | 1997-09-10 | 三菱電機株式会社 | 電界効果トランジスタおよびその製造方法 |
| US5293328A (en) * | 1992-01-15 | 1994-03-08 | National Semiconductor Corporation | Electrically reprogrammable EPROM cell with merged transistor and optiumum area |
| JP3236706B2 (ja) * | 1993-07-30 | 2001-12-10 | 三菱電機株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
-
1993
- 1993-11-02 JP JP27469593A patent/JP3297173B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-19 KR KR1019940026744A patent/KR0161721B1/ko not_active IP Right Cessation
-
1996
- 1996-03-26 US US08/622,327 patent/US6335549B1/en not_active Expired - Fee Related
-
2001
- 2001-12-20 US US10/022,337 patent/US6483133B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0161721B1 (ko) | 1998-12-01 |
| JPH07130885A (ja) | 1995-05-19 |
| US6335549B1 (en) | 2002-01-01 |
| US20020066934A1 (en) | 2002-06-06 |
| US6483133B2 (en) | 2002-11-19 |
| KR950015798A (ko) | 1995-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |