JP2003078043A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003078043A JP2001264754A JP2001264754A JP2003078043A JP 2003078043 A JP2003078043 A JP 2003078043A JP 2001264754 A JP2001264754 A JP 2001264754A JP 2001264754 A JP2001264754 A JP 2001264754A JP 2003078043 A JP2003078043 A JP 2003078043A
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Abstract

(57)【要約】 【課題】本発明は、ゲート電極がｐ型不純物を含むMONO
Sメモリセルにおいて消去動作の高速化を図ることを特
徴とする。 【解決手段】第１の絶縁層２、電荷蓄積層３および第２
の絶縁層４の三層を含むゲート絶縁膜と、このゲート絶
縁膜上に形成されたゲート電極５とを有し、電気的に情
報を書き込み消去可能なメモリセルを含み、電荷蓄積層
３はシリコン窒化膜またはシリコン酸窒化膜からなり、
第１および第２の絶縁層はそれぞれシリコン酸化膜また
は電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜か
らなり、第２の絶縁層の厚さが5(nm)以上であり、ゲー
ト電極はｐ型不純物を含むｐ型半導体からなることを特
徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、MONOSメモリセル
の消去特性を改善し、より高集積化を図ることができる
半導体記憶装置に関する。
【０００２】
【従来の技術】チャネルから絶縁膜を介してトンネル電
流によって電荷蓄積層に電荷を注入してディジタルビッ
トの情報を格納させ、その電荷量に応じたMOSFETのコン
ダクタンスに基づいて情報を読み出す不揮発性半導体メ
モリ(EEPROM)が開発されている。中でも、MONOSメモリ
は、SiN膜を電荷蓄積層として用いたメモリであり、例
えば、ポリシリコンによって形成された浮遊ゲートを用
いたメモリよりも低電圧書き込みまたは低電圧消去動作
の可能性から盛んに研究されている。
【０００３】MONOSメモリについては、例えば、米国特
許第 6,137,718号（2000年10月24日発行）および米国特
許第 6,040,995号（2000年3月21日発行）に開示されて
いる。これらに開示されているMONOSメモリは、半導体
基板、電荷を意図して通過させるシリコン酸化膜(第１
のシリコン酸化膜）、シリコン窒化膜（電荷蓄積層）、
前記窒化膜とゲート電極間の電流を阻止するシリコン酸
化膜（第２のシリコン酸化膜）、ゲート電極の順に積層
された構造を有する。
【０００４】特に、米国特許第 6,137,718号に開示され
たものでは、蓄積された電荷の保持特性を保ち、かつ消
去時間を短縮するために、第２のシリコン酸化膜の膜厚
と第１のシリコン酸化膜の膜厚の差を0.5(nm)から1(nm)
の間に保ち、第２のシリコン酸化膜の膜厚と第１のシリ
コン酸化膜の膜厚を共に3(nm)以上に保ち、かつ、ゲー
ト電極を1×1020(cm-3)以上のｐ型不純物を添加したｐ
型ゲート電極材を用いることが開示されている。
【０００５】しかし、本従来例では、第２のシリコン酸
化膜の膜厚と第１のシリコン酸化膜の膜厚の差が小さい
ため、半導体基板から電荷蓄積層へ正孔注入を利用して
消去動作を行う際に、ゲート電極から電荷蓄積層への電
子の注入が生じてしまう。このため、消去電圧を大きく
すると、ゲート電極からの電子の注入量の増加量が正孔
注入量と同程度まで増加するため、消去しきい値が一定
値以下より低下せず、十分に低下しない問題があった。
このため、書き込みしきい値と消去しきい値との差を十
分に確保することが困難であるという問題がある。
【０００６】さらに、前記ｐ型MONOSメモリと同じゲー
ト電極材を用いて同一基板上にMOSFETを形成した場合
で、本従来例のようにゲート電極のｐ型不純物密度が1
×1020(cm-3)以上と大きい場合には、別の問題を生じ
る。
【０００７】ここで、p型不純物密度が1×1020(cm-3)以
上と大きい場合には、「T.Aoyama,H.Arimoto,K.Horiuch
i、"Boron diffusion in SiO2 Involving High-Concent
ration Effects"、Extended Abstracts of the 2000 In
terenational Conference onSolid State Physics and
Materials, Sendai, 2000, pp. 190-191.」で報告され
ているように、ゲート電極の堆積後に高温熱工程が印加
されると、ゲートに添加したｐ型不純物がシリコン酸化
膜中で異常拡散する。この結果、シリコン酸化膜の品質
を劣化させ、特にシリコン酸化膜が20(nm)以下の場合に
は、報告のように、MOSFETの半導体基板にｐ型不純物が
染み出す問題がある。この問題によって、MOSFETのしき
い値電圧の制御が困難となり、特に低いしきい値のｐ型
MOSFETを作成できない問題がある。
【０００８】さらに、トンネル電流によって正孔を注入
する場合には、第１のシリコン酸化膜の膜厚の下限が3
(nm)と厚いため、正孔電流が小さくなり消去時間が増大
する問題がある。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来のMONOSメモリセルでは、高速消去のために、消去電
圧を大きくすると、消去しきい値が十分低下しない問題
がある。
【００１０】また、第１のシリコン酸化膜の膜厚の下限
が3(nm)と厚いため、正孔電流が小さくなり消去時間が
増大する問題がある。
【００１１】本発明は、上記の問題を解決すべくなされ
たもので、その目的は、消去しきい値を十分低下させ、
かつ高速消去動作可能なMONOSメモリセル構造の半導体
記憶装置を提供することである。
【００１２】
【課題を解決するための手段】この発明の半導体記憶装
置は、第１の絶縁層、電荷蓄積層および第２の絶縁層の
三層を含む積層構造のゲート絶縁膜と、前記ゲート絶縁
膜上に形成された制御電極とを有し、電気的に情報を書
き込み消去可能なメモリセルを含み、前記電荷蓄積層は
シリコン窒化膜またはシリコン酸窒化膜からなり、前記
第１の絶縁層および第２の絶縁層はそれぞれシリコン酸
化膜または前記電荷蓄積層よりも酸素組成の多いシリコ
ン酸窒化膜からなり、前記第２の絶縁層の厚さが5(nm)
以上であり、前記制御電極はｐ型不純物を含むｐ型半導
体からなることを特徴とする。
【００１３】この発明の半導体記憶装置は、第１の絶縁
層、電荷蓄積層および第２の絶縁層の三層を含む積層構
造のゲート絶縁膜と、前記ゲート絶縁膜上に形成された
制御電極とを有し、電気的に情報を書き込み消去可能な
メモリセルトランジスタを含み、前記電荷蓄積層はシリ
コン窒化膜またはシリコン酸窒化膜からなり、前記第１
の絶縁層および第２の絶縁層はそれぞれシリコン酸化膜
または前記電荷蓄積層よりも酸素組成の多いシリコン酸
窒化膜からなり、前記第２の絶縁層の厚さが5(nm)以上
であり、前記制御電極はｐ型不純物を含むｐ型半導体か
らなり、前記半導体領域と前記制御電極との間に、前記
半導体領域よりも制御電極の電圧が負になるような電圧
を印加して、前記半導体領域と前記電荷蓄積層との間に
電流を流すことによって、前記メモリセルトランジスタ
のしきい値をより負にする動作を有し、前記半導体領域
の電位を基準とした制御電極の電圧をＶpp(V)とし、前
記積層構造のゲート絶縁膜をシリコン酸化膜で換算した
全膜厚をｔeff (nm)とすると、-1.0×ｔeff ＜Ｖpp＜-
0.7×ｔeff -1を満たすように前記電圧Ｖppの値が設定
されることを特徴とする。
【００１４】この発明の半導体記憶装置は、半導体基板
上に形成された第１導電型の第１の半導体領域と、前記
第１の半導体領域上に形成された第２導電型の第１ソー
ス領域および第１ドレイン領域と、第１の絶縁層、電荷
蓄積層および第２の絶縁層の三層を含む積層構造のゲー
ト絶縁膜と、前記ゲート絶縁膜上に形成された第１の制
御電極とを有し、前記電荷蓄積層はシリコン窒化膜また
はシリコン酸窒化膜からなり、前記第１の絶縁層および
第２の絶縁層はそれぞれシリコン酸化膜または前記電荷
蓄積層よりも酸素組成の多いシリコン酸窒化膜からな
り、前記第２の絶縁層の厚さが5(nm)以上であり、前記
第１の制御電極はｐ型不純物を含み、ｐ型不純物密度が
２×1019(cm-3)よりも多く１×1020(cm-3)よりも少なく
設定されているｐ型半導体からなり、電気的に情報を書
き込み／消去可能なメモリセルトランジスタと、前記半
導体基板上に形成された第２導電型の第２の半導体領域
と、前記第２の半導体領域上に形成された第１導電型の
第２ソース領域および第２ドレイン領域と、前記第２の
半導体領域上に第３の絶縁層を介して形成され、ｐ型不
純物を含み、ｐ型不純物密度が２×1019(cm-3)よりも多
く１×1020(cm-3)よりも少なく設定されているｐ型半導
体からなる第２の制御電極とを有するトランジスタとを
具備したことを特徴とする。
【００１５】この発明の半導体記憶装置は、半導体基板
上に形成された第１導電型の第１の半導体領域と、前記
第１の半導体領域上に形成された第２導電型の第１ソー
ス領域および第１ドレイン領域と、第１の絶縁層、電荷
蓄積層および第２の絶縁層の三層を含む積層構造のゲー
ト絶縁膜と、前記第２の絶縁層上に形成された第１の制
御電極とを有し、前記電荷蓄積層はシリコン窒化膜また
はシリコン酸窒化膜からなり、前記第１の絶縁層および
第２の絶縁層はそれぞれシリコン酸化膜または前記電荷
蓄積層よりも酸素組成の多いシリコン酸窒化膜からな
り、前記第２の絶縁層の厚さは5(nm)以上であり、前記
第１の制御電極はｐ型不純物を含み、電気的に情報を書
き込み／消去可能なメモリセルトランジスタと、前記半
導体基板上に形成された第２導電型の第２の半導体領域
と、前記第２の半導体領域上に形成された第１導電型の
第２ソース領域および第２ドレイン領域と、前記第２の
半導体領域上に第３の絶縁層を介して形成され、ｐ型不
純物を含む第２の制御電極とを有するトランジスタとを
具備したことを特徴とする。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明を実
施の形態により詳細に説明する。
【００１７】（第１の実施の形態）図１は、本発明の半
導体記憶装置のメモリセルの素子構造を示す断面図であ
る。本実施形態のメモリセルは、従来例のものとに比較
して、第２の絶縁層の厚さを5(nm)以上にした点と、ゲ
ート電極をｐ型半導体によって構成した点が異なる。
【００１８】すなわち、図１において、半導体基板上に
形成され、例えば、ボロンまたはインジウムなどの不純
物濃度が1014(cm-3)〜101９(cm-3)の間のｐ型シリコン
半導体領域１に、例えば、0.5〜10(nm)の厚さからなる
シリコン酸化膜またはオキシナイトライド膜からなる第
１の絶縁層２が形成されている。ここで第１の絶縁層２
の平面部の厚さをｔox1、シリコン酸化膜に対する比誘
電率をεox1とする。
【００１９】さらに、第１の絶縁層２の上部には、例え
ばシリコン窒化膜からなる電荷蓄積層３が3〜50(nm)の
厚さで形成されている。この電荷蓄積層３の平面部の厚
さをｔN、シリコン酸化膜に対する比誘電率をεNとす
る。この上に、例えば、厚さ5(nm)以上で、30(nm)以下
の厚さでシリコン酸化膜またはオキシナイトライド膜か
らなるブロック絶縁膜（第２の絶縁層）４を介して、例
えば、ボロンが1×1019(cm-3)〜1×1021(cm-3)の範囲で
不純物が添加されたポリシリコン層からなるゲート電極
５が10〜500(nm)の厚さで形成されている。そして、第
１の絶縁層２、電荷蓄積層３および第２の絶縁層４は、
ONO膜からなる三層の積層構造のゲート絶縁膜を構成し
ている。
【００２０】ここで、ポリシリコン層からなるゲート電
極（制御電極）５のボロン濃度を1×1020(cm-3)以下と
することが、シリコン酸化膜中のボロンの異常拡散を防
止し、同時に形成されるｐ型MOS電界トランジスタのし
きい値を安定に形成するのに望ましい。また、ポリシリ
コン層からなるゲート電極５のボロン濃度を1×1019(cm
-3)以上とすることが、ゲート電極の空乏化によって、O
NO積層膜に加わる電界が小さくなり、消去時間が増大す
るのを防ぐのに望ましい。
【００２１】ここで第２の絶縁層４の平面部の厚さをＴ
ox2、シリコン酸化膜に対する比誘電率をεox2とする。
【００２２】本実施の形態のメモリセルが従来のものに
比較して特徴的なことは、第２の絶縁層４の膜厚ｔox2
が5(nm)以上であるという点である。ここで、消去しき
い値が一定値以下に低下しない現象を、以降、簡便のた
めに、消去しきい値の飽和現象と呼ぶことにする。消去
しきい値の飽和を防ぐためには、消去時に第２の絶縁層
４をトンネルする電子電流を小さくすることが望まし
い。ここで、ｔox2を5(nm)以上とすると、消去時に第２
の絶縁層４に電界が印加された場合、ダイレクトトンネ
ル電流ではなくFowler-Nordheim(FN)電流が流れ、より
第２の絶縁層４に流れる電流を小さく保つことができ、
シリコン酸化膜に対しては十分な厚さで望ましい。
【００２３】また、第１の絶縁層としてシリコン酸化膜
またはシリコン酸窒化膜を用いた場合には、正孔に対す
るバリア高さの方が電子に対するバリア高さよりも1(e
V)以上高く、より薄膜化しないとトンネル現象が生じ
ず、少なくとも3.2(nm)以下に薄膜化しないと消去に十
分な正孔のトンネル電流は得られない。よって、半導体
領域１からダイレクトトンネル現象を用いて正孔を電荷
蓄積層３に注入するには、3.2(nm)以下にｔox1を設定す
るのがより望ましい。これらの関係より、ｔox2をｔox1
＋1.8(nm)以上とすることが望ましい。
【００２４】さらに、ゲート電極５上に、例えばWSi
（タングステンシリサイド）、NiSi,MoSi,TiSi,CoSi、
W、Alのいずれかからなるゲート電極５の金属裏打ち層
６を10〜500(nm)の厚さで形成しても良い。金属裏打ち
層６は複数のゲート電極５を低抵抗で接続するゲート配
線を構成する。
【００２５】また、この金属裏打ち層６上部には、例え
ば、シリコン窒化膜やシリコン酸化膜からなる絶縁膜７
が5〜500(nm)の厚さで形成され、さらに、ゲート電極５
の両側には、例えば2〜200(nm)の厚さのシリコン窒化膜
またはシリコン酸化膜からなる側壁絶縁膜８が形成され
ている。この側壁絶縁膜８と絶縁膜７とによって、ゲー
ト電極とソース、ドレイン領域、およびゲート電極とコ
ンタクトや上部配線層との電気的絶縁が保たれている。
【００２６】また、この側壁絶縁膜８を形成した状態で
ｐ型シリコン半導体領域１に対してｎ型不純物を例えば
イオン注入することによって、ゲート電極５の両側面に
ｎ型のソース領域９およびドレイン領域１０が形成され
る。この際、側壁絶縁膜８が形成されていることで、ゲ
ート電極５の端部でのイオン注入によるダメージを小さ
くすることができる。なお、コンタクトおよび上部配線
層は本実施の形態の主要な構成要件でないため、図示を
省略する。
【００２７】なお、本実施の形態において、書き込みお
よび消去時に印加される電界のばらつきによるしきい値
の広がりを防止するために、半導体領域１とソース領域
９との境界から半導体領域１とドレイン領域１０との境
界までは、ゲート絶縁膜を構成する各層２、３、４の各
膜厚がそれぞれ均一にされていることが望ましい。
【００２８】ここで、図１では、ソース領域９およびド
レイン領域１０、電荷蓄積層３およびゲート電極５によ
り、電荷蓄積層３に蓄積された電荷量を情報量とするMO
NOS型EEPROMメモリセルが形成されており、ゲート長
は、0.5(μｍ)以下0.01(μｍ)以上にされている。ソー
ス領域９およびドレイン領域１０は、例えばリンや砒
素、アンチモンを表面濃度が1017(cm-3)〜1021(cm-3)と
なるように、深さ10〜500(nm)の間で拡散またはイオン
注入により形成される。
【００２９】図２は、本実施の形態のメモリセルのデー
タ消去時におけるバンド図を示す。このデータ消去は、
特に、ゲート電極から電子が注入される条件で行われ
る。
【００３０】図において、１１は電荷蓄積層３に蓄積さ
れた電荷の分布状態を模式的に示したものであり、本例
では消去が十分行われ正孔が蓄積された場合を考え、バ
ンドが下に凸になっている場合を示している。勿論、蓄
積された電荷の分布状態については、このような形状で
ある必要はなく、以下の議論では基本的に電荷の重心
（moment）位置のみが問題となる。
【００３１】この図では、ｐ型半導体領域１に、例え
ば、5〜20(V)の間の電圧を加え、ソース領域およびドレ
イン領域を電位的に浮遊状態にし、ゲート電極の電圧を
0(V)とした場合を示している。または、ソース領域およ
びドレイン領域、ｐ型半導体領域１を0(V)にし、ゲート
電極の電圧を例えば、-5〜−20(V)としても良い。この
場合には、ｐ型半導体領域１より、ダイレクトトンネル
現象によって正孔が第１の絶縁層２を通過して注入され
る。ここで、ゲート電極からFNトンネル現象によって電
子が注入される条件で、我々は、蓄積電荷の重心位置
を、第２の絶縁層４と電荷蓄積層３との界面と近似する
と、消去の飽和しきい値が、第１の絶縁層２に印加され
る電界Ｅox1が変化しても、第２の絶縁層４に印加され
る電界Ｅox2をほぼ一定と考えることが可能なことを新
たに発見した。
【００３２】ここで、まず、実験データから、消去状態
において、Ｅox1とＥox2を導き出す式を示す。まず、消
去時のｐ型半導体領域１を基準としたゲート電極のゲー
ト電圧をＶpp、電荷蓄積層３の窒化膜に蓄積された電荷
量をＱN、ＱNの電荷重心とゲート電極５までの単位面積
あたり容量をＣ1とし、消去時の表面バンド曲がりをφs
（図２で下方に曲がった状態を正とする）、ＱN＝０と
した場合のゲート電極のフラットバンド電圧をＶFBiと
したとき、消去時には（１）式が成立する。
【００３３】 Ｖpp＝ｔeff×Ｅox＋ＶFBi＋φs−ＱN/Ｃ1 （１） ここで、ＱNはｐ型半導体領域１と第１の絶縁層２との
間の界面準位にトラップされた電荷量の絶対値よりも十
分大きいとする。これは、現在試作または実用化されて
いるメモリセルでは当然に充足することができる。
（１）式でMONOSのONO積層膜のシリコン酸化膜に換算し
た実効膜厚がｔeffであり（２）式が成立する。
【００３４】 ｔeff＝ｔox1/εox1＋ｔN/εN＋ｔox2/εox2 （２） ここで、消去後にｐ型半導体領域１のバンドベンディン
グがないようにして測定したフラットバンド電圧をＶFB
とすると、Ｅoxもガウスの定理により０となるので、
（１）式より、以下の式が成立する。
【００３５】 ＱN＝−Ｃ1×（ＶFB−ＶFBi） （３） また、Ｅoxは（１）式および（３）式により、（４）式
となる。
【００３６】 Ｅox＝(Ｖpp−ＶFBi−φs−ＱN/Ｃ1)／ｔeff＝(Ｖpp−ＶFB−φs)／ｔeff （４） さらに、ガウスの定理により、Ｅox2は以下の式で導出
される。
【００３７】 Ｅox2＝Ｅox−ＱN/（εox・εox1） ＝（Ｖpp−ＶFB−φs）／ｔeff＋（ＶFB−ＶFBi）×Ｃ1／（εox・εox1） （５） ここで、消去時にゲート電極から電荷蓄積層への電子注
入が生じている場合のＱNの重心位置が、第２の絶縁層
と電荷蓄積層との界面であると近似する。これは、電荷
蓄積層となる窒化膜中の電気伝導において、正孔の移動
度の方が電子の移動度よりも３倍以上大きいことが知ら
れており、注入された電子の捕獲された電荷の重心測定
から、MONOSにおいては、注入された側の界面のごく近
傍に集中して捕獲されるという、我々の実験事実から導
き出した合理的な前提である。この場合、シリコン酸化
膜の誘電率をεoxとすると、Ｃ1はεox・εox2／ｔox2
と表すことができる。
【００３８】また、ＶFBiは、半導体領域１のフェルミ
エネルギーとゲート電極のフェルミエネルギーとの差で
あり、ｐ型半導体領域１とｎ型のゲート電極とではほぼ
-1(V)、ｐ型半導体領域１とｐ型のゲート電極とではほ
ぼ0(V)となる。正確には、半導体領域１とゲート電極の
不純物密度から計算によって求めることができる。さら
に、消去時の表面バンド曲がりφsは、ｐ半導体領域１
に対しては電荷蓄積層側に電界が印加されるので、ほぼ
0(V)と考えて良い。これらより、Ｅox、Ｅox2は（３）
式および（５）式を用いて実験的に全て求めることがで
きる。
【００３９】図３は、図１のメモリセルにおいて、ｔox
1を2.0(nm)以上3.5(nm)以下の範囲の値とし、ｔNを6〜2
0(nm)の範囲内で様々に変化させ、ｔox2を5〜10(nm)の
範囲内で様々に変化させ、Ｖppを-8〜―20(V)の範囲内
で様々に変化させた場合の消去パルス継続時間１秒の消
去フラットバンド電圧から（３）式および（５）式を用
いて求めたＥox1およびＥox2の値を示す。なお、この消
去状態において、パルス継続時間0.1秒の消去フラット
バンド電圧と比較し、しきい値差が±0.2(V)以内の値を
飽和していると考えられる値として選別して用いてい
る。
【００４０】図３中の四角いシンボルはゲート電極とし
てリンを5×1019(cm-3)以上5×1020(cm-3)以下の範囲で
添加したｎ型のゲート電極の場合を示し、丸いシンボル
はボロンを1×1019(cm-3)以上1×1020(cm-3)以下の範囲
で添加したｐ型のゲート電極の場合を示している。
【００４１】一方、図４は、電荷重心を第１の絶縁層２
と電荷蓄積層３との界面と仮定して求めたＥox1および
Ｅox2の値を示す。
【００４２】図３および図４より、電荷ＱNの重心位置
が窒化膜のいずれの位置であっても、Ｅox1が-6から−1
2(MV/cm)の範囲で変化しても、Ｅox2は僅かにしか変化
しない。これは、第２の絶縁層を流れる電子電流がFowl
er-Nordheim(FN)トンネル電流であり、非常に強い電界
依存性を有しているのに対して、第１の絶縁層を流れる
正孔電流がダイレクトトンネル電流であり、FNトンネル
電流よりも弱い電界依存性を有しているためである。よ
って、第１の絶縁層を流れる正孔電流を、例えば、ホッ
トホール電流にした場合においても、ホットホール電流
はトンネル電流よりもさらに弱い絶縁膜印加電界依存性
を有しているので、Ｅox2が僅かにしか変化しない現象
はさらに顕著となる。
【００４３】さらに、図３において、ゲート電極の導電
性が同一なグループ間では、消去しきい値が飽和時に
は、Ｅox1が変化してもＥox2はほとんど変化せず、ｐ型
のゲート電極で−10(MV/cm)、ｎ型のゲート電極で-7(MV
/cm)のほぼ一定値として近似できることを我々は新たに
発見した。以後、この一定値を、ｐ型のゲート電極でＥ
ox2p、ｎ型のゲート電極でＥox2nとする。逆に、Ｅox2
を一定とし、上記モデルを用いることによって、飽和す
る消去フラットバンド値ＶFBを求めることができること
を意味している。実際、（５）式を変形することにより
以下の式で消去フラットバンド電圧ＶFBを求めることが
できる ＶFB＝［εox・εox1(Ｖpp-φs-ｔeff×Ｅox2)-ｔeff×Ｃ1×ＶFBi]／ （εox・εox1−ｔeff×Ｃ1） （６) 図５は、第１の絶縁層と第２の絶縁層をシリコン酸化膜
とし、電荷蓄積層をシリコン窒化膜とし、εox1＝εox2
＝εN／２として、第１の絶縁層の膜厚を4(nm)、第２の
絶縁層の膜厚をx(nm)、電荷蓄積層の膜厚を17-2x(nm)と
した場合のＶFBの（６）式による計算値を示す。この条
件は、ｔeffを一定として、ゲート電極５から半導体領
域１に対するゲートドライブ特性や短チャネル効果を一
定としており、この条件でＶppを一定とした場合、ＶFB
が小さい程、消去が深く行えるのでより望ましい。
【００４４】また、第１の絶縁層の膜厚を一定とし、第
２の絶縁層の膜厚と電荷蓄積層のシリコン酸化膜に換算
した実効膜厚の和を一定に保ったこの条件は、書き込み
時の印加電界がほぼ同一となり、書き込み速度が等しく
なる条件である。よって、書き込みおよび読み出しにつ
いては、ほぼ一定となる条件と言える。
【００４５】図５において、実線はゲート電極がｐ型の
場合を、破線はゲート電極がｎ型の場合を示しており、
特にｐ型のゲート電極で、第２の絶縁層の膜厚を4.5(n
m)、電荷蓄積層の膜厚を8(nm)とした場合を、先の米国
特許第 6,040,995号の実施例の条件に従って太い実線で
示している。米国特許第 6,040,995号の実施例ではＶpp
が−14(V)の場合が開示されている。この場合、ｐ型の
ゲート電極およびｎ型のゲート電極の両者とも第２の絶
縁層を厚膜化するほど、ＶFBが上昇する領域（図５の領
域）に入り、ｔeffを一定としたまま第２の絶縁層を
厚膜化してもＶFBを低下させることはできない。
【００４６】一方、我々は、図５の領域、つまり、ｐ
型のゲート電極では第２の絶縁層を厚膜化するほどＶFB
が低下し、ｎ型のゲート電極では第２の絶縁層を厚膜化
するほど、ＶFBが上昇する領域が存在することを新たに
見出した。この領域で、ｐ型のゲート電極を用いること
により、ｎ型のゲート電極を用いるよりも、第２の絶縁
層を厚膜化することにより、効果的にＶFBを下げられる
ことが判明した。なお、さらにＶppの絶対値が低い領域
として、図５の領域、つまり、ｐ型のゲート電極とｎ
型のゲート電極とも第２の絶縁層を厚膜化するほどＶFB
が低下する領域がある。
【００４７】この領域に比べ、領域ではＶppの絶対
値を上昇できるため、高速消去が可能で、かつ、ｐ型の
ゲート電極を用いることによってのみ、第２の絶縁層を
厚膜化することにより、効果的にＶFBを下げることがで
きる領域で、従来良く用いられているｎ型のゲート電極
ではこの領域を用いることができない新たな消去電圧範
囲領域であることが判明した。
【００４８】ここで、（６）式より、領域の上下限
は、ｔeff一定で、ｔox2を変化してもＶFBが変化しない
点を求めれば良い。ｐ型のゲート電極のＶFBiをＶFBi
p、ｎ型のゲート電極のＶFBiをＶFBinとして、領域の
Ｖppの範囲は次のようになる。
【００４９】 φs＋ｔeff×Ｅox2p＋ＶFBip＜Ｖpp＜φs＋ｔeff×Ｅox2n＋ＶFBin （７） ここで、ｐ型半導体領域１の消去時のφsは0(V)、ｐ型
半導体領域１およびゲート電極にシリコンを用いた場合
には、ＶFBip、ＶFBinはそれぞれ0，-1(V)として良いの
で、ｔeffをｎｍ単位とし、Ｖppをvolt単位とすると、
以下の式の範囲でＶppを設定すれば良い。
【００５０】 -1.0×ｔeff＜Ｖpp＜−0.7×ｔeff−１ （８） ここで、ジクロロシランとアンモニアを用いて形成した
シリコン窒化膜はシリコン酸化膜の２倍の誘電率を通常
有し、第１の絶縁層と第２の絶縁層とにシリコン酸化膜
を用いるとすると、（２）式と（８）式より、領域の
Ｖppの範囲を次のように求めることができる。
【００５１】 -1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +ｔN /2+ｔox2 )-1 （９） 上記では、ｐ型半導体領域１と電荷蓄積層３との間に流
れる電流の関係について示した。同様に、ｎ型のソース
領域９またはドレイン領域１０と電荷蓄積層３との間に
正孔電流を流して消去を行っても良い。この場合、ｔox
1、ｔN、ｔox2としては、正孔電流を流すソース、ドレ
イン領域上の平面部の値を用いるのが合理的である。
【００５２】図６は、本実施の形態のｐ型半導体領域１
上の消去時で、特に、ゲート電極から電子が注入される
条件でのバンド図を示す。この図では、少なくともｎ型
のソース領域９またはドレイン領域１０のいずれかに、
例えば、5〜20(V)の間の電圧を加え、半導体領域１の電
圧は、電圧を印加したソース、ドレイン領域の電圧から
0(V)の間とし、ゲート電極の電圧を-5〜−20(V)とした
場合で、ソース、ドレイン領域とゲート電極との間に大
きな電位差を印加した場合を示している。
【００５３】消去はソース側またはドレイン側、および
ソース、ドレイン両側のどちらで行っても構わないが、
以後説明を簡略化するため、電荷蓄積層へ正孔を注入す
るように電圧を印加したソースまたはドレイン領域をソ
ース、ドレイン領域として示すことにする。この場合に
は、ｎ型のソース、ドレイン領域９、１０の第１の絶縁
層２に接した界面近傍で正孔が生じるほどバンド曲がり
が生じ、ダイレクトトンネル現象によって正孔が第１の
絶縁層２を通過して注入される。
【００５４】この場合、（１）式から（９）式までを導
出した議論がφs、ＶppおよびＶFB、ＶFBiの定義を置き
換えることによりそのまま成立する。図６において、ｎ
型のソース領域９またはドレイン領域１０の消去時の表
面バンド曲がりをφsと置き換え、ｎ型のソース、ドレ
イン領域９、１０を基準とした消去ゲート電圧Ｖppと置
き換え、第１の絶縁層に印加される電界Ｅoxおよび第２
の絶縁層に印加される電界Ｅox2を矢印で示している。
これらは、紙面下向きが正となるように符号を定めてい
る。また、ＶFBiとしては、ＱN＝０とした場合のソース
領域９またはドレイン領域１０を基準としたゲート電極
のフラットバンド電圧と置き換え、消去後にｎ型のソー
ス、ドレイン領域９、１０の第１の絶縁層との界面まで
の間にバンドベンディングがないようにして測定したフ
ラットバンド電圧をＶFBと置き換える。
【００５５】このようにすると、ＶFBiは、ソース、ド
レイン領域９、１０のフェルミエネルギーとゲート電極
５のフェルミエネルギーとの差であり、ｎ型のソース、
ドレイン領域９、１０に対するｎ型のゲート電極でほぼ
0(V)、ｎ型のソース、ドレイン領域９、１０に対するｐ
型のゲート電極でほぼ1(V)となり、正確には、ｎ型のソ
ース、ドレイン領域９、１０とゲート電極の不純物密度
から計算によって求めることができる。
【００５６】さらに、消去時の表面バンド曲がりφs
は、消去時にｎ型のソース、ドレイン領域９、１０の第
１の絶縁層に接した界面近傍で正孔が生じるほどバンド
曲がりが生じているので、ソース、ドレイン領域に対し
てほぼ反転していると考えて良い。この場合には、φｓ
はほば-1(V)となると考えて良い。これらより、ｐ型の
ゲート電極では第２の絶縁層を厚膜化するほどＶFBが低
下し、ｎ型のゲート電極では第２の絶縁層を厚膜化する
ほど、ＶFBが上昇する領域を（７）、（８）、（９）式
の評価式でそのまま得られることがわかる。
【００５７】これらの解析は、半導体領域１およびｎ型
のソース、ドレイン領域９、１０それぞれ独立に成立す
る。よって、ｐ型半導体領域１ではなくｎ型半導体領域
を用いた場合で、半導体領域１から電荷蓄積層３に正孔
が注入される場合は、上記ｎ型のソース、ドレイン領域
９、１０から電荷蓄積層３に正孔が注入される場合とま
ったく同じ議論が成立し、（７）、（８）、（９）式の
評価式を用いることができる。
【００５８】また、ｎ型半導体領域を用いた場合で、ｐ
型のソース、ドレイン領域を形成し、ｐ型のソース、ド
レイン領域から電荷蓄積層に正孔が注入される場合は、
ｐ型半導体層から電荷蓄積層に正孔が注入される場合と
まったく同じ議論が成立し、（７）、（８）、（９）式
の評価式を用いることができる。
【００５９】以上のように、ｎ型、ｐ型の電界効果トラ
ンジスタからなるメモリセルのいずれに対しても、
（７）、（８）、（９）式の評価式の範囲で新たな消去
電圧範囲が得られ、本発明の効果が得られることは明ら
かである。
【００６０】以上のように、第１の実施の形態によるメ
モリセルでは、半導体領域１またはソース、ドレイン領
域９、１０から電荷蓄積層３への正孔のダイレクトトン
ネル注入よる消去の際に、電荷蓄積層３を均一に全面消
去することができ、かつ、生じた正孔電流をすべてトン
ネル注入に使えるため、注入効率が高く、消去時の消費
電力を小さくできる利点を有する。
【００６１】さらに、（１）〜（９）式までの導出は、
半導体領域１から電荷蓄積層３への正孔注入の第１の絶
縁層の電界に対する依存性が、ゲート電極５から電荷蓄
積層３への電子でのFNトンネル電子注入よりも弱い依存
性を有する場合に同様に生ずることはその原理から明ら
かである。よって、半導体領域１から電荷蓄積層３への
正孔注入がホットホールによるものである変形例の場合
は、ホットホールに対する第１の絶縁層２の障壁高さは
ホットにしないホールに対する障壁高さよりも遥かに小
さい。このため、ダイレクトトンネルよりもさらに第１
の絶縁層の電界に対する依存性が小さくなる。よって、
当然に（７）、（８）、（９）式に示した評価式の範囲
で新たな消去電圧範囲が得られ、本発明の効果が得られ
ることは明らかである。
【００６２】この場合、図１と同じ素子構造で、例え
ば、ソース、ドレイン領域９、１０とｐ型半導体領域１
との間で生じたホットホールを第１の絶縁層２を通じて
電荷蓄積層３に注入する場合には、ｎ型のソース領域９
またはドレイン領域１０のいずれかに、例えば、5〜20
(V)の間の電圧を加え、半導体領域１の電圧は例えば０
（Ｖ）とし、ゲート電極５の電圧を0〜−15(V)の間とす
ればよい。
【００６３】また、この場合、（７）、（８）、（９）
式中のＶppとしては、半導体領域１の電圧を基準とした
ゲート電極の電圧をとれば良い。さらに、このホットホ
ール注入による消去時においては、ｔox1は必ずしも3.2
(nm)よりも小さい必要はなく、ｔox2がｔox1＋1.8(nm)
以上である必要はない。
【００６４】また、本ホットホールによる消去方法で
は、ソース、ドレイン領域およびゲート電極に印加する
電圧を、前記ダイレクトトンネルによる消去方法よりも
小さくすることができ、より低電圧で消去動作が実現で
きる。
【００６５】本実施の形態によるメモリセルは以下のよ
うな効果を有する。
【００６６】(1) 同じフラットバンド電圧ＶFBまで消
去する場合に、半導体領域から電荷蓄積層への正孔注入
を利用して消去動作を行う際に、ゲート電極から電荷蓄
積層への電子注入を、第２の絶縁層の膜厚と第１の絶縁
層の膜厚の差が小さい従来例よりも遥かに抑制すること
ができる。よって、電荷蓄積層への正孔と電子の同時注
入を防止することができる。例えば、絶縁膜および電荷
蓄積層のトラップ増加や界面準位増加をより低減でき、
信頼性を向上できる。
【００６７】同時に、例えばONO積層膜のシリコン酸化
換算の実効膜厚ｔeffと第１の絶縁層の膜厚を一定に保
つことにより、書き込みは従来例と同じく一定に保つこ
とができ、書き込み速度は低下させないようにできる。
よって、書き込みしきい値と消去しきい値との差を十分
に確保することができ、よりデータの信頼性を向上させ
ることができる。
【００６８】(2) 従来例と等しい第１の絶縁層の膜厚
を用いた場合でも、従来例と等しい消去しきい値を実現
するのに、より消去時のゲート電圧の絶対値を上昇させ
ることができ、消去時間を短縮することができる。この
際、第１の絶縁層の膜厚は一定なので、第１の絶縁層を
通じて漏れる電荷量は増加せず、電子の保持特性は従来
例と同じように保つことができる。同時に、ゲート電極
としてｐ型の不純物を含むポリシリコンを用いているの
で、従来例のｎ型の不純物を含むポリシリコンを用いた
場合に比べ、書き込み時にゲートの空乏化が生じず、低
電圧で高速に書き込むことができる。
【００６９】(3) ソース、ドレイン領域上で電荷蓄積
膜が一部取り除かれている構造を有するので、この取り
除かれた領域上では電荷蓄積が生じにくくなる。よっ
て、電荷蓄積膜を形成する場合の、例えば、プロセス過
程やソース、ドレイン領域の電圧を変化させた場合に生
じる電荷蓄積量の変化を防止でき、ソース、ドレイン領
域の抵抗をより一定に保つことができる。
【００７０】(4) ソース領域、ｐ型半導体領域および
ドレイン領域が形成される方向と直交する方向にゲート
電極を配置形成することができる。よって、後述するよ
うに、隣接するメモリセルのソース領域およびドレイン
領域を直列接続する構造、例えばNAND型構造を形成する
のに適している。
【００７１】勿論、図７の第１の実施の形態の変形例に
示すように、ゲート電極５を形成し、その上に導電層１
２、金属裏打ち層６を形成することにより、ソース領域
９、半導体領域１およびドレイン領域１０が形成される
方向と同一方向に、ゲート電極５と接続された制御線を
形成することもできる。このような構造により、AND構
造やVirtural Ground Array構造を形成することもでき
る。ここで、導電層１２は、例えばボロンが1×1019(cm
-3)〜1×1021(cm-3)の範囲で添加され、10〜500(nm)の
厚さで形成されたポリシリコン層であり、１３はシリコ
ン酸化膜またはシリコン窒化膜からなる絶縁膜である。
絶縁膜１３は、例えば、ソース、ドレイン領域９、１０
の形成後に、隣接するゲート電極間で埋め込み形成する
ことにより作成することができる。
【００７２】（第２の実施の形態）図８は、本発明の第
２の実施の形態による半導体記憶装置のメモリセルの素
子構造を示す断面図である。本実施の形態のメモリセル
は、第１の実施の形態のメモリセルに対して、ソース領
域９、半導体領域１およびドレイン領域１０が形成され
る方向と同一方向に、ポリシリコン層からなるゲート電
極５と接続された金属裏打ち層６からなる制御線が延長
形成される場合を示したものである。なお、図１と対応
する箇所には図１と同一符号を付してその詳しい説明は
省略する。
【００７３】本実施の形態のメモリセルでは、例えばシ
リコン酸化膜からなる素子分離絶縁膜１４が、ソース、
ドレイン領域９、１０上に自己整合的に形成されている
点が図１のものとは異なっている。
【００７４】本実施の形態のものにおいても、従来例に
比較して、第２の絶縁層４の膜厚ｔox2を5(nm)以上にし
た点と、ゲート電極５をｐ型半導体によって構成した点
が異なる。
【００７５】図８において、例えば、ボロンまたはイン
ジウムなどの不純物を1014(cm-3)から1019(cm-3)の間の
濃度で含むｐ型半導体領域１に、例えば、0.5〜10(nm)
の膜厚のシリコン酸化膜またはオキシナイトライド膜か
らなる第１の絶縁層２が形成されている。ここで第１の
絶縁層２の平面部の厚さをｔox1、シリコン酸化膜に対
する比誘電率をεox1とする。
【００７６】第１の絶縁層２は、例えば、ストライプ状
に加工され、その両側には、例えばシリコン酸化膜から
なる素子分離絶縁膜１４が厚さ0.05〜0.5(μｍ)の範囲
で形成されている。さらに、第１の絶縁層２の上部と、
素子分離絶縁膜１４の上部の一部には、例えばシリコン
窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成
されている。この電荷蓄積層３の第１の絶縁層上の平面
部の厚さをｔN、シリコン酸化膜に対する比誘電率をεN
とする。
【００７７】このような形状は、第１の絶縁層２を半導
体領域１上に全面形成し、さらに電荷蓄積層３を全面堆
積し、電荷蓄積層３をパターニングした後、酸化雰囲気
によって、半導体領域１を酸化することによって得るこ
とができる。
【００７８】また、素子分離絶縁膜１４の下方の半導体
領域１上には、例えばリンや砒素、アンチモンを表面濃
度が1017(cm-3)〜1021(cm-3)となるように、深さ10〜50
0(nm)の間で拡散またはイオン注入して形成されたソー
ス領域９およびドレイン領域１０が設けられている。こ
れらソース領域９およびドレイン領域１０は、パターニ
ングした電荷蓄積層３をマスクとして用いることにより
素子分離絶縁膜１４と自己整合で形成することができ
る。
【００７９】この上に、例えば、厚さ5(nm)以上で、30
(nm)以下の厚さでシリコン酸化膜またはオキシナイトラ
イド膜からなるブロック絶縁膜（第２の絶縁膜）４を介
して、不純物として例えばボロンが1×1019(cm-3)〜1×
1021(cm-3)の範囲で添加されたポリシリコン層からなる
ゲート電極５が10〜500(nm)の厚さで形成されている。
ここで、ゲート電極５のボロン濃度を1×1020(cm-3)以
下とすることが、シリコン酸化膜中のボロンの異常拡散
を防止し、同時に形成されるｐ型のMOS電界トランジス
タのしきい値を安定に形成するのに望ましい。また、ゲ
ート電極５のボロン濃度を1×1019(cm-3)以上とするこ
とが、ゲート電極の空乏化によって、ONO積層膜にかか
る電界が小さくなり、消去時間が増大するのを防ぐのに
望ましい。
【００８０】ここで第２の絶縁層４の平面部の厚さをｔ
ox2、シリコン酸化膜に対する比誘電率をεox2とする。
【００８１】本発明が従来例に比較して特徴的なこと
は、ゲート電極５がｐ型であり、第２の絶縁層４の厚さ
ｔox2が5(nm)以上となることである。消去しきい値の飽
和を防ぐためには、消去時に第２の絶縁層４をトンネル
する電流を小さくすることが望ましい。ここで、ｔox2
を5(nm)以上とすると、消去時に第２の絶縁層４に電界
が印加された場合、ダイレクトトンネル電流ではなくFo
wler-Nordheim(FN)電流が流れ、より第２の絶縁層４に
流れる電流を小さく保つことができ、シリコン酸化膜に
対しては十分な厚さで望ましい。
【００８２】また、第１の絶縁層２にシリコン酸化膜ま
たはシリコン酸窒化膜を用いた場合には、正孔に対する
バリア高さの方が電子に対するバリア高さよりも1(eV)
以上高く、より薄膜化しないとトンネル現象が生じず、
少なくとも3.2(nm)以下に薄膜化しないと消去に十分な
正孔のトンネル電流は得られない。よって、半導体領域
１からダイレクトトンネル現象を用いて正孔を電荷蓄積
層３に注入するには、ｔox1を3.2(nm)以下にするのがよ
り望ましい。これらより、ｔox2をｔox1＋1.8(nm)以上
とすることが望ましい。第２の絶縁層４は例えば、TEOS
やHTOなど堆積シリコン酸化膜を用いてもよく、あるい
は、電荷蓄積層３を酸化することによって得られるシリ
コン酸化膜またはシリコン酸窒化膜を用いてもよい。
【００８３】さらに、ゲート電極５上に、例えばWSi
（タングステンシリサイド）、NiSi,MoSi,TiSi,CoSi、
W、Alのいずれかからなるゲート電極５の金属裏打ち層
６を、10〜500(nm)の厚さで形成しても良い。金属裏打
ち層６は複数のゲート電極５を低抵抗で接続するゲート
配線を構成する。
【００８４】また、金属裏打ち層６の上部には、例え
ば、シリコン窒化膜やシリコン酸化膜からなる絶縁膜７
が5〜500(nm)の厚さで形成される。
【００８５】なお、本実施の形態においても、書き込み
および消去電界のばらつきによるしきい値の広がりを防
止するために、半導体領域１とソース領域９との境界か
ら半導体領域１とドレイン領域１０との境界までは、ON
O積層膜を構成する第１の絶縁層２、電荷蓄積層３およ
び第２の絶縁層４の各膜厚はそれぞれ均一にされている
ことが望ましい。
【００８６】さらに、ｐ型半導体領域１と第１の絶縁膜
２とが接する領域を挟んでｎ型のソース領域９およびド
レイン領域１０が形成されている。これらソースおよび
ドレイン領域９、１０、電荷蓄積層３およびゲート電極
５により、電荷蓄積層３に蓄積された電荷量を情報量と
するMONOS型EEPROMメモリセルが形成されている。そし
て、ソース領域９とドレイン領域１０との間隔として
は、0.5(μｍ)以下0.01(μｍ)以上とする。
【００８７】本実施の形態のメモリセルでは、図１に示
す第１の実施の形態のものと同様に先の(1)、(2)、(3)
の効果に加え、以下のような効果がある。
【００８８】(4) ソース領域９、半導体領域１および
ドレイン領域１０が形成される方向と同一方向にゲート
電極５が延長形成されている。よって、後述するよう
に、隣接するメモリセルのソース領域およびドレイン領
域を並列接続する構造、例えば、AND型やVirtual Groun
d Array構造を実現するのに適している。また、素子分
離絶縁膜１４とソース、ドレイン領域９、１０および電
荷蓄積層３を自己整合的に形成することができるので、
それらの層間での合わせずれの余裕を確保する必要がな
く、より高密度なメモリセルが実現できる。
【００８９】（第２の実施の形態の変形例）図９は、第
２の実施の形態の変形例によるメモリセルの素子断面構
造を示している。本変形例は、基本的には第２の実施の
形態と同じであるが、第２の実施の形態に比較して素子
分離絶縁膜１４が形成されておらず、素子分離されてい
ない点が異なっている。
【００９０】本変形例のメモリセルは、例えば、ｐ型半
導体領域１上にソース、ドレイン領域９、１０をイオン
注入によって形成し、第１の絶縁層２、電荷蓄積層３お
よび第２の絶縁層４からなるゲート絶縁膜を半導体領域
上に形成し、ゲート電極５を形成するためのポリシリコ
ンおよび金属裏打ち層６を全面堆積した後、ゲート絶縁
膜、ポリシリコンおよび金属裏打ち層６をパターニング
することによって形成することができる。各層および膜
の膜厚条件については、第２の実施の形態で説明したも
のと同じ条件を用いればよいので省略する。
【００９１】本変形例では、第１、第２の実施の形態に
おける(1)、(2)の効果に加え、以下のような効果を得る
ことができる。
【００９２】(5) ソース領域９、半導体領域１および
ドレイン領域１０が形成される方向と同一方向にゲート
電極５が形成されている。よって、後述するように、隣
接するメモリセルのソース領域およびドレイン領域を並
列接続する構造、例えば、AND型やVirtual Ground cell
構造を実現するのに適している。また、素子分離絶縁膜
が半導体領域１およびドレイン領域１０が形成される方
向に形成されていないので、第１の絶縁層２、電荷蓄積
層３および第２の絶縁層４の厚さが素子分離絶縁膜膜形
成端で変化することがなく、より均一な厚さでメモリセ
ルが実現できる。よって、書き込みおよび消去のしきい
値分布もより小さくすることができる。
【００９３】以上説明した本発明の第２の実施の形態お
よびその変形例によるメモリセルでは、第１の実施の形
態のものと同じ印加電圧関係で消去動作を行うことがで
き、消去に際して第１の実施の形態のものと同様の効果
を有するのは明らかである。
【００９４】（第３の実施の形態）上記第１および第２
の実施の形態では、メモリセルのゲート電極としてｐ型
半導体電極（ｐ型不純物を含むポリシリコン）を用いる
ことで高速に消去可能なメモリセルについて説明した。
【００９５】本実施の形態では、第１および第２の実施
の形態で述べたｐ型半導体電極を用いたメモリセルと共
に、表面チャネル型の周辺のｎ型MISFETとｐ型MISFETと
が同一基板上に形成された半導体記憶装置について説明
する。
【００９６】図１０（ａ）は、第３の実施の形態による
半導体記憶装置の素子断面構造を示している。なお、図
１０（ａ）において、先の第１および第２の実施の形態
と対応する箇所には同じ符号を付して、その詳しい説明
は省略する。
【００９７】図１０（ａ）に示した半導体記憶装置に
は、浅いｎ型ソース、ドレイン領域を有するｐ型ゲート
MONOSからなるメモリセル２１と、これよりも深いソー
ス、ドレイン領域を有したｎ型ゲートを有した表面チャ
ネル型ｎ型MISFET２２と、メモリセル領域よりも深いソ
ース、ドレイン領域を有したｐ型ゲートを有した表面チ
ャネル型ｐ型MISFET２３とが同一基板上に集積されてい
る。ここで、メモリセル２１は２つ隣接した状態で形成
されている場合を示している。これは複数のメモリセル
を直列接続したNAND型のメモリを想定しており、メモリ
は２つのみではなく、複数であればよい。なお、６０は
各ゲート電極およびソース、ドレイン領域上に形成され
たサリサイドである。
【００９８】図１０（ａ）中のメモリセル２１は、先の
第１および第２の実施の形態などで説明したように、第
２の絶縁層の厚さが5(nm)以上にされかつゲート電極が
ｐ型不純物を含む半導体によって構成されている。
【００９９】次に、図１０（ａ）に示される半導体記憶
装置の製造方法を、図１０（ｂ）、図１１（ａ）、
（ｂ）、図１２（ａ）、（ｂ）、図１３（ａ）、（ｂ）
を参照して説明する。
【０１００】まず、図１０（ｂ）に示すように、予め、
不純物としてボロンを1014(cm-3)から1019(cm-3)の濃度
で含む図示しないｐ型のシリコン基板上にレジストを塗
布し、リソグラフィを行い、例えばリンまたは砒素、ア
ンチモンなどのイオンを、例えば30〜1000(KeV)の加速
エネルギー、1×1011〜1×1015(cm-2)のドーズ量で注入
して、周辺ｐ型MISFET領域にｎ型ウェル３１を形成す
る。さらに同様に、ｐ型のシリコン基板にボロンまたは
インジウムからなるイオンを、例えばボロンを使用する
場合には100〜1000(KeV)の加速エネルギー、１×1011〜
１×1015(cm-2)のドーズ量で注入して、メモリセル領域
にｐ型ウェル３２を、周辺ｎ型MISFET領域にｐ型ウェル
３３をそれぞれ形成する。ここで、メモリセル領域に形
成されたｐ型ウェル３２は、第１および第２の実施の形
態におけるｐ型半導体領域１に対応する。
【０１０１】さらに、レジストを塗布後、リソグラフィ
を行い、不純物としてボロンを用いる場合には3〜50(Ke
V)、インジウムの場合には30〜300(KeV)の加速エネルギ
ー、1×1011〜1×1014(cm-2)のドーズ量で、チャネルイ
オンとしてメモリセル領域および周辺ｎ型MISFET領域に
注入する。
【０１０２】この後、例えば、リソグラフィを行い、リ
ンまたは砒素を3〜50(KeV)の加速エネルギー、1×1011
〜1×1014(cm-2)のドーズ量で注入して、周辺ｐ型MISFE
T領域に形成されるトランジスタのしきい値を設定して
もよい。
【０１０３】続いて、ｐ型ウェル３２上にメモリセルト
ランジスタのトンネル絶縁膜となるシリコン酸化膜また
はオキシナイトライド膜２Ａを0.5〜10(nm)の厚さで全
面に形成し、その後、3〜50(nm)の厚さのシリコン窒化
膜３Ａを形成し、さらにその上に5〜30(nm)の厚さのシ
リコン酸化膜またはオキシナイトライド膜４Ａを堆積す
る。
【０１０４】さらに、メモリセル領域上をレジストで覆
い、シリコン酸化膜またはオキシナイトライド膜２Ａ、
シリコン窒化膜３Ａおよびシリコン酸化膜またはオキシ
ナイトライド膜４Ａがメモリセル領域上に残るように選
択的に除去した後、周辺トランジスタのゲート絶縁膜と
なるシリコン酸化膜またはオキシナイトライド膜３４を
0.5〜20(nm)の厚さ形成する。これらの工程と前後し
て、例えば、シリコン酸化膜からなる素子分離領域３５
を周辺ｎ型MISFET領域と周辺ｐ型MISFET領域に形成す
る。これら素子分離領域３５の深さは、例えば0.05〜0.
5(μｍ)の深さとする。
【０１０５】さらに、例えば、アモルファスシリコン膜
または多結晶シリコン膜５Ａを厚さ10〜500(nm)で全面
に堆積する。このシリコン膜５Ａは、意図的にｎ型また
はｐ型不純物添加をしない膜であることが、後でｎ型お
よびｐ型の不純物を添加し両極性のゲート電極を形成す
るのに望ましい。次に、マスク材となるシリコン酸化膜
または窒化膜７を厚さ10〜500(nm)で全面堆積する。こ
の後、リソグラフィと異方性エッチングを行い、シリコ
ン膜５Ａを垂直加工して、シリコン酸化膜またはオキシ
ナイトライド膜３４およびシリコン酸化膜またはオキシ
ナイトライド膜４Ａでエッチングを止めることにより、
図１０（ｂ）の形状を得る。
【０１０６】この際、ゲート側壁加工のエッチングをシ
リコン酸化膜またはオキシナイトライド膜４Ａで止める
ことは、電荷蓄積層となるシリコン窒化膜３Ａへの加工
ダメージを小さくするのに望ましい。特に、メモリセル
のゲート絶縁膜を構成する第２の絶縁膜（シリコン酸化
膜またはオキシナイトライド膜４Ａ）の膜厚が5(nm)以
上と厚い構造では従来例よりも容易にエッチングを止め
ることができる。
【０１０７】この後、半導体基板の表面欠陥を減少させ
るために、酸化雰囲気中でアニールすることによって、
例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜
８として形成する。この酸化工程に付加して,例えばTEO
SやHTOからなるシリコン酸化膜やシリコン窒化膜を側壁
絶縁膜８として堆積してもよい。この後、この側壁絶縁
膜８をマスクとして、シリコン酸化膜またはオキシナイ
トライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸
化膜またはオキシナイトライド膜４Ａを選択的に除去し
て、メモリセルトランジスタに第１の絶縁層２、電荷蓄
積層３および第１の絶縁層４を形成することにより図１
１（ａ）に示すような構造が形成される。
【０１０８】また、周辺ｎ型MISFET領域および周辺ｐ型
MISFET領域では、アモルファスシリコン膜または多結晶
シリコン膜５Ａによって周辺トランジスタのゲート電極
５Ｂが形成される。
【０１０９】さらに、レジスト３６を塗布し、少なくと
も周辺ｐ型MISFET領域を覆うようにリソグラフィにより
パターニングを行う。この後、リンまたは砒素イオンを
例えば、1(eV)〜50(KeV)の加速エネルギー、1×1013〜5
×1014(cm-2)のドーズ量で注入を行い、メモリセル領域
および周辺ｎ型MISFET領域にｎ型のソース、ドレイン領
域９（または１０）をそれぞれ形成する。この場合、後
述するｐ型のソース、ドレイン領域を形成する際のイオ
ン注入量よりも、イオン注入量を小さくすれば、このレ
ジスト塗布のプロセスは不要であり、全面にイオン注入
してもよい。この場合の加速エネルギーおよびドーズ量
は、後に形成するｎ型のソース、ドレイン領域を形成す
る場合よりも小さい値とするのが、メモリセルの接合、
拡散深さを浅くし、短チャネル効果を防ぐのに望まし
い。このようにして、図１１（ｂ）の構造が形成され
る。
【０１１０】さらに、レジスト３７を塗布し、メモリセ
ル領域と周辺ｐ型MISFET領域を覆うようにリソグラフィ
によりパターニングを行った後、周辺ｎ型MISFET領域の
ｐ型ｐ型ウェル３３にリンまたは砒素イオンを注入して
ｎ型のソース、ドレイン領域９（または１０）よりも深
いｎ型のソース、ドレイン領域３８を周辺ｎ型MISFET領
域に形成して、いわゆるLDD構造またはextension領域を
作成してもよい。この後、リンまたは砒素イオンを例え
ば、5(eV)〜50(KeV)の加速エネルギー、2×101 3〜１×1
015(cm-2)のドーズ量で注入を行い、ｎ型のソース、ド
レイン領域３８を形成する。このソース、ドレイン領域
３８を形成する際のドーズ量は、ソース、ドレイン領域
９（または１０）を形成する場合より大きな値とするの
が、周辺トランジスタのソース、ドレイン抵抗を下げ、
電流駆動能力を増加させるのに望ましい。また、後述す
るｎ型のソース、ドレイン領域４３より小さな値とする
のが、周辺トランジスタの短チャネル効果を防止するの
に望ましい。このようにして図１２（ａ）のような形状
を得る。
【０１１１】さらに、レジスト３９を塗布し、メモリセ
ル領域とｎ型MISFET領域を覆うようにリソグラフィによ
りパターニングを行って、いわゆるLDDまたはextension
領域を作成してもよい。この後、ボロンまたはBF2 イオ
ンを例えば、5(eV)〜50(KeV)の加速エネルギー、2×10
13〜1×1015(cm-2)のドーズ量で注入を行い、ｐ型のソ
ース、ドレイン領域４０を形成する。この際のドーズ量
は、後述するｐ型のソース、ドレイン領域４５を形成す
る場合より小さな値とするのが、周辺トランジスタの短
チャネル効果を防止するのに望ましい。このようにして
図１２（ｂ）の形状を得る。
【０１１２】この後、例えば、シリコン酸化膜またはシ
リコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間
隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚
さで堆積した後、異方性エッチングを行うことにより、
側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリ
セル間では、ゲート電極５の高さまで達するように残置
され、以後の周辺トランジスタへのイオン注入の際に不
純物イオンが注入されないようにする保護膜となる。ま
た、浅いソース、ドレイン領域であるLDDまたはextensi
on部よりも深い後述するソース、ドレイン領域４３、４
５がゲート電極５に接近しないようにするための側壁と
なる。この側壁絶縁膜４１を形成する工程と前後して、
ゲート電極５上に形成された絶縁膜７を取り除く。
【０１１３】さらに、レジスト４２を塗布し、メモリセ
ル領域とｐ型MISFET領域を覆うようにリソグラフィによ
りパターニングを行う。この後、リンまたは砒素イオン
を例えば、1(eV)から50(keV)の範囲のエネルギーで1×1
014(cm-2)から1×1016(cm-2)の範囲のドーズ量で注入を
行い、ｎ型のソース、ドレイン領域４３を形成する。同
時に、ｎ型MISFET領域のゲート電極５Ｂにｎ型不純物を
添加し、ｎ型ゲート電極をすることができる。このよう
にして図１３（ａ）の形状を得る。
【０１１４】さらに、レジスト４４を塗布し、ｎ型MISF
ET領域を覆うようにリソグラフィによりパターニングを
行う。この後、ボロンまたはBF2 イオンを例えば、1(e
V)から50(keV)の範囲の加速エネルギーで1×1014(cm-2)
から1×1016(cm-2)の範囲のドーズ量で注入を行い、ｐ
型のソース、ドレイン領域４５を形成する。この際、注
入イオンが、セル領域のｐ型ウェル３２に達しないよう
に注入エネルギーを選択する。この工程で、同時に、メ
モリセル領域とｐ型MISFET領域のゲート電極５Ｂにｐ型
不純物を添加し、ｐ型ゲート電極を形成することができ
る。このようにして図１３（ｂ）の形状を得る。この
際、注入イオンとしてBF2 よりもボロンを用いる方が、
ｎ型ウェル３１に対し、ゲート電極５Ｂに添加したボロ
ンが染み出す現象が抑制され、望ましい。このようにし
て図１３（ｂ）の形状を得る。
【０１１５】さらに、例えば、Ti,Co、Ni、Pdなどのシ
リサイドを作成する金属を、例えば、1〜40(nm)までの
範囲内で全面に堆積した後、400〜1000(℃)の範囲の熱
工程を加え、シリサイドを形成後、例えば、硫酸と過酸
化水素溶液からなるエッチングにより残り金属を選択的
にエッチングして、図１０（ａ）に示すように、いわゆ
るサリサイド６０を形成する。
【０１１６】本実施の形態では、第１の実施の形態の効
果に加え以下のような効果がある。
【０１１７】(6) 浅いｎ型のソース、ドレイン領域を
有したｐ型ゲート電極のMONOSと、これよりも深いソー
ス、ドレイン領域を有したｎ型ゲート電極を有したｎ型
MISFETおよびｐ型ゲート電極を有したｐ型MISFETを同一
基板上に同時に集積している。よって、表面チャネル型
のｐ型MISFETおよびｎ型MISFETをメモリセルと同時に作
成することができ、短チャネル効果が優れ、電流駆動能
力が高く、よりしきい値の低いトランジスタを作成でき
る。この結果、ｐ型MISFETの占有面積を縮小させること
ができ、電源電圧を低くしても動作するメモリセルおよ
び周辺回路が実現できる。
【０１１８】(7) ｎ型ゲート電極を有したｎ型MISFET
およびｐ型ゲート電極を有したｐ型MISFETのソース、ド
レイン領域の拡散深さを、MONOSセルトランジスタのソ
ース、ドレイン領域の拡散深さよりも深く独立に制御で
き、ソース、ドレイン領域の層抵抗を削減しつつ、セル
トランジスタではより短チャネル効果を抑制することが
可能となる。
【０１１９】(8) 周辺トランジスタとメモリセル領域
のゲート電極を同一プロセスで加工できる。よって、周
辺トランジスタとメモリセルとのゲート形成時の合わせ
ずれがなく、より高密度なメモリセルが実現できる。さ
らに、浅いｎ型のソース、ドレイン領域を有したｐ型ゲ
ートMONOSと、ｐ型ゲート電極を有したｐ型MISFETのゲ
ート電極に対するイオン注入を同一工程で行っているの
で、別工程で行った場合よりも工程数の増加を防ぐこと
ができる。また、例えば、ゲート電極のｐ型不純物濃度
を2×1019(cm-3)よりも多く1×1020(cm-3)よりも少なく
することによって、ｐ型ゲートを有したｐ型MISFETのゲ
ートに添加したｐ型不純物がシリコン酸化膜中で異常拡
散を生じず、シリコン酸化膜の品質を保ち、MOSFETが形
成されるウェル領域にｐ型不純物が染み出す問題を防ぐ
ことができる。よって、ｐ型不純物の染み出し量によっ
てｐ型MISFETのしきい値ばらつきが増大する現象を防止
することができる。
【０１２０】(9) 周辺トランジスタの深いソース、ド
レイン領域とゲート電極のイオン注入とを同一工程で行
っているので、別工程で行った場合よりも工程の増加を
防ぐことができる。
【０１２１】(10) 図１０では、MONOSメモリセルに絶
縁膜４１が形成されているので、メモリセルのゲートに
ｐ型の不純物を添加する工程で、メモリセルのソース、
ドレイン領域にｐ型不純物が入らないようにできる。よ
って、薄いｎ型のソース、ドレイン領域と、ゲート空乏
化を防ぐのに必要な濃いｐ型不純物濃度のゲート電極の
両方をメモリセルで実現でき、より短チャネル効果に強
く、電流駆動力の大きなメモリセルを実現できる。さら
に、MONOSメモリセルのゲート電極上に選択的にシリサ
イドを作成する際に、メモリセルの浅いソース、ドレイ
ン領域上にはシリサイドが形成されないので、ゲート抵
抗を低減するのと同時に、浅いソース、ドレイン領域で
のシリサイドに起因するリーク電流の発生を防ぐことが
できる。
【０１２２】同時に、周辺トランジスタでは深いソー
ス、ドレイン領域上にシリサイドを形成することができ
るので、リーク電流が少なく低抵抗なソース、ドレイン
領域を形成することができる。
【０１２３】（第３の実施の形態の変形例）次に、図１
４（ａ）、（ｂ）、図１５（ａ）、（ｂ）、図１６
（ａ）、（ｂ）、図１７（ａ）、（ｂ）および図１８を
用いて第３の実施の形態の変形例を説明する。本変形例
では、ソース、ドレイン領域形成前に、ゲート電極に不
純物添加が予めなされている点が第３の実施の形態と異
なっている。
【０１２４】まず、アモルファスシリコン膜または多結
晶シリコン膜５Ａを厚さ10〜500(nm)で全面に堆積する
までの工程は第３の実施の形態と同じである。このシリ
コン膜５Ａは、意図的にｎ型またはｐ型の不純物を添加
しない膜であることが、後の工程でｎ型およびｐ型の不
純物を添加し、両極性のゲート電極を形成するのに望ま
しい。
【０１２５】この後、レジスト４６を塗布し、ｎ型MISF
ET領域を覆うようにリソグラフィによりパターニングを
行う。この後、ボロンまたはBF2 イオンを例えば、1(e
V)〜50(keV)の範囲の加速エネルギーで、1×1014(cm-2)
から1×1016(cm-2)の範囲のドーズ量で注入を行い、シ
リコン膜５Ａのメモリセルのゲート電極の部分およびｐ
型MISFETのゲート電極の部分に対してｐ型不純物の添加
を行う。なお、不純物イオンのゲート絶縁膜３４のつき
抜けを防止するためには、BF2 イオンよりもボロンイオ
ンを用いるの方が望ましい。この際、イオンがシリコン
酸化膜またはオキシナイトライド膜２Ａ、シリコン窒化
膜３Ａおよびシリコン酸化膜またはオキシナイトライド
膜４Ａからなる積層構造をつき抜けてｐ型ウェル３２に
にｐ型不純物が達することがないように、加速エネルギ
ーを調整する。このようにして図１４（ａ）の形状を得
る。
【０１２６】さらに、レジスト４７を塗布し、メモリセ
ル領域とｐ型MISFET領域を覆うようにリソグラフィによ
りパターニングを行う。この後、リンまたは砒素イオン
を例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1
×1014(cm-2)から1×1016(cm- 2)の範囲のドーズ量で注
入を行い、シリコン膜５Ａのｎ型MISFETのゲート電極の
部分に対してｎ型不純物の添加を行う。このようにして
図１４（ｂ）の形状を得る。
【０１２７】続いて、例えば、NiSi,MoSi,TiSi,CoSi、
W、Alなどからなるゲート電極の金属裏打ち層６となる
金属膜を10〜500(nm)の厚さで堆積する。さらに、マス
ク材となるシリコン酸化膜または窒化膜７を厚さ10〜50
0(nm)で全面に堆積する。この後、リソグラフィと異方
性エッチングを行い、シリコン膜５Ａを垂直に加工し、
シリコン酸化膜３４およびシリコン酸化膜またはオキシ
ナイトライド膜４Ａでエッチングを止めることにより、
図１５（ａ）の形状を得る。この際、ゲート側壁加工の
エッチングをシリコン酸化膜またはオキシナイトライド
膜４Ａで止めることにより、電荷蓄積層となるシリコン
窒化膜３Ａへの加工ダメージを小さくするのに望まし
く、特に、シリコン酸化膜またはオキシナイトライド膜
４Ａの膜厚ｔox2が5(nm)以上と厚い構造では従来例より
も容易にエッチングを止めることができる。
【０１２８】さらに、半導体基板の表面欠陥を減少させ
るために、酸化雰囲気中でアニールすることによって、
例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜
８として形成する。この酸化工程に付加して、例えばTE
OSやHTOからなるシリコン酸化膜やシリコン窒化膜を側
壁絶縁膜８として堆積してもよい。この後、この側壁絶
縁膜８をマスクとして、シリコン酸化膜またはオキシナ
イトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン
酸化膜またはオキシナイトライド膜４Ａを選択的に除去
して第１の絶縁層２、電荷蓄積層３および第２の絶縁層
４を形成することで、図１５（ｂ）の構造が形成され
る。
【０１２９】さらに、リンまたは砒素イオンを例えば、
1(eV)〜50(keV)の範囲の加速エネルギーで1×1013(c
m-2)〜1×1014(cm-2)の範囲のドーズ量で注入を行い、
ｎ型のソース、ドレイン領域９（または１０）を形成す
る。ここで、このイオン注入量は、後で述べるｐ型拡散
層５０を形成する場合のイオン注入量よりも小さくし、
ｐ型MISFETのソース、ドレイン領域を形成するイオン注
入によって、ｐ型のソース、ドレイン領域が確実に形成
されるようにする。このドーズ量および加速エネルギー
は、後で形成するｎ型のソース、ドレイン領域３８、４
３を形成する場合よりも小さい値とするのが、メモリセ
ルの接合深さを浅くし、短チャネル効果を防ぐのに望ま
しい。このようにして、図１６（ａ）の構造が形成され
る。
【０１３０】次に、レジスト４８を塗布し、メモリセル
領域とｐ型MISFET領域を覆うようにリソグラフィにより
パターニングを行って、いわゆるLDDまたはextension領
域を作成してもよい。この後、リンまたは砒素イオンを
例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2×1
013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行
い、ｎ型のソース、ドレイン領域３８を形成する。この
ドーズ量は、ｎ型のソース、ドレイン領域９（または１
０）を形成する際のドーズ量よりも大きな値とするの
が、周辺トランジスタのソース、ドレイン抵抗を下げ、
電流駆動能力を増加させるのに望ましい。また、後述す
るｎ型のソース、ドレイン領域４３を形成する際のドー
ズ量よりもより小さな値とするのが、周辺トランジスタ
の短チャネル効果を防止するのに望ましい。このように
して図１６（ｂ）の形状を得る。
【０１３１】さらに、レジスト４９を塗布し、メモリセ
ル領域とｎ型MISFET領域を覆うようにリソグラフィによ
りパターニングを行って、いわゆるLDDまたはextension
領域を作成してもよい。この後、ボロンまたはBF2 イオ
ンを例えば、5(eV)〜50(keV)の範囲の加速エネルギーで
2×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入
を行い、ｐ型のソース、ドレイン領域５０を形成する。
このドーズ量は、ｐ型のソース、ドレイン領域４５（図
１３（ｂ）に図示）より小さな値とするのが、周辺トラ
ンジスタの短チャネル効果を防止するのに望ましい。こ
のようにして図１７（ａ）の形状を得る。
【０１３２】この後、例えば、シリコン酸化膜またはシ
リコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間
隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚
さで堆積した後、異方性エッチングを行うことにより、
側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリ
セル間では、メモリセルのゲート電極５の高さまで達す
るように残置され、以後の周辺トランジスタに対するイ
オン注入の際に、イオンがｐウェル３２に対して注入さ
れないようにする保護膜となる。また、浅いソース、ド
レイン接合であるLDDまたはextension部（３８、５０）
よりも深いソース、ドレイン接合であるソース、ドレイ
ン領域４３、４５がゲート電極に接近しないようにする
ための側壁となる。
【０１３３】さらに、レジスト５１を塗布し、メモリセ
ル領域とｐ型MISFET領域を覆うようにリソグラフィによ
りパターニングを行う。この後、リンまたは砒素イオン
を例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1
×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入
を行い、ｎ型のソース、ドレイン領域４３を形成する。
このようにして図１７（ｂ）の形状を得る。
【０１３４】さらに、レジスト５２を塗布し、メモリセ
ル領域とｎ型MISFET領域を覆うようにリソグラフィによ
りパターニングを行う。この後、ボロンまたはBF2 イオ
ンを例えば、1(eV)〜50(keV)の範囲の加速エネルギーで
1×1014(cm-2)〜1×1016(cm- 2)の範囲のドーズ量で注入
を行い、ｎ型のソース、ドレイン領域４５を形成する。
このようにして図１８の形状を得る。この後、レジスト
５２を除去して完成する。
【０１３５】本変形例では、第１の実施の形態による効
果および第３の実施の形態による効果の(6)、(7)、(8)
に加え、以下のような効果を得ることができる。
【０１３６】(11) 第３の実施の形態では、レジストを
塗布せずにMONOSセルのソース、ドレイン領域を形成し
ているので、レジストを塗布する場合よりも工程数を減
少できる。また、ゲート加工後は、セルの狭いスペース
部でのレジスト開口が不要で、廉価な長い波長、例え
ば、i線で感光できるポジレジストを用いることができ
る。
【０１３７】(12) 周辺トランジスタとメモリセル領域
のｐ型のゲート電極の不純物濃度が等しいので、ゲート
電極加工時のエッチングばらつきが生じにくく、第１の
絶縁層２、電荷蓄積層３、第２の絶縁層４および側壁絶
縁膜８に、ゲート電極加工時に与えるダメージも小さく
できる。よって、より信頼性の高い半導体回路が実現で
きる。
【０１３８】(13) 薄いｎ型のソース、ドレイン領域
と、ゲート空乏化を防ぐのに必要な濃いｐ型不純物濃度
のゲート電極の両方をメモリセルで実現でき、より短チ
ャネル効果に強く、電流駆動力の大きなメモリセルを実
現できる。
【０１３９】（第４の実施の形態）本実施の形態では、
第１の実施の形態の変形例で述べたメモリセルと共に、
表面チャネル型の周辺のｎ型MISFETとｐ型MISFETとが同
一基板上に形成された半導体記憶装置について説明す
る。
【０１４０】図１９（ａ）、（ｂ）は、第４の実施の形
態による半導体記憶装置の素子断面構造を示している。
本実施例では、メモリセル領域については、第２の方向
と、第２の方向と交差し、ゲート電極を含む第１の方向
についての断面も示している。第１の方向では、ゲート
電極を共通とする２つのセルを示し、この方向におい
て、ｎ型のソース、ドレイン領域９（または１０）が隣
接するセル間で形成されている。図では示していない
が、このｎ型のソース、ドレイン領域９（または１０）
は、第２の方向に延長して形成され、第２の方向で隣接
するメモリセルのソース、ドレイン領域に並列接続され
ている。ここで、メモリセルは２つ隣接した構造を示し
ているが、勿論２つではなく、複数であればよい。
【０１４１】図１９（ａ）、（ｂ）に示した半導体記憶
装置には、浅いｎ型のソース、ドレイン領域を有するｐ
型ゲートMONOSからなるメモリセル２１と、これよりも
深いソース、ドレイン領域を有したｎ型ゲートを有した
表面チャネル型ｎ型MISFET２２と、メモリセル領域より
も深いソース、ドレイン領域を有したｐ型ゲートを有し
た表面チャネル型ｐ型MISFET２３とが同一基板上に集積
されている。
【０１４２】なお、４０´はｐ型のソース、ドレイン領
域を形成する際に、メモリセル領域に同時に形成される
ｐ型の拡散領域であり、６０は各ゲート電極およびソー
ス、ドレイン領域上に形成されたサリサイドである。
【０１４３】次に、図１９（ａ）、（ｂ）に示す半導体
記憶装置の製造方法を、図２０（ａ）、（ｂ）〜図２５
（ａ）、（ｂ）を参照して説明する。なお、メモリセル
については、図２０（ａ）、（ｂ）〜図２２（ａ）まで
は、第１の方向に沿った断面を示している。図２０
（ａ）、（ｂ）〜図２１（ａ）、（ｂ）までは、第２の
方向に沿った断面は図２２（ｂ）と同じなので省略す
る。さらに、図２２（ｂ）〜図２５（ｂ）までは、メモ
リセルについては、第２の方向に従った断面を示してい
る。図２２（ｂ）〜図２５（ｂ）までは、第１の方向に
沿った断面は図２２（ｂ）と同じなので省略する。
【０１４４】まず、アモルファスシリコン膜または多結
晶シリコン膜５Ａを厚さ10〜500(nm)で全面に堆積する
までは、第３の実施の形態と同じである。このシリコン
膜５Ａは、意図的にｎ型またはｐ型不純物添加をしない
膜であることが、後でｎ型およびｐ型の不純物を添加
し、両極性のゲート電極を形成するのに望ましい。
【０１４５】次に、マスク材となるシリコン酸化膜また
は窒化膜７を厚さ10〜500(nm)で全面に堆積する。この
後、メモリセル領域について、リソグラフィと異方性エ
ッチングを行い、シリコン膜を第２の方向に沿って線状
に垂直に加工して、シリコン酸化膜３４およびシリコン
酸化膜またはオキシナイトライド膜４Ａでエッチングを
止めることにより、図２０（ａ）の形状を得る。この
際、ゲート側壁加工のエッチングをシリコン酸化膜また
はオキシナイトライド膜４Ａで止めることにより、電荷
蓄積層３となるシリコン窒化膜３Ａへの加工ダメージを
小さくするのに望ましく、特に、メモリセルのゲート絶
縁膜を構成する第２の絶縁膜（シリコン酸化膜またはオ
キシナイトライド膜４Ａ）の膜厚が5(nm)以上と厚い構
造では従来例よりも容易にエッチングを止めることがで
きる。この際、図２０（ａ）に示すように、本実施の形
態では、周辺トランジスタについてはリソグラフィ加工
を行わなくてよい。
【０１４６】さらに、半導体基板の表面欠陥を減少させ
るために、酸化雰囲気中でアニールすることによって、
例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜
８として形成する。この酸化工程に付加して、例えばTE
OSやHTOからなるシリコン酸化膜やシリコン窒化膜を側
壁絶縁膜８として堆積してもよい。この後、この側壁絶
縁膜８をマスクとして、シリコン酸化膜またはオキシナ
イトライド膜２Ａ、シリコン窒化膜３Ａおよびシリコン
酸化膜またはオキシナイトライド膜４Ａを第１の方向で
選択的に除去することより、図１０（ｂ）の構造が形成
される。
【０１４７】この後、リンまたは砒素イオンを例えば、
1(eV)〜50(keV)の範囲の加速エネルギーで1×1013(c
m-2)〜1×1015(cm-2)の範囲のドーズ量で全面に注入を
行い、ｎ型のソース、ドレイン領域９（または１０）を
形成する。この場合、周辺MISFET領域では、シリコン膜
５Ａとシリコン酸化膜または窒化膜７とがパターニング
されていないので、注入したイオンがシリコン酸化膜ま
たは窒化膜７に留まり、ｎ型ウェル３１およびｐ型ウェ
ル３３には達しないため、選択的にメモリセル領域のソ
ース、ドレイン領域９（または１０）が形成できる。こ
の場合のドーズ量および加速エネルギーは、後で形成す
るｎ型のソース、ドレイン領域３８、４３よりも小さい
値とするのが、メモリセルの接合深さを浅くし、短チャ
ネル効果を防ぐのに望ましい。このようにして、図２１
（ａ）の構造が形成される。
【０１４８】この後、例えば、シリコン酸化膜またはシ
リコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間
隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚
さで堆積した後、異方性エッチングを行うことにより、
側壁絶縁膜５３を形成する。この絶縁膜５３は、メモリ
セル間では、メモリセルのゲート電極の高さまで達する
ように残置され、以後の周辺トランジスタへのイオン注
入の際に、セルトランジスタのソース、ドレイン領域に
注入されないようにするための保護膜となる。このよう
にして、図２１（ｂ）の構造が形成される。
【０１４９】この側壁絶縁膜５３を形成する工程の後、
アモルファスシリコン膜または多結晶シリコン膜５Ａ上
に形成された絶縁膜７を取り除く。さらに、アモルファ
スシリコン膜または多結晶シリコン膜５４を厚さ10〜50
0(nm)で全面に堆積する。このシリコン膜５４は、意図
的にｎ型またはｐ型不純物添加をしない膜であること
が、後でｎ型およびｐ型の不純物を添加し、両極性のゲ
ート電極を形成するのに望ましい。このようにして、図
２２（ａ）、（ｂ）の構造が形成される。
【０１５０】ついで、メモリセル領域および周辺トラン
ジスタについて、リソグラフィと異方性エッチングを行
い、アモルファスシリコン膜または多結晶シリコン膜５
Ａおよびアモルファスシリコン膜または多結晶シリコン
膜５４を第１の方向に沿って線状に垂直に加工し、シリ
コン酸化膜３４およびシリコン酸化膜またはオキシナイ
トライド膜４Ａでエッチングを止めることにより、図２
３（ａ）の形状を得る。この際、ゲート側壁加工のエッ
チングをシリコン酸化膜またはオキシナイトライド膜４
Ａで止めることにより、電荷蓄積層３となるシリコン窒
化膜３Ａへの加工ダメージを小さくするのに望ましく、
特に、メモリセルのゲート絶縁膜を構成する第２の絶縁
膜（シリコン酸化膜またはオキシナイトライド膜４Ａ）
の膜厚が5(nm)以上と厚い構造では従来例よりも容易に
エッチングを止めることができる。
【０１５１】さらに、半導体基板の表面欠陥を減少させ
るために、酸化雰囲気中でアニールすることによって、
例えば、厚さ2〜300(nm)のシリコン酸化膜を側壁絶縁膜
５３として形成する。この際、ゲート電極上も酸化さ
れ、上部絶縁膜５５が厚さ2〜300(nm)の範囲で形成され
る。この酸化工程に付加して、例えばTEOSやHTOからな
るシリコン酸化膜やシリコン窒化膜を側壁絶縁膜５３と
して堆積してもよい。この後、この側壁絶縁膜５３をマ
スクとして、シリコン酸化膜またはオキシナイトライド
膜２Ａ、シリコン窒化膜３Ａおよびシリコン酸化膜また
はオキシナイトライド膜４Ａを選択的に除去して、メモ
リセルトランジスタに第１の絶縁層２、電荷蓄積層３お
よび第１の絶縁層４を形成し、図２３（ｂ）に示すよう
な構造が形成される。
【０１５２】さらに、レジスト５６を塗布し、メモリセ
ル領域とｐ型MISFET領域を覆うようにリソグラフィによ
りパターニングを行って、いわゆるLDDまたはextension
領域を作成してもよい。この後、リンまたは砒素イオン
を例えば、5(eV)〜50(keV)の範囲の加速エネルギーで2
×1013(cm-2)〜1×1015(cm-2)の範囲のドーズ量で注入
を行い、ｎ型のソース、ドレイン領域３８を形成する。
この際のドーズ量は、ｎ型のソース、ドレイン領域９
（または１０）を形成する場合よりも大きな値とするの
が、周辺トランジスタのソース、ドレイン抵抗を下げ、
電流駆動能力を増加させるのに望ましい。また、後述す
るｎ型のソース、ドレイン領域４３を形成する場合より
小さな値とするのが、周辺トランジスタの短チャネル効
果を防止するのに望ましい。このようにして図２４
（ａ）の形状を得る。
【０１５３】さらに、レジスト５７を塗布し、ｎ型MISF
ET領域のみを覆うようにリソグラフィによりパターニン
グを行って、いわゆるLDDまたはextension領域を作成し
てもよい。この後、ボロンまたはBF2 イオンを例えば、
5(eV)〜50(keV)の範囲の加速エネルギーで2×1013(c
m-2)〜1×1015(cm-2)の範囲のドーズ量で注入を行い、p
型のソース、ドレイン領域４０および拡散領域４０´を
形成する。この際のドーズ量は、後述するｐ型のソー
ス、ドレイン領域４５を形成する場合よりも小さな値と
するのが、周辺トランジスタの短チャネル効果を防止す
るのに望ましい。同時に、メモリセル領域の第２の方向
に沿ったｐ型ウェル３２上にもｐ型不純物が注入され、
ｐ型の拡散領域４０´が形成される。このｐ型拡散領域
４０´は、メモリセル領域で隣接するｎ型のソース、ド
レイン領域９（または１０）相互間のいわゆるパンチス
ルーストッパーとなる。このようにして図２４（ｉ）の
形状を得る。
【０１５４】この後、例えば、シリコン酸化膜またはシ
リコン窒化膜を、隣接するメモリセルの側壁絶縁膜の間
隔の半分以上の厚さ、例えば、30〜200(nm)の範囲の厚
さで堆積した後、異方性エッチングを行うことにより、
側壁絶縁膜４１を形成する。この絶縁膜４１は、メモリ
セル間では、メモリセルのゲート電極５の高さまで達す
るように残置され、以後の周辺トランジスタに対するイ
オン注入の際に、イオンが注入されないようにする保護
膜となる。また、浅いソース、ドレイン接合であるLDD
またはextension部（３８、５０）よりも深いソース、
ドレイン接合であるソース、ドレイン領域４３、４５
が、ゲート電極に接近しないようにするための側壁とな
る。この側壁絶縁膜４１を形成する工程と前後して、ゲ
ート電極５上に形成された絶縁膜５５を取り除く。
【０１５５】さらに、レジスト５８を塗布し、メモリセ
ル領域とｐ型MISFET領域を覆うようにリソグラフィによ
りパターニングを行う。この後、リンまたは砒素イオン
を例えば、1(eV)〜50(keV)の範囲の加速エネルギーで1
×1014(cm-2)〜1×1016(cm-2)の範囲のドーズ量で注入
を行い、ｎ型のソース、ドレイン領域４３を形成する。
同時に、ｎ型MISFET領域のゲート電極５Ｂにｎ型不純物
を添加し、ｎ型ゲート電極をすることができる。このよ
うにして図２５（ａ）の形状を得る。
【０１５６】さらに、レジスト５９を塗布し、ｎ型MISF
ET領域を覆うようにリソグラフィによりパターニングを
行う。この後、ボロンまたはBF2 イオンを例えば、1(e
V)〜50(keV)の範囲の加速エネルギーで1×1014(cm-2)〜
1×1016(cm-2)の範囲のドーズ量で注入を行い、p型のソ
ース、ドレイン領域４５を形成する。この際、注入イオ
ンが、メモリセル領域のｐ型ウェル３２に達しないよう
に加速エネルギーを選択する。この工程で、同時に、メ
モリセル領域とｐ型MISFET領域のゲート電極にｐ型不純
物を添加し、ｐ型ゲート電極とすることができる。この
際、注入イオンとしてBF2 よりもボロンを用いる方が、
ゲート電極に添加したボロンがｎ型ウェル３１に染み出
す現象が抑制され望ましい。このようにして図２５
（ｂ）の形状を得る。
【０１５７】この後は、例えば、Ti,Co、Ni、Pdなどの
シリサイドを作成する金属を、例えば、1〜40(nm)まで
の範囲内で、全面に堆積後、400〜1000(℃)の範囲の熱
工程を加えてシリサイドを形成した後、例えば,硫酸と
過酸化水素溶液からなるエッチングにより残りの金属を
選択的にエッチングし、図１９（ａ）、（ｂ）に示され
るようにいわゆるサリサイド６０を形成する。
【０１５８】本実施の形態では、第１の実施の形態の変
形例による効果と、第２の実施の形態による効果、およ
び第３の実施の形態の(6)、(7)、(8)、(9)、(10)の効果
に加え、以下のような効果を得ることができる。
【０１５９】(14) メモリセル領域はゲート電極５の直
線状のパターンと、アモルファスシリコン膜または多結
晶シリコン膜５４の直線状のパターンとの交差領域でメ
モリセルを自己整合的に形成でき、最小配線ピッチで規
定される非常に高密度なセルを実現できる。さらに、電
荷畜積層３がｐ型ウェル３２、ｎ型のソース、ドレイン
領域９（または１０）、およびｐ型拡散領域４０´と合
わせずれなく形成することができ、より均一な電荷蓄積
層とｐ型ウェル３２との容量を実現できる。これによ
り、メモリセルの容量ばらつきやメモリセル間の容量ば
らつきを低減することができる。
【０１６０】（第５の実施の形態）図２６、図２７およ
び図２８は本発明の第５の実施の形態に係る半導体記憶
装置の構造を示す。本実施の形態は、前記各実施の形態
で説明したメモリセルを直列に接続したNANDセルアレイ
について示したものである。なお、第１ないし第４の実
施の形態と対応する箇所には同じ符号を付してその説明
は省略する。
【０１６１】図２６（ａ）は１個のメモリブロック７０
の回路図であり、図２６（ｂ）は図２６（ａ）のメモリ
ブロック７０を３つ並列した場合の平面図を示してい
る。なお、図２６（ｂ）では、セル構造をわかりやすく
するために、ゲート制御線となる金属裏打ち層６よりも
下の構造のみを示している。また、図２７は図２６
（ｂ）中のＢ−Ｂ´線に沿った素子断面構造を示し、図
２８は図２６（ｂ）中のＡ−Ａ´線に沿った素子断面構
造を示している。
【０１６２】図２６（ａ）おいて、例えばシリコン窒化
膜やシリコン酸窒化膜を電荷蓄積層とした電界効果トラ
ンジスタからなる不揮発性メモリセルM0〜M15が直列に
接続され、一端が選択トランジスタS1を介してデータ転
送線BLに接続されている。また他の一端は選択トランジ
スタS2を介して共通ソース線SLに接続されている。ま
た、それぞれのトランジスタは、同一のウェル上に形成
されている。
【０１６３】図２７および図２８において、ｐ型シリコ
ン基板７１上にはｎ型ウェル７２が形成され、さらにｎ
型ウェル７２上には、例えばボロン不純物濃度が1014(c
m-2)〜1019(cm-2)の間のｐ型ウェル７３が形成されてい
る。ｐ型ウェル７３には、例えば0.5〜10(nm)の厚さか
らなるシリコン酸化膜またはオキシナイトライド膜から
なる第１の絶縁層２を介して、例えばシリコン窒化膜、
シリコン酸窒化膜からなる電荷蓄積層３が3〜50(nm)の
厚さで形成されている。この上に、例えば、厚さ5〜30
(nm)の間のシリコン酸化膜からなる第２の絶縁層４を介
して、例えばｐ型ポリシリコン層からなるゲート電極５
が形成されている。さらに、この上に、WSi（タングス
テンシリサイド）とポリシリコンとのスタック構造、ま
たは、W,NiSi,MoSi,TiSi,CoSiとポリシリコンのスタッ
ク構造からなる金属裏打ち層６がゲート制御線として10
〜500(nm)の厚さで形成されている。このような構造の
メモリセルとしては、第１の実施の形態ないし第４の実
施の形態で説明したメモリセルを用いればよい。
【０１６４】金属裏打ち層６からなるゲート制御線は、
図２６（ｂ）に示すように、隣接するメモリセルブロッ
ク相互で接続されるように紙面左右方向にブロックの境
界まで延長して形成されており、データ選択線WL0〜WL1
5および選択ゲート制御線SSL、GSLを形成している。な
お、ｐ型ウェル７３はｎ型ウェル７２によってｐ型シリ
コン基板７１と分離されているので、ｐ型ウェル７３に
はｐ型シリコン基板７１とは独立して電圧を印加するこ
とができる。このような構造は、消去時の昇圧回路の負
荷を減らし、消費電力を抑えるためには望ましい。
【０１６５】また、シリコン酸化膜からなる素子分離絶
縁膜７４が形成されていない領域上には、ｐ型ウェル７
３が自己整合的に形成されている。これは、例えば、ｐ
型ウェル７３に第１の絶縁層２、電荷蓄積層３および第
２の絶縁層４を形成するための層を全面堆積した後、パ
ターニングしてｐ型ウェル７３に達するまで、ｐ型ウェ
ル７３を例えば0.05〜0.5(μm)の深さエッチングし、絶
縁膜７４を埋め込むことで形成することができる。
【０１６６】ゲート電極５の両側には、例えば5〜200(n
m)の厚さのシリコン窒化膜またはシリコン酸化膜からな
る絶縁膜８を挟んでソース、ドレイン領域９（または１
０）が形成されている。これらソース、ドレイン領域９
（または１０）と電荷蓄積層３、ゲート電極５により、
MONOS型不揮発性EEPROMセルが形成されており、電荷蓄
積層のゲート長としては、0.5(μm)以下0.01(μm)以上
とする。これらソース、ドレイン９（または１０）とし
ては、例えばリンや砒素、アンチモンを表面濃度が1017
(cm-3)〜1021(cm-3)となるように深さ10〜500(nm)の間
で形成されている。
【０１６７】さらに、これらソース、ドレイン９（また
は１０）はメモリセル同士で直列に接続され、NAND接続
が実現されている。また、図において、６(SSL)、６(S
L)は、それぞれSSLおよびGSLに相当するブロック選択線
であり、MONOS型EEPROMのゲート制御線（金属裏打ち層
６）と同層の導電体層で形成されている。これらゲート
電極５は、例えば3〜15(nm)の厚さのシリコン酸化膜ま
たはオキシナイトライド膜からなるゲート絶縁膜３４SS
Lおよび３４GSLを介してｐ型ウェル７３と対向し、MOS
トランジスタを形成している。ここで、ゲート電極５SS
Lおよび５GSLのゲート長は、メモリセルのゲート電極の
ゲート長よりも長く、例えば、1(μm)以下0.02(μm)以
上で形成することにより、ブロック選択時と非選択時の
オンオフ比を大きく確保でき、誤書き込みや誤読み出し
を防止できる。
【０１６８】ここで、ゲート電極５SSLおよび５GSLはメ
モリセルと同じｐ型電極とすることにより、メモリセル
のゲート電極とSSL、GSLのゲートとで不純物の相互拡散
による空乏化を防ぐことができ、かつ工程を削減でき望
ましい。
【０１６９】また、ゲート電極５SSLの片側に形成され
たｎ型のソース、ドレイン領域９ｄは、例えば、タング
ステンやタングステンシリサイド、チタン、チタンナイ
トライド、またはアルミニウムからなるデータ転送線７
４(BL)とコンタクト７５ｄを介して接続されている。こ
こで、データ転送線７４(BL)は、隣接するメモリセルブ
ロックで接続されるように、図２６（ｂ）の紙面上下方
向にブロック境界まで形成されている。一方、ゲート電
極５GSLの片側に形成されたソース、ドレイン領域９ｓ
は、コンタクト７５ｓを介してソース線となる共通ソー
ス線SLと接続されている。この共通ソース線SLは、隣接
するメモリセルブロックで接続されるように図２６
（ｂ）の紙面左右方向にブロック境界まで形成されてい
る。勿論、ｎ型のソース、ドレイン領域９ｓを紙面左右
方向にブロック境界まで形成することにより、共通ソー
ス線としてもよい。
【０１７０】BLコンタクトおよびSLコンタクトとして
は、例えばｎ型またはｐ型にドープされたポリシリコン
やタングステン、およびタングステンシリサイド、Al、
TiN、Ｔiなどが充填されて、導電体領域となっている。
さらに、共通ソース線SLおよびデータ転送線BLと前記ト
ランジスタとの間には、例えばシリコン酸化膜やシリコ
ン窒化膜などからなる層間膜７６によって充填されてい
る。さらに、データ転送線BLの上部には、例えばシリコ
ン酸化膜やシリコン窒化膜、またはポリイミドらなる絶
縁膜保護層７７や、図示していないが、例えば、W,Alや
Cuからなる上部配線が形成されている。
【０１７１】本実施例では、第１の実施の形態から第４
の実施の形態までの効果に加え、ｐ型ウェル７３を共通
としておりウェルからトンネル注入によって複数セルを
同時に消去することが可能となるため、消去時の消費電
力を抑制しつつ、多ビットを一括で高速消去することが
可能となるという効果が得られる。
【０１７２】（第６の実施の形態）図２９（ａ）、
（ｂ）および図３０（ａ）、（ｂ）は本発明の第６の実
施の形態に係る半導体記憶装置の構造を示す。本実施の
形態は、前記各実施の形態で説明したメモリセルを直列
に接続したANDセルアレイについて示したものである。
なお、第１ないし第４の実施の形態と対応する箇所には
同じ符号を付してその説明は省略する。
【０１７３】図２９（ａ）は１個のメモリブロック８０
の回路図である。図２９（ａ）において、例えばシリコ
ン窒化膜やシリコン酸窒化膜を電荷蓄積層とした電界効
果トランジスタからなる不揮発性メモリセルM0〜M15が
電流端子を並列に接続され、一端がブロック選択トラン
ジスタS1を介してデータ転送線BLに接続され、他の一端
がブロック選択トランジスタS2を介して共通ソース線SL
に接続されている。また、それぞれのトランジスタは、
同一のウェル上に形成されている。ｎをブロックインデ
ックス（自然数）とすると、それぞれのメモリセルM0〜
M15のゲート電極はデータ選択線WL0〜WL15に接続されて
いる。また、データ転送線に沿った複数のメモリセルブ
ロックから１つのメモリセルブロックを選択してデータ
転送線に接続するため、ブロック選択トランジスタS1の
ゲート電極はブロック選択線SSLに接続されている。さ
らに、ブロック選択トランジスタS2のゲート電極はブロ
ック選択線GSLに接続されている。このような接続によ
り、いわゆるAND型メモリセルブロック８０が形成され
る。
【０１７４】ここで、本実施の形態では、ブロック選択
ゲートの制御配線SSLおよびGSLがメモリセルの制御配線
WL0〜WL15と同じ層の配線で形成されている。またメモ
リセルブロック８０には、ブロック選択線は少なくとも
1本以上あればよく、データ選択線と同一方向に形成さ
れることが、高密度化には望ましい。
【０１７５】本実施の形態では、メモリセルブロック８
０内に１６＝２4 個のメモリセルが接続されている場合
を例示したが、データ転送線およびデータ選択線に接続
するメモリセルの数は複数であればよく、２n 個（ｎは
正の整数）であることがアドレスデコードをする上で望
ましい。
【０１７６】図２９（ｂ）は図２９（ａ）のメモリブロ
ック８０の平面図を示している。なお、図２９（ｂ）で
は、セル構造をわかりやすくするために、ゲート制御線
となる金属裏打ち層６よりも下の構造のみを示してい
る。また、図３０（ａ）は図２９（ｂ）中のＢ−Ｂ´線
に沿った素子断面構造を示し、図３０（ｂ）は図２９
（ｂ）中のＣ−Ｃ´線に沿った素子断面構造を示してい
る。
【０１７７】図３０（ａ）、（ｂ）において、ｐ型シリ
コン基板７１上にはｎ型ウェル７２が形成され、さらに
ｎ型ウェル７２上にはｐ型ウェル７３が形成されてい
る。ｐ型ウェル７３には、例えば0.5〜10(nm)の厚さか
らなるシリコン酸化膜またはオキシナイトライド膜から
なる第１の絶縁層２を介して、例えばシリコン窒化膜、
シリコン酸窒化膜からなる電荷蓄積層３が3〜50(nm)の
厚さで形成されている。この上に、例えば、厚さ5〜30
(nm)の間のシリコン酸化膜からなる第２の絶縁層４を介
して、例えばｐ型ポリシリコン層からなるゲート電極５
が形成されている。これらは、例えば、シリコン酸化膜
からなる素子分離絶縁膜７４が形成されていない領域
に、ｐ型ウェル７３と自己整合的に形成されている。
【０１７８】これは、例えば、ｐ型ウェル７３上に第１
の絶縁層２、電荷蓄積層３および第２の絶縁層４を形成
するための積層膜を全面に堆積した後、パターニングし
てｐ型ウェル７３に達するまで、例えば0.05〜0.5(μm)
の深さエッチングし、絶縁膜７４を埋め込むことで形成
することができる。このように第１の絶縁層２、電荷蓄
積層３および第２の絶縁層４を段差の少ない平面に全面
形成できるので、より均一性の向上した特性の揃った製
膜を行うことができる。また、メモリセルの層間絶縁膜
７８とｎ型のソース、ドレイン領域９（または１０）
は、トンネル絶縁膜（第２の絶縁層４）を形成する前
に、予め第１の絶縁層２を形成する部分に、例えば、ポ
リシリコンによるマスク材を形成し、イオン注入によっ
てｎ型の拡散を行い、全面に層間絶縁膜７８を堆積し、
層間絶縁膜７８を残す部分に相当する部分の前記マスク
材をCMPおよびエッチバックによって選択的に取り除く
ことで自己整合的に形成することができる。これらメモ
リセルとしては、第１の実施の形態ないし第４の実施の
形態でに説明したメモリセルを用いればよい。
【０１７９】さらに、ポリシリコン、または、WSi（タ
ングステンシリサイド）とポリシリコンとのスタック構
造、または、W,NiSi,MoSi,TiSi,CoSiとポリシリコンの
スタック構造からなる金属裏打ち層６がゲート制御線と
して10〜500(nm)の厚さで形成されている。この制御線
は、図２９（ｂ）において、隣接するメモリセルブロッ
クで接続されるように紙面左右方向にブロック境界まで
形成されており、データ選択線WL0〜WL15およびブロッ
ク選択ゲート制御線SSL,GSLを形成している。
【０１８０】なお、この場合にもｐ型ウェル７３はｎ型
ウェル７２によってｐ型シリコン基板７１と分離されて
いるので、ｐ型ウェル７３にはｐ型シリコン基板７１と
は独立して電圧を印加することができ、消去時の昇圧回
路の負荷を減らし、消費電力を抑えるためには望まし
い。
【０１８１】また、図３０（ｂ）に示すように、メモリ
セルに相当するＣ−Ｃ´断面において、ゲート電極５の
下部には、例えば5〜200(nm)の厚さのシリコン酸化膜ま
たはオキシナイトライド膜からなる層間絶縁膜７８を挟
んでｎ型のソース、ドレイン領域９（または１０）が形
成されている。これらソース、ドレイン領域９（または
１０）、電荷蓄積層３およびゲート電極５により、電荷
蓄積層３に蓄積された電荷量を情報量とするMONOS型EEP
ROMセルが形成されており、そのゲート長としては0.5
(μm)以下0.01(μm)以上とする。図３０（ｂ）に示すよ
うに、層間絶縁膜７８はソース、ドレイン領域９（また
は１０）を覆いかつチャネル上にも延長して形成される
方が、ソース、ドレイン領域端における電界集中による
異常書込みを防止するのに望ましい。
【０１８２】これらソース、ドレイン領域９（または１
０）としては、例えばリンや砒素、アンチモンを表面濃
度が1017(cm-3)〜1021(cm-3)となるように深さ10〜500
(nm)の間で形成されている。さらに、これらソース、ド
レイン領域９（または１０）はデータ転送線BL方向に隣
接するメモリセル同士共有され、AND接続が実現されて
いる。
【０１８３】また、図２９（ｂ）において、６(SSL)、
６(SL)は、それぞれSSLおよびGSLに相当するブロック選
択線に接続された制御線であり、MONOS型EEPROMの制御
線WL0〜WL15と同層の導電体層で形成されている。
【０１８４】ここで、図２９（ｂ）および図３０（ａ）
に示すように、ブロック選択トランジスタS1は、９（ま
たは１０）および９ｄをソース、ドレイン領域とし、６
(SSL)をゲート電極とするMOSFETとして形成されてお
り、ブロック選択トランジスタS2は、９（または１０）
および９ｓをソース、ドレイン領域とし、６（GSL)をゲ
ート電極とするMOSFETとして形成されている。上記ゲー
ト電極６(SSL)および６(GSL)のゲート長は、メモリセル
のゲート電極のゲート長よりも長く、例えば、1(μm)以
下0.02(μm)以上で形成することにより、ブロック選択
時と非選択時のオンオフ比を大きく確保でき、誤書き込
みや誤読み出しを防止できる。
【０１８５】ここで、ブロック選択線のゲート電極５SS
Lおよび５GSLはメモリセルと同じｐ型電極とすることに
より、メモリセルのゲート電極とSSL、GSLのゲートとで
不純物の相互拡散による空乏化を防ぐことができ、かつ
工程を削減でき望ましい。
【０１８６】本実施の形態では、第１の実施の形態ない
し第４の実施の形態よる効果に加え、ｐ型ウェル７３を
共通としており、ウェルからトンネル注入によって複数
セルを同時に消去することが可能となるため、消去時の
消費電力を抑制しつつ多ビットを一括で高速消去するこ
とが可能となる効果がさらに得られる。
【０１８７】さらに、本実施の形態では、ANDセルを用
いているので、メモリセルブロックの直列抵抗を小さ
く、一定とすることができ、記憶データを多値化した場
合のしきい値を安定させるのに向いている。
【０１８８】また、本実施の形態のメモリセルのソー
ス、ドレインを並列に接続する接続方法は、当然にVirt
ual Ground Array型EEPROMにも適用でき、同様の効果を
有する。
【０１８９】本実施の形態例では、第１の実施の形態な
いし第４の実施の形態よる効果に加え、メモリセルが並
列接続されているため、セル電流を大きく確保すること
ができ、高速にデータを読み出すことができるという効
果がさらに得られる。
【０１９０】(第７の実施の形態）図３１（ａ）、
（ｂ）および図３２（ａ）、（ｂ）は本発明の第７の実
施の形態に係る半導体記憶装置の構造を示す。本実施の
形態は、前記各実施の形態で説明したメモリセルを用い
たNORセルアレイブロックについて示したものであり、
図３１（ａ）はNORセルアレイブロックの回路図、図３
１（ｂ）は平面図、図３２（ａ）はロウ方向におけるメ
モリセルの断面図（図３１（ｂ）中のＢ−Ｂ´線に沿っ
た断面図）、図３２（ｂ）はカラム方向におけるメモリ
セルの断面図（図３１（ｂ）中のＡ−Ａ´線に沿った断
面図）である。特に、図３１（ｂ）では、セル構造をわ
かりやすくするために、金属裏打ち層６からなるゲート
制御線よりも下の構造のみを示している。なお、第１な
いし第４の実施の形態と対応する箇所には同じ符号を付
してその説明は省略する。
【０１９１】図３１（ａ）おいて、例えばシリコン窒化
膜やシリコン酸窒化膜を電荷蓄積層とした電界効果トラ
ンジスタからなる不揮発性メモリセルM0〜M15が電流端
子を並列に接続され、一端がデータ転送線BLに接続され
ている。また他の一端は共通ソース線SLに接続されてい
る。NORメモリセルでは１つのトランジスタによってメ
モリセルブロック９０が形成されている。また、それぞ
れのトランジスタは、同一のウェル上に形成されてい
る。それぞれのメモリセルM0〜M1のゲート電極はデータ
選択線WL0〜WL2に接続されている。
【０１９２】図３２（ａ）、（ｂ）において、例えばボ
ロン不純物濃度が1014(cm-3)〜1019(cm-3)の間のｐ型ウ
ェル７３に、例えば、0.5〜10(nm)の厚さからなるシリ
コン酸化膜またはオキシナイトライド膜からなる第１の
絶縁膜２を介して、例えばシリコン酸化膜やシリコン酸
窒化膜からなる電荷蓄積層３が3〜50(nm)の厚さで形成
されている。この上に、例えば、厚さ5〜30(nm)の間の
シリコン酸化膜からなる第２の絶縁膜４を介して、例え
ばｐ型ポリシリコンからなるゲート電極５が形成されて
いる。さらにこの上に、WSi（タングステンシリサイ
ド）とポリシリコンとのスタック構造、または、W,NiS
i,MoSi,TiSi,CoSiとポリシリコンのスタック構造からな
る金属裏打ち層６からなるゲート制御線が10〜500(nm)
の厚さで形成されている。
【０１９３】このメモリセルとしては、第１の実施の形
態ないし第４の実施の形態で説明したメモリセルを用い
ればよい。金属裏打ち層６からなるゲート制御線は、図
３１（ｂ）に示すように隣接するメモリセルブロックで
接続されるように紙面左右方向にブロック境界まで形成
されており、データ選択線WL0〜WL2を形成している。な
お、ｐ型ウェル７３は、ｎ型ウェル７２によってｐ型シ
リコン基板７１と分離されているので、ｐ型ウェル７３
に対しｐ型シリコン基板７１とは独立に電圧を印加する
ことができる。このような構造は、消去時の昇圧回路の
負荷を減らし、消費電力を抑えるためには望ましい。
【０１９４】図３２（ｂ）に示すように、ゲート電極５
の両側面のｐ型ウェル７３にはｎ型のソース、ドレイン
領域９（または１０）が形成されている。これらソー
ス、ドレイン領域９（または１０）、電荷蓄積層３およ
びゲート電極５により、電荷蓄積層に蓄積された電荷量
を情報量とするMONOS型EEPROMセルが形成されており、
そのゲート長としては、0.5(μm)以下0.01(μm)以上と
する。
【０１９５】図３１（ｂ）および図３２（ｂ）に示すよ
うに、データ転送線７４(BL)と接続されたｎ型のソー
ス、ドレイン領域９ｄに対しメモリセルのゲート電極５
を挟んで対向するソース、ドレイン領域９（または１
０）は、図３１（ｂ）の紙面左右方向に伸びて隣接する
メモリセルを接続するソース線SLとなっている。
【０１９６】本実施の形態では、第１の実施の形態ない
し第４の実施の形態による効果に加え、メモリセルがNO
R接続となっているため、セル電流を大きく確保するこ
とができ、高速にデータを読み出すことができるという
効果をさらに得ることができる。
【０１９７】なお、本発明は上記した実施の形態に限定
されるものではなく種々の変形が可能てある。例えば素
子分離膜や絶縁膜の形成方法は、シリコンをシリコン酸
化膜やシリコン窒化膜に変換する方法以外に、例えば堆
積したシリコンに酸素イオンを注入して形成する方法
や、堆積したシリコンを酸化する方法を用いてもかまわ
ない。また、電荷蓄積層３は、TiO2やAl2O3、あるい
は、タンタル酸化膜、チタン酸ストロンチウムやチタン
酸バリウム、チタン酸ジルコニウム鉛や、それら積層膜
を用いてよい。
【０１９８】さらに、半導体基板としてｐ型シリコン基
板を用いる場合について説明したが、代わりにｎ型シリ
コン基板やSOI基板のSOIシリコン層、またはSiGe混晶、
SiGeC混晶など、シリコンを含む単結晶半導体基板であ
ればよい。
【０１９９】さらに、ｐ型ウェル上にｎ型MONOS-FETを
形成する場合を説明したが、ｎ型ウェル上にｐ型MONOS-
FETを形成してもよく、その場合、各実施の形態におけ
るソース、ドレイン領域および各半導体領域のｎ型をｐ
型に、ｐ型をｎ型にそれぞれ置き換え、さらに、ドーピ
ング不純物種のAs、P、SbをIn、Bのいずれかと置き換え
ればよい。この際、メモリセルのゲート電極にはｐ型不
純物を添加するものとする。
【０２００】また、ゲート電極５はSi半導体、SiGe混
晶、SiGeC混晶を用いてしてもよく、多結晶であっても
よいし、これらの積層構造にしてもよい。また、アモル
ファスSi、アモルファスSiGe混晶、またはアモルファス
SiGeC混晶を用いることができ、これらの積層構造にし
てもよい。ただし、半導体であること、特に、Siを含ん
だ半導体であることが、ｐ型のゲート電極を形成し、ゲ
ート電極からの電子注入を防ぐことができ望ましい。さ
らに、電荷蓄積層３はドット状に配置形成されていても
よく、その場合にも本発明が適用できることはいうまで
もない。
【０２０１】その他、本発明の要旨を逸脱しない範囲
で、様々に変形して実施することができる。
【０２０２】
【発明の効果】以上説明したように本発明によれば消去
しきい値を十分低下させ、かつ高速消去動作可能なMONO
Sメモリセル構造の半導体記憶装置を提供することがで
きる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１の実施の形態に
よるメモリセルの素子構造を示す断面図。
【図２】図１のメモリセルのデータ消去時におけるバン
ド図。
【図３】図１のメモリセルにおいて、第１の絶縁層と第
２の絶縁層に印加される電界Ｅox1およびＥox2の関係を
示す特性図。
【図４】図１のメモリセルにおいて、電荷重心を第１の
絶縁層と電荷蓄積層との界面と仮定した際の第１の絶縁
層と第２の絶縁層に印加される電界Ｅox1およびＥox2の
関係を示す特性図。
【図５】図１のメモリセルにおいて、消去ゲート電圧と
消去飽和フラットバンド電圧と関係を示す特性図。
【図６】図１のメモリセルのデータ消去時におけるバン
ド図。
【図７】第１の実施の形態の変形例によるメモリセルの
断面図。
【図８】本発明の第２の実施の形態による半導体記憶装
置のメモリセルの素子構造を示す断面図。
【図９】本発明の第２の実施の形態の変形例によるメモ
リセルの素子構造を示す断面図。
【図１０】第３の実施の形態による半導体記憶装置の素
子構造を示す断面図および半導体記憶装置を製造する際
の最初の製造工程を示す断面図。
【図１１】図１０に続く製造工程を示す断面図。
【図１２】図１１に続く製造工程を示す断面図。
【図１３】図１２に続く製造工程を示す断面図。
【図１４】第３の実施の形態の変形例による半導体記憶
装置の最初の製造工程を示す断面図。
【図１５】図１４に続く製造工程を示す断面図。
【図１６】図１５に続く製造工程を示す断面図。
【図１７】図１６に続く製造工程を示す断面図。
【図１８】図１７に続く製造工程を示す断面図。
【図１９】第４の実施の形態による半導体記憶装置の素
子構造を示す断面図。
【図２０】図１９の半導体記憶装置を製造する際の最初
の製造工程を示す断面図。
【図２１】図２０に続く製造工程を示す断面図。
【図２２】図２１に続く製造工程を示す断面図。
【図２３】図２２に続く製造工程を示す断面図。
【図２４】図２３に続く製造工程を示す断面図。
【図２５】図２４に続く製造工程を示す断面図。
【図２６】本発明の第５の実施の形態に係る半導体記憶
装置の回路図および平面図。
【図２７】図２６の半導体記憶装置の素子構造を示す断
面図。
【図２８】図２６の半導体記憶装置の素子構造を示す断
面図。
【図２９】本発明の第６の実施の形態に係る半導体記憶
装置の回路図および平面図。
【図３０】図２９の半導体記憶装置の素子構造を示す断
面図。
【図３１】本発明の第７の実施の形態に係る半導体記憶
装置の回路図および平面図。
【図３２】図３１の半導体記憶装置の素子構造を示す断
面図。
【符号の説明】 １…ｐ型シリコン半導体領域、 ２…第１の絶縁層、 ３…電荷蓄積層、 ４…ブロック絶縁膜（第２の絶縁層）、 ５…ゲート電極、 ６…金属裏打ち層、 ７…絶縁膜、 ８…側壁絶縁膜、 ９…ソース領域、 １０…ドレイン領域、 １２…導電層、 １３…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 (72)発明者 齋田 繁彦 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 (72)発明者 田中 正幸 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F048 AB01 AC03 BA01 BA09 BB06 BB07 BB08 BB09 BB11 BB16 BB17 BB18 BC01 BC06 BC19 BC20 BE03 BF06 BG13 DA18 DA19 DA25 DA27 DA30 5F083 EP17 EP18 EP22 EP32 EP43 EP44 EP48 EP49 EP65 EP70 EP76 EP77 EP79 ER11 GA01 HA02 JA04 JA05 JA33 JA35 JA36 JA39 JA40 JA53 MA06 MA20 PR29 PR36 PR43 PR45 PR46 PR53 PR55 PR56 ZA05 ZA06 ZA07 ZA21 5F101 BA45 BA46 BA47 BB02 BC02 BD02 BD10 BD22 BD27 BD33 BD34 BD35 BD36 BD37 BE05 BE07 BF05 BH09 BH19 BH21

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 第１の絶縁層、電荷蓄積層および第２の
    絶縁層の三層を含む積層構造のゲート絶縁膜と、前記ゲ
    ート絶縁膜上に形成された制御電極とを有し、電気的に
    情報を書き込み消去可能なメモリセルを含み、 前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化
    膜からなり、 前記第１の絶縁層および第２の絶縁層はそれぞれシリコ
    ン酸化膜または前記電荷蓄積層よりも酸素組成の多いシ
    リコン酸窒化膜からなり、 前記第２の絶縁層の厚さが5(nm)以上であり、 前記制御電極はｐ型不純物を含むｐ型半導体からなるこ
    とを特徴とする半導体記憶装置。
  2. 【請求項２】 前記第２の絶縁層の厚さが前記第１の絶
    縁層の厚さよりも1.8(nm)以上厚くされていることを特
    徴とする請求項１記載の半導体記憶装置。
  3. 【請求項３】 前記制御電極は、制御電極に含まれる元
    素のうちシリコンが最も多く含まれることを特徴とする
    請求項１記載の半導体記憶装置。
  4. 【請求項４】 前記制御電極のｐ型不純物密度が2×10
    19 (cm-3)よりも多く1×1020 (cm-3)よりも少なく設定
    されていることを特徴とする請求項１記載の半導体記憶
    装置。
  5. 【請求項５】 前記メモリセルは、 第１導電型の半導体領域上に形成された第２導電型のソ
    ース領域およびドレイン領域を有する電界効果トランジ
    スタを有し、 前記第１の絶縁層は前記ソース領域またはドレイン領域
    の少なくとも一方の上に接して形成され、前記ソース領
    域またはドレイン領域と前記制御電極との間に、前記ソ
    ース領域またはドレイン領域よりも制御電極の電圧が負
    になるような電圧を印加し、前記ソース領域またはドレ
    イン領域と前記電荷蓄積層との間に電流を流すことによ
    って、前記電界効果トランジスタのしきい値をより負に
    する動作を有することを特徴とする請求項１記載の半導
    体記憶装置。
  6. 【請求項６】 前記ソース領域またはドレイン領域の少
    なくとも一方の電位を基準とした制御電極の電圧をＶpp
    (V)とし、前記積層構造のゲート絶縁膜をシリコン酸化
    膜で換算した全膜厚をｔeff (nm)とすると、 -1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前
    記電圧Ｖppの値が設定されることを特徴とする請求項５
    記載の半導体記憶装置。
  7. 【請求項７】 前記ソース領域またはドレイン領域の少
    なくとも一方の電位を基準とした制御電極の電圧をＶpp
    (V)とし、前記第１の絶縁層の厚さをｔox1 (nm)、電荷
    蓄積層の厚さをｔN (nm)、第２の絶縁層の厚さをｔox2
    (nm)とすると、 -1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +
    ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設
    定されることを特徴とする請求項５記載の半導体記憶装
    置。
  8. 【請求項８】 前記ソース領域またはドレイン領域と前
    記電荷蓄積層との間にダイレクトトンネル電流もしくは
    Fowler-Nordheimトンネル電流を流すことを特徴とする
    請求項５、６、７のいずれか１項記載の半導体記憶装
    置。
  9. 【請求項９】 前記ソース領域またはドレイン領域と前
    記電荷蓄積層との間にダイレクトトンネル電流を流すこ
    とを特徴とする請求項５、６、７のいずれか１項記載の
    半導体記憶装置。
  10. 【請求項１０】 前記メモリセルは、 第１導電型の半導体領域上に形成された第２導電型のソ
    ース領域およびドレイン領域を有する電界効果トランジ
    スタを有し、 前記半導体領域と前記制御電極との間に、前記半導体領
    域よりも制御電極の電圧が負になるような電圧を印加
    し、前記半導体領域と前記電荷蓄積層との間に電流を流
    すことによって、前記電界効果トランジスタのしきい値
    をより負にする動作を有することを特徴とする請求項１
    記載の半導体記憶装置。
  11. 【請求項１１】 前記半導体領域の電位を基準とした制
    御電極の電圧をＶpp(V)とし、前記積層構造のゲート絶
    縁膜をシリコン酸化膜で換算した全膜厚をｔeff (nm)と
    すると、 -1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前
    記電圧Ｖppの値が設定されることを特徴とする請求項１
    ０記載の半導体記憶装置。
  12. 【請求項１２】 前記半導体領域の電位を基準とした制
    御電極の電圧をＶpp(V)とし、前記第１の絶縁層の厚さ
    をｔox1 (nm)、電荷蓄積層の厚さをｔN (nm)、第２の絶
    縁層の厚さをｔox2 (nm)とすると、 -1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +
    ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設
    定されることを特徴とする請求項１０記載の半導体記憶
    装置。
  13. 【請求項１３】 前記半導体領域と前記電荷蓄積層との
    間にダイレクトトンネル電流もしくはFowler-Nordheim
    トンネル電流を流すことを特徴とする請求項１０、１
    １、１２のいずれか１項記載の半導体記憶装置。
  14. 【請求項１４】 前記半導体領域と前記電荷蓄積層との
    間にダイレクトトンネル電流を流すことを特徴とする請
    求項１０、１１、１２のいずれか１項記載の半導体記憶
    装置。
  15. 【請求項１５】 第１の絶縁層、電荷蓄積層および第２
    の絶縁層の三層を含む積層構造のゲート絶縁膜と、前記
    ゲート絶縁膜上に形成された制御電極とを有し、電気的
    に情報を書き込み消去可能なメモリセルトランジスタを
    含み、 前記電荷蓄積層はシリコン窒化膜またはシリコン酸窒化
    膜からなり、 前記第１の絶縁層および第２の絶縁層はそれぞれシリコ
    ン酸化膜または前記電荷蓄積層よりも酸素組成の多いシ
    リコン酸窒化膜からなり、 前記第２の絶縁層の厚さが5(nm)以上であり、 前記制御電極はｐ型不純物を含むｐ型半導体からなり、 前記半導体領域と前記制御電極との間に、前記半導体領
    域よりも制御電極の電圧が負になるような電圧を印加し
    て、前記半導体領域と前記電荷蓄積層との間に電流を流
    すことによって、前記メモリセルトランジスタのしきい
    値をより負にする動作を有し、 前記半導体領域の電位を基準とした制御電極の電圧をＶ
    pp(V)とし、前記積層構造のゲート絶縁膜をシリコン酸
    化膜で換算した全膜厚をｔeff (nm)とすると、 -1.0×ｔeff ＜Ｖpp＜-0.7×ｔeff -1を満たすように前
    記電圧Ｖppの値が設定されることを特徴とする半導体記
    憶装置。
  16. 【請求項１６】 前記半導体領域の電位を基準とした制
    御電極の電圧をＶpp(V)とし、前記第１の絶縁層の厚さ
    をｔox1 (nm)、電荷蓄積層の厚さをｔN (nm)、第２の絶
    縁層の厚さをｔox2 (nm)とすると、 -1.0×(ｔox1 +ｔN /2+ｔox2 )＜Ｖpp＜-0.7×(ｔox1 +
    ｔN /2+ｔox2 )-1を満たすように前記電圧Ｖppの値が設
    定されることを特徴とする請求項１５記載の半導体記憶
    装置。
  17. 【請求項１７】 前記半導体領域と電荷蓄積層との間に
    ホットホール電流を流すことを特徴とする請求項１５ま
    たは１６記載の半導体記憶装置。
  18. 【請求項１８】 前記制御電極は、制御電極に含まれる
    元素のうちシリコンが最も多く含まれることを特徴とす
    る請求項１５に記載の半導体記憶装置。
  19. 【請求項１９】 前記制御電極のｐ型不純物密度が2×1
    019(cm-3)よりも多く1×1020(cm-3)よりも少なく設定さ
    れていることを特徴とする請求項１５記載の半導体記憶
    装置。
  20. 【請求項２０】 前記メモリセルが複数設けられ、 これら複数のメモリセルは直列接続されてメモリセルユ
    ニットを構成し、 前記メモリセルユニットの一端および他端に選択トラン
    ジスタがそれぞれ接続されていることを特徴とする請求
    項８、９、１３、１４のいずれか１項記載の半導体記憶
    装置。
  21. 【請求項２１】 前記メモリセルが複数設けられ、 これら複数のメモリセルは並列接続されてメモリセルユ
    ニットを構成し、 前記メモリセルユニットの一端および他端に選択トラン
    ジスタがそれぞれ接続されていることを特徴とする請求
    項８、９、１３、１４のいずれか１項記載の半導体記憶
    装置。
  22. 【請求項２２】 データ転送線とデータ選択線を有し、 前記メモリセルユニットは前記データ転送線と交差する
    方向に複数並列に配置され、 前記データ転送線とデータ選択線は互いに交差するよう
    に配置され、 前記選択トランジスタに制御信号を供給する制御線が前
    記データ選択線と並行に配置されることを特徴とする請
    求項２０または２１記載の半導体記憶装置。
  23. 【請求項２３】 半導体基板上に形成された第１導電型
    の第１の半導体領域と、 前記第１の半導体領域上に形成された第２導電型の第１
    ソース領域および第１ドレイン領域と、第１の絶縁層、
    電荷蓄積層および第２の絶縁層の三層を含む積層構造の
    ゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１
    の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜
    またはシリコン酸窒化膜からなり、前記第１の絶縁層お
    よび第２の絶縁層はそれぞれシリコン酸化膜または前記
    電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜から
    なり、前記第２の絶縁層の厚さが5(nm)以上であり、前
    記第１の制御電極はｐ型不純物を含み、ｐ型不純物密度
    が２×1019(cm-3)よりも多く１×1020(cm-3)よりも少な
    く設定されているｐ型半導体からなり、電気的に情報を
    書き込み／消去可能なメモリセルトランジスタと、 前記半導体基板上に形成された第２導電型の第２の半導
    体領域と、 前記第２の半導体領域上に形成された第１導電型の第２
    ソース領域および第２ドレイン領域と、前記第２の半導
    体領域上に第３の絶縁層を介して形成され、ｐ型不純物
    を含み、ｐ型不純物密度が２×1019(cm-3)よりも多く１
    ×1020(cm-3)よりも少なく設定されているｐ型半導体か
    らなる第２の制御電極とを有するトランジスタとを具備
    したことを特徴とする半導体記憶装置。
  24. 【請求項２４】 前記第２の絶縁層の厚さが前記第１の
    絶縁層の厚さよりも1.8(nm)以上厚くされていることを
    特徴とする請求項２３記載の半導体記憶装置。
  25. 【請求項２５】 前記第３の絶縁層が20(nm)以下の厚さ
    のシリコン酸化膜からなることを特徴とする請求項２３
    記載の半導体記憶装置。
  26. 【請求項２６】 半導体基板上に形成された第１導電型
    の第１の半導体領域と、 前記第１の半導体領域上に形成された第２導電型の第１
    ソース領域および第１ドレイン領域と、第１の絶縁層、
    電荷蓄積層および第２の絶縁層の三層を含む積層構造の
    ゲート絶縁膜と、前記第２の絶縁層上に形成された第１
    の制御電極とを有し、前記電荷蓄積層はシリコン窒化膜
    またはシリコン酸窒化膜からなり、前記第１の絶縁層お
    よび第２の絶縁層はそれぞれシリコン酸化膜または前記
    電荷蓄積層よりも酸素組成の多いシリコン酸窒化膜から
    なり、前記第２の絶縁層の厚さは5(nm)以上であり、前
    記第１の制御電極はｐ型不純物を含み、電気的に情報を
    書き込み／消去可能なメモリセルトランジスタと、 前記半導体基板上に形成された第２導電型の第２の半導
    体領域と、 前記第２の半導体領域上に形成された第１導電型の第２
    ソース領域および第２ドレイン領域と、前記第２の半導
    体領域上に第３の絶縁層を介して形成され、ｐ型不純物
    を含む第２の制御電極とを有するトランジスタとを具備
    したことを特徴とする半導体記憶装置。
  27. 【請求項２７】前記第２の絶縁層の厚さが前記第１の絶
    縁層の厚さよりも1.8(nm)以上厚くされていることを特
    徴とする請求項２６記載の半導体記憶装置。
  28. 【請求項２８】前記第１および第２の制御電極のｐ型不
    純物密度が2×1019(cm-3)よりも多く1×1020 (cm-3)よ
    りも少なく設定されていることを特徴とする請求項２６
    記載の半導体記憶装置。
  29. 【請求項２９】 前記第３の絶縁層が20(nm)以下の厚さ
    のシリコン酸化膜からなることを特徴とする請求項２６
    記載の半導体記憶装置。
  30. 【請求項３０】 前記第１の制御電極および第２の制御
    電極はそれぞれ金属シリサイドと半導体との積層構造を
    有することを特徴とする請求項２６記載の半導体記憶装
    置。
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