JP4282702B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、絶縁膜電荷蓄積層を有するメモリセルを用いた不揮発性半導体記憶装置に関する。
浮遊ゲートを有するＮＡＮＤ型フラッシュメモリにおいては、微細化の進行に伴って生じる隣接セル間の干渉、セル間への絶縁膜埋め込みの困難、などの理由によってメモリセル（セルトランジスタ）の構造を変えざるを得なくなってきた。
ゲート長が２０ｎｍ台のメモリセル構造として最も有望だと考えられているのは、絶縁膜電荷蓄積層を有するメモリセルである。このメモリセルは、ＭＯＮＯＳ（金属／酸化膜／窒化膜／酸化膜／半導体）と呼ばれており、Ｓｉ基板上のソース・ドレイン拡散層の間のチャネル上に、ゲートスタック構造を形成して構成される。ゲートスタック構造は、書込み・消去の電荷を通過させるためのトンネル絶縁膜、電荷蓄積層として機能するシリコン窒化膜、電流を阻止する機能を持つ絶縁膜としてのシリコン酸化膜、及びその上のゲート電極から構成されている。このＭＯＮＯＳメモリセルは平面型セルとして構成され、従来の浮遊ゲート型ＮＡＮＤフラッシュメモリで問題となった上記の問題が解決される。
しかしながら、ＭＯＮＯＳメモリセルには、閾値電圧（以下、略称Ｖth）の変化幅の大きさ、繰り返し特性、及びデータ保持特性などにおいて、解決しなければならない性能上の問題が残っている。これに加えて、ＭＯＮＯＳメモリセルの閾値電圧は、大容量の記憶に向いたＮＡＮＤ型フラッシュメモリとして用いる場合に必要な書き込み・消去時の閾値電圧に合致しないという問題点がある。
即ち、ＭＯＮＯＳメモリセルの閾値電圧は、書き込み後、消去後ともにＶth＞０である場合が多く、これはＮＯＲ型フラッシュメモリで要求する閾値電圧の範囲と合致しているが、書き込み後の閾値電圧がＶth＞０、消去後の閾値電圧がＶth＜０の範囲にあるＮＡＮＤ型フラッシュメモリとは異なっている。実際、最も性能の高いとされるＭＯＮＯＳメモリセルでも、書き込み後のＶthは十分に大きくできるが、消去後の閾値電圧として十分に大きな負のＶthが得られていない（例えば、非特許文献１参照）。従って、ＭＯＮＯＳメモリセルはＮＯＲ型フラッシュメモリに適用するのは容易であっても、ＮＡＮＤ型フラッシュメモリに適用するには閾値電圧を調整しなければならないという問題がある。
勿論、閾値電圧を調整するためにはＳｉ基板のチャネル領域のドーパント不純物濃度で調整するという方法もあり得るが、メモリセルの微細化が進むほどショートチャネル効果が顕著になり、それを抑制するためには中性閾値電圧（書き込み・消去を行わない初期の閾値電圧）を上げることが必要となる。一方、上記のように、ＮＡＮＤ型フラッシュメモリの動作では中性閾値電圧を下げる方向なので、微細化が進むほど両者の間で矛盾を生じ、チャネル領域のドーパント不純物濃度の調整ではこの問題は解決できない。
A. Chin, C.C. Laio, C. Chen, K.C. Chiang, D.S. Yu, W.J. Yoo, G.S. Samudra, T. Wang, I.J. Hsieh, S. P. McAlister, and C. C. Chi,"Low Voltage High Speed SiO2/AlGaN/AlLaO3/TaN Memory with Good Retention,"IEDM Tech. Dig. pp.165-168 (2005).
このように、従来のＭＯＮＯＳメモリセルの閾値電圧はＮＡＮＤ型フラッシュメモリの動作に必要な書き込み・消去後の閾値電圧と合致しないという問題点があり、このことを基板ドーパント不純物濃度の調整で解決しようとしても、微細化されたＮＡＮＤ型フラッシュメモリへの適用が極めて困難であるという課題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＮＡＮＤ型フラッシュメモリ動作で必要とされる書き込み・消去後の閾値電圧に対応することのできる、絶縁膜電荷蓄積層を有するメモリセルを用いた不揮発性半導体記憶装置を提供することである。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様は、電気的に情報の書き込み・消去・読み出しが可能なメモリセルを有する不揮発性半導体記憶装置であって、前記メモリセルは、半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された材料であって、Ｓｉ，Ｇｅ，Ｇａ，Ａｌの中から選ばれた少なくとも一つを含む窒化物又は酸窒化物で形成された電荷蓄積層と、前記電荷蓄積層上に形成されたｎ型ドーパント不純物を含む材料であって、Ｓｉ，Ｇｅ，Ｇａ，Ａｌの中から選ばれた少なくとも一つを含む窒化物で形成されたドナー層と、前記ドナー層上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極と、を具備し、前記電荷蓄積層の電子親和力は前記ドナー層の電子親和力と同じ又はそれよりも大きく、前記ドナー層の膜厚は前記電荷蓄積層の膜厚よりも薄く、前記第２絶縁膜の電子親和力は前記ドナー層の電子親和力よりも小さいことを特徴とする。
また、本発明の別の一態様は、電気的に情報の書き込み・消去・読み出しが可能なメモリセルを有する不揮発性半導体記憶装置であって、前記メモリセルは、半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された材料であって、Ｓｉ，Ｇｅ，Ｇａ，Ａｌの中から選ばれた少なくとも一つを含む窒化物又は酸窒化物で形成された電荷蓄積層と、前記電荷蓄積層上に形成された金属系材料の電子供給層と、前記電子供給層上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲート電極と、を具備し、前記電荷蓄積層の電子親和力は、前記電子供給層の仕事関数と同じ又はそれよりも大きく、前記電子供給層の膜厚は前記電荷蓄積層の膜厚よりも薄く、前記第２絶縁膜の電子親和力は前記電子供給層の仕事関数よりも小さいことを特徴とする。
本発明によれば、ドナー層中のドナー原子が電子を放出してドナーイオンとなり、その電子が電荷蓄積層のトラップに供給され、電荷中性状態でも電荷蓄積層が電子を捕獲した状態にある。このため、メモリセルの消去動作時に第１絶縁膜（トンネル絶縁膜）を経由して基板側にその電子を引き抜くことができ、消去時に十分に大きな負の閾値電圧を実現することができる。従って、ＮＡＮＤ型フラッシュメモリ動作で必要とされる書き込み・消去後の閾値電圧に対応させることができる。
本発明は、ＭＯＮＯＳ構造のメモリセルを有する不揮発性半導体記憶装置に適用されるものである。その中でも、とりわけ、大容量の半導体記憶装置として用いられるＮＡＮＤ型フラッシュメモリに適用されるものである。このような不揮発性半導体記憶装置では、メモリセルが微細化されても隣接メモリセル間の干渉が大きくならないように、各セルがシリコン酸化膜で分離された平面型セル構造が用いられる。
まず、実施形態を説明する前に、本発明の参考例について説明する。
図１（ａ）（ｂ）は、本発明の参考例として、ＮＡＮＤ型フラッシュメモリに用いられるＭＯＮＯＳメモリセルの構造を示す断面図である。図１の（ａ）はチャネル長方向に沿った断面図、（ｂ）はチャネル幅方向に沿った断面図である。なお、図１（ａ）（ｂ）において、ロウ方向はワード線（コントロールゲート電極）が延びる方向とし、カラム方向はロウ方向に直交する方向とする。
図１（ａ）に示すように、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１１上のチャネル領域上に、厚さ約３〜４ｎｍのトンネル酸化膜１２が形成されている。トンネル酸化膜１２上に、厚さ約４ｎｍのシリコン窒化膜１３、厚さ１０ｎｍのシリコン酸化膜（ブロック絶縁膜）１４、及び厚さ１００ｎｍのリン・ドープ多結晶シリコン膜（制御ゲート電極）１５が上記順に形成されている。そして、ゲート部をマスクにシリコン基板１１に不純物をイオン注入することにより、ｎ+ 型ソース・ドレイン拡散層２１が形成されている。
また、図１（ｂ）に示すように、制御ゲート１５，ブロック絶縁膜１４，シリコン窒化膜１３，トンネル酸化膜１２には、ロウ方向に隣接するメモリセルを分離するスリットが形成され、更にシリコン基板１１をエッチングすることによりシリコン基板１１に、深さ約１００ｎｍの素子分離トレンチが形成されている。これらのスリット及び素子分離トレンチには、シリコン酸化膜（埋込酸化膜）２２が埋め込み形成されている。そして、制御ゲート電極１５及びシリコン酸化膜２２上に、例えばタングステンからなる厚さ約１００ｎｍの導電膜（ワード線）２３が形成されている。
次に、ＮＡＮＤ型、ＮＯＲ型に用いられる一般的なメモリセルの閾値の関係、更に浮遊ゲートを有するメモリセル、ＭＯＮＯＳメモリセルの閾値の関係を説明する。
先にも説明したようにＮＡＮＤ型フラッシュメモリでは、図２（ａ）に示すように、書き込み後の閾値電圧がＶth＞０、消去後の閾値電圧がＶth＜０の範囲にある。それに対して、ＮＯＲ型フラッシュメモリでは、図２（ｂ）に示すように、書き込み後、消去後ともに閾値電圧がＶth＞０の範囲にあるのが一般的である。
しかしながら、ＭＯＮＯＳメモリセルの場合、図２（ｂ）のＮＯＲ型に近く、書き込み後、消去後ともにＶth＞０である場合が多い。非特許文献１に示した最も性能の高いとされるＭＯＮＯＳメモリセルでも、書き込み後のＶthは十分に大きくできるが、消去後の閾値電圧として十分に大きな負のＶthが得られていない。
次に、本発明の原理について、図３〜図６を用いて説明する。
図３（ａ）〜（ｃ）は、浮遊ゲート型メモリセルのバンド図を示している。図中の３１はトンネル絶縁膜、３２は浮遊ゲート（ｎ+ 型の多結晶シリコン）、３４はブロック絶縁膜、３６はドナーイオン、３７は自由電子を示している。
図３（ａ）は、浮遊ゲート型メモリセルの中性状態（書き込み・消去がされていない状態）のバンド図を示している。ｎ+ 型の多結晶シリコンで作製された浮遊ゲート３２は、全体としては電荷蓄積の無い中性状態である。しかし、詳細に見ると、多結晶シリコンのｎ型ドーパント不純物は電子を放出してドナーイオン３６となっており、ドーパント不純物原子から放出された多結晶シリコン伝導帯の自由電子３７と、正に帯電したドナーイオン３６の電荷とが釣り合った状態で電気的中性を保っている。
図３（ｂ）は、浮遊ゲート型メモリセルに対して書き込み動作を行った後に中性状態まで戻した場合のバンド図を模式的に示している。注入された電子が浮遊ゲート３２に蓄えられることによって、閾値電圧は正方向にシフトする。
図３（ｃ）は、浮遊ゲート型メモリセルに対して消去動作を行った後に中性状態まで戻した場合のバンド図を示している。消去動作時には浮遊ゲート３２の中性状態を通り越しても浮遊ゲート３２からの電子の引き抜きが継続する。このことが可能なのは、先に述べたように、浮遊ゲート３２のドナー原子から放出される大量の自由電子３７があり、電荷中性状態においても自由電子が浮遊ゲート３２の伝導帯に存在するからである。
図４（ａ）〜（ｃ）はＭＯＮＯＳ型メモリセルのバンド図を示している。図中の４１はトンネル絶縁膜、４２はトラップ絶縁膜（Ｓｉ3 Ｎ4 ）、４４はブロック絶縁膜、４７はトラップ、４８は捕獲電子を示している。
図４（ａ）は、ＭＯＮＯＳ型メモリセルの中性状態におけるバンド図を示す。電荷中性状態では、シリコン窒化膜中のトラップ４７には電子４８が蓄積されていない。
図４（ｂ）は、ＭＯＮＯＳ型メモリセルに書き込み動作を行った後に中性状態に戻した場合のバンド図である。このとき、電荷蓄積層としてのシリコン窒化膜に電子４８が捕獲され、閾値電圧は正方向にシフトする。
図４（ｃ）はＭＯＮＯＳ型メモリセルに消去動作を行った後に中性状態まで戻した場合のバンド図である。消去時には、中性状態においてシリコン窒化膜に捕獲されていた電子以上のものは放出できないので、ＭＯＮＯＳ型メモリでは消去動作において閾値電圧を十分に負方向に変化させることができない。
図５（ａ）〜（ｃ）は本発明の例におけるメモリセルのバンド図を示している。図中の５１はトンネル絶縁膜、５２はトラップ絶縁膜（Ｓｉ3 Ｎ4 ）、５３はドナー層、５４はブロック絶縁膜、５６はドナーイオン、５７はトラップ、５８は捕獲電子を示している。
図５（ａ）は、本発明の例におけるメモリセルの中性状態のバンド図を示す。この例では、電荷蓄積層（トラップ絶縁膜）５２とドナー層５３が隣接した構造になっているので、電荷中性状態においてドナー層５３中のドナー原子５６から放出された電子５８が電荷蓄積層５２中のトラップ５７に捕獲される。
なお、ここで注意すべきは、中性状態においてドナー層５３のドナー電荷は電荷蓄積層５２中のトラップ５７の一部を埋めることである。何故ならば、全部のトラップ５７を埋めているのでは、書き込み時にそれ以上の電子を電荷蓄積層５２に捕獲できないからである。この条件は電荷蓄積層５２のトラップ面密度がドナー層５３のドナー原子面密度よりも大きいことである。この条件を実現するための手段としては、一つはドナー層５３の実膜厚を電荷蓄積層５２の実膜厚よりも小さくすることである。また、もう一つは、電荷蓄積層５２のトラップ密度を十分に大きくすることである。後者に関しては、例えば、通常の窒化シリコン膜よりもトラップ密度が大きいＳｉリッチの窒化シリコン膜を用いるとか、シリコン窒化膜を形成した後に高温短時間の熱酸化を行うことによってシリコン窒化膜の表面に大量のトラップを形成するなどの方法が考えられる。
また、ドナー層５３から電荷蓄積層５２のトラップ５７に電子を供給するに際し、電子親和力の小さいトラップに対しては電子を供給できないため、電荷蓄積層５２の電子親和力はドナー層５３の電子親和力と同じ又はそれよりも大きいことが望ましい。さらに、ドナー層５３からブロック絶縁膜５４に電子が供給されるのを避けるためには、ブロック絶縁膜５４の電子親和力はドナー層５３の電子親和力よりも小さいことが望ましい。
図５（ｂ）は、書き込み動作を行った後に中性状態に戻した場合のバンド図を示す。電荷蓄積層５２のトラップ５７は全て電子５８を捕獲した状態になっている。
図５（ｃ）は、消去動作を行った後に中性状態に戻した場合のバンド図を示す。中性状態において電荷蓄積層５２に捕獲されていた電子５８も含めて全ての電子が消去状態で放出されるので、閾値電圧を負方向に十分にシフトさせることができる。
以上のようにして、本発明の例ではＮＡＮＤ型フラッシュメモリの動作で要求される書き込み状態でＶｔｈ＞０、消去状態でＶｔｈ＜０となる閾値電圧の分布を容易に実現することができる。
上記の例では、電荷蓄積層とドナー層は隣接する積層膜としたが、これは必ずしも唯一の方法ではない。その他に、電荷蓄積層中にドナー原子が入り込んでおり、電荷蓄積層がドナー層を兼ねるような構造でも構わない。具体的には、電荷蓄積層中に均一にドナー原子が入っている化合物若しくは混合物とするか、或いは電荷蓄積層中に微粒子若しくは微結晶としてドナー原子を入れると言った方法がある。ＣＶＤ法を用いると、典型的には直径が数ｎｍ程度の微小粒子若しくは結晶を母体材料に入れ込むことが可能である。
以上のように、本発明の原理の本質は、ドナー層若しくはドナー領域から電荷蓄積層へ電子を供給し、中性状態でも電荷蓄積層に存在する捕獲電子を消去時に基板へ引き抜くことによって十分な負の閾値電圧を提供することにある。
次に、ドナー原子として用いられる材料として、具体的にどのような物質が適当であるかについて説明する。
ドナーとなる元素は、母体となる電荷蓄積層を構成する原子に依存するので、最初に電荷蓄積層の材料に関して説明する。一般に、ＭＯＮＯＳメモリセルの電荷蓄積層としてはシリコン窒化膜（Ｓｉ3 Ｎ4 ）が使われることが多い。その変形として、シリコン窒化膜の代わりにＳｉリッチのシリコン窒化膜を使う例、又はシリコン酸窒化膜を使う例などがある。また、シリコン窒化膜と類似した特性を有する材料としてゲルマニウム窒化膜（Ｇｅ3 Ｎ4 ）があり、そのＭＩＳキャパシタ特性は文献２（T. Maeda, T. Yasuda, M. Nishizawa, N. Miyata and Y. Morita,“Ge metal-insulator-semiconductor structures with Ge3N4 dielectrics by direct nitridation of Ge substrates,”Appl. Phys. Lett. 85, 3181 (2004)）に紹介されている。
このゲルマニウム窒化膜（Ｇｅ3 Ｎ4 ）、若しくはシリコン窒化膜との混合物、化合物等を電荷蓄積層の材料として用いてもよい。その他に、ＭＯＮＯＳメモリセルの電荷蓄積層として用いられるのは窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）系の材料がある。（文献１）に述べられているように、これらの材料はシリコン窒化膜に比べてバンド・アラインメントの位置が価電子帯寄りにあり、電子の捕獲・放出層として用いる場合は深いエネルギー位置を持つので、データ保持において有利であると言える。
次に、これらの電荷蓄積層の材料に対応して用いるべきドナー原子について説明する。一般に、元素の周期律表で母材元素よりも一つ右側に位置する元素がドナー原子の候補となり得る。さらに、母材に歪み、及び欠陥を発生させず、母材中にドナーを多量に導入するためには、母材原子とドナー原子の原子半径と結合長が互いに近い原子同士で置換するのがよい。文献３（J.P. Goss, P.R. Briddon, M.J. Rayson, S.J. Sque and R. Jones,“Vacancy-impurity complexes and limitations for implantation doping of diamond,”Phys. Rev. B 72, 035214 (2005)）の結果を参照すれば、Ｓｉ，Ｐ，Ｇｅ，Ａｓ，Ａｌ，Ｇａと言った原子が互いに原子半径と結合長が近いので、これらの原子の相互置換をすればドナー濃度を増すのに都合がよいと考えられる。
また、これまでに実績のあるドナー材料としては、シリコン窒化膜（Ｓｉ3 Ｎ4 ）に対してはリン（Ｐ）がｎ型のドーパント（ドナー）になること、またゲルマニウム窒化膜（Ｇｅ3 Ｎ4 ）に対してはアンチモン（Ｓｂ）がｎ型のドーパント（ドナー）になることが文献４（F. Oba, K. Tatsumi, I. Tanaka, H. Adachi, J. American Ceramic Soc. 85, 97-100 (2002)）に示されている。
また、窒化ガリウム（ＧａＮ）に対するドナー材料については詳細に調べられており、窒化ガリウム中にドープされたシリコンは、伝導帯端よりも約２２ｍｅＶ低いエネルギー位置という非常に浅い準位を持つこと、及びＳｉドープで１０19ｃｍ-3を超える高い濃度の自由電子を生成できることが文献５（W. Gotz, N. M. Johnson, C. Chen, H. Liu, C. Kuo, and W. Imler,“Activation energies of Si donors in GaN,”Appl. Phys. Lett. 68, 3144 (1996)）で報告されている。
以上の内容をまとめると、図６の表に示した場合が考えられる。さらに、ドナー層の機能を考えると、電荷蓄積層（トラップ層）に対して電子を供給するという役割を果たせばよいのであって、ドナー電子のエネルギー位置が電荷蓄積層のトラップの少なくとも一部よりも高ければよく、ドナー層の材質は絶縁物、金属、半導体を問わないことは明白である。つまり、ドナー層として極薄金属層を形成し、その金属層から電荷蓄積層へ電子を供給することで、同様の効果を得ることも考えられる。従って、図６にはドナー層の役割を果たす電子供給層として極薄金属層を用いる場合も記載した。
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
図７は、本発明の第１の実施形態に係わるメモリセルの要部構成を示す断面図であり、特にチャネル長方向に沿った断面を示している。
ｐ型シリコン基板１０１のチャネル領域上には、トンネル絶縁膜（第１絶縁膜）１０２としての酸窒化シリコン膜（ＳｉＯＮ）が形成されている。トンネル絶縁膜１０２上には、電荷蓄積層１０３としてのシリコン窒化膜（Ｓｉ3 Ｎ4 ）が形成されている。電荷蓄積層１０３上には、ドナー層１０４としてのｎ型ドーパント不純物（リン）を含んだシリコン窒化膜（Ｓｉ3 Ｎ4 （Ｐ））が形成されている。ドナー層１０４上には、ブロック絶縁膜（第２絶縁膜）１０５としてのランタンアルミネート膜（ＬａＡｌＯ3 ）が形成されている。ブロック層１０５上には、制御ゲート電極１０６としての窒化タングステンが形成されている。そして、制御ゲート電極１０６上に、低抵抗金属の導電層１０７としてのタングステン膜が形成されている。
ここで、トンネル絶縁膜１０２のＳｉＯＮは、書き込み・消去特性とデータ保持特性の両立を考慮し、組成が（ＳｉＯ2 ）0.8 （Ｓｉ3 Ｎ4 ）0.2 の場合、膜厚を約４ｎｍ（等価膜厚３．４ｎｍ）とした。また、電荷蓄積層１０３のＳｉ3 Ｎ4 は、膜厚を約３ｎｍ（等価膜厚１．６ｎｍ）とした。ドナー層１０４としてのＳｉ3 Ｎ4 （Ｐ）は、膜厚を約２ｎｍ（等価膜厚１．１ｎｍ）にし、リン濃度は５×１０19ｃｍ-3とした。この場合、ドナーの面密度として約１×１０13ｃｍ-2が得られる。なお、十分な閾値シフトを得るためには、ドナー層１０４におけるｎ型ドーパント不純物の面密度は９×１０12ｃｍ-2以上が必要であった。また、ブロック絶縁膜１０５としてのＬａＡｌＯ3 膜厚は約２０ｎｍ（等価膜厚３．４ｎｍ）とした。
本実施形態では、トンネル絶縁膜１０２としてシリコン酸窒化膜を用いたが、その代わりにシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜（ＯＮＯ膜）を用いてもよい。ＯＮＯ膜がトンネル絶縁膜として有効なことは、例えば文献６（特開２００６−１３００３号公報）に記載されている。
また、電荷蓄積層１０３としてのシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ3 Ｎ4 である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成を持つシリコン窒化膜であってもよい。さらに、Ｓｉ3 Ｎ4 と似た性質を持つＧｅ3 Ｎ4 を電荷蓄積層として用いてもよい。Ｇｅ3 Ｎ4 がＭＩＳ構造の絶縁膜として用いられることは、例えば（文献２）にも報告がある。
また、ドナー層１０４として機能するリン・ドープのシリコン窒化膜においては、ｎ型ドーパント不純物として用いる原子は、リン以外に、砒素、アンチモンなどを用いてもよい。
また、ブロック絶縁膜１０５としてのランタンアルミネート膜は、制御ゲート電極１０６と電荷蓄積層１０３との間のリーク電流を抑制する機能があれば他の材料で代替も可能であり、例えば酸化アルミニウム（Ａｌ2 Ｏ3 ）、酸窒化アルミニウム（ＡｌＯＮ）、ハフニア（ＨｆＯ2 ）、ハフニウム・アルミネート（ＨｆＡｌＯｘ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯｘ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、ランタンをドープしたハフニウム・シリケート（Ｌａ- doped ＨｆＳｉＯｘ）、ハフニウム・ランタン・オキサイド（ＨｆＬａＯｘ）など、様々な材料を用いることができる。
また、制御ゲート電極１０６の金属材料は、仕事関数、及びブロック絶縁膜１０５との反応性を考慮して選択すればよく、ＷＮ以外に、ＴａＮ，ＴｉＮ，ＨｆＮ，ＴａＳｉＮ，Ｒｕ，Ｗ，ＷＳｉｘ，Ｒｕ，ＴａＣなど多くの金属材料で置き換えることができる。その上の低抵抗金属層１０７もＷの代わりにＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉなどを用いてもよい。
次に、図７のメモリセルの製造方法について図８〜図１２を参照して説明する。なお、図８〜図１２において（ａ）はカラム方向に沿った断面図、（ｂ）はロウ方向に沿った断面図である。
まず、図８（ａ）（ｂ）に示すように、ｐ型不純物がドーピングされたシリコン基板（ウェルを含む）１０１上に、熱酸化法により、厚さ約４ｎｍのトンネル酸化膜を形成し、その後にプラズマ窒化を行って、シリコン酸窒化膜からなるトンネル絶縁膜１０２を形成する。
続いて、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ（chemical vapor deposition）法を用いて、トンネル絶縁膜１０２上に厚さ約３ｎｍのシリコン窒化膜（電荷蓄積層）１０３を形成する。
続いて、例えばジクロルシラン（ＳｉＨ2 Ｃｌ2 ）、ホスフィン（ＰＨ3 ）、及びアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ法を用いて、電荷蓄積層１０３上に、ドナー層１０４として機能するリンを含んだシリコン窒化膜を形成する。
続いて、ＬａとＡｌで形成されたターゲットを用いた反応性スパッタ法により、ドナー層１０４上に、厚さ２０ｎｍのランタンアルミネート膜（ブロック絶縁膜）１０５を形成する。
続いて、タングステンをターゲットとするスパッタ法（反応性スパッタ法を含む）により、ブロック絶縁膜１０５上に、ＷＮ膜（制御ゲート電極）１０６を形成する。
続いて、ＷＮ膜１０６上に、素子分離領域を加工するためのマスク材１１１を形成する。このマスク材１１１上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ（reactive ion etching）法により、フォトレジストのパターンをマスク材１１１に転写する。その後、フォトレジストを除去する。
次いで、図９（ａ）（ｂ）に示すように、マスク材１１１をマスクにして、ＲＩＥ法により、導電層１０７，制御ゲート電極１０６、ブロック層１０５、ドナー層１０４、電荷蓄積層１０３、及びトンネル絶縁膜１０２を順次エッチングし、ロウ方向に隣接するメモリセルを分離するスリット１１２ａを形成する。続いて、ＲＩＥ法により、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの素子分離トレンチ１１２ｂを形成する。
次いで、図１０（ａ）（ｂ）に示すように、ＣＶＤ法により、スリット１１２ａ及び素子分離トレンチ１１２ｂを完全に満たすシリコン酸化膜（埋込酸化膜）１１３を形成する。続いて、ＣＭＰ（Chemical Mechanical Polishing）法により、マスク材１１１が露出するまでシリコン酸化膜１１３を研磨し、シリコン酸化膜１１３の表面を平坦化する。続いて、希フッ酸溶液を用いてシリコン酸化膜１１３をエッチバックし、シリコン酸化膜１１３の高さを、ＷＮ膜１０６の表面の高さとほぼ一致させる。ここで、希フッ酸によるオーバーエッチングが起こらないように注意する。その後、マスク材１１１を選択的に除去する。
次いで、図１１（ａ）（ｂ）に示すように、ＣＶＤ法により、ＷＮ膜（制御ゲート電極）１０６上に、例えばタングステンからなる厚さ約１００ｎｍの導電膜（ワード線）１０７を形成する。
続いて、ＣＶＤ法により、導電膜１０７上にマスク材１１４を形成する。このマスク材１１４上にフォトレジストを形成し、フォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１１４に転写する。その後、フォトレジストを除去する。
次いで、図１２（ａ）（ｂ）に示すように、マスク材１１４をマスクにして、ＲＩＥ法により、導電膜１０７、ＷＮ膜１０６、ブロック層１０５、ドナー層１０４、電荷蓄積層１０３、及びトンネル酸化膜１０２を順次エッチングすれば、ＭＯＮＯＳゲートスタックの形状が形成される。
これ以降は、ＣＶＤ法により、ＭＯＮＯＳゲートスタックの側面にシリコン酸化膜を形成する処理を行った後、イオン注入法によりセルフアラインで、シリコン基板１０１の表面領域にｎ+ 型ソース・ドレイン拡散層１０８を形成し、メモリセルを完成する。最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜（図示せず）を形成する。
なお、ここで示す製造方法は、一例に過ぎず、他の製造方法により、前記図７のメモリセルを形成しても構わない。例えば、ＣＶＤ法に使用する原料ガスに関しては、他のガスで代替することもできる。また、スパッタ法はＣＶＤ法で代用することもできる。例えば、ランタンアルミネート膜のＣＶＤ法に関しては文献７（A.-D. Li, Q.-Y. Shao, H.-Q. Ling, J.-B. Cheng, D Wu, Z.-G. Liu, N.-B. Ming, C Wang, H.-W. Zhou, and B.-Y. Nguyen, "Characteristics of LaAlO3 gate dielectrics on Si grown by metalorganic chemical vapor deposition," Appl. Phys. Lett. 83, 3540 (2003)）に詳しく述べられている。また、上記の各層の成膜は、ＣＶＤ法、スパッタ法以外の、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより形成することも可能である。
このように本実施形態によれば、シリコン窒化膜からなる電荷蓄積層１０３とランタンアルミネート膜からなるブロック層１０５との間にリンを含んだシリコン窒化膜からなるドナー層１０４を設け、電荷中性状態においてドナー層１０４中のドナー原子から放出された電子が電荷蓄積層１０３中のトラップに捕獲されるようにしている。このため、メモリセルの消去動作時にトンネル絶縁膜１０２を経由して基板１０１側にその電子を引き抜くことができ、消去時に十分に大きな負の閾値電圧を実現することができる。従って、ＭＯＮＯＳと同様に書き込み後のＶthを十分に大きくできるのは勿論のこと、消去後の閾値電圧として十分に大きな負のＶthを得ることができる。
つまり、ＮＡＮＤ型フラッシュメモリ動作で必要とされる書き込み・消去後の閾値電圧に対応させることができ、ＮＡＮＤ型フラッシュメモリのメモリセルとして効果的に使用することが可能となる。
（第２の実施形態）
図１３は、本発明の第２の実施形態に係わるメモリセルの要部構成を示す断面図であり、特にチャネル長方向に沿った断面を示している。なお、図７と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先に説明した第１の実施形態と異なる点は、ドナー層を設ける代わりに、電荷蓄積層自体に電子供給のためのドナー原子を入り込ませ、電荷蓄積層がドナー層を兼ねるようにしたことにある。
ｐ型シリコン基板１０１のチャネル領域上には、トンネル絶縁膜（第１絶縁膜）１０２としての酸窒化シリコン膜（ＳｉＯＮ）が形成されている。トンネル絶縁膜１０２上には、電荷蓄積層兼ドナー層（ドナー含有電荷蓄積層）２０３として、ｎ型ドーパント不純物（リン）を含んだシリコン窒化膜（Ｓｉ3 Ｎ4 （Ｐ））が形成されている。電荷蓄積層兼ドナー層２０３上には、ブロック絶縁膜（第２絶縁膜）１０５としてのランタンアルミネート膜（ＬａＡｌＯ3 ）が形成されている。ブロック層１０５上には、制御ゲート電極１０６としての窒化タングステンが形成されている。そして、制御ゲート電極１０６上に、低抵抗金属の導電層１０７としてのタングステン膜が形成されている。
ここで、電荷蓄積層兼ドナー層２０３としてのＳｉ3 Ｎ4 （Ｐ）は、膜厚を約４ｎｍ（等価膜厚２．１ｎｍ）とし、その中のリン濃度は２．５×１０19ｃｍ-3とした。この場合、ドナー原子の面密度として約１×１０13ｃｍ-2が得られる。
電荷蓄積層兼ドナー層２０３の母材となるシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ3 Ｎ4 である必要はなく、膜中トラップ密度を増大させるためにＳｉリッチの組成を持つシリコン窒化膜であってもよい。さらに、Ｓｉ3 Ｎ4 と似た性質を持つＧｅ3 Ｎ4 を電荷蓄積層として用いてもよいし、Ｓｉ3 Ｎ4 とＧｅ3 Ｎ4 の化合物若しくは混合物を用いてもよい。また、Ｓｉ3 Ｎ4 若しくはＧｅ3 Ｎ4 は完全な窒化物でなく、酸素が少量存在する窒素濃度の高いシリコン酸窒化膜、若しくはゲルマニウム酸窒化膜に代替しても構わない。
また、電荷蓄積層兼ドナー層２０３における不純物ドーパントとしてのリンは、その代わりとして砒素、アンチモンなどを用いることもできる。
なお、トンネル絶縁膜１０２としてのＳｉＯＮの組成及び膜厚、更にはブロック絶縁膜１０５としてのＬａＡｌＯ3 の膜厚は、第１の実施形態と同様にした。さらに、トンネル絶縁膜１０２としてシリコン酸窒化膜以外を用いてもよいのは、第１の実施形態と同様である。
また、ブロック絶縁膜１０５の材料はランタンアルミネートに限らず、第１の実施形態と同様の変形が可能である。さらに、制御ゲート電極１０６及びその上の低抵抗金属層１０７の材料も第１の実施形態と同様の変形が可能である。
図１３のメモリセルの製造方法に関しては、基本的には、第１の実施形態（図８〜図１２で説明したプロセスをそのまま適用できる。以下では、第１の実施形態とは異なる工程について説明する。
トンネル絶縁膜１０２を形成するまでは第１の実施形態と同様であり、その後に電荷蓄積層兼ドナー層２０３を形成する。
電荷蓄積層兼ドナー層２０３となるリンを含んだシリコン窒化膜は、例えばジクロルシラン（ＳｉＨ2 Ｃｌ2 ）、ホスフィン（ＰＨ3 ）、及びアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ法で形成する。また、それ以外に、文献８（H.-P. Baldus, W. Schnick, J. Lucke, U. Wannagat and G. Bogedain, Chem. Mater. Vol. 5, pp.845-850 (1993)）に示されているように、Ｃｌ3 Ｓｉ−Ｎ＝ＰＣｌ3 とＮＨ3 を用いた反応でＳｉ3 Ｎ4 （Ｐ）を形成することもできる。
その他に、電荷蓄積層兼ドナー層２０３となるリンを含んだシリコン窒化膜は、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ法でシリコン窒化膜を形成した後に、極低エネルギーのリンのイオン注入で形成することもできる。
これ以降は、第１の実施形態と同様に、ブロック絶縁膜１０５、制御ゲート電極１０６，及び低抵抗金属の導電層１０７を形成する。
本実施形態の構成によれば、電荷蓄積層兼ドナー層２０３が第１の実施形態の電荷蓄積層１０３とドナー層１０４の機能を果たすため、第１の実施形態と同様に、メモリセルの消去動作時にトンネル絶縁膜１０２を経由して基板１０１側にその電子を引き抜くことができ、消去時に十分に大きな負の閾値電圧を実現することができる。従って、第１の実施形態と同様の効果が得られる。
図１４は、本発明の第２の実施形態の変形例に係わるメモリセルの要部構成を示す断面図である。
この変形例は、前記図１３に示した第２の実施形態とはブロック絶縁膜の構成のみが異なっている。この変形例のブロック絶縁膜２５０は、ランタンアルミネート膜２５１（ＬａＡｌＯ3 ）、ボロンをドープしたシリコン窒化膜２５２（Ｓｉ3 Ｎ4 （Ｂ））、ランタンアルミネート２５３（ＬａＡｌＯ3 ）の３層から成る。
ブロック絶縁膜２５０の下層及び上層のＬａＡｌＯ3 の膜厚はそれぞれ約１０ｎｍ（等価膜厚１．７ｎｍ）とした。また、シリコン窒化膜２５２の膜厚は約２ｎｍ（等価膜厚１．１ｎｍ）である。このシリコン窒化膜２５２は、負の固定電荷を蓄積する層として機能し、メモリセルの書き込み・消去動作時のブロック絶縁膜２５０の両端界面における電界を緩和し、リーク電流を減らす働きをする。詳細については、文献９（特開２００４−３６３３２９号公報）に記載されている。
図１４のメモリセルの製造方法に関しては、基本的には、第２の実施形態で説明したプロセスをそのまま適用することができる。以下では、第２の実施形態と異なるブロック絶縁膜２５０の製造工程について説明する。
電荷蓄積層兼ダミー層２０３上に、ＬａとＡｌで形成されたターゲットを用いた反応性スパッタ法で厚さ１０ｎｍのランタンアルミネート膜２５１を形成する。次いで、例えばジクロルシラン（ＳｉＨ2 Ｃｌ2 ）、ジボラン（Ｂ2 Ｈ6 ）、及びアンモニア（ＮＨ3 ）を原料ガスとしたＣＶＤ法で、ランタンアルミネート膜２５１上に、ボロンを含んだシリコン窒化膜２５２を形成する。ボロンを含んだシリコン窒化膜２５２を形成するその他の方法として、最初にＳｉ3 Ｎ4 膜をＣＶＤ法で形成した後に、極低エネルギーでボロン（Ｂ＋）若しくはＢＦ2 +のイオン注入を行ってもよい。次いで、シリコン窒化膜２５２上に、ＬａとＡｌで形成されたターゲットを用いた反応性スパッタ法で再び約１０ｎｍのランタンアルミネート２５３を形成する。
本変形例の構成によれば、第２の実施形態と同様の効果が得られるのは勿論のこと、ブロック絶縁膜２５０を３層構造にしたことにより、リーク電流の低減をはかることができる。
（第３の実施形態）
図１５は、本発明の第３の実施形態に係わるメモリセルの要部構成を示す断面図であり、特にチャネル長方向に沿った断面を示している。なお、図７と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態が先の第１の実施形態と異なる点は、ドナー層を設ける代わりに、電荷蓄積層としてのシリコン窒化膜中に、リンをドープしたシリコンの微粒子若しくは微結晶を形成することにある。このような微粒子を形成することで、クーロン・ブロッケード、及び量子閉じ込めの効果が現れ、ドナー準位のエネルギーが高くなるので、ドナーのイオン化効率の向上を期待することができる。
ｐ型シリコン基板１０１のチャネル領域上には、トンネル絶縁膜（第１絶縁膜）１０２としての酸窒化シリコン膜（ＳｉＯＮ）が形成されている。トンネル絶縁膜１０２上には、電荷蓄積層３０３としてのシリコン窒化膜（Ｓｉ3 Ｎ4 ）が形成されている。そして、電荷蓄積層３０３内に、ｎ型ドーパント不純物（リン）を含んだシリコンの微粒子（Ｓｉ（Ｐ））３０４が形成されている。この微粒子３０４を含む窒化膜層（微粒子状ドナー含有電荷蓄積層）３０３の上には、ブロック絶縁膜（第２絶縁膜）１０５としてのランタンアルミネート膜（ＬａＡｌＯ3 ）が形成されている。ブロック絶縁膜１０５上には、制御ゲート電極１０６としての窒化タングステンが形成されている。そして、制御ゲート電極１０６上に、低抵抗金属の導電層１０７としてのタングステン膜が形成されている。
ここで、電荷蓄積層３０３としてのＳｉ3 Ｎ4 は、膜厚が約５ｎｍ（等価膜厚２．６ｎｍ）である。シリコンの微粒子３０４は、平均的なリン濃度が３×１０20ｃｍ-3になっている。
電荷蓄積層３０３となるシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ3 Ｎ4 である必要はなく、Ｓｉリッチの組成を持つシリコン窒化膜であってもよいし、完全な窒化物ではなく、酸素が少量存在する窒素濃度の高いシリコン酸窒化膜でも構わない。さらに、シリコン窒化膜（Ｓｉ3 Ｎ4 ）の代わりにゲルマニウム窒化膜（Ｇｅ3 Ｎ4 ）や窒化ガリウムアルミニウム（ＡｌＧａＮ）を用いても構わない。
また、ドナー原子を含む微粒子３０４の不純物ドーパントとしてのリンは、その他に砒素、アンチモンなどで代替してもよい。
なお、トンネル絶縁膜１０２としてのＳｉＯＮの組成及び膜厚、更にはブロック絶縁膜１０５としてのＬａＡｌＯ3 の膜厚は、第１の実施形態と同様にした。さらに、トンネル絶縁膜１０２としてシリコン酸窒化膜以外を用いてもよいのは、第１の実施形態と同様である。
また、トンネル絶縁膜１０２として、シリコン酸窒化膜、ＯＮＯ膜以外に、中間部分にシリコンの微結晶を導入した絶縁膜を用いてもよい。これについては、文献１０（Ryuji Ohba, Yuichiro Mitani, Naoharu Sugiyama and Shinobu Fujita,“35 nm Floating Gate Planar MOSFET Memory using Double Junction Tunneling,”IEDM Tech. Dig. pp.873-876 (2005)）及び文献１１（Ryuji Ohba, Yuichiro Mitani, Naoharu Sugiyama and Shinobu Fujita,“Impact of Stoichiometry Control in Double Junction Memory on Future Scaling,”IEDM Tech. Dig. pp.897-900 (2004)）において詳細に記載されている。
また、ブロック絶縁膜１０５の材料はランタンアルミネートに限らず、第１の実施形態と同様の変形が可能である。さらに、制御ゲート電極及びその上の低抵抗金属層の材料も第１の実施形態と同様の変形が可能である。
図１５のメモリセルの製造方法に関しては、基本的には、第１の実施形態（図８〜図１２）で説明したプロセスをそのまま適用できる。以下では、第１の実施形態とは異なる工程について説明する。
トンネル絶縁膜１０２を形成するまでは第１の実施形態と同様であり、その後に電荷蓄積層３０３を形成する。
電荷蓄積層３０３となるシリコン窒化膜は、最初にジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ法で約３ｎｍの膜厚まで形成する。次いで、シラン（ＳｉＨ4 ）及びホスフィン（ＰＨ3 ）を原料ガスとする低温・短時間のＣＶＤ法によってシリコンの微細粒子を形成する。その詳細な条件は、文献１０及び文献１１において実施されたものに準じた。その後、さらに、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ法で約２ｎｍのシリコン窒化膜を形成する。
これ以降は、第１の実施形態と同様に、ブロック絶縁膜１０５、制御ゲート電極１０６，及び低抵抗金属の導電層１０を形成する。
本実施形態の構成によれば、微粒子状ドナー含有電荷蓄積層３０３が第１の実施形態の電荷蓄積層１０３とドナー層１０４の機能を果たすため、第１の実施形態と同様に、メモリセルの消去動作時にトンネル絶縁膜１０２を経由して基板１０１側にその電子を引き抜くことができ、消去時に十分に大きな負の閾値電圧を実現することができる。従って、第１の実施形態と同様の効果が得られる。
（第４の実施形態）
図１６は、本発明の第４の実施形態に係わるメモリセルの要部構成を示す断面図であり、特にチャネル長方向に沿った断面を示している。なお、図７と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、電荷蓄積層としてのシリコン窒化膜中の上部表面付近にトラップ密度の高い領域を形成したところに特徴がある。これは、リンをドープしたシリコン窒化膜のドナーから電荷蓄積層のトラップに対する電子の移動の効率を高めることを目的としている。
ｐ型シリコン基板１０１のチャネル領域上には、トンネル絶縁膜（第１絶縁膜）１０２としての酸窒化シリコン膜（ＳｉＯＮ）が形成されている。トンネル絶縁膜１０２上には、電荷蓄積層４０３としてのシリコン窒化膜（Ｓｉ3 Ｎ4 ）が形成されている。電荷蓄積層４０３の上部表面には、電荷蓄積層４０３としてのシリコン窒化膜の熱酸化で形成した極薄シリコン熱酸化膜４１３が存在しており、シリコン窒化膜とシリコン熱酸化膜との界面付近には電子トラップとなる欠陥が高い密度で形成されている。また、極薄シリコン熱酸化膜４１３上には、ドナー層１０４としてのｎ型ドーパント不純物（リン）を含んだシリコン窒化膜の層が形成されている。ドナー層１０４上には、ブロック絶縁膜（第２絶縁膜）１０５としてのランタンアルミネート膜（ＬａＡｌＯ3 ）が形成されている。ブロック層１０５上には、制御ゲート電極１０６としての窒化タングステン（ＷＮ）が形成されている。そして、制御ゲート電極１０６上に、低抵抗金属の導電層１０７としてのタングステンが形成されている。
ここで、電荷蓄積層４０３のＳｉ3 Ｎ4 は、膜厚が約３ｎｍ（等価膜厚１．６ｎｍ）である。その上部の極薄シリコン熱酸化膜４１３の膜厚は１ｎｍよりも薄いものとした。電荷蓄積層４０３となるシリコン窒化膜は、必ずしも化学量論的組成を持つＳｉ3 Ｎ4 である必要はなく、Ｓｉリッチの組成を持つシリコン窒化膜であってもよいし、完全な窒化物ではなく、酸素が少量存在する窒素濃度の高いシリコン酸窒化膜でも構わない。
また、トンネル絶縁膜１０２としてのＳｉＯＮの組成及び膜厚、ドナー層１０４としてのリンをドープしたシリコン窒化膜の膜厚及びリン濃度、更にはブロック絶縁膜１０５としてのＬａＡｌＯ3 の膜厚は第１の実施形態と同様にした。さらに、トンネル絶縁膜１０２としてシリコン酸窒化膜以外を用いてもよいのは第１の実施形態と同様である。
また、ドナー原子を含むシリコン窒化膜中の不純物ドーパントとしてのリンは、その他に砒素、アンチモンなどで置き換えてもよい。また、ブロック絶縁膜１０５の材料はランタンアルミネートに限らず、第１の実施形態と同様の変形が可能である。さらに、制御ゲート電極１０６及びその上の低抵抗金属層１０７の材料も第１の実施形態と同様の変形が可能である。
図１６のメモリセルの製造方法に関しては、基本的には、第１の実施形態（図８〜図１２）で説明したプロセスをそのまま適用できる。以下では、第１の実施形態とは異なる工程について説明する。
トンネル絶縁膜１０２を形成するまでは第１の実施形態と同様であり、その後に電荷蓄積層４０３を形成する。
電荷蓄積層４０３となるシリコン窒化膜は、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ法で、約４ｎｍの厚さまで形成する。その後、９００℃のＲＴＯ（rapid thermal oxidation）で６０ｓｅｃの熱酸化処理を行うことによってシリコン窒化膜の上部を酸化し、約１ｎｍの極薄シリコン熱酸化膜４１３を形成すると共に、シリコン窒化膜／シリコン熱酸化膜界面付近に欠陥を生成させる。このときにシリコン窒化膜は約３ｎｍまで膜厚が減少する。なお、この熱酸化処理はＲＴＯの代わりに、減圧下で水素を流すウェット酸化、若しくは減圧下のプラズマ酸化で置き換えることもできる。
なお、シリコン窒化膜の酸化処理で多量の界面欠陥を生成できることは、文献１２（E. Suzuki, Y. Hayashi, K. Ishii and T. Tsuchiya,“Traps created at the interface between the nitride and the oxide on the nitride by thermal oxidation,”Appl. Phys. Lett. 42, 608 (1983)）に記載されている。
これ以降は第１の実施形態と同様に、ドナー層１０４、ブロック絶縁膜１０５、制御ゲート電極１０６，及び低抵抗金属の導電層１０７を形成する。
なお、ここで示す製造方法は、一例に過ぎず、他の製造方法により、図１６のメモリセルを形成しても構わない。ＣＶＤ法に使用する原料ガスに関しては、他の原料ガスで代替することもできる。例えば、電荷蓄積層４０３となるシリコン窒化膜はジクロルシラン（ＳｉＨ2 Ｃｌ2 ）とアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ法の代わりに、シラン（ＳｉＨ4 ）とアンモニア（ＮＨ3 ）を原料ガスとするＣＶＤ法によって形成しても構わない。また、ブロック絶縁膜及び金属電極の成膜はスパッタ法の代わりにＣＶＤ法で置き換えてもよい。
本実施形態の構成によれば、第１の実施形態の構成に加え、電荷蓄積層４０３としてのシリコン窒化膜上に極薄シリコン熱酸化膜４１３を形成し、シリコン窒化膜中の上部表面付近にトラップ密度の高い領域を形成している。第１の実施形態と同様の効果が得られるのは勿論のこと、ドナー層１０４から電荷蓄積層４０３のトラップに対する電子の移動の効率を高めることができる利点がある。
（第５の実施形態）
図１７は、本発明の第５の実施形態に係わるメモリセルの要部構成を示す断面図であり、特にチャネル長方向に沿った断面を示している。なお、図７と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、電荷蓄積層及びドナー層にＡｌＧａＮ系の材料を用いた点に特徴がある。ＧａＮのバンドアラインメント（伝導帯から価電子帯）は深いエネルギー位置にあるので、電子蓄積層として有利である。ＧａＮ中にドープしたシリコンは非常に浅いドナー準位を有することが知られており、ＧａＮはドナーのイオン化率が高いという特徴がある。なお、ＧａＮ中のＳｉのドナーのエネルギー準位に関しては（文献５）に詳しく記載されている。また、ＡｌＮはバンドアライメントのエネルギー位置の調整、及び絶縁膜の高耐圧化という観点から有利な材料である。従って、ＡｌＧａＮを用いることで以上の特長を兼ね備えた電荷蓄積層、及びドナー層を実現することができる。
ｐ型シリコン基板１０１のチャネル領域上には、トンネル絶縁膜（第１絶縁膜）１０２としての酸窒化シリコン膜（ＳｉＯＮ）が形成されている。トンネル絶縁膜１０２上には、電荷蓄積層５０３としての窒化アルミニウム・ガリウム（ＡｌＧａＮ）が形成されている。また、電荷蓄積層５０３上には、ドナー層５０４としての、ｎ型ドーパント不純物としてのシリコン（Ｓｉ）原子を含んだ窒化アルミニウム・ガリウム層が形成されている。ドナー層５０４上には、ブロック絶縁膜（第２絶縁膜）５０５としてのアルミニウム酸窒化膜（ＡｌＯＮ）が形成されている。ブロック絶縁膜５０５上には、制御ゲート電極５０６としての窒化タンタル（ＴａＮ）が形成されている。そして、制御ゲート電極５０６上に、低抵抗金属の導電層１０７としてのタングステン（Ｗ）が形成されている。
ここで、電荷蓄積層５０３としてのＡｌＧａＮの組成は（ＡｌＮ）0.4 （ＧａＮ）0.6 とし、その膜厚は約５ｎｍ（等価膜厚２．３ｎｍ）とした。また、Ｓｉをドープしたドナー層５０４の母材としてのＡｌＧａＮの組成は（ＡｌＮ）0.6 （ＧａＮ）0.4 とし、その膜厚は約２ｎｍ（等価膜厚０．９ｎｍ）とした。このドナー層５０４中のリン濃度は約５×１０19ｃｍ-3とした。従って、リンの面密度は約１×１０13ｃｍ-2となる。また、ブロック絶縁膜５０５としてのＡｌＯＮの膜厚は約９ｎｍ（等価膜厚３．４ｎｍ）とした。
電荷蓄積層５０３となるＡｌＧａＮの組成も、必ずしも本実施形態の組成に限定されるものではないが、電荷蓄積層５０３の組成はドナー層５０４のＡｌＧａＮよりもＧａが多い組成とし、バンドアラインメントが深いエネルギー位置にあることが望ましい。なお、電荷蓄積層５０３のＡｌＧａＮは必ずしも化学量論的組成でなくてもよく、例えば化学量論的組成よりも若干Ａｌの多い組成にしてもよいし、少量の酸素原子が含まれるＡｌＧａＯＮ層にしても構わない。また、ドナー層５０４のＡｌＧａＮ中のドナー不純物原子として働くシリコンは、その他に、ＧｅなどのＩＶ族原子で置き換えてもよい。
また、ブロック絶縁膜５０５としてのアルミニウム酸窒化膜（ＡｌＯＮ）は、その他に、ランタンアルミネート（ＬａＡｌＯ3 ）、酸化アルミニウム（Ａｌ2 Ｏ3 ）、ハフニア（ＨｆＯ2 ）、ハフニウム・アルミネート（ＨｆＡｌＯｘ）、窒化ハフニウム・アルミネート（ＨｆＡｌＯＮ）、ハフニウム・シリケート（ＨｆＳｉＯｘ）、窒化ハフニウム・シリケート（ＨｆＳｉＯＮ）、窒化ランタンアルミネート（ＬａＡｌＯＮ）、ランタンをドープしたハフニウム・シリケート（Ｌａ- doped ＨｆＳｉＯｘ）、ハフニウム・ランタン・オキサイド（ＨｆＬａＯｘ）などの材料に置き換えてもよい。
また、制御ゲート電極５０６の金属材料は、ＴａＮ以外に、ＴｉＮ，ＨｆＮ，ＴａＳｉＮ，Ｒｕ，Ｗ，ＷＳｉｘ，ＷＮ，Ｒｕ，ＴａＣなど様々な金属系の材料で置き換えることができる。また、その上の低抵抗金属層１０７もＷの代わりにＷＳｉ，ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉなどを用いても構わない。
また、トンネル絶縁膜１０２としてのＳｉＯＮの組成及び膜厚は第１の実施形態と同様にした。さらに、トンネル絶縁膜１０２としてシリコン酸窒化膜以外を用いてもよいのは第１の実施形態と同様である。
図１７のメモリセルの製造方法に関しては、基本的には、第１の実施形態（図８〜図１２）で説明したプロセスをそのまま適用できる。以下では、第１の実施形態とは異なる工程について説明する。
トンネル絶縁膜１０２を形成するまでは第１の実施形態と同様であり、その後に電荷蓄積層５０３を形成する。電荷蓄積層５０３となるＡｌＧａＮは、有機ガリウム（Ｇａ（ＣＨ3 ）3 ）、有機アルミニウム（Ａｌ（ＣＨ3 ）3 ）、アンモニア（ＮＨ3 ）を原料とするＣＶＤ法で形成する。また、ドナー層５０４としてのシリコンをドープしたＡｌＧａＮは、有機ガリウム（Ｇａ（ＣＨ3 ）3 ）、有機アルミニウム（Ａｌ（ＣＨ3 ）3 ）、シラン（ＳｉＨ4 ）、アンモニア（ＮＨ3 ）を原料とするＣＶＤ法で形成する。
次いで、電荷蓄積層５０３上に、有機アルミニウム（Ａｌ（ＣＨ3 ）3 ）、アンモニア（ＮＨ3 ）、及び水（Ｈ2 Ｏ）を原料とする逐次ＣＶＤ法若しくはＡＬＤ法で、ブロック層５０５としてのＡｌＯＮを形成する。
次いで、制御ゲート電極５０６及び低抵抗導電層１０７としてのＴａＮ／Ｗ積層膜を、タンタルをターゲットとする反応性スパッタ法、及びタングステンをターゲットとする不活性ガス中のスパッタ法を用いて形成する。
なお、ここで示す製造方法は、一例に過ぎず、他の製造方法により、図２４のメモリセルを形成しても構わない。例えば、ＣＶＤ法に使用する原料ガスに関しては、他の原料ガスで代替することもできるし、ＣＶＤ法・ＡＬＤ法とスパッタ法は互いに置き換えてもよい。例えば、制御ゲート電極５０６のＴａＮはスパッタ法に代えて、Ｔａ（Ｎ（ＣＨ3 ）2 ）5 とＮＨ3 を原料ガスとするＣＶＤ法若しくはＡＬＤ法を用いて形成してもよい。また、ＡＬＤ法、ＣＶＤ法及びスパッタ法以外の蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法などにより、各層の成膜を行うこともできる。
本実施形態によれば、窒化アルミニウム・ガリウム膜からなる電荷蓄積層５０３とアルミニウム酸窒化膜からなるブロック層５０５との間にシリコンを含んだ窒化アルミニウム・ガリウム層からなるドナー層５０４を設け、電荷中性状態においてドナー層５０４中のドナー原子から放出された電子が電荷蓄積層５０３中のトラップに捕獲されるようにしている。従って、第１の実施形態と同様に、メモリセルの消去動作時にトンネル絶縁膜１０２を経由して基板１０１側にその電子を引き抜くことができ、消去時に十分に大きな負の閾値電圧を実現することができ、第１の実施形態と同様の効果が得られる。
図１８は、本発明の第５の実施形態の変形例に係わるメモリセルの要部構成を示す断面図である。
この変形例は、第５の実施形態におけるドナー層を、リンをドープしたシリコン窒化膜に置き換えたものである。
電荷蓄積層５０３としての窒化アルミニウム・ガリウム（ＡｌＧａＮ）の上には、ドナー層５１４として、リンを含んだシリコン窒化膜が形成されている。このドナー層５１４の膜厚は約２ｎｍ（等価膜厚１．１ｎｍ）であり、ドナー層５１４中のリン濃度は約５×１０19ｃｍ-3とした。従って、リンの面密度は約１×１０13ｃｍ-2となる。このドナー層５１４においてドナー不純物として働くリンは、それ以外に砒素、アンチモン（Ｓｂ）などのＶ族原子で置き換えてもよい。
図１８のメモリセルの製造方法で第５の実施形態と異なる点は、ドナー層５１４としてのリンをドープしたシリコン窒化膜を、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）、アンモニア（ＮＨ3 ）、及びホスフィン（ＰＨ3 ）を原料とするＣＶＤ法で形成することである。勿論、ここで示す製造方法は一例に過ぎず、他の製造方法により、図１８のメモリセルを形成しても構わない。
このような構成であっても、第５の実施形態と同様の効果が得られるのは勿論のことである。
（第６の実施形態）
図１９は、本発明の第６の実施形態に係わるメモリセルの要部構成を示す断面図であり、特にチャネル長方向に沿った断面を示している。なお、図７及び図１７と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、電荷蓄積層とドナー層を兼用する一つの層をＡｌＧａＮ系の材料で形成した点に特徴がある。ＧａＮはバンドアラインメント（伝導帯から価電子帯）が深いエネルギー位置にあるので電子蓄積層として有利であり、また、ＧａＮ中にドープしたシリコンは非常に浅いドナー準位を有するので、ドナーのイオン化効率が高いという利点が得られる。さらに、ＡｌＮとの化合物であるＡｌＧａＮという形で用いることにより、バンドアライメントのエネルギー位置の調整、及び電荷蓄積層兼ドナー層の高耐圧化を図ることができる。
ｐ型シリコン基板１０１のチャネル領域上には、トンネル絶縁膜（第１絶縁膜）１０２としての酸窒化シリコン膜（ＳｉＯＮ）が形成されている。トンネル絶縁膜１０２上には、電荷蓄積層とドナー層を兼ねる電荷蓄積層兼ドナー層（ドナー含有電荷蓄積層）６０３として、シリコンをドープした窒化アルミニウム・ガリウム（ＡｌＧａＮ）が形成されている。さらに、電荷蓄積層兼ドナー層６０３上には、ブロック絶縁膜（第２絶縁膜）５０５としてのアルミニウム酸窒化膜（ＡｌＯＮ）が形成されている。ブロック絶縁膜５０５上には、制御ゲート電極５０６としての窒化タンタル（ＴａＮ）が形成されている。そして、制御ゲート電極５０６上には、低抵抗金属の導電層１０７としてのタングステン（Ｗ）１０７が形成されている。
ここで、電荷蓄積層兼ドナー層６０３となるＡｌＧａＮの組成は、（ＡｌＮ）0.45（ＧａＮ）0.55であり、その膜厚は約６ｎｍ（等価膜厚２．８ｎｍ）とした。電荷蓄積層兼ドナー層６０３中のシリコンの濃度は約１．５×１０19ｃｍ-3とした。従って、シリコンの面密度は約９×１０12ｃｍ-2となる。
電荷蓄積層兼ドナー層６０３の母材となるＡｌＧａＮの組成は、必ずしも本実施形態の組成に限定されるものではないが、バンドアラインメント及びドナー準位の利点を生かすという観点からは、（ＡｌＮ）1-x （ＧａＮ）x においてｘ≧０．５となっているのが望ましい。また、このＳｉをドープしたＡｌＧａＮの代わりに、酸素原子が含まれるＡｌＧａＯＮ層を用いても構わない。さらに、電荷蓄積層兼ドナー層６０３のＡｌＧａＮ中のドナー不純物として働くシリコンは、それ以外にＧｅなどのＩＶ族原子で置き換えてもよい。
なお、トンネル絶縁膜１０２としてのＳｉＯＮの組成及び膜厚は、第１の実施形態と同様にした。さらに、トンネル絶縁膜１０２としてシリコン酸窒化膜以外を用いてもよいのは、第１の実施形態と同様である。
また、ブロック絶縁膜５０５の材料はアルミニウム酸窒化膜に限らず、第５の実施形態と同様の変形が可能である。さらに、制御ゲート電極５０６及びその上の低抵抗金属層１０７の材料も第５の実施形態と同様の変形が可能である。
図１９のメモリセルの製造方法に関しては、基本的には、第１の実施形態（図８〜図１２）で説明したプロセスをそのまま適用できる。以下では、参考例とは異なる工程について説明する。
トンネル絶縁膜１０２を形成するまでは第１の実施形態と同様であり、その後に電荷蓄積層兼ドナー層６０３を形成する。電荷蓄積層兼ドナー層６０３となるＡｌＧａＮは、有機ガリウム（Ｇａ（ＣＨ3 ）3 ）、有機アルミニウム（Ａｌ（ＣＨ3 ）3 ）、アンモニア（ＮＨ3 ）、及びシラン（ＳｉＨ4 ）を原料とするＣＶＤ法で形成する。この電荷蓄積層兼ドナー層６０３に対するｎ型ドーパントとしてのシリコンの導入方法は、その他に、イオン注入、固相拡散などを用いても構わない。
次いで、電荷蓄積層兼ドナー層６０３上に、有機アルミニウム（Ａｌ（ＣＨ3 ）3 ）、アンモニア（ＮＨ3 ）、及び水（Ｈ2 Ｏ）を原料とする逐次ＣＶＤ法若しくはＡＬＤ法により、ブロック層５０５としてのＡｌＯＮを形成する。
次いで、制御ゲート電極５０６及び低抵抗導電層１０７としてのＴａＮ／Ｗ積層膜を、タンタルをターゲットとする反応性スパッタ法、及びタングステンをターゲットとする不活性ガス中のスパッタ法を用いて形成する。
なお、ここで示す製造方法は、一例に過ぎず、他の製造方法により、図２６のメモリセルを形成しても構わない。例えば、ＣＶＤ法に使用する原料ガスに関しては、他の原料ガスで代替することもできるし、ＣＶＤ法・ＡＬＤ法とスパッタ法は互いに置き換えてもよい。また、ＡＬＤ法、ＣＶＤ法及びスパッタ法以外の蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法などにより、各層の成膜を行うこともできる。
（第７の実施形態）
図２０は、本発明の第７の実施形態に係わるメモリセルの要部構成を示す断面図であり、特にチャネル長方向に沿った断面を示している。なお、図７及び図１７と同一部分には同一符号を付して、その詳しい説明は省略する。
本実施形態は、バンドアラインメント（伝導帯から価電子帯）が深いエネルギー位置にあるＡｌＧａＮ系の材料で電荷蓄積層を形成し、かつ金属系材料の極薄膜を、ドナー層の代わりとなる電子供給層として用いた点に特徴がある。
ｐ型シリコン基板１０１のチャネル領域上には、トンネル絶縁膜（第１絶縁膜）１０２としての酸窒化シリコン膜（ＳｉＯＮ）が形成されている。トンネル絶縁膜１０２上には、電荷蓄積層５０３としての窒化アルミニウム・ガリウム（ＡｌＧａＮ）が形成されている。電荷蓄積層５０３上には、電子供給層７０４として機能する窒化タンタル（ＴａＮ）が形成されている。電子供給層７０４上には、ブロック絶縁膜（第２絶縁膜）５０５としてのアルミニウム酸窒化膜（ＡｌＯＮ）が形成されている。ブロック絶縁膜５０５の上には、制御ゲート電極５０６としての窒化タンタル（ＴａＮ）が形成されている。そして、制御ゲート電極５０６上には、低抵抗金属の導電層１０７としてのタングステン（Ｗ）が形成されている。
ここで、トンネル絶縁膜１０２のＳｉＯＮの組成及び膜厚は第１の実施形態と同様にした。さらに、トンネル絶縁膜１０２としてシリコン酸窒化膜以外を用いてもよいのは第１の実施形態と同様である。また、ブロック絶縁膜５０５としてのＡｌＯＮの膜厚は第５の実施形態と同様にした。
電荷蓄積層５０３となるＡｌＧａＮの組成は、（ＡｌＮ）0.15（ＧａＮ）0.85であり、その膜厚は約４ｎｍ（等価膜厚２．８ｎｍ）とした。電子供給層７０４としての窒化タンタルの膜厚は２ｎｍ（等価膜厚０ｎｍ）とした。
電荷蓄積層５０３となるＡｌＧａＮの組成に関しても、必ずしも本実施形態の組成に限定されるものではないが、その上のＴａＮが電子供給層７０４として十分に機能するためには、電荷蓄積層５０３のＡｌＧａＮのバンドアラインメントが深くなるように、ＡｌＧａＮの組成はＧａＮ成分が多いほど良い。より具体的な見積もりは、以下の通りである。
（文献１）において纏められているように、ＡｌＮの電子親和力（真空準位から伝導帯端までのエネルギー）は３．１ｅＶ、またＧａＮの電子親和力は４．７ｅＶである。そのため、ＡｌＧａＮの組成を（ＡｌＮ）1-x （ＧａＮ）x と表したとき、その電子親和力は一次近似で、
［ＡｌＧａＮの電子親和力］＝３．１×（１−ｘ）＋４．７×ｘ（ｅＶ）
と表される。また、窒化タンタル（ＴａＮ）の仕事関数はＳｉバンドギャップの中央付近（約４．４ｅＶ）にある。従って、ＴａＮからＡｌＧａＮ側に電子が移動し、ＴａＮが電子供給層として十分に機能する条件は、
３．１×（１−ｘ）＋４．７×ｘ≧４．４
となる。即ち、ｘ≧０．８１である。なお、これは、この条件であればＴａＮが電子供給層として働くことが確実であるという意味である。それよりもＡｌＧａＮの組成ｘが小さい場合でもＴａＮが電子供給層として機能する可能性を否定するものではない。
以上の考察に基づいて、本実施形態では、ｘ＝０．８５の組成のＡｌＧａＮを形成した。また、電荷蓄積層５０３のＡｌＧａＮは少量の酸素原子が含まれるＡｌＧａＯＮ層になっても構わない。また、電荷供給層７０４の機能を補う意味で、電荷蓄積層５０３のＡｌＧａＮ中にｎ型ドナー不純物原子として働くＳｉ、Ｇｅなどの原子が少量入っていても構わない。
また、ブロック絶縁膜５０５の材料はアルミニウム酸窒化膜に限らず、第５の実施形態と同様の変形が可能である。さらに、制御ゲート電極５０６及びその上の低抵抗金属層１０７の材料も第５の実施形態と同様の変形が可能である。
図２０のメモリセルの製造方法に関しては、基本的には、第１の実施形態（図８〜図１２）で説明したプロセスをそのまま適用できる。以下では、参考例とは異なる工程について説明する。
トンネル絶縁膜１０２を形成するまでは第１の実施形態と同様であり、その後に電荷蓄積層５０３を形成する。電荷蓄積層５０３となるＡｌＧａＮは、有機ガリウム（Ｇａ（ＣＨ3 ）3 ）、有機アルミニウム（Ａｌ（ＣＨ3 ）3 ）、アンモニア（ＮＨ3 ）を原料とするＣＶＤ法で形成する。
次いで、電荷蓄積層５０３上に、Ｔａ（Ｎ（ＣＨ3 ）2 ）5 、或いはＴａ（Ｎ（ＣＨ3 ）2 ）5 とＮＨ3 を原料とするＣＶＤ法により、電子供給層７０４として機能するＴａＮの極薄膜を形成する。
次いで、電子供給層７０４上に第５の実施形態と同様にして、有機アルミニウム（Ａｌ（ＣＨ3 ）3 ）とアンモニア（ＮＨ3 ）、及び有機アルミニウム（Ａｌ（ＣＨ3 ）3 ）と水（Ｈ2 Ｏ）を原料とする逐次ＣＶＤ法若しくはＡＬＤ法で、ブロック層５０５としてのＡｌＯＮを形成する。
次いで、制御ゲート電極５０６としてのＴａＮ膜を、Ｔａ（Ｎ（ＣＨ3 ）2 ）5 、若しくはＴａ（Ｎ（ＣＨ3 ）2 ）5 とＮＨ3 を原料とするＣＶＤ法で形成し、引き続いて低抵抗導電層１０７としてのＷ膜をＷ（ＣＯ）6 を原料とするＣＶＤ法でＷを形成する。
なお、ここで示す製造方法は、一例に過ぎず、他の製造方法により、図２０のメモリセルを形成しても構わない。例えば、ＣＶＤ法に使用する原料ガスに関しては、他の原料ガスで代替することもできるし、ＣＶＤ法はスパッタ法で置き換えてもよい。また、ＣＶＤ法及びスパッタ法以外の蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法で、各層の成膜を行ってもよい。
このように本実施形態によれば、窒化アルミニウム・ガリウム膜からなる電荷蓄積層５０３とアルミニウム酸窒化膜からなるブロック層５０５との間に、ドナー層の代わりとしての電子供給層７０４を設け、電荷中性状態において電子供給層７０４から供給された電子が電荷蓄積層５０３中のトラップに捕獲されるようにしている。従って、第１の実施形態と同様に、メモリセルの消去動作時にトンネル絶縁膜１０２を経由して基板１０１側にその電子を引き抜くことができ、消去時に十分に大きな負の閾値電圧を実現することができ、第１の実施形態と同様の効果が得られる。
図２１は、本発明の第７の実施形態の変形例に係わるメモリセルの要部構成を示す断面図である。
この変形例は、第７の実施形態における電荷蓄積層をシリコン窒化膜に、また、電荷供給層をタンタルシリサイド（ＴａＳｉ2 ）に置き換えたものである。なお、電荷蓄積層は、電荷供給層の働きを補う意味でドナー原子が入れてある。
電荷蓄積層７０３として、リンを含んだシリコン窒化膜を形成する。この電荷蓄積層７０３の膜厚は約４ｎｍ（等価膜厚２．１ｎｍ）である。電荷蓄積層７０３中のリン濃度は約１×１０19ｃｍ-3とした。この電荷蓄積層７０３層のｎ型ドーパント不純物としてのリンは、それ以外に砒素、アンチモン（Ｓｂ）などのＶ族原子で置き換えてもよい。次に、この電荷蓄積層７０３の上に、電子供給層７１４として極薄膜のタンタルシリサイド（ＴａＳｉ2 ）を形成する。
タンタルシリサイド（ＴａＳｉ2 ）はロジックＣＭＯＳでｎ+ 型多結晶シリコンの代替ゲート電極として検討されている材料であり、その仕事関数はｎ+ 型多結晶シリコンに近い。そのため、電荷蓄積層７０３のシリコン窒化膜のトラップのうち、少なくとも電子親和力４．１ｅＶ以上のエネルギー準位を持つものに対して電子を供給する働きをする。しかしながら、これよりも電子親和力の小さいトラップに対しては電子を供給できないので、その点を、シリコン窒化膜中に存在するリン原子がドナーとして機能することで補っている。
図２１のメモリセルの製造方法で第７の実施形態と異なる点は、電荷蓄積層７０３（ドナー原子を含む）としてのリン・ドープのシリコン窒化膜を、ジクロルシラン（ＳｉＨ2 Ｃｌ2 ）、アンモニア（ＮＨ3 ）、及びホスフィン（ＰＨ3 ）を原料とするＣＶＤ法で形成することである。また、電子供給層７１４としての役割を果たすタンタルシリサイド（ＴａＳｉ2 ）を、Ｔａ（Ｎ（ＣＨ3 ）2 ）5 とＳｉＨ4 を原料とするＣＶＤ法で形成することである。もちろん、ここに示した製造方法は一例に過ぎず、他の製造方法により、図２８のメモリセルを形成しても構わない。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
例えば、電荷蓄積層とドナー層はそれぞれが複数層から成り立っていても構わないし、また、これらの層の境界部分において組成が連続的に変化していてもよい。
また、本発明のスタックゲート構造は、必ずしもＳｉ基板上に形成する必要はない。例えば、Ｓｉ基板上に形成されたウェルにおいて本発明のスタックゲート構造を作製してもよい。また、Ｓｉ基板の代わりに、ＳｉＧｅ基板、Ｇｅ基板、ＳｉＧｅＣ基板、又は、これらの基板上に形成されたウェルにおいて、本発明のスタックゲート構造を作製しても構わない。さらには、絶縁膜上に薄膜半導体が形成されるＳＯＩ（Silicon On Insulator）基板、ＳＧＯＩ（Silicon-Germanium On Insulator）基板、ＧＯＩ（Germanium On Insulator）基板、又は、これらの基板上に形成されたウェルにおいて、本発明のスタックゲート構造を作製してもよい。
さらに、本発明の例では、ｐ型Ｓｉ基板（ウェルを含む）上のｎチャネルＭＩＳＦＥＴの形成について述べたが、それとは逆に、ｎ型Ｓｉ基板（ウェルを含む）上のｐチャネルＭＩＳＦＥＴの形成に置き換えることも可能である。その場合、上述の実施形態のソース又はドレイン領域及び基板領域に対するｎ型をｐ型、ｐ型をｎ型と読み替え、さらに、ドーピング不純物種のＰ、Ａｓ、ＳｂをＢ、Ｉｎのいずれかと読み替え、ドナー層（若しくは、ドナー領域）をアクセプタ層（若しくは、アクセプタ領域）と読み替えればよい。
また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の例は、電荷蓄積層が絶縁膜で形成されるメモリセルを有する不揮発性半導体記憶装置、その中でも特に、ＮＡＮＤ型の素子構成をしたフラッシュメモリに適用される。
また、本発明の例は、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型の不揮発性半導体記憶装置、ＮＯＲ型とＮＡＮＤ型の良い点を融合したＮＡＮＯ型フラッシュメモリ、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３Ｔｒ−ＮＡＮＤ型などにも適用可能である。
ＭＯＮＯＳメモリセルの素子構造を示す断面図。 ＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリの閾値電圧の分布を示す図。 浮遊ゲート型メモリセルにおける電荷中性状態、書き込み後の状態、消去後の状態を示すバンド図。 ＭＯＮＯＳ型メモリセルにおける電荷中性状態、書き込み後の状態、消去後の状態を示すバンド図。 本発明の例のメモリセルにおける電荷中性状態、書き込み後の状態、消去後の状態を示すバンド図。 本発明の可能な実施形態の例に関して、電荷捕獲層とドナー層の組み合わせをまとめて示す図。 第１の実施形態に係わるメモリセルの要部構成を示す断面図。 第１の実施形態のメモリセルの製造工程を示す断面図。 第１の実施形態のメモリセルの製造工程を示す断面図。 第１の実施形態のメモリセルの製造工程を示す断面図。 第１の実施形態のメモリセルの製造工程を示す断面図。 第１の実施形態のメモリセルの製造工程を示す断面図。 第２の実施形態に係わるメモリセルの要部構成を示す断面図。 第２の実施形態の変形例に係わるメモリセルの要部構成を示す断面図。 第３の実施形態に係わるメモリセルの要部構成を示す断面図。 第４の実施形態に係わるメモリセルの要部構成を示す断面図。 第５の実施形態に係わるメモリセルの要部構成を示す断面図。 第５の実施形態の変形例に係わるメモリセルの要部構成を示す断面図。 第６の実施形態に係わるメモリセルの要部構成を示す断面図。 第７の実施形態に係わるメモリセルの要部構成を示す断面図。 第７の実施形態の変形例に係わるメモリセルの要部構成を示す断面図。
符号の説明
３１，４１，５１…トンネル絶縁膜（第１絶縁膜）
３２…浮遊ゲート（ｎ+ 型の多結晶シリコン）
３４，４４，５４…ブロック絶縁膜（第２絶縁膜）
３６，５６…ドナーイオン
３７…自由電子
４２，５２…トラップ絶縁膜（Ｓｉ3 Ｎ4 ）
４７，５７…トラップ
４８…捕獲電子
５３…ドナー層
５８…捕獲電子
１０１…ｐ型シリコン基板
１０２…酸窒化シリコン膜（トンネル絶縁膜）
１０３…シリコン窒化膜（電荷蓄積層）
１０４…リンを含んだシリコン窒化膜（ドナー層）
１０５…ランタンアルミネート膜（ブロック絶縁膜）
１０６…窒化タングステン膜（制御ゲート電極）
１０７…タングステン膜（低抵抗金属膜）
１１１，１１４…マスク材
１１２ａ…スリット
１１２ｂ…素子分離トレンチ
１１３…シリコン酸化膜
２０３…リンを含んだシリコン窒化膜（ドナー含有電荷蓄積層）
２５０…ブロック絶縁膜
２５１，２５３…ランタンアルミネート膜
２５２…ボロンをドープしたシリコン窒化膜
３０３…シリコン窒化膜（電荷蓄積層）
３０４…リンを含んだシリコンの微粒子
４０３…シリコン窒化膜（電荷蓄積層）
４１３…極薄シリコン熱酸化膜
５０３…窒化アルミニウム・ガリウム膜（電荷蓄積層）
５０４…Ｓｉ原子を含んだ窒化アルミニウム・ガリウム層（ドナー層）
５０５…アルミニウム酸窒化膜（ブロック層）
５０６…窒化タンタル膜（制御ゲート電極）
５１４…リンを含んだシリコン窒化膜（ドナー層）
６０３…シリコンをドープした窒化アルミニウム・ガリウム（ドナー含有電荷蓄積層）
７０４…窒化タンタル膜（電子供給層）
７１４…タンタルシリサイド膜（電子供給層）

Claims (6)

  1. 電気的に情報の書き込み・消去・読み出しが可能なメモリセルを有する不揮発性半導体記憶装置であって、前記メモリセルは、
    半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された材料であって、Ｓｉ，Ｇｅ，Ｇａ，Ａｌの中から選ばれた少なくとも一つを含む窒化物又は酸窒化物で形成された電荷蓄積層と、
    前記電荷蓄積層上に形成されたｎ型ドーパント不純物を含む材料であって、Ｓｉ，Ｇｅ，Ｇａ，Ａｌの中から選ばれた少なくとも一つを含む窒化物で形成されたドナー層と、
    前記ドナー層上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極と、
    を具備し、
    前記電荷蓄積層の電子親和力は前記ドナー層の電子親和力と同じ又はそれよりも大きく、前記ドナー層の膜厚は前記電荷蓄積層の膜厚よりも薄く、前記第２絶縁膜の電子親和力は前記ドナー層の電子親和力よりも小さいことを特徴とする不揮発性半導体記憶装置。
  2. 前記電荷蓄積層がシリコン窒化膜又はシリコン酸窒化膜で形成され、前記電荷蓄積層と前記ドナー層との間に、前記電荷蓄積層及び前記ドナー層の何れよりも薄く、かつシリコン酸化膜を主成分として形成される層を更に有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 電気的に情報の書き込み・消去・読み出しが可能なメモリセルを有する不揮発性半導体記憶装置であって、前記メモリセルは、
    半導体基板の表面部に離間して形成されたソース・ドレイン拡散層と、
    前記ソース・ドレイン拡散層の間のチャネル上に形成された第１絶縁膜と、
    前記第１絶縁膜上に形成された材料であって、Ｓｉ，Ｇｅ，Ｇａ，Ａｌの中から選ばれた少なくとも一つを含む窒化物又は酸窒化物で形成された電荷蓄積層と、
    前記電荷蓄積層上に形成された金属系材料の電子供給層と、
    前記電子供給層上に形成された第２絶縁膜と、
    前記第２絶縁膜上に形成された制御ゲート電極と、
    を具備し、
    前記電荷蓄積層の電子親和力は、前記電子供給層の仕事関数と同じ又はそれよりも大きく、前記電子供給層の膜厚は前記電荷蓄積層の膜厚よりも薄く、前記第２絶縁膜の電子親和力は前記電子供給層の仕事関数よりも小さいことを特徴とする不揮発性半導体記憶装置。
  4. 前記第２絶縁膜が複数の層からなり、その中に負電荷を蓄えることのできる層が存在することを特徴とする請求項１乃至３の何れかに記載の不揮発性半導体記憶装置。
  5. 前記負電荷を蓄えることのできる層は、ボロンを含むことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
  6. 前記第２絶縁膜が複数の層からなり、その中に負電荷を蓄えることのできる層が存在し、該層のボロンの面密度は、前記ｎ型ドーパント不純物の面密度よりも小さいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
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