KR102215973B1 - 다수의 전하 저장 층들을 갖는 메모리 트랜지스터 - Google Patents
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Abstract
비휘발성 메모리들을 포함하는 반도체 디바이스들 및 이들이 성능을 개선시키기 위한, 이들의 제조 방법들이 제공된다. 일반적으로, 디바이스는 메모리 트랜지스터를 포함하며, 메모리 트랜지스터는, 기판내에 형성된 소스 영역과 드레인 영역을 전기적으로 연결하는 폴리실리콘 채널 영역, 채널 영역 위에 배치되는 ONNO(oxide-nitride-nitride-oxide) 스택, 및 ONNO 스택의 표면 위에 형성되는 높은 일함수 게이트 전극을 포함한다. 일 실시예에서, ONNO 스택은, 산소-풍부 제 1 질화물 층 및 제 1 질화물 층 위에 배치되는 산소-부족 제 2 질화물 층을 포함하는 다층 전하-트랩핑 영역을 포함한다. 다른 실시예들이 또한 개시된다.
Description
[0001] 본 출원은 2011년 11월 3일자로 출원된 공동계류중인 미국 출원 일련번호 13/288,919호의 부분 연속출원이며, 이는 2008년 5월 13일자로 출원된 미국 출원 일련번호 12/152,518호의 분할출원(현재, 2011년 11월 22일에 특허 8,063,434호로 등록됨)이며, 이는 2007년 5월 25일자로 출원된 미국 가특허출원 일련번호 60/940,160호에 대해 35 U.S.C. 119(e)하에 우선권의 장점을 청구하며, 이로써 이들 출원들 모두는 그 전체가 인용에 의해 포함된다.
[0002] 본 발명은 일반적으로 반도체 디바이스들에 관한 것으로, 보다 구체적으로는 비휘발성 반도체 메모리들을 포함하는 집적회로들 및 이들을 제조하는 방법들에 관한 것이다.
[0003] 비휘발성 반도체 메모리들은 전기적으로 소거되고 재프로그램될 수 있는 디바이스들이다. 컴퓨터들과 다른 전자 디바이스들 사이에서의 그리고 이들에서의 일반적인 데이터 저장 및 전달을 위해 광범위하게 이용되는 일 타입의 비휘발성 메모리로는 플래시 메모리, 예컨대 스플릿 게이트 플래시 메모리(split gate flash memory)가 있다. 스플릿 게이트 플래시 메모리 트랜지스터는, 그가 기판내의 소스와 드레인을 연결하는 채널 위에 형성되는 제어 게이트를 또한 포함한다는 점에서, 통상의 논리 트랜지스터, 예컨대 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)와 유사한 아키텍처를 갖는다. 그러나 메모리 트랜지스터는, 제어 게이트와 채널 사이에 있고 절연 층 또는 유전체 층에 의해 이 둘다로부터 절연되는 메모리 또는 전하 트랩핑 층을 더 포함한다. 제어 게이트에 인가되는 프로그래밍 전압은 전하 트랩핑 층상에 전하를 트랩하며, 제어 게이트로부터 전기장을 부분적으로 삭제 또는 스크리닝(screening)하여, 이로써 트랜지스터의 임계 전압(VT)이 변하고 메모리 셀이 프로그래밍된다. 판독(read-out)동안, VT에서의 이러한 시프트(shift)는, 미리결정된 판독 전압의 인가로 채널을 지나 흐르는 전류의 존재 또는 부재에 의해 감지된다. 메모리 트랜지스터를 소거(erase)하기 위해, 제어 게이트에 소거 전압이 인가되어 VT에서의 시프트가 복원되거나 반전된다(reverse).
[0004] 플래시 메모리들에 대한 잇점의 중요한 판단기준(measure)은 데이터 보유 시간인데, 이는 메모리 트랜지스터가 전력의 인가 없이 프로그램된 채 유지되거나 또는 전하를 보유할 수 있는 시간이다. 전하 트랩핑 층에 저장된 또는 트랩핑된 전하는 절연 층들을 통한 전류 누설로 인해 시간에 따라 줄어들게 되어, 이로써 메모리 트랜지스터의 데이터 보유력(data retention) 제한하는, 소거된 임계 전압(VTE)과 프로그램된 임계 전압(VTP) 간의 차가 감소된다.
[0005] 통상의 메모리 트랜지스터들 및 이를 형성하는 방법들이 갖는 한가지 문제점은, 통상적으로 시간에 따라 전하 트랩핑 층은 데이터 보유력이 악화(poor)되거나 줄어들어, 트랜지스터 유효 수명을 제한한다는 것이다. 도 1a를 참조로, 전하 트랩핑 층이 실리콘(Si) 풍부이면, VTP(그래프에 의해 또는 라인(102)로 표현됨)과 VTE(라인(104)로 표현됨) 사이에는 큰 초기 윈도우 또는 차가 존재하지만, 상기 윈도우는 보유 모드에서 약 
초 미만의 EOL(end of life)(106)로 매우 급격하게 쇠퇴한다(collapse).
[0006] 도 1b를 참조로, 다른 한편으로 전하 트랩핑 층이 낮은 화학량론적(stoichiometric) 농도의 Si를 갖는 고품질 질화물 층인 경우, 보유 모드에서의 윈도우 또는 Vt 슬로프의 쇠퇴 레이트는 감소되지만 초기 프로그램-소거 윈도우 또한 감소된다. 게다가, 보유 모드에서 Vt의 슬로프는 여전히 눈에 띄게 가파르며(steep) 데이터 보유력을 크게 개선시킬 만큼 누설 경로가 충분히 최소화되지 않고, 이로써 EOL(106)가 단지 적당히만 개선된다.
[0007] 또 다른 문제점은, 점차적으로 반도체 메모리들이 논리 트랜지스터들, 예컨대 MOSFET들을, 내장형 메모리 또는 SOC(System-On-Chip) 애플리케이션들에 대해 공통 기판상에 제조되는 집적 회로들(IC들)의 메모리 트랜지스터들과 결합한다는 점이다. 메모리 트랜지스터들의 성능을 만들어내기(forming) 위한 현재의 많은 프로세스들은, 논리 트랜지스터들을 제조하는데 사용되는 것들과 양립할 수 없다.
[0008] 따라서, 개선된 데이터 보유력 및 증가된 트랜지스터 수명을 제공하는 메모리 트랜지스터들 및 이들을 형성하는 방법들이 요구된다. 추가로, 메모리 디바이스를 형성하는 방법들이, 공통 기판상에 형성된 동일한 IC에 논리 엘리먼트들을 형성하는 방법들과 양립할 수 있는 것이 요구된다.
[0009] 본 발명은 이러한 및 다른 문제점들에 대한 해결책을 제공하며, 통상의 메모리 셀들 또는 디바이스들 및 이들을 제조하는 방법들에 비해 추가의 장점들을 제공한다.
[0010] 일반적으로, 디바이스는 메모리 트랜지스터를 포함하며, 상기 메모리 트랜지스터는, 기판내에 형성된 소스 영역과 드레인 영역을 전기적으로 연결하는 폴리실리콘 채널 영역, 채널 영역 위에 배치된 ONNO(oxide-nitride-nitride-oxide) 스택, 및 ONNO 스택의 표면상에 형성된 높은 일함수(high work function) 게이트 전극을 포함한다. 일 실시예에서, ONNO 스택은 산소-풍부(oxygen-rich) 제 1 질화물 층 및 제 1 질화물 층 위에 배치된 산소-부족(oxygen-lean) 제 2 질화물 층을 포함하는 다층 전하-트랩핑 영역을 포함한다. 또 다른 실시예에서, 다층 전하-트랩핑 영역은 제 1 질화물 층을 제 2 질화물 층으로부터 분리하는 산화물 안티-터널링 층을 더 포함한다.
[0011] 본 발명의 이들 특징들 및 다양한 다른 특징들은, 아래에 제공되는 첨부된 청구항들 및 첨부 도면들과 함께 하기 상세한 설명부의 판독시 명백해질 것이다.
[0012] 도 1a는, 통상의 방법에 따라 형성된 전하 저장 층을 이용하며 프로그래밍 전압과 소거 전압 간에 큰 초기 차를 갖는(그러나 전하가 빠르게 손실됨) 메모리 트랜지스터에 대한 데이터 보유력을 도시하는 그래프이다;
[0013] 도 1b는, 통상의 방법에 따라 형성된 전하 저장 층을 이용하며 프로그래밍 전압과 소거 전압 간에 더 작은 초기 차를 갖는 메모리 트랜지스터에 대한 데이터 보유력을 도시하는 그래프이다;
[0014] 도 2a 내지 도 2d는, 본 발명의 실시예에 따라, 논리 트랜지스터 및 비휘발성 메모리 트랜지스터를 포함하는 반도체 디바이스를 형성하기 위한 프로세스 흐름을 예시하는 반도체 디바이스의 부분적 측단면도들이다;
[0015] 도 3은 본 발명의 실시예에 따라, 높은 일함수 게이트 전극들을 포함하는 비휘발성 메모리 트랜지스터 및 논리 트랜지스터를 포함하하는 반도체 디바이스의 부분적 측단면도이다;
[0016] 도 4a 및 도 4b는 ONONO 스택을 포함하는 비휘발성 메모리 디바이스의 단면도를 예시한다;
[0017] 도 5는, 본 발명의 일 실시예에 따라, ONONO 스택을 포함하는 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서의 일련의 동작들을 나타내는 흐름도를 도시한다.
[0018] 도 6a는 다층 전하-트랩핑 영역을 포함하는 비평면형 멀티게이트 디바이스를 예시한다;
[0019] 도 6b는 도 6a의 비평면형 멀티게이트 디바이스의 단면도를 예시한다;
[0020] 도 7a 및 7b는, 다층 전하-트랩핑 영역 및 수평 나노와이어 채널을 포함하는 비평면형 멀티게이트 디바이스를 예시한다;
[0021] 도 7c는, 도 7a의 비평면형 멀티게이트 디바이스들의 수직 스트링(vertical string)의 단면도를 예시한다;
[0022] 도 8a 및 8b는, 다층 전하-트랩핑 영역 및 수직 나노와이어 채널을 포함하는 비평면형 멀티게이트 디바이스를 예시한다;
[0023] 도 9a 내지 도 9f는, 도 8a의 비평면형 멀티게이트 디바이스를 제조하기 위한 게이트 퍼스트 방식(gate first scheme)을 예시한다; 그리고
[0024] 도 10a 내지 도 10f는, 도 8a의 비평면형 멀티게이트 디바이스를 제조하기 위한 게이트 라스트 방식(gate last scheme)을 예시한다.
[0012] 도 1a는, 통상의 방법에 따라 형성된 전하 저장 층을 이용하며 프로그래밍 전압과 소거 전압 간에 큰 초기 차를 갖는(그러나 전하가 빠르게 손실됨) 메모리 트랜지스터에 대한 데이터 보유력을 도시하는 그래프이다;
[0013] 도 1b는, 통상의 방법에 따라 형성된 전하 저장 층을 이용하며 프로그래밍 전압과 소거 전압 간에 더 작은 초기 차를 갖는 메모리 트랜지스터에 대한 데이터 보유력을 도시하는 그래프이다;
[0014] 도 2a 내지 도 2d는, 본 발명의 실시예에 따라, 논리 트랜지스터 및 비휘발성 메모리 트랜지스터를 포함하는 반도체 디바이스를 형성하기 위한 프로세스 흐름을 예시하는 반도체 디바이스의 부분적 측단면도들이다;
[0015] 도 3은 본 발명의 실시예에 따라, 높은 일함수 게이트 전극들을 포함하는 비휘발성 메모리 트랜지스터 및 논리 트랜지스터를 포함하하는 반도체 디바이스의 부분적 측단면도이다;
[0016] 도 4a 및 도 4b는 ONONO 스택을 포함하는 비휘발성 메모리 디바이스의 단면도를 예시한다;
[0017] 도 5는, 본 발명의 일 실시예에 따라, ONONO 스택을 포함하는 비휘발성 전하 트랩 메모리 디바이스를 제조하기 위한 방법에서의 일련의 동작들을 나타내는 흐름도를 도시한다.
[0018] 도 6a는 다층 전하-트랩핑 영역을 포함하는 비평면형 멀티게이트 디바이스를 예시한다;
[0019] 도 6b는 도 6a의 비평면형 멀티게이트 디바이스의 단면도를 예시한다;
[0020] 도 7a 및 7b는, 다층 전하-트랩핑 영역 및 수평 나노와이어 채널을 포함하는 비평면형 멀티게이트 디바이스를 예시한다;
[0021] 도 7c는, 도 7a의 비평면형 멀티게이트 디바이스들의 수직 스트링(vertical string)의 단면도를 예시한다;
[0022] 도 8a 및 8b는, 다층 전하-트랩핑 영역 및 수직 나노와이어 채널을 포함하는 비평면형 멀티게이트 디바이스를 예시한다;
[0023] 도 9a 내지 도 9f는, 도 8a의 비평면형 멀티게이트 디바이스를 제조하기 위한 게이트 퍼스트 방식(gate first scheme)을 예시한다; 그리고
[0024] 도 10a 내지 도 10f는, 도 8a의 비평면형 멀티게이트 디바이스를 제조하기 위한 게이트 라스트 방식(gate last scheme)을 예시한다.
[0025] 본 발명은 일반적으로, 데이터 보유력을 증가시키고 그리고/또는 프로그래밍 시간 및 효율성을 개선시키기 위한, 다층 전하 저장 층 및 높은 일함수 게이트 전극을 포함하는 비휘발성 메모리 트랜지스터에 관한 것이다. 구조 및 방법은, 반도체 디바이스가 공통 기판상에 형성되는 높은 일함수 게이트 전극들을 포함하는 비휘발성 메모리 트랜지스터 및 논리 트랜지스터 둘 다를 포함하고 있는 내장형 메모리 또는 SOC(System-On-Chip) 애플리케이션들에 특히 유용하다.
[0026] 설명을 목적으로, 하기 설명에서는, 다수의 특정한 상세사항들이 본 발명의 전반적 이해를 제공하기 위해 개시된다. 그러나, 본 발명이 이러한 특정한 상세사항들 없이도 실시될 수 있다는 것이 당업자들에게는 명백할 것이다. 다른 예시들에서, 잘알려진 구조들, 및 기술들은 상세히 도시되지 않거나 본 설명의 이해가 불필요하게 모호해지지 않게 하기 위해 블록도 형태로 도시된다.
[0027] 설명에 있어 "일 실시예" 또는 "실시예"에 대한 참조는, 실시예와 관련하여 설명되는 특정한 피처, 구조, 또는 특징이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 명세서의 다양한 부분들에서 "일 실시예에서"라는 문구의 출현들은, 반드시 모두 동일한 실시예를 지칭하는 것은 아니다. 본원에 사용되는 "~에 커플링하다"라는 용어는, 하나 또는 그 초과의 중간 컴포넌트들을 통해 간접적으로 연결되는 것 그리고 직접적으로 연결되는 것 모두를 포함할 수 있다.
[0028] 간략하게, 본 발명에 따른 비휘발성 메모리 트랜지스터는, ONO(oxide-nitride-oxide) 유전체 스택 위에 형성되는 높은 일함수 게이트 전극을 포함한다. 높은 일함수 게이트 전극이란 것은, 게이트 전극으로부터 전자를 제거하는데 필요한 최소 에너지가 증가되는 것을 의미한다.
[0029] 특정 바람직한 실시예들에서, 높은 일함수 게이트 전극은 도핑된 다결정질 실리콘 또는 폴리실리콘(poly) 층을 포함하며, 이의 제조는 표준 상보형 금속-산화물-반도체(CMOS) 프로세스 흐름들, 예컨대 금속-산화물-반도체(MOS) 논리 트랜지스터들을 제조하는데 사용되는 프로세스 흐름들에 쉽게 통합될 수 있어 메모리 트랜지스터 및 논리 트랜지스터 둘 다를 포함하는 반도체 메모리들 또는 디바이스들의 제조를 가능케 한다. 보다 바람직하게는, 동일한 도핑된 폴리실리콘 층이 MOS 논리 트랜지스터를 위한 높은 일함수 게이트 전극을 형성하도록 또한 패터닝될 수 있고, 이로써 논리 트랜지스터의 성능이 개선되고 제조 프로세스의 효율성이 증가된다. 선택적으로, 메모리 트랜지스터의 성능, 특히 데이터 보유력을 더욱 개선시키기 위해 ONO 유전체 스택은 다층 전하 저장 또는 전하 트랩핑 층을 포함한다.
[0030] 높은 일함수 게이트 전극을 포함하는 비휘발성 메모리 트랜지스터를 포함하는 반도체 디바이스 및 이를 형성하는 방법들이 이제 도 2a 내지 도 2d를 참조로 상세히 설명될 것이며, 도 2a 내지 도 2d는 메모리 트랜지스터 및 논리 트랜지스터 둘 다를 포함하는 반도체 디바이스를 형성하기 위한 프로세스 흐름을 예시하는 중간 구조물들의 부분적 측단면도들이다. 명확성을 목적으로, 본 발명에 관련되지 않는 그리고 잘 알려져 있는 반도체 제조에 대한 다수의 세부사항들은 하기 설명으로부터 생략되었다.
[0031] 도 2를 참조로, 반도체 디바이스의 제조는, 웨이퍼 또는 기판(206)의 표면(204)상에 ONO 유전체 스택(202)의 형성으로 시작된다. 일반적으로, ONO 유전체 스택(202)은 기판(206)의 메모리 트랜지스터의 채널 영역(미도시)으로부터 전하 트랩핑 또는 저장 층(210)을 분리시키거나 또는 전기적으로 절연시키는, 얇은 하부(lower) 산화물 층 또는 터널링 산화물 층(208), 및 상단(top) 또는 차단 산화물 층(212)을 포함한다. 바람직하게, 앞서 주목되고 도 2a-2d에 도시된 것처럼, 전하 저장 층(210)은, 적어도, 상단 전하 트랩핑 산질화물 층(210A) 및 실질적으로 산질화물 비함유(free) 하부 트랩 층(210B)을 포함하는 다층 전하 저장 층이다.
[0032] 일반적으로, 기판(206)은, 실리콘, 실리콘-게르마늄, 실리콘-온-인슐레이터, 또는 실리콘-온-사파이어 기판을 포함하는 임의의 공지된 실리콘계(silicon-based) 반도체 재료를 포함할 수 있다. 대안적으로, 기판(206)은, 비-실리콘계 반도체 재료, 예컨대 갈륨-아세나이드, 게르마늄, 갈륨-질화물 또는 알루미늄-인화물 상에 형성되는 실리콘 층을 포함할 수 있다. 바람직하게, 기판(206)은 도핑된 또는 도핑되지 않은 실리콘 기판이다.
[0033] ONO 유전체 스택(202)의 하부 산화물 층 또는 터널링 산화물 층(208)은 일반적으로, 약 15 옴스트롱(Å) 내지 약 22 Å, 보다 바람직하게는 약 18 Å의 비교적 얇은 실리콘 이산화물(SiO2) 층을 포함한다. 터널링 산화물 층(208)은, 예를 들면 화학적 기상 증착(CVD)을 이용하여 증착되는 것 또는 열적으로 성장되는 것을 포함하여 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 바람직한 실시예에서, 터널 유전체 층은 스팀 어닐링을 이용하여 형성 또는 성장된다. 일반적으로, 프로세스는 습식-산화(wet-oxidizing) 방법을 포함할 수 있는데, 여기서는, 기판(206)이 증착 또는 프로세싱 챔버에 배치되고, 약 700℃ 내지 약 850℃의 온도로 가열되고, 완성된(finished) 터널링 산화물 층(208)의 원하는 두께에 기반하여 선택되는 미리결정된 시간 기간 동안 습증기(wet vapor)에 노출된다. 예시적인 프로세스 시간들은 약 5 내지 약 20분이다. 산화는 대기압 또는 저압(low pressure)에서 수행될 수 있다.
[0034] 바람직한 실시예에서, 다층 전하 저장 층(210)의 산질화물 층들(21OA, 210B)은, 서로 다른 프로세스들 및 프로세스 가스들 또는 소스 재료들을 이용하여 개별 단계들에서 형성 또는 증착되며, 약 70 Å 내지 약 150 Å, 보다 바람직하게는 약 100Å의 전체 또는 결합된 두께를 갖는다. 산질화물 비함유 하부 트랩 층(210B)은, 예를 들어, 실리콘 소스(예컨대, 실란(SiH4), 클로로실란(SiH3Cl), 디클로로실란(SiH2Cl2), 테트라클로로실란(SiCl4)), 질소 소스(예컨대, 질소(N2), 암모니아(NH3), 질소 트리산화물(N03) 또는 아산화질소(N20)), 및 산소-함유 가스(예컨대, 산소(02) 또는 N20)를 포함하는 프로세스 가스를 이용하는 저압 CVD 프로세스에서의 증착을 포함하는 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 산질화물 비함유 트랩 층(210B)은, 약 2.5분 내지 약 20분의 기간 동안, 약 5 millitorr(mT) 내지 약 500 mT의 압력으로 챔버를 유지하면서 그리고, 약 700℃ 내지 약 850℃, 보다 바람직하게는 적어도 약 780℃의 온도로 기판을 유지하면서, 디클로로실란, NH3 및 N20를 포함하는 프로세스 가스를 이용하는 저압 CVD 프로세스에서 증착된다. 특히, 프로세스 가스는, 약 8:1 내지 약 1:8의 비율로 혼합된 N20 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있으며, 약 5 내지 약 200 sccm(standard cubic centimeters per minute)의 유량(flow rate)으로 유입될 수 있다.
[0035] 상단 전하 트랩핑 산질화물 층(210A)은, BTBAS(Bis-TertiaryButylAminoSilane)을 포함하는 프로세스 가스를 이용하는 CVD 프로세스에서 바닥 산질화물 층(210B) 상에 증착될 수 있다. BTBAS의 사용은 전하 트랩핑 산질화물 층(210A)에서의 탄소 레벨을 증가시킴으로써 산질화물에 형성되는 깊은 트랩들의 수를 증가시킨다는 것이 밝혀졌다. 게다가, 이들 깊은 트랩들은 열 방출(thermal emission)로 인한 전하 손실들을 감소시키며, 이로써 데이터 보유력이 더욱 개선된다. 보다 바람직하게, 프로세스 가스는 산질화물 전하 트랩핑 층에 좁은 대역의 갭 에너지 레벨을 제공하기 위해, 미리결정된 비율로 혼합된 BTBAS 및 암모니아(NH3)를 포함한다. 특히, 프로세스 가스는, 약 7:1 내지 약 1:7의 비율로 혼합된 BTBAS 및 NH3를 포함할 수 있다. 예를 들어, 일 실시예에서, 전하 트랩핑 산질화물 층(210A)은, 약 2.5분 내지 약 20분의 기간 동안, 약 5 mT 내지 약 500 mT의 챔버 압력 및 약 700℃ 내지 약 850℃, 보다 바람직하게는 적어도 약 780℃의 기판 온도에서 BTBAS 및 암모니아(NH3)를 이용하는 저압 CVD 프로세스에서 증착된다.
[0036] 상기 조건들하에서 생성 또는 증착되는 산질화물 층은, 산질화물 풍부 트랩 층(210A)을 산출하며, 이는 메모리 트랜지스터의 전하 손실 레이트를 손상(compromising)시키지 않고 프로그램 전압과 소거 전압 간의 초기 차(윈도우)를 증가시키고 프로그램 및 소거 속도를 개선시키며, 이로써 디바이스의 동작 수명(EOL)이 연장된다는 것이 밝혀졌다. 바람직하게, 전하 트랩핑 산질화물 층(210A)은 적어도 약 
, 보다 바람직하게는 약 
내지 약 
의 전하 트랩 밀도를 갖는다.
[0037] 대안적으로, 전하 트랩핑 산질화물 층(210A)은, BTBAS를 포함하며, 실질적으로 암모니아(NH3)는 포함하지 않는 프로세스 가스를 이용하여 CVD 프로세스에서 바닥 산질화물 층(210B) 위에 증착될 수 있다. 이러한 대안적 방법 실시예에서, 상단 전하 트랩핑 산질화물 층(210A)을 증착하는 단계 다음에는 아산화 질소(N20), NH3, 및/또는 질소 산화물(NO)을 포함하는 질소 분위기에서의 열적 어닐링 단계가 이어진다.
[0038] 바람직하게, 상단 전하 트랩핑 산질화물 층(210A)은 순차적으로, 산질화물 비함유 바닥 트랩 층(210B)을 형성하는데 이용되는 동일한 CVD 툴에서 실질적으로 증착 챔버에 대한 진공을 깨지 않고 증착된다. 보다 바람직하게, 전하 트랩핑 산질화물 층(210A)은 실질적으로, 산질화물 비함유 트랩 층(210B)의 증착 동안 기판(206)이 가열되는 온도를 바꾸지 않고 증착된다.
[0039] 산질화물 비함유 하부 트랩 층(210B)에 대해 적절한 두께는 약 10 Å 내지 약 80 Å인 것으로 밝혀졌으며, 바닥 층과 상단 전하 트랩핑 산질화물 층 간의 두께 비율은 약 1:6 내지 약 6:1, 보다 바람직하게는 적어도 약 1:4인 것으로 밝혀졌다.
[0040] ONO 유전체 스택(202)의 상단 산화물 층(212)은 약 20 Å 내지 약 70 Å, 보다 바람직하게는 약 45 Å의 비교적 두꺼운 Si02 층을 포함한다. 상단 산화물 층(212)은, 예를 들어 CVD를 이용하여 증착되는 것 또는 열적으로 성장하는 것 을 포함하여, 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 바람직한 실시예에서, 상단 산화물 층(212)은 CVD 프로세스를 이용하여 증착된 HTO(high-temperature-oxide)이다. 일반적으로, 증착 프로세스는, 650℃ 내지 약 850℃의 온도로 기판을 유지하면서, 약 10분 내지 약 120분의 기간 동안, 증착 챔버내에서, 약 50 mT 내지 약 1000 mT의 압력에서, 기판(306)을 실리콘 소스(예컨대, 실란, 클로로실란, 또는 디클로로실란) 및 산소-함유 가스(예컨대, 02 또는 N20)에 노출시키는 것을 포함한다.
[0041] 바람직하게, 상단 산화물 층(212)은 산질화물 층들(210A, 210B)을 형성하는데 사용되는 동일한 툴에서 순차적으로 증착된다. 보다 바람직하게, 산질화물 층들(210A, 210B), 및 상단 산화물 층(212)은, 터널링 산화물 층(208)을 성장시키는데 사용되는 동일한 툴에서 형성 또는 증착된다. 적절한 툴들은, 예를 들어 캘리포니아 스콧츠 밸리의 AVIZA technology로부터 상업적으로 입수가능한 ONO AVP를 포함한다.
[0042] 도 2b를 참조하면, 반도체 디바이스가 동일 기판의 표면상에 형성되는 논리 트랜지스터, 예컨대 MOS 논리 트랜지스터를 더 포함하는 이들 실시예들에서, ONO 유전체 스택(202)이 논리 트랜지스터가 형성될 표면(204)의 영역 또는 구역으로부터 제거되며, 이 위에는 산화물 층(214)이 형성된다.
[0043] 일반적으로, ONO 유전체 스택(202)은 표준 리소그래피 및 산화물 에칭 기술들을 이용하여 표면(204)의 원하는 영역 또는 구역으로부터 제거된다. 예를 들어, 일 실시예에서, 패터닝된 마스크 층(미도시)이 ONO 유전체 스택(202) 상에 증착되는 포토-레지스트로부터 형성되며, 노출된 영역은 흔히 Freon®로 언급되는 C2H2F4과 같은 불소화 탄화수소 및/또는 불소화 탄소 화합물들을 포함하는 저압 무선 주파수(RF) 커플링 또는 발생 플라즈마를 이용하여 에칭 또는 제거된다. 일반적으로, 프로세싱 가스는, 에칭 챔버에서 프로세싱 동안 약 50 mT 내지 약 250 mT의 압력을 유지하도록 선택된 유량으로 아르곤(Ar) 및 질소(N2)를 더 포함한다.
[0044] 논리 트랜지스터의 산화물 층(214)은 약 30 내지 70 Å의 두께를 갖는 Si02의 층을 포함할 수 있으며 CVD를 이용하여 증착되거나 열적으로 성장될 수 있다. 일 실시예에서, 산화물 층(214)은, 스팀 산화 프로세스를 이용하여, 예를 들어, 약 10분 내지 약 120분의 기간 동안, 약 650℃ 내지 약 850℃의 온도로 스팀 분위기에 기판(206)을 유지함으로써, 열적으로 성장된다.
[0045] 다음, 도핑된 폴리실리콘 층이 ONO 유전체 스택(202)의 표면상에, 바람직하게는, 논리 트랜지스터의 산화물 층(214)상에 형성된다. 보다 바람직하게, 기판(206)은 실리콘 기판이거나 또는 실리콘 표면을 가지며, 이 위에는, ONO 유전체 스택이 형성되어 SONOS(silicon-oxide-nitride-oxide-silicon) 메모리 트랜지스터의 SONOS 게이트 스택이 형성된다.
[0046] 도 2c를 참조로, 도핑된 폴리실리콘 층을 형성하는 것은, ONO 유전체 스택(202) 및 산화물 층(214) 위에, 약 200Å 내지 약 2000Å의 두께를 갖는 컨포멀한 폴리실리콘 층(216)의 증착으로 시작된다. 폴리실리콘 층(216)은, 예를 들어, 실리콘 소스 또는 전구체를 이용한 저압 CVD 프로세스에서의 증착을 포함하여 임의의 적합한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 폴리실리콘 층(216)은, 실질적으로 도핑되지 않은 폴리실리콘 층에 대해, 약 20분 내지 약 100분의 기간 동안 약 5 내지 500 mT의 압력, 및 약 600℃ 내지 약 1000℃의 온도로, 챔버내의 기판(206)을 유지하면서, 실란 또는 디클로로실란과 같은 실리콘 함유 프로세스 가스 및 N2를 이용하여 저압 CVD 프로세스에서 증착된다. 폴리실리콘 층(216)은, 저압 CVD 프로세스 동안, CVD 챔버로의, 포스핀, 아르신, 디보란 또는 디플루오로보란(BF2)과 같은 가스들의 추가를 통해 도핑된 폴리실리콘 층으로서 바로 형성 또는 성장될 수 있다.
[0047] 일 실시예에서, 폴리실리콘 층(216)은, LPCVD 프로세스에서의 성장 또는 형성 이후 이온 주입 프로세스를 이용하여 도핑된다. 예를 들어, 폴리실리콘 층(216)은, 높은 일함수 게이트 전극들을 갖는, N-타입(NMOS) SONOS 메모리 트랜지스터 및 바람직하게는, P-타입(PMOS) 논리 트랜지스터를 형성하기 위해, 약 5 내지 약 100 keV(kilo-electron volts)의 에너지에서, 약 lel4 cm-2 내지 약 lel6 cm-2의 도즈량(dose)으로 붕소(B+) 또는 BF2 이온들을 주입함으로써 도핑된다. 보다 바람직하게, 폴리실리콘 층(216)은, 게이트 전극으로부터 전자를 제거하는데 필요한 최소 에너지가 적어도 약 4.8 eV(electron volts) 내지 약 5.3 eV가 되도록 선택된 농도 또는 도즈량으로 도핑된다.
[0048] 대안적으로, 폴리실리콘 층(216)은 폴리실리콘 층 및 하부에 놓인(underlying) 유전체 층들을 패터닝 또는 에칭한 후 이온 주입에 의해 도핑될 수 있다. 본 실시예가, 기판(206) 표면(204) 및/또는 유전체 층들의 노출된 구역들이 원치않는 도핑을 받아들이는 것으로부터 보호하기 위해 추가의 마스킹 단계들을 포함한다는 것이 인식될 것이다. 그러나, 일반적으로 이러한 마스킹 단계는, 주입이 패터닝 이전에 발생하는지 또는 패터닝 이후에 발생하는지와 상관없이, 기존의 프로세스 흐름들에 포함된다.
[0049] 도 2d를 참조로, 폴리실리콘 층(216) 및 하부에 놓인 유전체 스택(202) 및 산화물 층(214)은 메모리 트랜지스터(220) 및 논리 트랜지스터(222)의 높은 일함수 게이트 전극들(218)을 형성하도록 패터닝 또는 에칭된다. 일 실시예에서, 폴리실리콘 층(216)은, 약 25 mTorr의 압력, 및 약 450W의 전력에서, 브롬화수소산(HBr), 염소(CL2) 및/또는 산소(02)를 포함하는 플라즈마를 이용하여 에칭 또는 패터닝될 수 있다. 설명된 것처럼 표준 리소그래피 및 산화물 에칭 기술들을 이용하여 산화물 층들(208, 212, 214) 및 산질화물 층들(210A, 210B)이 에칭될 수 있다. 예를 들어, 일 실시예에서, 패터닝된 폴리실리콘 층(216)은 마스크로서 사용되며, 노출된 산화물 층들(208, 212, 214) 및 산질화물 층들(210A, 210B)은 저압 RF 플라즈마를 이용하여 에칭 또는 제거된다. 일반적으로, 플라즈마는, 불소화 탄화수소 및/또는 불소화 탄소 화합물들을 포함하며, 추가로 프로세싱 동안 에칭 챔버내에서 약 50 mT 내지 약 250 mT의 압력을 유지하도록 선택된 유량들로 Ar 및 N2 를 더 포함하는 프로세싱 가스로부터 형성된다.
[0050] 마지막으로, 기판은, 폴리실리콘 층(216)에 주입된 이온들을 드라이브(drive)시키기 위해 그리고 이온 주입에 의해 야기된 폴리실리콘 층의 결정 구조에 대한 손상을 치유하기 위해, 약 1초 내지 약 5분의 시간 동안 약 800℃ 내지 약 1050℃의 온도에서 단일의 또는 다수의 어닐링 단계들로 열적 어닐링된다. 대안적으로, 플래시 및 레이저와 같은 진보된 어닐링 기술들이, 1350℃와 같은 높은 온도들 및 1 밀리초와 같은 낮은 어닐링 시간들로 활용할 수 있다.
[0051] 본 발명의 실시예에 따라 높은 일함수 게이트 전극들을 포함하는 비휘발성 메모리 트랜지스터(304) 및 논리 트랜지스터(302)를 포함하는 반도체 디바이스(300)의 부분적 측단면도가 도 3에 도시된다. 도 3을 참조로, 메모리 트랜지스터(304)는, 실리콘 기판(306)상에 형성되며, 유전체 스택(310) 위에 놓이는 도핑된 폴리실리콘 층으로부터 형성되는 높은 일함수 게이트 전극(308)을 포함한다. 유전체 스택(310)은, 고농도로 도핑된 소스 및 드레인(S/D) 영역들(314)을 분리하는 채널 영역(312) 위에 놓이며, 이 채널 영역(312)을 통해 전류를 제어한다. 바람직하게, 유전체 스택(310)은, 터널 유전체 층(316), 다층 전하 저장 층(318A, 318B), 및 상단 또는 차단 산화물 층(320)을 포함한다. 보다 바람직하게, 다층 전하 저장 층(318A, 318B)은, 적어도 상단 전하 트랩핑 산질화물 층(318A) 및 실질적으로 산질화물 비함유 하부 트랩 층(318B)을 포함한다. 선택적으로, 도 3에 도시된 것처럼, 메모리 트랜지스터(304)는 게이트 스택을 둘러싸는 하나 또는 그 초과의 측벽 스페이서들(322)을 더 포함하며, 게이트 스택을 기판(306)상에 형성된 반도체 디바이스의 다른 트랜지스터들로부터 그리고 S/D 영역들(320)에 대한 콘택들(미도시)로부터 전기적으로 절연시킨다.
[0052] 논리 트랜지스터(302)는, 고농도로 도핑된 소스 및 드레인 영역들(330)을 분리하는 채널 영역(328) 위에 형성된 산화물 층(326) 위에 놓이는 게이트 전극(324)을 포함하며, 선택적으로 게이트를 둘러싸는 하나 또는 그 초과의 측벽 스페이서들(332)을 포함하여 게이트를 S/D 영역들에 대한 콘택들(미도시)로부터 전기적으로 절연시킬 수 있다. 바람직하게, 도 3에 도시된 것처럼, 논리 트랜지스터(302)의 게이트 전극(324)은 또한, 도핑된 폴리실리콘 층으로부터 형성되는 높은 일함수 게이트 전극을 포함한다.
[0053] 일반적으로, 반도체 디바이스(300)는, 기판(306)상에 형성되는 개별 트랜지스터들을 서로 전기적으로 절연시키기 위해, 다수의 절연 구조물들(334), 예컨대 LOCOS(local oxidation of silicon) 영역 또는 구조물, 필드 산화 영역 또는 구조물(FOX), 또는 얕은 트랜치 절연(STI) 구조물을 더 포함한다.
구현들 및 대안들
[0054] 일 양상에서, 본 개시물은, 높은 일함수 게이트 전극 및 다층 전하-트랩핑 영역을 갖는 메모리 트랜지스터들을 포함하는 반도체 디바이스들에 관한 것이다. 도 4a는, 이러한 하나의 메모리 트랜지스터(400)의 실시예에 대한 측단면도를 예시하는 블록도이다. 메모리 트랜지스터(400)는, 기판(408)의 표면(406) 위에 형성된 ONNO 구조물(404)을 포함하는 ONNO 스택(402)을 포함한다. 기판(408)은, 게이트 스택(402)에 정렬되며 채널 영역(412)에 의해 분리되는 하나 또는 그 초과의 확산 영역들(410), 예컨대 소스 및 드레인 영역들을 포함한다. 일반적으로, ONNO 스택(402)은 ONNO 구조물(404)상에 형성되며 이와 접촉하는 높은 일함수 게이트 전극(414)을 포함한다. 높은 일함수 게이트 전극(414)은, ONNO 구조물(404)에 의해 기판(408)으로부터 분리되거나 또는 전기적으로 절연된다. ONNO 구조물(404)은, 채널 영역(412)으로부터 ONNO 스택(402)을 분리하거나 또는 전기적으로 절연시키는 얇은 하부 산화물 층 또는 터널 유전체 층(416), 상단 또는 차단 유전체 층(420) 및 다층 전하-트랩핑 영역(422)을 포함한다.
[0055] 나노와이어 채널 영역(412)은, 단결정질 채널 영역을 형성하기 위해 폴리실리콘 또는 재결정화된 폴리실리콘을 포함할 수 있다. 선택적으로, 채널 영역(412)이 결정질 실리콘을 포함하는 경우, 채널 영역은 채널 영역의 장축(long axis)에 대해 <100> 표면 결정질 배향을 갖도록 형성될 수 있다.
[0056] 높은 일함수 게이트 전극(414)은 저압 CVD 프로세스에서 약 200Å 내지 약 2000Å 두께를 갖게 형성 또는 증착된 도핑된 폴리실리콘 층을 포함한다. 앞서 주목한 바와 같이, 높은 일함수 게이트 전극(414)의 폴리실리콘 층은, 저압 CVD 프로세스 동안 CVD 챔버로의 포스핀, 아르신, 디보란 또는 디플루오로보란(BF2)과 같은 가스들의 추가를 통해 도핑된 폴리실리콘 층으로서 바로 형성 또는 성장될 수 있거나, 또는 CVD 프로세스에서의 성장 또는 형성 이후 이온 주입 프로세스를 이용하여 도핑될 수 있다. 어느 실시예든, 높은 일함수 게이트 전극(414)의 폴리실리콘 층은, 게이트 전극으로부터 전자를 제거하는데 요구되는 최소 에너지가 적어도 약 4.8 eV(electron volts) 내지 약 5.3 eV가 되도록 선택된 농도 및 도즈량으로 도핑된다. 예시적 실시예에서, 높은 일함수 게이트 전극(414)의 폴리실리콘 층은, N-타입(NMOS) 메모리 트랜지스터를 형성하기 위해, 약 5 내지 약 100 keV(kilo-electron volts)의 에너지에서, 약 lel4 cm-2 내지 약 lel6 cm-2의 도즈량으로 붕소(B+) 또는 BF2 이온들을 주입함으로써 도핑된다.
[0057] 터널 유전체 층(416)은, 메모리 트랜지스터(400)가 바이어스되지 않을 때 누설에 대한 적절한 배리어를 유지하면서, 인가된 게이트 바이어스 하에, 전하 캐리어들이 다층 전하-트랩핑 영역(422)으로 터널링되도록 허용하기에 적합한 임의의 두께를 가지며 임의의 재료일 수 있다. 일 실시예에서, 터널 유전체 층(416)은 열 산화 프로세스에 의해 형성되며, 실리콘 이산화물 또는 실리콘 산질화물 또는 이들의 결합으로 구성된다. 다른 실시예에서, 터널 유전체 층(416)은 화학적 기상 증착(CVD) 또는 원자 층 증착(ALD)에 의해 형성되며, 이로 제한되는 것은 아니지만, 실리콘 질화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 실리케이트, 하프늄 산질화물, 하프늄 지르코늄 산화물 및 란타늄 산화물을 포함할 수 있는 유전체 층으로 구성된다. 특정 실시예에서, 터널 유전체 층(416)은 1-10 나노미터 범위의 두께를 갖는다. 특정 실시예에서, 터널 유전체 층(416)은 대략 2 나노미터의 두께를 갖는다.
[0058] 일 실시예에서, 차단 유전체 층(420)은 HTO(high temperature oxide)를 포함한다. 더 높은 품질의 HTO 산화물은, 차단 유전체 층(420)이 두께에 있어 스케일링되는 것을 가능케한다. 예시적 실시예에서, HTO 산화물을 포함하는 차단 유전체 층(420)의 두께는 2.5nm 내지 10.0nm이다.
[0059] 다른 실시예에서, 차단 유전체 층(420)은 질소가 통합되도록 추가로 변형(modify)된다. 이러한 일 실시예에서, 질소는 차단 유전체 층(420)의 두께에 걸쳐 ONO 스택의 형태로 통합된다. 통상의 순수 산소 차단 유전체 층 대신의 이러한 샌드위치 구조물은 바람직하게, 캐리어들의 백 인젝션(back injection)을 감소시키기 위한 대역 오프셋들의 조정(tuning)을 가능케할 뿐만 아니라 채널 영역(412)과 높은 일함수 게이트 전극(414) 간의 전체 스택(402)에 대한 EOT를 감소시킨다. ONO 스택 차단 유전체 층(420)은 이후 터널 유전체 층(416), 및 산소-풍부 제 1 산화물 층(422a), 산소-부족 제 2 산화물 층(422b) 및 안티-터널링 층(422c)을 포함하는 다층 전하 트랩핑 층(422)과 통합될 수 있다.
[0060] 다층 전하-트랩핑 영역(422)은 일반적으로, 산소 풍부 제 1 산화물 층(422a), 그리고 실리콘-풍부, 질소-풍부 및 산소-부족 제 2 질화물 층(422b)를 포함하는, 실리콘, 산소 및 질소의 상이한 조성들을 갖는 적어도 2개의 질화물 층들을 포함한다. 일부 실시예들에서, 도 4b에 도시된 것처럼, 다층 전하-트랩핑 영역은, ONONO 구조물(404)을 포함하는 ONONO 스택(402)을 제공하기 위해, 산소 풍부 제 1 산화물 층(422a)으로부터 산소-부족 제 2 질화물 층(422b)을 분리하는 산화물, 예컨대 실리콘 이산화물을 포함하는 안티-터널링 층(422c)을 더 포함한다.
[0061] 산소 풍부 제 1 산화물 층(422a)은 프로그래밍 이후 그리고 소거 이후, 보유 모드에서 작은 전압 시프트로 나타나는 전하 손실 레이트를 줄이는 반면, 실리콘-풍부, 질소-풍부 및 산소-부족 제 2 질화물 층(422b)은 실리콘-산화물-산질화물-산화물-실리콘 구조물의 실시예를 사용하여 만들어진 메모리 트랜지스터들의 전하 손실 레이트를 손상시키지 않고 프로그램 및 소거 전압 간의 초기 차를 증가시키고 속도를 개선시켜, 디바이스의 동작 수명을 연장시킨다는 것이 밝혀졌다.
[0062] 안티-터널링 층(422c)은 실질적으로, 프로그래밍 동안 제 1 질화물 층(422a)으로의 터널링으로 인한 산소-부족 제 2 질화물 층(422b)의 경계들에 축적되는 전자 전하의 가능성을 감소시켜, 통상의 비휘발성 메모리 트랜지스터에 대한 것보다 더 낮은 누설 전류를 산출한다는 것이 추가로 밝혀졌다.
[0063] 다층 전하-트랩핑 영역은 약 50 Å 내지 약 150 Å, 특정 실시예들에서는 약 100 Å 미만의 전체 두께를 가질 수 있고, 안티-터널링 층(422c)의 두께는 약 5 Å 내지 약 20 Å이며, 질화물 층들(404b, 404a)의 두께는 실질적으로 같다.
[0064] 일 실시예에 따라 높은 일함수 게이트 전극 및 다층 전하-트랩핑 영역을 갖는 메모리 트랜지스터를 포함하는 반도체 디바이스를 형성 또는 제조하는 방법이 이제 도 5의 흐름도를 참조로 설명될 것이다.
[0065] 도 5를 참조로, 방법은 기판의 표면상의 실리콘 함유 층 위에, 제 1 산화물 층과 같은 터널 유전체 층을 형성(500)하는 것으로 시작한다. 터널 유전체 층은, 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디컬 산화(radical oxidation) 프로세스를 포함하는 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 라디칼 산화 프로세스는 수소(H2) 및 산소(02) 가스를 프로세싱 챔버 또는 퍼니스(furnace)로 흘려보내 기판의 일부에 대한 산화 소모(oxidation consumption)에 의해 터널 유전체 층의 성장을 초래하는 것을 수반한다.
[0066] 다음, 다층 전하 트랩핑 영역의 산소-풍부 제 1 질화물 층이 터널 유전체 층의 표면상에 형성된다(502). 일 실시예에서, 산소-풍부 제 1 질화물 층은 실리콘 소스(예컨대, 실란(SiH4), 클로로실란(SiH3Cl), 디클로로실란 또는 DCS(SiH2Cl2), 테트라클로로실란(SiCl4) 또는 BTBAS(Bis-TertiaryButylAmino Silane)), 질소 소스(예컨대, 질소(N2), 암모니아(NH3), 질소 트리산화물(N03) 또는 아산화 질소(N20)) 및 산소-함유 가스(예컨대, 산소(02) 또는 N20)를 이용하여 저압 CVD 프로세스에서 형성 또는 증착된다. 대안적으로, 수소가 중수소(deuterium)로 대체된 가스들(예를 들어, NH3에 대해 중수소화된-암모니아(ND3)의 치환을 포함)이 사용될 수 있다. 수소에 대한 중수소의 치환은 바람직하게, 실리콘-산화물 인터페이스에서의 Si 댕글링 결합(dangling bond)들을 보호하며(passivate), 이로써 디바이스들의 NBTI(Negative Bias Temperature Instability) 수명이 증가하게 된다.
[0067] 예를 들어, 하부 또는 산소-풍부 제 1 질화물 층은, 약 2.5분 내지 약 20분의 기간 동안, 약 5 milliTorr(mT) 내지 약 500 mT의 압력으로 챔버를 유지하고 약 700 degrees Celsius 내지 약 850 degrees Celsius, 특정 실시예들에서는 적어도 약 760 degrees Celsius의 온도로 기판을 유지하면서, 증착 챔버내에 기판을 배치하고 N20, NH3 및 DCS를 포함하는 프로세스 가스를 도입함으로써 터널 유전체 층 위에 증착될 수 있다. 특히, 프로세스 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N20 및 NH3의 제 1 가스 혼합물 그리고 약 1:7 내지 약 7:1의 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함하며, 약 5 내지 약 200 sccm(standard cubic centimeters per minute)의 유량으로 도입될 수 있다. 이러한 조건들하에서 생성 또는 증착된 산질화물 층은 실리콘-풍부, 산소-풍부 제 1 질화물 층을 산출한다는 것이 밝혀졌다.
[0068] 다음, 안티-터널링 층이 제 1 질화물 층의 표면상에 형성 또는 증착된다(504), 터널 유전체 층처럼, 안티-터널링 층은, 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디컬 산화 프로세스를 포함하는 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 라디컬 산화 프로세스는 수소(H2) 및 산소(02) 가스를 배치(batch)-프로세싱 챔버 또는 퍼니스(furnace)로 흘려보내 제 1 질화물 층의 일부에 대한 산화 소모에 의해 안티-터널링 유전체 층의 성장을 초래하는 것을 수반한다.
[0069] 다층 전하-트랩핑 영역의 상단 또는 산소-부족 제 2 질화물 층이 이후 안티-터널링 층의 표면상에 형성된다(506). 산소-부족 제 2 질화물 층은, 약 2.5분 내지 약 20분의 기간 동안, 약 5 mT 내지 약 500 mT의 챔버 압력에서, 그리고 약 700 degrees Celsius 내지 약 850 degrees Celsius의 기판 온도, 특정 실시예에서는 적어도 약 760 degrees Celsius의 기판 온도에서 N20, NH3 및 DCS를 포함하는 프로세스 가스를 사용하여 CVD 프로세스에서 안티-터널링 층 위에 증착될 수 있다. 특히, 프로세스 가스는 약 8:1 내지 약 1:8의 비율로 혼합된 N20 및 NH3의 제 1 가스 혼합물 및 약 1:7 내지 약 7:1 비율로 혼합된 DCS 및 NH3의 제 2 가스 혼합물을 포함할 수 있으며, 약 5 내지 약 20 sccm의 유량으로 주입될 수 있다. 이러한 조건하에서 생성 또는 증착된 질화물 층은 실리콘-풍부, 질소-풍부 및 산소-부족 제 2 질화물 층을 산출하며, 이는 실리콘-산화물-산질화물-산화물-실리콘 구조물의 실시예를 이용하여 만들어진 메모리 트랜지스터들의 전하 손실 레이트를 손상시키지 않고 프로그램 및 소거 전압 간의 초기 차를 증가시키고 속도를 개선시켜, 이로써 디바이스의 동작 수명을 연장시킨다는 것이 밝혀졌다.
[0070] 일부 실시예들에서, 산소-부족 제 2 질화물 층은, 그 내부에 트랩들의 수를 증가시키도록 선택된 농도의 탄소가 더 포함되도록, 약 7:1 내지 약 1:7의 비율로 혼합된 BTBAS 및 암모니아(NH3)를 포함하는 프로세스 가스를 이용하여 CVD 프로세스에서 안티-터널링 층 위에 증착될 수 있다. 제 2 산질화물 층에서의 선택된 탄소 농도는 약 5% 내지 약 15%의 탄소 농도를 포함할 수 있다.
[0071] 다음, 상단, 차단 산화물 층 또는 차단 유전체 층이, 다층 전하-트랩핑 영역의 산소-부족 제 2 질화물 층의 표면상에 형성된다(508). 터널 유전체 층 및 안티-터널링 층처럼, 차단 유전체 층은 플라즈마 산화 프로세스, ISSG(In-Situ Steam Generation) 또는 라디컬 산화 프로세스를 포함하는 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 차단 유전체 층은 CVD 프로세스를 이용하여 증착된 HTO(high-temperature-oxide)를 포함한다. 일반적으로, 증착 프로세스는, 약 650℃ 내지 약 850℃의 온도로 기판을 유지하면서, 약 10 분 내지 약 120분의 기간 동안, 약 50 mT 내지 약 1000 mT의 압력으로 증착 챔버내에서, 기판(306)을 실리콘 소스(예컨대, 실란, 클로로실란, 또는 디클로로실란), 및 산소-함유 가스(예컨대, 02 또는 N20)에 노출시키는 것을 포함한다.
[0072] 대안적으로, 차단 유전체 층은 ISSG 산화 프로세스를 이용하여 형성된다. 일 실시예에서, ISSG는, 약 0.5% 내지 33% 수소가 첨가된 산소 풍부 가스 혼합물 수소와 함께, 앞서 설명된 Applied Materials로부터의 ISSG 챔버와 같은 RTP 챔버에서, 약 8 내지 12 Torr의 압력 및 약 1050℃의 온도에서 수행된다.
[0073] 어느 실시예든, 제 2 질화물 층의 두께는, 산소-부족 제 2 질화물 층의 일부가 차단 유전체 층을 형성하는 프로세스 동안 효율적으로 소모되거나 산화될 것이기 때문에 증가되거나 또는 조절될 수 있다는 것이 인식될 것이다.
[0074] 마지막으로, 높은 일함수 게이트 전극이 차단 유전체 층상에 이와 접촉하게 형성된다(510). 높은 일함수 게이트 전극은, 저압 CVD 프로세스에서 형성 또는 증착되며 약 200 Å 내지 약 2000 Å의 두께를 갖는 도핑된 폴리실리콘 층을 포함한다. 앞서 논의된 것처럼, 높은 일함수 게이트 전극의 폴리실리콘 층은 저압 CVD 프로세스 동안 CVD 챔버로의, 포스핀, 아르신, 디보란 또는 디플루오로보란(BF2)과 같은 가스들의 추가를 통해 도핑된 폴리실리콘 층으로서 바로 형성 또는 성장될 수 있거나, 또는 CVD 프로세스에서의 성장 또는 형성 이후 이온 주입 프로세스를 이용하여 도핑될 수 있다. 어느 실시예든, 높은 일함수 게이트 전극의 폴리실리콘 층은, 게이트 전극으로부터 전자를 제거하는데 필요한 최소 에너지가 적어도 약 4.8 eV(electron volts) 내지 약 5.3 eV가 되도록 선택된 농도 또는 도즈량으로 도핑된다. 예시적인 실시예에서, 높은 일함수 게이트 전극의 폴리실리콘 층은, N-타입(NMOS) 메모리 트랜지스터를 형성하기 위해, 약 5 내지 약 100 keV(kilo-electron volts)의 에너지에서, 약 lel4 cm-2 내지 약 lel6 cm-2의 도즈량으로 붕소(B+) 또는 BF2 이온들을 주입함으로써 도핑된다.
[0075] 게이트 스택 제조의 완료로, SONOS-타입 메모리 디바이스의 제조를 마치도록 업계에 공지된 바와 같은 추가 프로세싱이 발생할 수 있다.
[0076] 다른 양상에서, 본 개시물은 또한 기판의 표면상에 또는 기판의 표면 위에 형성된 채널 영역의 2개 또는 그 초과의 면들(sides) 위에 놓인 전하-트랩핑 영역들을 포함하는 멀티게이트 또는 멀티게이트-표면 메모리 트랜지스터들 및 이들을 제조하는 방법들에 관한 것이다. 멀티게이트 디바이스들은, 평면형 디바이스 및 비평면형 디바이스 둘 다를 포함한다. 평면형 멀티게이트 디바이스(미도시)는 일반적으로 더블-게이트 평면형 디바이스를 포함하며, 여기서는 다수의 제 1 층들이 증착되어 추후 형성되는 채널 영역 아래에 제 1 게이트를 형성하고 다수의 제 2 층들이 그 위에 증착되어 제 2 게이트를 형성한다. 비평면형 멀티게이트 디바이스는 일반적으로 기판의 표면상에 또는 그 위에 형성되며 게이트에 의해 3개 또는 그 초과의 면들로 둘러싸인 수평 또는 수직 채널 영역을 포함한다.
[0077] 도 6a는, 높은 일함수 게이트 전극을 포함하는 비평면형 멀티게이트 메모리 트랜지스터의 일 실시예를 예시한다. 도 6a를 참조로, 흔히 핀펫(finFET)으로 지칭되는 메모리 트랜지스터(600)는, 메모리 트랜지스터의 소스 영역(608)과 드레인 영역(610)을 연결하는, 기판(606)상의 표면(604) 위에 놓인 반도체 재료의 층 또는 박막으로부터 형성된 채널 영역(602)을 포함한다. 채널 영역(602)은, 디바이스의 게이트(612)를 형성하는 핀(fin)에 의해 3 면들에 인클로징된다(enclosed). (소스 영역에서 드레인 영역으로의 방향으로 측정되는) 게이트(612)의 두께는, 디바이스의 유효 채널 영역 길이를 결정한다. 앞서 설명된 실시예들처럼, 채널 영역(602)은 단결정질 채널 영역을 형성하기 위해 폴리실리콘 또는 재결정화된 폴리실리콘을 포함할 수 있다. 선택적으로, 채널 영역(602)이 결정질 실리콘을 포함하는 경우, 채널 영역은 채널 영역의 장축에 대해 <100> 표면 결정질 배향을 갖도록 형성될 수 있다.
[0078] 본 개시물에 따라, 도 6a의 비평면형 멀티게이트 메모리 트랜지스터(600)는 높은 일함수 게이트 전극 및 다층 전하-트랩핑 영역을 포함할 수 있다. 도 6b는, 기판(606)의 일부, 채널 영역(602) 그리고 높은 일함수 게이트 전극(614) 및 다층 전하-트랩핑 영역(616)을 예시하는 게이트(612)를 포함하는 도 6a의 비평면형 메모리 트랜지스터의 일부에 대한 단면도이다. 게이트(612)는, 메모리 트랜지스터(600)의 제어 게이트를 형성하기 위해, 융기된 채널 영역(602) 위에 높인 터널 유전체 층(618), 및 차단 유전체 층 위에 놓인 차단 유전체 층(620)을 더 포함한다. 채널 영역(602) 및 게이트(612)는 기판(606)상에 또는 절연 또는 유전체 층(622)상에, 예컨대, 기판 상에 또는 기판 위에 형성된 매립 산화물 층 상에 바로 형성될 수 있다.
[0079] 앞서 논의된 실시예들처럼, 높은 일함수 게이트 전극(614)은 저압 CVD 프로세스에서 형성 또는 증착되며 약 200 Å 내지 약 2000 Å의 두께를 갖는 도핑된 폴리실리콘 층을 포함한다. 높은 일함수 게이트 전극(614)의 폴리실리콘 층은, 포스핀, 아르신, 디보란 또는 BF2와 같은 가스들의 추가를 통해 도핑된 폴리실리콘 층으로서 바로 형성 또는 성장될 수 있으며, 게이트 전극으로부터 전자를 제거하는데 필요한 최소 에너지가 적어도 약 4.8 eV 내지 약 5.3 eV가 되도록 선택된 농도 또는 도즈량으로 도핑된다. 예시적인 실시예에서, 높은 일함수 게이트 전극(614)의 폴리실리콘 층은 약 lel4 cm-2 내지 약 lel6 cm-2의 농도로 도핑된다.
[0080] 도 6b를 참조로, 다층 전하-트랩핑 영역(616)은 터널 유전체 층(618) 아주 가까이에(closer) 질화물을 포함하는 적어도 하나의 하부 또는 바닥 산소-풍부 제 1 질화물 층(616a), 및 산소-풍부 제 1 질화물 층 위에 놓인 상부 또는 상단 산소-부족 제 2 질화물 층(616b)을 포함한다. 일반적으로, 산소-부족 제 2 질화물 층(616b)은 실리콘-풍부 산소-부족 질화물 층을 포함하며 다층 전하-트랩핑 영역에 분포되는 다수의 전하 트랩들을 포함하는 반면, 산소-풍부 제 1 질화물 층(616a)은 산소-풍부 질화물 또는 실리콘 산질화물을 포함하며, 산소-부족 제 2 질화물 층에 비해 산소-풍부하여 그 내부의 전하 트랩들의 수가 감소된다. 산소-풍부라는 것은 산소-풍부 제 1 질화물 층(616a)에서의 산소의 농도가 약 15 내지 약 40%인 반면, 산소-부족 제 2 질화물 층(616b)에서의 산소의 농도는 약 5% 미만임을 의미한다.
[0081] 일 실시예에서, 차단 유전체(620)는 또한 ONNO 구조물을 제공하기 위해 HTO와 같은 산화물을 포함한다. 채널 영역(602) 및 위에 놓인 ONNO 구조물은, 실리콘 기판(606) 상에 바로 형성되며 SONNOS 구조물을 제공하도록 높은 일함수 게이트 전극(614)이 위에 놓일 수 있다.
[0082] 일부 실시예들에서, 도 6b에 도시된 것처럼, 다층 전하-트랩핑 영역(616)은, 산소-풍부 제 1 질화물 층(616a)으로부터 산소-부족 제 2 질화물 층(616b)을 분리하는 산화물과 같은 유전체를 포함하는, 적어도 하나의 얇은, 중간 또는 안티-터널링 층(616c)을 더 포함한다. 앞서 주목한 것처럼, 안티-터널링 층(616c)은 실질적으로, 프로그래밍 동안 제 1 질화물 층(616a)으로의 터널링으로 인해 산소-부족 제 2 질화물 층(616b)의 경계에 축적되는 전자 전하의 가능성을 감소시킨다.
[0083] 앞서 논의된 실시예들처럼, 산소-풍부 제 1 질화물 층(616a) 및 산소-부족 제 2 질화물 층(616b) 중 어느 하나 또는 둘다는, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어, 실리콘-풍부 및 산소-풍부 산질화물 층을 제공하도록 맞춰진(tailored) 비율들 및 유량들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 형성될 수 있다. 이후 다층 전하 저장 구조물의 제 2 질화물 층이 중간 산화물 층상에 형성된다. 산소-부족 제 2 질화물 층(616b)은, 산소-풍부 제 1 질화물 층(616a)의 것과는 상이한 산소, 질소 및/또는 실리콘의 화학량론적 조성을 가지며, 또한 실리콘-풍부, 산소-부족 상단 질화물 층을 제공하도록 맞춰진 비율들 및 유량들로 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 이용하여 CVD 프로세스에 의해 형성 또는 증착될 수 있다.
[0084] 산화물을 포함하는 중간 또는 안티-터널링 층(616c)을 포함하는 이들 실시예들에서, 안티-터널링 층은, 라디칼 산화를 이용하여 선택된 깊이로의, 바닥 산화물 층의 산화에 의해 형성될 수 있다. 라디칼 산화는, 예를 들어, 단일 웨이퍼 툴을 사용하여 1000-1100 degrees Celsius의 온도로, 또는 배치(batch) 반응기 툴을 사용하여 800-900 degrees Celsius로 수행될 수 있다. 배치 프로세스를 위해 300-500 Torr의 압력에서 또는 단일 증기 툴을 사용하여 10-15 Torr에서, 단일 웨이퍼 툴을 이용하여 1-2분의 시간 동안, 또는 배치 프로세스를 이용하여 30분 내지 1시간 동안 H2 및 02 가스들의 혼합물이 사용될 수 있다.
[0085] 마지막으로, 산화물을 포함하는 차단 유전체(620)를 포함하는 이들 실시예들에서, 산화물은 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 차단 유전체(620)의 산화물은 HTO CVD 프로세스에서 증착된 고온 산화물이다. 대안적으로, 차단 유전체(620) 또는 차단 산화물 층은 열적으로 성장될 수 있지만, 본 실시예에서, 상단 질화물 두께는, 상단 질화물의 일부가 차단 산화물 층을 열적으로 성장시키는 프로세스 동안 효율적으로 소모되거나 산화될 것이기 때문에 증가되거나 조정될 수 있다는 것이 인식될 것이다. 제 3 옵션은 라디칼 산화를 이용하여 선택된 깊이로 제 2 질화물 층을 산화시키는 것이다.
[0086] 산소-풍부 제 1 질화물 층(616a)에 대한 적절한 두께는 약 30 Å 내지 약 160Å(일부 변동이 허용됨, 예를 들어, ±10 Å)일 수 있으며, 이 중 약 5-20 Å는 안티-터널링 층(616c)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 산소-부족 제 2 질화물 층(616b)에 대한 적절한 두께는, 적어도 30Å일 수 있다. 특정 실시예들에서, 산소-부족 제 2 질화물 층(616b)은 130Å에 이르는 두께로 형성될 수 있고, 이중 30-70 Å은 차단 유전체(620)를 형성하기 위해 라이칼 산화에 의해 소모될 수 있다. 다른 비율들이 또한 가능하지만, 일부 실시예들에서 산소-풍부 제 1 질화물 층(616a)과 산소-부족 제 2 질화물 층(616b) 간의 두께 비율은 대략 1:1이다.
[0087] 다른 실시예들에서, 산소-부족 제 2 질화물 층(616b) 및 차단 유전체(620)중 어느 하나 또는 둘 다는 하이(high) K 유전체를 포함할 수 있다. 적절한 하이 K 유전체들은, 하프늄계 재료들(예컨대, HfSiON, HfSiO 또는 HfO), 지르코늄계 재료(예컨대, ZrSiON, ZrSiO 또는 ZrO) 및 이트륨계 재료(예컨대, Y2O3)를 포함한다.
[0088] 도 7a 및 도 7b에 도시된 다른 실시예에서, 메모리 트랜지스터는 메모리 트랜지스터의 소스 영역과 드레인 영역을 연결하는, 기판상의 표면 위에 놓인 반도체 재료의 박막으로부터 형성된 나노와이어 채널 영역을 포함할 수 있다. 나노와이어 채널 영역이란 것은, 약 10 nm(nanometers) 또는 그 미만, 보다 바람직하게는 약 6 nm 미만의 최대 단면 치수를 갖는, 얇은 스트립의 결정질 실리콘 재료에 형성되는 도전성 채널 영역을 의미한다.
[0089] 도 7a를 참조로, 메모리 트랜지스터(700)는 기판(706)상의 표면상에 또는 이 위에 놓인 반도체 재료의 층 또는 박막으로부터 형성되며 메모리 트랜지스터의 소스 영역(708)과 드레인 영역(710)을 연결하는 수평 나노와이어 채널 영역(702)을 포함한다. 도시된 실시예에서, 디바이스는 GAA(gate-all-around) 구조물을 가지며, 여기서 나노와이어 채널 영역(702)은 디바이스의 게이트(712)에 의해 모든 면들에 인클로징된다. (소스 영역에서 드레인 영역의 방향으로 측정되는) 게이트(712)의 두께는, 디바이스의 유효 채널 영역 길이를 결정한다. 앞서 설명된 실시예들처럼, 나노와이어 채널 영역(702)은 단결정질 채널 영역을 형성하기 위해 폴리실리콘 또는 재결정화된 폴리실리콘을 포함할 수 있다. 선택적으로, 채널 영역(702)이 결정질 실리콘을 포함하는 경우, 채널 영역은 채널 영역의 장축에 대해 <100> 표면 결정질 배향을 갖도록 형성될 수 있다.
[0090] 본 개시물에 따라, 도 7a의 비평면형 멀티게이트 메모리 트랜지스터(700)는, 높은 일함수 게이트 전극 및 다층 전하-트랩핑 영역을 포함할 수 있다. 도 7b는, 기판(706)의 일부, 나노와이어 채널 영역(702) 그리고 높은 일함수 게이트 전극(714) 및 다층 전하-트랩핑 영역(716a-716c)을 예시하는 게이트(712)를 포함하는, 도 7a의 비평면형 메모리 트랜지스터의 일부에 대한 단면도이다. 도 7b를 참조로, 게이트(712)는 나노와이어 채널 영역(702) 위에 놓인 터널 유전체 층(718) 및 차단 유전체 층(720)을 더 포함한다.
[0091] 앞서 설명된 실시예들처럼, 높은 일함수 게이트 전극(714)은, 저압 CVD 프로세스에서 형성 또는 증착되며 약 200 Å 내지 약 2000 Å의 두께를 갖는 도핑된 폴리실리콘 층을 포함한다. 높은 일함수 게이트 전극(714)의 폴리실리콘 층은, 포스핀, 아르신, 디보란 또는 BF2와 같은 가스들의 추가를 통해 도핑된 폴리실리콘 층으로서 바로 형성 또는 성장될 수 있으며, 게이트 전극으로부터 전자를 제거하는데 필요한 최소 에너지가 적어도 약 4.8 eV 내지 약 5.3 eV가 되도록 선택된 농도 또는 도즈량으로 도핑된다. 예시적인 실시예에서, 높은 일함수 게이트 전극(714)의 폴리실리콘 층은 약 lel4 cm-2 내지 약 lel6 cm-2의 농도로 도핑된다.
[0092] 다층 전하-트랩핑 영역(716a-716c)은 터널 유전체 층(718) 아주 가까이에 질화물을 포함하는 적어도 하나의 내부 산소-풍부 제 1 질화물 층(716a), 및 산소-풍부 제 1 질화물 층 위에 놓인 외부 산소-부족 제 2 질화물 층(716b)을 포함한다. 일반적으로, 외부 산소-부족 제 2 질화물 층(716b)은, 실리콘-풍부, 산소-부족 질화물 층을 포함하며 다층 전하-트랩핑 영역에 분포되는 다수의 전하 트랩들을 포함하는 반면, 산소-풍부 제 1 질화물 층(716a)은 산소-풍부 질화물 또는 실리콘 산질화물을 포함하며 외부 산소-부족 제 2 질화물 층에 비해 산소-풍부하여 그 안의 전하 트랩들의 수가 감소된다.
[0093] 일부 실시예들에서, 도시된 것처럼, 다층 전하-트랩핑 영역(716)은 산소-풍부 제 1 질화물 층(716a)으로부터 외부 산소-부족 제 2 질화물 층(716b)을 분리하는 산화물과 같은 유전체를 포함하는, 적어도 하나의 얇은, 중간 또는 안티-터널링 층(716c)을 더 포함한다. 안티-터널링 층(716c)은 실질적으로, 프로그래밍 동안 산소-풍부 제 1 질화물 층(716a)으로의 터널링으로 인해 외부 산소-부족 제 2 질화물 층(716b)의 경계들에 축적되는 전자 전하의 가능성을 감소시켜, 더 낮은 누설 전류를 산출한다.
[0094] 앞서 설명된 실시예처럼, 산소-풍부 제 1 질화물 층(716a) 및 외부 산소-부족 제 2 질화물 층(716b) 중 어느 하나 또는 둘다는, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있고, 예를 들어, 실리콘-풍부 및 산소-풍부 산질화물 층을 제공하도록 맞춰진 비율들 및 유량들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 형성될 수 있다. 다층 전하 저장 구조물의 제 2 질화물 층이 이후 중간 산화물 층상에 형성된다. 외부 산소-부족 제 2 질화물 층(716b)은, 산소-풍부 제 1 질화물 층(716a)의 것과는 상이한 산소, 질소 및/또는 실리콘의 화학량론적 조성을 가지며, 또한 실리콘-풍부, 산소-부족 상단 질화물 층을 제공하도록 맞춰진 비율들 및 유량들로 DCS/NH3 및 N2O/NH3 가스 혼합물들을 포함하는 프로세스 가스를 이용하여 CVD 프로세스에 의해 형성 또는 증착될 수 있다.
[0095] 산화물을 포함하는 중간 또는 안티-터널링 층(716c)을 포함하는 이들 실시예들에서, 안티-터널링 층은, 라디칼 산화를 이용하여 선택된 깊이로의, 산소-풍부 제 1 질화물 층(716a)의 산화에 의해 형성될 수 있다. 라디칼 산화는, 예를 들어, 단일 웨이퍼 툴을 이용하여 1000-1100 degrees Celsius의 온도로, 또는 배치 반응기 툴을 이용하여 800-900 degrees Celsius의 온도로 수행될 수 있다. 배치 프로세스를 위해 300-500 Torr의 압력에서 또는 단일 증기 툴을 사용하여 10-15 Torr에서, 단일 웨이퍼 툴을 이용하여 1-2분의 시간 동안, 또는 배치 프로세스를 이용하여 30분 내지 1시간 동안 H2 및 02 가스들의 혼합물이 사용될 수 있다.
[0096] 마지막으로, 차단 유전체(720)이 산화물을 포함하는 이들 실시예들에서, 산화물은 임의의 적절한 수단에 의해 형성 또는 증착될 수 있다. 일 실시예에서, 차단 유전체 층(720)의 산화물은 HTO CVD 프로세스에서 증착된 고온 산화물이다. 대안적으로, 차단 유전체 층(720) 또는 차단 산화물 층은 열적으로 성장될 수 있지만, 본 실시예에서, 외부 산소-부족 제 2 질화물 층(716b)의 두께는, 상단 질화물의 일부가 차단 산화물 층을 열적으로 성장시키는 프로세스 동안 효율적으로 소모되거나 산화될 것이기 때문에 증가되거나 조정될 수 있다는 것이 인식될 것이다.
[0097] 산소-풍부 제 1 질화물 층(716a)에 대한 적절한 두께는 약 30Å 내지 약 80Å(일부 변동이 허용됨, 예를 들어, ±10 Å)일 수 있으며, 이 중 약 5-20Å는 안티-터널링 층(716c)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 외부 산소-부족 제 2 질화물 층(716b)에 대한 적절한 두께는, 적어도 30Å일 수 있다. 특정 실시예들에서, 외부 산소-부족 제 2 질화물 층(716b)은 70Å에 이르는 두께로 형성될 수 있고, 이중 30-70Å은 차단 유전체 층(720)을 형성하기 위해 라이칼 산화에 의해 소모될 수 있다. 다른 비율들이 또한 가능하지만, 일부 실시예들에서 산소-풍부 제 1 질화물 층(716a)과 외부 산소-부족 제 2 질화물 층(716b) 간의 두께 비율은 대략 1:1이다.
[0098] 다른 실시예들에서, 외부 산소-부족 제 2 질화물 층(716b) 및 차단 유전체 층(720)중 어느 하나 또는 둘 다는 하이(high) K 유전체를 포함할 수 있다. 적절한 하이 K 유전체들은, 하프늄계 재료들(예컨대, HfSiON, HfSiO 또는 HfO), 지르코늄계 재료(예컨대, ZrSiON, ZrSiO 또는 ZrO) 및 이트륨계 재료(예컨대, Y2O3)를 포함한다.
[0099] 도 7c는, BiCS(Bit Cost Scalable) 또는 BiCS 아키텍처(726)에 배열된, 도 7a의 비평면형 멀티게이트 디바이스들(700)의 수직 스트링의 단면도를 예시한다. 아키텍처(726)는 비평면형 멀티게이트 디바이스들(700)의 수직 스트링 또는 스택으로 구성되며, 여기서 각각의 디바이스 또는 셀은, 기판(706) 위에 놓이며, 메모리 트랜지스터의 소스 영역 및 드레인 영역(이 도면에는 도시되지 않음)을 연결하며, 나노와이어 채널 영역(702)이 게이트(712)에 의해 모든 면들에 인클로징되는 GAA(gate-all-around) 구조물을 갖는, 채널 영역(702)을 포함한다. BiCS 아키텍처는 층들의 단순한 적층에 비해 중요한(critical) 리소그래피 단계들의 수를 감소시켜, 메모리 비트 당 감소된 비용을 유도한다.
[00100] 다른 실시예에서, 메모리 트랜지스터는, 기판상의 다수의 도전성, 반도체성 층들의 위에 또는 이들로부터 돌출하는 반도체 재료내에 형성되는 또는 이들로부터 형성되는 수직 나노와이어 채널 영역을 포함하는 비평면형 디바이스이거나 또는 이를 포함한다. 도 8a에 일부가 절단되게(cutaway) 도시된 본 실시예에 대한 일 버전에서, 메모리 트랜지스터(800)는, 디바이스의 소스 영역(804)과 드레인 영역(806)을 연결하는, 반도체 재료의 실린더에 형성된 수직 나노와이어 채널 영역(802)을 포함한다. 채널 영역(802)이 터널 유전체 층(808), 다층 전하-트랩핑 영역(810), 차단 유전체 층(812) 및 차단 유전체 층 위에 놓인 높은 일함수 게이트 전극(814)에 의해 둘러싸여, 메모리 트랜지스터(800)의 제어 게이트를 형성한다. 채널 영역(802)은 반도체 재료의 실질적으로 중실형(solid) 실린더의 외부 층에 환형 영역을 포함할 수 있거나, 또는 유전체 필러(filler) 재료의 실린더 위에 형성되는 환형 층을 포함할 수 있다. 앞서 설명된 수평 나노와이어들처럼, 채널 영역(802)은 단결정질 채널 영역을 형성하기 위해 폴리실리콘 또는 재결정화된 폴리실리콘을 포함할 수 있다. 선택적으로, 채널 영역(802)이 결정질 실리콘을 포함할 경우, 채널 영역은 채널 영역의 장축에 대해 <100> 표면 결정질 배향을 갖도록 형성될 수 있다.
[00101] 앞서 설명된 실시예들처럼, 높은 일함수 게이트 전극(814)은, 저압 CVD 프로세스에서 형성 또는 증착되며 약 200 Å 내지 2000 Å의 두께를 갖는 도핑된 폴리실리콘 층을 포함한다. 높은 일함수 게이트 전극(814)의 폴리실리콘 층은, 포스핀, 아르신, 디보란 또는 BF2와 같은 가스들의 추가를 통해 도핑된 폴리실리콘 층으로서 바로 형성 또는 성장될 수 있고, 게이트 전극으로부터 전자를 제거하는데 필요한 최소 에너지가 적어도 약 4.8 eV 내지 약 5.3 eV가 되도록 선택된 농도 또는 도즈량으로 도핑된다. 예시적인 실시예에서, 높은 일함수 게이트 전극(814)의 폴리실리콘 층은 약 lel4 cm-2 내지 약 lel6 cm-2의 농도로 도핑된다.
[00102] 일부 실시예들에서, 도 8b에 도시된 것처럼, 다층 전하-트랩핑 영역(810)은, 터널 유전체 층(808)에 가장 가까운 적어도 내부 또는 산소-풍부 제 1 질화물 층(810a), 및 외부 또는 산소-부족 제 2 질화물 층(810b)을 포함한다. 선택적으로, 도시된 실시예처럼, 산소-풍부 제 1 질화물 층(810a) 및 산소-부족 제 2 질화물 층(810b)은 산화물을 포함하는 중간 산화물 또는 안티-터널링 층(810c)에 의해 분리된다.
[00103] 산소-풍부 제 1 질화물 층(810a) 및 산소-부족 제 2 질화물 층(810b)중 어느 하나 또는 둘 다는 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있으며, 예를 들어, 실리콘-풍부 및 산소-풍부 산질화물 층을 제공하도록 맞춰진(tailored) 비율들 및 유량들로 N2O/NH3 및 DCS/NH3 가스 혼합물들을 포함하는 프로세스 가스를 사용하여 CVD 프로세스에 의해 형성될 수 있다.
[00104] 마지막으로, 산소-부족 제 2 질화물 층(810b) 및 차단 유전체 층 (812) 중 하나 또는 둘 다는 하이 K 유전체(예컨대, HfSiON, HfSiO, HfO, ZrSiON, ZrSiO, ZrO, 또는 Y203)를 포함할 수 있다.
[00105] 산소-풍부 제 1 질화물 층(810a)에 대한 적절한 두께는 약 30 Å 내지 약 80Å(일부 변동이 허용됨, 예를 들어, ±10 Å)일 수 있으며, 이 중 약 5-20 Å는 안티-터널링 층(820)을 형성하기 위해 라디칼 산화에 의해 소모될 수 있다. 산소-부족 제 2 질화물 층(810b)에 대한 적절한 두께는 적어도 30 Å일 수 있으며, 차단 유전체 층(812)에 대해 적절한 두께는 약 30-70 Å일 수 있다.
[00106] 도 8a의 메모리 트랜지스터(800)는, 게이트 퍼스트 또는 게이트 라스트 방식을 사용하여 만들어질 수 있다. 도 9a-f는, 도 8a의 비평면형 멀티게이트 디바이스를 제조하기 위한 게이트 퍼스트 방식을 예시한다. 도 20a-f는 도 8a의 비평면형 멀티게이트 디바이스를 제조하기 위한 게이트 라스트 방식을 예시한다.
[00107] 도 9a를 참조로, 게이트 퍼스트 방식에서, 산화물과 같은 제 1 또는 하부 유전체 층(902)이, 기판(906)내의, 소스 영역 또는 드레인 영역과 같은, 제 1 도핑된 확산 영역(904) 위에 형성된다. 높은 일함수 게이트 전극(908)은 디바이스의 제어 게이트를 형성하도록 제 1 유전체 층(902) 상에 되며, 그위에 제 2 또는 상부 유전체 층(910)이 형성된다. 앞서 설명된 실시예들처럼, 게이트 전극으로부터 전자를 제거하는데 필요한 최소 에너지가 적어도 약 4.8 eV 내지 약 5.3 eV가 되도록, 약 lel4 cm-2 내지 약 lel6 cm-2의 도펀트 농도 및 약 200Å 내지 약 2000Å의 두께를 갖는 폴리실리콘 층을 증착 및/또는 도핑함으로써 높은 일함수 게이트 전극(908)이 형성될 수 있다. 폴리실리콘 층은 포스핀, 아르신, 디보란 또는 BF2과 같은 가스들의 추가를 통해 도핑된 폴리실리콘 층으로서 저압 CVD 프로세스에서 증착될 수 있거나, 또는 증착 이후 이온 주입 프로세스를 이용하여 도핑될 수 있다.
[00108] 제 1 및 제 2 유전체 층들(902, 910)은 CVD, 라디칼 산화에 의해 증착될 수 있거나 또는 아래에 놓인 층 또는 기판의 일부의 산화에 의해 형성될 수 있다. 일반적으로 높은 일함수 게이트 전극(908)의 두께는 약 40-50Å이며, 제 1 및 제 2 유전체 층들(902, 910)의 두께는 약 20-80Å이다.
[00109] 도 9b를 참조로, 위에 놓인 높은 일함수 게이트 전극(908), 및 제 1 및 제 2 유전체 층들(902, 910)을 통해 기판(906)내의 확산 영역(904)으로 제 1 개구(912)가 에칭된다. 다음, 도 9c에 도시된 중간 구조물을 산출하도록 평탄화된 상부 유전체 층(910)의 표면 및 개구에 터널링 산화물(914), 전하-트랩핑 영역(916) 및 차단 유전체(918)의 층들이 순차적으로 증착된다.
[00110] 도시되진 않았지만, 앞서 설명된 실시예들에서처럼, 전하-트랩핑 영역(916)은 터널 유전체 층(914)에 아주 가까운 적어도 하나의 하부 또는 산소-풍부 제 1 질화물 층, 및 산소-풍부 제 1 질화물 층 위에 놓인 상부 또는 산소-부족 제 2 질화물 층을 포함하는 다층 전하 트랩핑 영역을 포함할 수 있다는 것이 이해될 것이다. 일반적으로, 산소-부족 제 2 질화물 층은 실리콘-풍부, 산소-부족 질화물 층을 포함하며 다층 전하-트랩핑 영역에 분포된 다수의 전하 트랩들을 포함하는 반면, 산소-풍부 제 1 질화물 층은 산소-풍부 질화물 또는 실리콘 산질화물을 포함하며 산소-부족 제 2 질화물 층에 비해 산소-풍부하여 그 안의 전하 트랩들의 수가 감소된다. 일부 실시예들에서, 다층 전하-트랩핑 영역(916)은 산소-풍부 제 1 질화물 층으로부터 산소-부족 제 2 질화물 층을 분리하는 산화물과 같은 유전체를 포함하는, 적어도 하나의 얇은, 중간 또는 안티-터널링 층을 더 포함한다.
[00111] 다음, 제 2 또는 채널 영역 개구(920)가 터널링 산화물(914), 전하-트랩핑 영역(916) 및 차단 유전체(918)를 통해 비등방성으로 에칭된다(도 9d). 도 9e를 참조로, 반도체 재료(922)가 채널 영역 개구에 증착되어 그 안에 수직 채널 영역(924)을 형성한다. 수직 채널 영역(924)은 반도체 재료의 실질적으로 중실형 실린더의 외부 층에 환형 영역을 포함할 수 있으며, 또는 도 9e에 도시된 것처럼, 유전체 필러 재료(926)의 실린더를 둘러싸는 개별 반도체 재료(922) 층을 포함할 수 있다.
[00112] 도 9f를 참조로, 상부 유전체 층(910)의 표면이 평탄화되어, 그 안에 형성되는, 소스 영역 또는 드레인 영역과 같은, 제 2 도핑된 확산 영역(930)을 포함하는 반도체 재료(928)의 층이 상부 유전체 층 위에 증착되어, 도시된 디바이스를 형성한다.
[00113] 도 10a를 참조로, 게이트 라스트 방식에서, 산화물과 같은 유전체 층(1002)이, 기판(1006) 상의 표면상의 희생 층(1004) 위에 형성되고, 그 안에 형성되는 수직 채널 영역(1008) 및 유전체 층 및 희생 층을 통해 개구가 에칭된다. 앞서 설명된 실시예들처럼, 수직 채널 영역(1008)은, 다결정질 또는 단결정질 실리콘과 같은 반도체 재료(1010)의 실질적으로 중공형 실린더의 외부 층에 환형 영역을 포함할 수 있거나, 또는 유전체 필러 재료(미도시)의 실린더를 둘러싸는 개별 반도체 재료 층을 포함할 수 있다. 유전체 층(1002)은, 메모리 트랜지스터(800)에 대해 추후 형성되는 높은 일함수 게이트 전극을, 위에 놓이는 전기적 활성 층 또는 다른 메모리 트랜지스터로부터 전기적으로 절연시킬 수 있는 임의의 적절한 유전체 재료, 예컨대 실리콘 산화물을 포함할 수 있다.
[00114] 도 10b를 참조로, 유전체 층(1002) 및 희생 층(1004)을 지나 기판(1006)으로 제 2 개구(1012)가 에칭되며 희생 층(1004)은 적어도 부분적으로 에칭 또는 제거된다. 희생 층(1004)은 유전체 층(1002), 기판(1006) 및 수직 채널 영역(1008)의 재료에 비해 높은 선택도(selectivity)로 에칭 또는 제거될 수 있는 임의의 적절한 재료를 포함할 수 있다. 일 실시예에서, 희생 층(1004)은 BOE 에칭(Buffered Oxide Etch)에 의해 제거될 수 있는 산화물을 포함할 수 있다.
[00115] 도 10c 및 도 10d를 참조로, 터널 유전체 층(1014), 다층 전하-트랩핑 영역(1016a-c) 및 차단 유전체 층(1018)이 순차적으로, 도 10c에 도시된 중간 구조물을 산출하도록 평탄화된 유전체 층(1002)의 표면, 및 개구에 증착된다. 앞서 설명된 실시예들처럼, 다층 전하 트랩핑 층(1016a-c)은, 터널 유전체 층(1014)에 가장 가까운 적어도 내부 산소-풍부 제 1 질화물 층(1016a) 및 외부 산소-부족 제 2 질화물 층(1016b)을 포함하는 스플릿 다층 전하 트랩 층이다. 선택적으로, 제 1 전하 트랩 층 및 제 2 전하 트랩 층은 중간 산화물 층 또는 안티-터널링 층(1016c)에 의해 분리될 수 있다.
[00116] 다음, 높은 일함수 게이트 전극(1022)이, 도 10e에 예시된 중간 구조물을 산출하도록 평탄화된 상부 유전체 층(1002)의 표면 및 제 2 개구(1012)에 증착된다. 앞서 설명된 실시예들처럼, 높은 일함수 게이트 전극(1022)은, 게이트 전극으로부터 전자를 제거하는데 필요한 최소 에너지가 적어도 약 4.8 eV 내지 약 5.3 eV가 되도록, 약 lel4 cm-2 내지 약 lel6 cm-2의 도펀트 농도를 갖는 도핑된 폴리실리콘 층을 포함한다. 높은 일함수 게이트 전극의 폴리실리콘 층(1022)은, CVD 프로세스로의, 포스핀, 아르신, 디보란 또는 BF2와 같은 가스들의 추가를 통해 도핑된 폴리실리콘 층으로서 바로 성장된다. 마지막으로, 개구(1024)는 개별 메모리 디바이스들(1026A 및 1026B)의 제어 게이트들을 형성하기 위해 게이트 층(1022)을 통해 에칭된다.
[00117] 앞서 말한 특정 실시예들 및 예들의 설명은 예시 및 설명을 목적으로 제시되었으며, 본 발명이 특정한 이전 예들에 의해 설명되고 예시되었지만, 이로 제한되는 것으로 해석되는 것은 아니다. 이들은 배타적인 것으로 또는 본 발명을 개시된 정확한 형태들로 제한하고자 의도되는 것이 아니며, 본 발명의 범주내에서 다수의 변형들, 개선들 및 변동들이 상기 교시와 관련하여 가능하다. 본원에 개시된 것처럼 그리고 본원에 첨부되는 청구항들 및 이들의 등가물들에 의해서 본 발명의 범주가 일반적 영역을 포괄하는 것으로 의도된다. 본 발명의 범주는 청구항들에 의해 정의되며, 이는 본원의 출원시 공지된 등가물들 및 예측불가능 등가물들을 포함한다.
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- 기판의 표면 상에, 적어도 제 1 유전체 층, 게이트 층 및 제 2 유전체 층을 포함하는 층들의 스택을 형성하는 단계로서, 상기 게이트 층은 상기 기판의 표면으로부터 상기 제 1 유전체 층에 의해 분리되고,상기 제 2 유전체 층은 상기 제 1 유전체 층으로부터 상기 게이트 층에 의해 분리되는, 상기 층들의 스택을 형성하는 단계;
상기 기판의 표면 상에 형성된 제 1 도핑된 확산 영역으로 상기 층들의 스택을 통해 연장되는 개구를 형성하는 단계;
상기 개구의 안쪽 측벽에, 차단 유전체 층을 형성하는 단계;
상기 차단 유전체 층의 안쪽 측벽에, 전하 저장 층을 형성하는 단계;
상기 전하 저장 층의 안쪽 측벽에, 터널 유전체 층을 형성하는 단계; 및
상기 터널 유전체 층의 안쪽 측벽에, 상기 개구를 통해 상기 기판의 표면 상에 형성된 상기 제 1 도핑된 확산 영역으로부터 상기 층들의 스택의 상부 표면으로 연장하는 반도체 재료를 포함하는 수직 채널을 형성하는 단계를 포함하는, 방법. - 제 15 항에 있어서,
상기 층들의 스택의 상기 상부 표면 및 상기 개구 상에 제 2 도핑된 확산 영역을 포함하는 반도체 재료의 층을 형성하는 단계를 더 포함하고,
상기 수직 채널은 상기 제 1 도핑된 확산 영역을 상기 제 2 도핑된 확산 영역으로 전기적으로 커플링하는, 방법. - 제 15 항에 있어서,
상기 채널은 폴리실리콘을 포함하는, 방법. - 제 15 항에 있어서,
상기 게이트 층은 높은 일함수 게이트 전극을 형성하기 위한 도핑된 폴리실리콘을 포함하는, 방법. - 제 15 항에 있어서,
상기 전하 저장 층은, 상기 차단 유전체 층의 안쪽 측벽에 형성되는 산소-부족 질화물 층 및 상기 산소-부족 질화물 층의 안쪽 측벽에 형성되는 산소-풍부 질화물 층을 포함하는, 다층 전하 저장 층을 포함하는, 방법. - 제 19 항에 있어서,
상기 전하 저장 층의 상기 산소-부족 질화물 층 상에 안티-터널링 층을 형성하는 단계, 및 상기 안티-터널링 층 상에 상기 산소-풍부 질화물 층을 형성하는 단계를 더 포함하는, 방법.
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