CN109585453A - 具有多个电荷存储层的存储器晶体管 - Google Patents

具有多个电荷存储层的存储器晶体管 Download PDF

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赛格·利维
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Abstract

本申请涉及具有多个电荷存储层的存储器晶体管。本发明提供了一种包含非易失性存储器的半导体设备以及制造所述半导体设备以改善其性能的方法。通常，所述设备包含存储器晶体管，所述存储器晶体管包含：多晶硅沟道区，其电气连接在衬底中形成的源极区和漏极区；氧化物‑氮化物‑氮化物‑氧化物(ONNO)堆叠，其被布置在所述沟道区之上；以及高功函数栅电极，其在所述ONNO堆叠的表面之上形成。在一个实施方案中，所述ONNO堆叠包含多层电荷俘获区，所述多层电荷俘获区包含富氧的第一氮化物层和被布置在所述第一氮化物层之上的贫氧的第二氮化物层。还公开其他实施方案。

Description

具有多个电荷存储层的存储器晶体管
本申请是申请日为2013年7月1日，申请号为2013800318408，发明名称为“具有多个电荷存储层的存储器晶体管”的申请的分案申请。
相关申请的交叉引用
本申请是2011年11月3日提交的共同未决的美国申请序列第13/288,919号的部分继续申请，所述美国申请序列第13/288,919号是2008年5月13日提交的美国申请序列号第12/152,518号，即2011年11月22日发布的现在的专利第8,063,434号的分案，所述专利第8,063,434号在35U.S.C.119(e)下要求2007年5月25日提交的美国临时专利申请序列第60/940,160号的优先权权益，所有的这些申请在此通过引用以其整体并入。
技术领域
本发明通常涉及半导体设备，并且更特别地涉及包含非易失性半导体存储器的集成电路以及制造所述半导体设备的方法。
背景
非易失性半导体存储器是可以被电擦除并且被重新编程的设备。广泛用于电脑和其他电子设备中以及之间的一般的数据存储和传输的一种类型的非易失性存储器是闪速存储器，比如分栅闪速存储器。分栅闪速存储器晶体管具有与常规的逻辑晶体管(比如，金属-氧化物-半导体场效应晶体管(MOSFET))的架构类似的架构，因为其还包含在连接衬底中的源极和漏极的沟道上形成的控制栅。然而，存储器晶体管还包含在控制栅和沟道之间并且通过绝缘层或电介质层与两者绝缘的存储器或电荷俘获层。被施加到控制栅的编程电压在电荷俘获层上俘获电荷，由控制栅部分地取消或屏蔽电场，从而改变晶体管的阈值电压(VT)并且编程存储器单元。在读出期间，VT中的这样的位移通过在施加预先确定的读出电压下存在或不存在流过沟道的电流来感测。为了擦除存储器晶体管，擦除电压被施加到控制栅以恢复或逆转VT的位移。
对于闪速存储器的优点的重要衡量是数据保留时间，该数据保留时间是存储器晶体管在没有施加电力的情况下可以保留电荷或保持被编程的时间。在电荷俘获层中存储或俘获的电荷由于通过绝缘层的泄漏电流而随时间减小，从而减少编程的阈值电压(VTP)和擦除的阈值电压(VTE)之间的差异，这限制存储器晶体管的数据保留。
常规存储器晶体管和形成该存储器晶体管的方法所存在的一个问题在于，电荷俘获层通常具有差的或随时间减小的数据保留，这限制有效的晶体管寿命。参考图1A，如果电荷俘获层是富硅(Si)的，则在由曲线图或线102代表的VTP和由线104代表的VTE之间存在大的初始窗口或差异，但窗口在保留模式中崩溃得非常迅速，到寿命终止(EOL 106)的时间少于约1.E+07秒。
参考图1B，如果在另一方面，假设电荷俘获层是高质量氮化物层，即具有低化学计量浓度的Si的层，那么在保留模式中窗口的崩溃速率或Vt的斜率将减少，然而初始的程序擦除窗口也被减少。此外，在保留模式中Vt的斜率仍然是相当陡峭的，并且泄漏路径没有被充分地最小化以明显改善数据保留，因此EOL 106仅仅被适度改善。
另一个问题在于，半导体存储器越来越多地在集成电路(IC)中将逻辑晶体管(比如MOSFET的)与存储器晶体管组合，该集成电路在用于嵌入式存储器或系统级芯片(SOC)应用的普通衬底上制造。用于形成存储器晶体管的性能的多种当前工艺与用于制造逻辑晶体管的工艺是不兼容的。
因此，存在对存储器晶体管以及形成该存储器晶体管的方法的需求，其提供改善的数据保留和增加的晶体管寿命。还期望的是，形成存储器设备的方法与用于在普通衬底上形成的相同的IC中形成逻辑元件的方法是兼容的。
发明概述
本发明提供对这些以及其他问题的解决方案，并且提供超过常规的存储器单元或设备以及制造其的方法的另外的优点。
通常，设备包含存储器晶体管，该存储器晶体管包含：多晶硅沟道区，其电气连接在衬底中形成的源极区和漏极区；氧化物-氮化物-氮化物-氧化物(ONNO)堆叠，其被布置在沟道区之上；以及高功函数栅电极，其在ONNO堆叠的表面上形成。在一个实施方案中，ONNO堆叠包含多层电荷俘获区，该多层电荷俘获区包含富氧的第一氮化物层和被布置在第一氮化物层之上的贫氧的第二氮化物层。在另一个实施方案中，多层电荷俘获区还包含氧化物反隧穿层，该氧化物反隧穿层将第一氮化物层与第二氮化物层分开。
本发明申请的一个方面提供了：
1)一种半导体设备，包括：
存储器晶体管，所述存储器晶体管包含：
沟道区，所述沟道区电气连接在衬底中形成的源极区与漏极区，且包括多晶硅；
氧化物-氮化物-氮化物-氧化物ONNO堆叠，所述ONNO堆叠被布置在所述沟道区之上，且包括多层电荷俘获区，所述多层电荷俘获区包含富氧的第一氮化物层和被布置在所述第一氮化物层之上的贫氧的第二氮化物层；以及
高功函数栅电极，所述高功函数栅电极在所述ONNO堆叠的表面上形成。
2)如项目1)所述的半导体设备，其中，所述沟道包括硅纳米线。
3)如项目1)所述的半导体设备，其中，所述沟道区包括再结晶的多晶硅。
4)如项目3)所述的半导体设备，所述高功函数栅电极包括P+掺杂的多晶硅层。
5)如项目4)所述的半导体设备，其中，所述ONNO堆叠还包含阻挡电介质层，所述阻挡电介质层被布置在所述多层电荷俘获区之上，并且其中所述阻挡电介质层包括电介质，所述电介质包括高K高温氧化物HTO。
6)如项目1)所述的半导体设备，还包括在所述衬底上的金属氧化物半导体MOS逻辑晶体管，其中所述MOS逻辑晶体管包括栅氧化层和高功函数栅电极。
7)如项目6)所述的半导体设备，其中，所述存储器晶体管的高功函数栅电极和所述MOS逻辑晶体管的高功函数栅电极两者皆包括N+掺杂的多晶硅层以形成P型(PMOS)的硅-氧化物-氮化物-氧化物-硅SONOS存储器晶体管和N型(NMOS)的逻辑晶体管。
8)如项目6)所述的半导体设备，其中，所述存储器晶体管的高功函数栅电极和所述MOS逻辑晶体管的高功函数栅电极两者皆包括P+掺杂的多晶硅层以形成N型(NMOS)的硅-氧化物-氮化物-氧化物-硅SONOS存储器晶体管和P型(PMOS)的逻辑晶体管。
9)如项目6)所述的半导体设备，其中，所述存储器晶体管的高功函数栅电极和所述MOS逻辑晶体管的高功函数栅电极两者皆由单个图案化的掺杂的多晶硅层形成。
10)如项目1)所述的半导体设备，其中，所述多层电荷俘获区还包括反隧穿层，所述反隧穿层包括将所述第一氮化物层与所述第二氮化物层分开的氧化物。
本发明申请的另一个方面提供了：
11)一种半导体设备，包括：
存储器晶体管，所述存储器晶体管包含：
沟道区，所述沟道区电气连接在衬底中形成的源极区与漏极区，且包括多晶硅；
氧化物-氮化物-氮化物-氧化物ONNO堆叠，所述ONNO堆叠被布置在所述沟道区之上，包括：
隧穿电介质层，所述隧穿电介质层布置在所述沟道区之上；
多层电荷俘获区，所述多层电荷俘获区包含被布置在所述隧穿电介质层之上的富氧的第一氮化物层、被布置在所述第一氮化物层之上的贫氧的第二氮化物层以及反隧穿层，所述反隧穿层包括将所述第一氮化物层与所述第二氮化物层分开的氧化物；以及
阻挡电介质层，所述阻挡电介质层被布置在所述多层电荷俘获区之上；以及
高功函数栅电极，所述高功函数栅电极被布置在所述ONNO堆叠的表面之上。
12)如项目11)所述的半导体设备，其中，所述沟道区包括再结晶的多晶硅。
13)如项目12)所述的半导体设备，其中，所述高功函数栅电极包括P+掺杂的多晶硅层。
14)如项目13)所述的半导体设备，其中，所述阻挡电介质层包括电介质，所述电介质包括高K高温氧化物HTO。
15)如项目11)所述的半导体设备，其中，所述沟道包含硅纳米线。
16)如项目11)所述的半导体设备，其中，所述高功函数栅电极包括P+掺杂的多晶硅层。
17)如项目11)所述的半导体设备，还包含在所述衬底上的金属氧化物半导体MOS逻辑晶体管，其中所述MOS逻辑晶体管包括栅氧化层和高功函数栅电极。
本发明申请的又一方面提供了：
18)一种半导体设备，包括：
存储器晶体管，所述存储器晶体管包含：
垂直沟道，所述垂直沟道包括多晶硅，且从在衬底的表面上形成的第一扩散区延伸到在所述衬底的表面上形成的第二扩散区，所述垂直沟道电气连接所述第一扩散区与所述第二扩散区；
氧化物-氮化物-氮化物-氧化物ONNO堆叠，所述ONNO堆叠被布置在所述垂直沟道的周围，包括：
隧穿电介质层，所述隧穿电介质层邻接所述垂直沟道；
多层电荷俘获区，所述多层电荷俘获区包含第一氮化物层和第二氮化物层，所述第一氮化物层包括富氧的氮化物、邻接所述隧穿电介质层，所述第二氮化物层包括富硅的贫氧的氮化物、覆盖所述第一氮化物层；以及
阻挡电介质层，所述阻挡电介质层覆盖所述多层电荷俘获区；以及
高功函数栅电极，所述高功函数栅电极被布置在所述ONNO堆叠的周围、邻接所述阻挡电介质层。
19)如项目18)所述的半导体设备，还包括在所述衬底上的金属氧化物半导体MOS逻辑晶体管，其中所述MOS逻辑晶体管包括栅氧化层和高功函数栅电极。
20)如项目18)所述的半导体设备，其中，所述多层电荷俘获区还包括反隧穿层，所述反隧穿层包括将所述第一氮化物层与所述第二氮化物层分开的氧化物。
附图的简要描述
在结合附图和下文提供的所附权利要求来阅读以下详细描述时，本发明的这些和多种其他特征和优点将是显而易见的，其中：
图1A是示出关于使用根据常规方法形成的电荷存储层并且具有编程电压和擦除电压之间的大的初始差异的存储器晶体管的数据保留的曲线图，但是该存储器晶体管快速地损失电荷；
图1B是示出关于使用根据常规方法形成的电荷存储层并且具有编程电压和擦除电压之间的更小的初始差异的存储器晶体管的数据保留的曲线图；
图2A到2D是根据本发明的实施方案的半导体设备的局部横截面侧视图，示出用于形成包含逻辑晶体管和非易失性存储器晶体管的半导体设备的工艺流程；
图3是根据本发明的实施方案的包括含有高功函数栅电极的逻辑晶体管和非易失性存储器晶体管的半导体设备的局部横截面侧视图；
图4A和4B示出包含ONNO堆叠的非易失性存储器设备的横截面视图；
图5描绘根据本发明的实施方案的表示用于制造包含ONNO堆叠的非易失性电荷俘获存储器设备的方法中的一系列操作的流程图；
图6A示出包含多层电荷俘获区的非平面的多栅设备；
图6B示出图6A的非平面的多栅设备的横截面视图；
图7A和7B示出包含多层电荷俘获区和水平纳米线沟道的非平面的多栅设备；
图7C示出图7A的非平面的多栅设备的垂直串的横截面视图；
图8A和8B示出包含多层电荷俘获区和垂直的纳米线沟道的非平面的多栅设备；
图9A到9F示出用于制造图8A的非平面的多栅设备的先栅极方案；以及
图10A到10F示出用于制造图8A的非平面的多栅设备的后栅极方案。
具体描述
本发明通常涉及非易失性存储器晶体管，该非易失性存储器晶体管包含多层电荷存储层和高功函数栅电极，以增加数据保留和/或改善编程时间和效率。结构和方法对其中半导体设备包括含有在普通衬底上形成的高功函数栅电极的逻辑晶体管和非易失性存储器晶体管的嵌入式存储器或系统级芯片(SOC)应用特别有用。
在以下描述中，为了解释的目的，大量具体的细节被阐述以便提供对本发明的彻底理解。然而，对本领域的其中一名技术人员将显而易见的是，本发明可以在没有这些具体细节的情况下被实施。在其他实例中，众所周知的结构以及技术未被详细地示出或以方框图的形式示出以便避免不必要地模糊对本描述的理解。
在描述中引用的“一个实施方案”或“实施方案”意指关于该实施方案描述的特定特征、结构或特性被包含在本发明的至少一个实施方案中。在本说明书的多个地方中词组“在一个实施方案中”的出现不一定全部指相同的实施方案。如本文使用的术语“结合(tocouple)”可以包括直接连接和通过一个或更多个中介组件间接连接。
简言之，根据本发明的非易失性存储器晶体管包含在氧化物-氮化物-氧化物(ONO)电介质堆叠上形成的高功函数栅电极。对于高功函数栅电极，其意指从栅电极中除去电子需要的最小能量被增加。
在某些优选实施方案中，高功函数栅电极包含掺杂的多晶硅(polycrystallinesilicon)或多晶硅(polysilicon)(聚)层，该多晶硅层的制造可以被容易地整合到标准的互补金属氧化物半导体(CMOS)工艺流程(比如，用来制造金属氧化物半导体(MOS)逻辑晶体管的那些)中，以使得能够制造包含存储器晶体管和逻辑晶体管两者的半导体存储器或设备。更优选地，相同的掺杂的多晶硅层还可以被图案化以形成用于MOS逻辑晶体管的高功函数栅电极，从而改善逻辑晶体管的性能并且提高制造工艺的效率。任选地，ONO电介质堆叠包含多层电荷存储层或电荷俘获层以进一步改善存储器晶体管的性能，以及特别地改善存储器晶体管的数据保留。
现在将参考图2A到2D详细描述半导体设备以及形成其的方法，该半导体设备包含具有高功函数栅电极的非易失性存储器晶体管，该图2A到2D是示出用于形成包含存储器晶体管和逻辑晶体管两者的半导体设备的工艺流程的中间结构的局部横截面侧视图。为了清楚的目的，众所周知且与本发明不相关的半导体制造的多种细节已经从以下描述中省略。
参考图2A，半导体设备的制造以在晶片或衬底206的表面204上形成ONO电介质堆叠202开始。通常，ONO电介质堆叠202包含薄的下方的氧化物层或隧穿氧化物层208以及顶部氧化物层或阻挡氧化物层212，该薄的下方的氧化物层或隧穿氧化物层208将电荷俘获或存储层210与在衬底206中的存储器晶体管的沟道区(未示出)分开或电绝缘。优选地，如上文指出并且如图2A-2D中所示，电荷存储层210是包含至少顶部电荷俘获氮氧化物层210A和下方的大体上的无俘获氮氧化物层210B的多层电荷存储层。
通常，衬底206可以包含任何已知的硅基半导体材料，该硅基半导体材料包含硅、硅锗、绝缘体上的硅或蓝宝石上的硅衬底。可选择地，衬底206可以包含在非硅基半导体材料(比如，砷化稼、锗、氮化稼或铝-磷化铝)上形成的硅层。优选地，衬底206是掺杂的或无掺杂的硅衬底。
ONO电介质堆叠202的下方氧化物层或隧穿氧化物层208通常包含相对薄的二氧化硅(SiO2)层，其从约15埃到约并且更优选地约隧穿氧化物层208可以通过任何适当的手段来形成或沉积，这些手段包括例如使用化学气相沉积(CVD)来沉积或热生长。在优选的实施方案中，隧穿介质层使用蒸气退火来形成或生长。通常，工艺包含其中衬底206被放置在沉积室或加工室中，被加热到从约700℃到约850℃的温度，并且被暴露于湿蒸气持续预先确定的时间段的湿式氧化方法，该预先确定的时间段基于所完成的隧穿氧化物层208的期望厚度来选择。示例性的加工时间是从约5分钟到约20分钟。氧化可以在大气压下或在低压下进行。
在优选的实施方案中，多层电荷存储层210的氮氧化物层210A、210B在利用不同的工艺和工艺气体或原始材料的分开的步骤中形成或沉积，并且具有从约到约并且更优选地为约的总厚度或组合厚度。下方无俘获氮氧化物层210B可以通过任何适当的手段来形成或沉积，这些手段包括例如使用工艺气体在低压CVD工艺中沉积，该工艺气体包括：硅源，比如甲硅烷(SiH4)、氯甲硅烷(SiH3Cl)、二氯甲硅烷(SiH2Cl2)、四氯甲硅烷(SiCl4)；氮源，比如氮气(N2)、氨(NH3)、三氧化氮(NO3)或一氧化二氮(N2O)；以及含氧气体，比如氧气(O2)或N2O。在一个实施方案中，无俘获氮氧化物层210B使用包括二氯甲硅烷、NH3和N2O的工艺气体以低压CVD工艺来沉积，同时使室保持在从约5毫托(mT)到约500mT的压力下，并且使衬底保持在从约700℃到约850℃并且更优选为至少约780℃的温度下，持续从约2.5分钟到约20分钟的时段。特别地，工艺气体可以包括以从约8:1到约1:8的比例混合的N2O和NH3的第一气体混合物以及以从约1:7到约7:1的比例混合的DCS和NH3的第二气体混合物，并且能够以从约每分钟5标准立方厘米(sccm)到约每分钟200标准立方厘米的流速被引入。
顶部的电荷俘获氮氧化物层210A可以使用包括双叔丁基氨基甲硅烷(BTBAS)的工艺气体以CVD工艺被沉积在底部氮氧化物层210B之上。已经发现的是，BTBAS的使用通过增加电荷俘获氮氧化物层210A中的碳水平来增加在氮氧化物中形成的深陷阱的数目。此外，这些深陷阱减少了由于热辐射导致的电荷损失，从而进一步改善数据保留。更优选地，工艺气体包括以预先确定的比例混合的BTBAS和氨(NH3)以在氮氧化物电荷俘获层中提供窄带隙能量水平。特别地，工艺气体可以包括以从约7:1到约1:7的比例混合的BTBAS和NH3。例如，在一个实施方案中，在从约5mT到约500mT的室压力下以及在从约700℃到约850℃并且更优选地为至少约780℃的衬底温度下持续从约2.5分钟到约20分钟的时段，以低压CVD工艺使用BTBAS和氨NH3来沉积电荷俘获氮氧化层210A。
已经发现的是，在以上条件下产生或沉积的氮氧化物层产生富含陷阱的氮氧化物层210A，这改善了编程速度和擦除速度并且增加编程电压和擦除电压之间的初始差异(窗口)而不损害存储器晶体管的电荷损失率，从而延长设备的使用寿命(EOL)。优选地，电荷俘获氮氧化物层210A具有至少约1E10/cm2、并且更优选地从约1E12/cm2到约1E14/cm2的电荷陷阱密度。
可选择地，电荷俘获氮氧化层210A可以使用包括BTBAS并且大体上不包括氨(NH3)的工艺气体以CVD工艺被沉积在底部氮氧化物层210B之上。在该方法的这个替代实施方案中，沉积顶部电荷俘获氮氧化物层210A的步骤接着是在包含一氧化二氮(N2O)、NH3和/或一氧化氮(NO)的氮气环境中的热退火步骤。
优选地，顶部电荷俘获氮氧化物层210A在被用来形成底部的无俘获氮氧化物层210B的相同的CVD工具中被相继沉积，大体上没有破坏沉积室上的真空。更优选地，电荷俘获氮氧化物层210A在大体上没有改变衬底206在无俘获氮氧化物层210B的沉积期间被加热的温度的情况下被沉积。
用于下方的无俘获氮氧化物层210B的适当的厚度已经被发现是从约到约并且已经发现底部层和顶部电荷俘获氮氧化物层之间的厚度的比例从约1:6到约6:1，并且更优选地至少为约1:4。
ONO电介质堆叠202的顶部氧化物层212包含从约到约并且更优选地为约的相对厚的SiO2层。顶部氧化物层212可以通过任何适当的手段来形成或沉积，这些手段包括例如使用CVD来沉积或热生长。在优选的实施方案中，顶部氧化物层212为使用CVD工艺来沉积的高温氧化物(HTO)。通常，沉积工艺包括使衬底206在沉积室中在从约50mT到约1000mT的压力下暴露于硅源比如甲硅烷、氯甲硅烷、或二氯甲硅烷并且暴露于含氧气体比如O2或N2O持续从约10分钟到约120分钟的时段，同时使衬底保持在从约650℃到约850℃的温度下。
优选地，顶部氧化物层212以用来形成氮氧化物层210A、210B的相同的工具被相继沉积。更优选地，氮氧化物层210A、210B以及顶部氧化物层212以用来生长隧穿氧化物层208的相同的工具形成或沉积。适当的工具包括例如可从加利福尼亚的Scott Valley的AVIZA技术商购的ONOAVP。
参考图2B，在其中半导体设备还包含在相同衬底的表面上形成的逻辑晶体管(比如MOS逻辑晶体管)的那些实施方案中，ONO电介质堆叠202从其中待形成逻辑晶体管并且在其上形成氧化物层214的表面204的区或区域中除去。
通常，使用标准的光刻法技术和氧化物蚀刻技术将ONO电介质堆叠202从表面204的期望的区或区域中除去。例如，在一个实施方案中，图案化的掩膜层(未示出)由在ONO电介质堆叠202上沉积的光致抗蚀剂和使用结合或产生等离子体的低压射频(RF)蚀刻或除去的暴露区而形成，该等离子体包括氟化烃和/或氟碳化合物，比如通常被称为的C2H2F4。通常，工艺气体还包括以选择为在加工期间保持从约50mT到约250mT的蚀刻室中的压力的流速的氩气(Ar)和氮气(N2)。
逻辑晶体管的氧化物层214可以包含具有从约到约的厚度的SiO2层，并且可以使用CVD来沉积或热生长。在一个实施方案中，氧化物层214使用蒸气氧化工艺来热生长，例如通过使衬底206保持在从约650℃到约850℃的温度的蒸气环境中持续从约10分钟到约120分钟的时段。
接下来，掺杂的多晶硅层形成在ONO电介质堆叠202的表面上，并且更优选地形成在逻辑晶体管的氧化物层214的表面上。更优选地，衬底206是硅衬底或具有硅表面，在其上形成ONO电介质堆叠以形成硅-氧化物-氮化物-氧化物-硅(SONOS)存储器晶体管的SONOS栅极堆叠。
参考图2C，掺杂的多晶硅层的形成开始于将具有从约到约的厚度的共形的多晶硅层216沉积在ONO电介质堆叠202和氧化物层214之上。多晶硅层216可以通过任何适当的手段来形成或沉积，这些手段包括例如使用硅源或硅前体以低压CVD工艺沉积。在一个实施方案中，多晶硅层216使用含硅工艺气体(比如，甲硅烷或二氯甲硅烷以及N2)以低压CVD工艺来沉积成大体上无掺杂的多晶硅层，同时使衬底206保持在从约5mT到约500mT的压力以及在从约600℃到约1000℃的温度的室中持续从约20分钟到约100分钟的时段。通过在低压CVD工艺期间将气体(比如，磷化氢、砷化氢、乙硼烷或二氟化硼(difluoroborane)(BF2))添加到CVD室中，多晶硅层216可以直接被形成或生长成掺杂的多晶硅层。
在一个实施方案中，在以LPCVD工艺生长或形成之后，多晶硅层216使用离子注入工艺进行掺杂。例如，多晶硅层216可以通过以从约5千电子伏(keV)到约100千电子伏的能量以及从约1e14cm-2到约1e16cm-2的剂量注入硼(B+)或BF2离子而被掺杂以形成N型(NMOS)的SONOS存储器晶体管，以及优选地具有高功函数栅电极的P型(PMOS)的逻辑晶体管。更优选地，多晶硅层216掺杂为选择的浓度或剂量使得从栅电极中除去电子所需要的最小能量是从至少约4.8电子伏(eV)到约5.3eV。
可选择地，在图案化或蚀刻多晶硅层和下面的电介质层之后，多晶硅层216可以通过离子注入被掺杂。将理解的是，此实施方案包括另外的掩膜步骤以保护衬底206的表面204和/或电介质层的暴露区域以免接受不期望的掺杂。然而，不管注入发生在图案化之前或之后，通常此类掩膜步骤被包括在现有工艺流程中。
参考图2D，多晶硅层216和下面的电介质堆叠202以及氧化物层214被图案化或蚀刻以形成存储器晶体管220和逻辑晶体管222的高功函数栅电极218。在一个实施方案中，多晶硅层216可以使用包含氢溴酸(HBr)、氯(CL2)和/或氧(O2)的等离子体在约25毫托的压力和约450W的功率下蚀刻或图案化。氧化物层208、212、214以及氮氧化物层210A、210B可以使用如描述的标准光刻法技术和氧化物蚀刻技术进行蚀刻。例如，在一个实施方案中，图案化的多晶硅层216被用作掩膜，并且暴露的氧化物层208、212、214以及氮氧化物层210A、210B使用低压RF等离子体来蚀刻或除去。通常，等离子体由工艺气体形成，该工艺气体包括氟化烃和/或氟碳化合物并且还包括以被选择以在加工期间保持从约50mT到约250mT的蚀刻室中的压力的流速的Ar和N2。
最后，用单个或多个退火步骤使衬底在从约800℃到约1050℃的温度下热退火持续从约1秒到约5分钟的时间，以赶进被注入多晶硅层216中的离子并且修复由离子注入引起的多晶硅层的晶体结构的损坏。可选择地，高级退火技术(比如闪光和激光)可以在与1350℃一样高的温度和与1毫秒一样低的退火时间下应用。
根据本发明的实施方案的包括含有高功函数栅电极的逻辑晶体管302和非易失性存储器晶体管304的半导体设备300的局部横截面侧视图在图3中示出。参考图3，存储器晶体管304在硅衬底306上形成并且包含由覆盖电介质堆叠310的掺杂的多晶硅层形成的高功函数栅电极308。介质堆叠310覆盖沟道区312并且控制通过沟道区312的电流，该沟道区312将重掺杂的源极和漏极(S/D)区314分开。优选地，电介质堆叠310包含隧穿电介质层316、多层电荷存储层318A、318B以及顶部氧化物层或阻挡氧化物层320。更优选地，多层电荷存储层318A、318B包括至少顶部电荷俘获氮氧化物层318A和下方的大体上无俘获氮氧化物层318B。任选地，如图3中所示，存储器晶体管304还包含包围栅极堆叠的一个或更多个侧壁间隔件322以将栅极堆叠与S/D区320的接触(未示出)电绝缘且与在衬底306上形成的半导体设备中的其他晶体管电绝缘。
逻辑晶体管302包含覆盖形成于沟道区328之上的氧化物层326的栅电极324，该沟道区328将重掺杂的源极和漏极区330分开，并且任选地可以包含包围栅极的一个或更多个侧壁间隔件332以将栅极与S/D区的接触(未示出)电绝缘。优选地，如图3中所示，逻辑晶体管302的栅电极324还包含由掺杂的多晶硅层形成的高功函数栅电极。
通常，半导体设备300还包含大量的隔离结构334(比如，硅的局部氧化(LOCOS)区或结构、场氧化区或结构(FOX)或浅槽隔离(STI)结构)以使形成于衬底306上的各个晶体管彼此电气隔离。
实施方式以及替代选择
在一个方面中，本公开涉及包含具有高功函数栅电极和多层电荷俘获区的存储器晶体管的半导体设备。图4A是示出一种此类存储器晶体管400的实施方案的横截面侧视图的方框图。存储器晶体管400包含ONNO堆叠402，该ONNO堆叠402包含形成于衬底408的表面406上的ONNO结构404。衬底408包含一个或更多个与栅极堆叠402对齐并且被沟道区412分开的扩散区410，比如源极和漏极区。通常，ONNO堆叠402包含在ONNO结构404之上形成并且与ONNO结构404接触的高功函数栅电极414。高功函数栅电极414通过ONNO结构404与衬底408分开或电气隔离。ONNO结构404包含使ONNO堆叠402与沟道区412分开或电气隔离的薄的下方氧化物层或隧穿电介质层416、顶部电介质层或阻挡电介质层420以及多层电荷俘获区422。
纳米线沟道区412可以包含多晶硅或再结晶的多晶硅以形成单晶沟道区。任选地，在沟道区412包含晶体硅的情况下，沟道区可以被形成以具有相对于沟道区的长轴的<100>表面晶体取向。
高功函数栅电极414包含掺杂的多晶硅层，其按照低压CVD工艺形成或沉积并且具有从约到约的厚度。如上文所提到，高功函数栅电极414的多晶硅层可以通过在低压CVD工艺期间将气体(比如磷化氢、砷化氢、乙硼烷或二氟化硼(BF2))添加到CVD室中而被直接形成或生长为掺杂的多晶硅层，或可以在按照CVD工艺生长或形成之后使用离子注入工艺来进行掺杂。在任一实施方案中，高功函数栅电极414的多晶硅层按照选择的浓度或剂量被掺杂使得从栅电极中除去电子需要的最小能量是从至少约4.8电子伏(eV)到约5.3eV。在示例性实施方案中，高功函数栅电极414的多晶硅层通过以从约5千电子伏(keV)到约100千电子伏的能量以及从约1e14cm-2到约1e16cm-2的剂量注入硼(B+)或BF2离子而被掺杂以形成N型(NMOS)的存储器晶体管。
隧穿电介质层416可以是任何材料并且具有任何厚度，该厚度适合允许电荷载体在施加的栅偏压下隧穿到多层电荷俘获区422内同时当存储器晶体管400未被偏压时保持对泄漏的适当屏障。在一个实施方案中，隧穿电介质层416通过热氧化工艺形成并且由二氧化硅或硅氧氮化物或其组合组成。在另一个实施方案中，隧穿电介质层416通过化学气相沉积(CVD)或原子层沉积(ALD)形成并且由电介质层组成，该电介质层可以包括但不限于氮化硅、氧化铪、氧化锆、硅酸铪、铪氧氮化物、铪锆氧化物以及氧化镧。在特定的实施方案中，隧穿电介质层416具有在1纳米-10纳米的范围中的厚度。在特定的实施方案中，隧穿电介质层416具有大约2纳米的厚度。
在一个实施方案中，阻挡电介质层420包含高温氧化物(HTO)。较高质量的HTO氧化物使得阻挡电介质层420能够被衡量厚度。在示例性实施方案中，包含HTO氧化物的阻挡电介质层420的厚度在2.5nm和10.0nm之间。
在另一个实施方案中，阻挡电介质层420还被修改以包含氮。在一个此类实施方案中，在阻挡电介质层420的厚度上氮以ONO堆叠的形式被包含。代替常规的纯氧阻挡电介质层的此类夹层结构有利地减少沟道区412和高功函数栅电极414之间的整个堆叠402的EOT，并且能够调节带偏移以减少载体向后注入。然后，ONO堆叠的阻挡电介质层420可以与隧穿电介质层416和多层电荷俘获层422一起被包含，该多层电荷俘获层422包含富氧的第一氮化物层422a、贫氧的第二氮化物层422b以及反隧穿层422c。
多层电荷俘获区422通常包含具有硅、氧以及氮的不同组成的至少两种氮化物层，包括富氧的第一氮化物层422a以及富硅、富氮且贫氧的第二氮化物层422b，富硅的。在某些实施方案(比如图4B中示出的实施方案)中，多层电荷俘获区还包括含有氧化物(比如二氧化硅)的反隧穿层422c，以提供包含ONNO结构404的ONNO堆叠402，该反隧穿层422c将贫氧的第二氮化物层422b与富氧的第一氮化物层422a分开。
已经发现的是，富氧的第一氮化物层422a减小编程之后和擦除之后的电荷损失率，这表现为在保留模式中的小的电压位移，然而富硅、富氮且贫氧的第二氮化物层422b提高了编程电压和擦除电压之间的初始差异的速度和增加量而不损害使用硅-氧化物-氮氧化物-氧化物-硅结构的实施方案制成的存储器晶体管的电荷损失率，从而延长设备的使用寿命。
还已经发现的是，反隧穿层422c在从隧穿层编程到第一氮化物层422a内期间大体上减少了在贫氧的第二氮化物层422b的边界处积聚的电子电荷的概率，这导致比用于常规的非易失性存储器晶体管更低的泄漏电流。
多层电荷俘获区可以具有从约到约的总厚度，并且在某些实施方案中具有少于约的总厚度，伴随着反隧穿层422c的厚度从约到约并且氮化物层404b、404a的厚度大体上相等。
现在将参考图5的流程图描述根据一个实施方案的形成或制造半导体设备的方法，该半导体设备包含具有高功函数栅电极和多层电荷俘获区的存储器晶体管。
参考图5，该方法开始于在衬底的表面上的含硅层上形成隧穿电介质层(比如第一氧化物层)(500)。隧穿电介质层可以通过任何适当的手段形成或沉积，这些手段包括等离子体氧化工艺、原位水汽生成工艺(ISSG)或自由基氧化工艺。在一个实施方案中，自由基氧化工艺包括使氢气(H2)和氧气(O2)流入加工室或炉内以通过氧化消耗一部分的衬底影响隧穿电介质层的生长。
接下来，多层电荷俘获区的富氧的第一氮化物层在隧穿电介质层的表面上形成(502)。在一个实施方案中，富氧的第一氮化物层在低压CVD工艺中使用硅源(比如甲硅烷(SiH4)、氯甲硅烷(SiH3Cl)、二氯甲硅烷或DCS(SiH2Cl2)、四氯甲硅烷(SiCl4)或双叔丁基氨基甲硅烷(BTBAS))、氮源(比如氮气(N2)、氨(NH3)、三氧化氮(NO3)或一氧化二氮(N2O))以及含氧气体(比如氧气(O2)或N2O)来形成或沉积。可选择地，可以使用其中氢已经被氘替换的气体，包括例如取代NH3的氘代氨(ND3)。用氘取代氢有利地使Si悬挂键在硅氧化物界面处钝化，从而增加设备的NBTI(负偏压温度不稳定性)寿命。
例如，通过将衬底放置在沉积室中并且引入包括N2O、NH3以及DCS的工艺气体，同时使室保持在从约5毫托(mT)到约500mT的压力下并且使衬底保持在从约700摄氏度到约850摄氏度、并且在某些实施方案中至少约760摄氏度的温度下持续从约2.5分钟到约20分钟的时段，可以使下方的或富氧的第一氮化物层在隧穿电介质层之上沉积。特别地，工艺气体可以包括以从约8:1到约1:8的比例混合的N2O和NH3的第一气体混合物以及以从约1:7到约7:1的比例混合的DCS和NH3的第二气体混合物，并且能够以从约每分钟5标准立方厘米(sccm)到约每分钟200标准立方厘米的流速被引入。已经发现的是，在这些条件下产生或沉积的氮氧化层产生富硅、富氧的第一氮化物层。
接下来，反隧穿层在第一氮化物层的表面上形成或沉积(504)。正如隧穿电介质层，反隧穿介质层可以通过任何适当的手段来形成或沉积，这些手段包括等离子体氧化工艺、原位水汽生成(ISSG)工艺或自由基氧化工艺。在一个实施方案中，自由基氧化工艺包括使氢气(H2)和氧气(O2)流入分批加工室或炉内以通过氧化消耗一部分的第一氮化物层来影响反隧穿层的生长。
然后，多层电荷俘获区的顶部的或贫氧的第二氮化物层在反隧穿层的表面上形成(506)。在CVD工艺中使用包括N2O、NH3以及DCS的工艺气体，在从约5mT到约500mT的压力下以及在从约700摄氏度到约850摄氏度、并且在某些实施方案中至少约760摄氏度的衬底温度下，持续从约2.5分钟到约20分钟的时段，可以使贫氧的第二氮化物层在反隧穿层之上沉积。特别地，工艺气体可以包括以从约8:1到约1:8的比例混合的N2O和NH3的第一气体混合物以及以从约1:7到约7:1的比例混合的DCS和NH3的第二气体混合物，并且能够以从约5sccm到约20sccm的流速被引入。已经发现的是，在这些条件下产生或沉积的氮化层产生富硅、富氮且贫氧的第二氮化物层，这改善编程电压和擦除电压之间的初始差异的速度和增加量而不损害使用硅-氧化物-氮氧化物-氧化物-硅结构的实施方案制成的存储器晶体管的电荷损失率，从而延长设备的使用寿命。
在某些实施方案中，在CVD工艺中使用包括以从约7:1到约1:7的比例混合的BTBAS和氨(NH3)的工艺气体可以使贫氧的第二氮化物层在反隧穿层之上沉积，以进一步包括选择的碳浓度以增加其中陷阱的数目。在第二氮氧化物层中选择的碳浓度可以包括从约5％到约15％的碳浓度。
接下来，顶部阻挡氧化物层或顶部阻挡电介质层在多层电荷俘获区的贫氧的第二氮化物层的表面上形成(508)。正如隧穿电介质层和反隧穿层，阻挡电介质层可以通过任何适当的手段来形成或沉积，这些手段包括等离子体氧化工艺、原位水汽生成(ISSG)工艺或自由基氧化工艺。在一个实施方案中，阻挡电介质层包含使用CVD工艺沉积的高温氧化物(HTO)。通常，沉积工艺包括使衬底306在从约50mT到约1000mT的压力下的沉积室中暴露于硅源(比如甲硅烷、氯甲硅烷、或二氯甲硅烷)以及含氧气体(比如O2或N2O)持续从约10分钟到约120分钟的时期，同时使衬底保持在从约650℃到约850℃的温度下。
可选择地，使用ISSG氧化工艺来形成阻挡电介质层。在一个实施方案中，用已经添加了从约0.5％到约33％的氢气的富氧的气体混合物氢气在RTP室(比如上文描述的来自应用材料(Applied Materials)的ISSG室)中在从约8托到约12托的压力和约1050℃的温度下进行ISSG。
将理解的是，在任一实施方案中，第二氮化物层的厚度可以被调整或增加，因为某些贫氧的第二氮化物层在形成阻挡电介质层的过程期间将实际上将被消耗或氧化。
最后，高功函数栅电极在阻挡电介质层上形成并且与阻挡电介质层接触(510)。高功函数栅电极包含按照低压CVD工艺形成或沉积并且具有从约到约的厚度的掺杂的多晶硅层。如上文所提到，高功函数栅电极的多晶硅层可以通过在低压CVD工艺期间将气体(比如磷化氢、砷化氢、乙硼烷或二氟化硼(BF2))添加到CVD室中而直接形成或生长为掺杂的多晶硅层，或可以在CVD工艺中的生长或形成之后使用离子注入工艺来进行掺杂。在任一实施方案中，高功函数栅电极的多晶硅层掺杂为选择的浓度或剂量使得从栅电极中除去电子需要的最小能量是从至少约4.8电子伏(eV)到约5.3eV。在示例性实施方案中，高功函数栅电极的多晶硅层通过以从约5千电子伏(keV)到约100千电子伏的能量以及从约1e14cm-2到约1e16cm-2的剂量注入硼(B+)或BF2离子而被掺杂以形成N型(NMOS)的存储器晶体管。
在完成栅极堆叠制造的情况下，另外的加工可以如本领域中已知地发生以推断SONOS型的存储器设备的制造。
在另一方面中，本公开还涉及包含电荷俘获区的多栅存储器晶体管或多栅表面的存储器晶体管以及制造该存储器晶体管的方法，该电荷俘获区覆盖沟道区的两个或两个以上侧面，该沟道区在衬底表面上(on)或上方(above)形成。多栅设备包括平面的设备和非平面的设备两者。平面的多栅设备(未示出)通常包括双栅平面设备，其中大量的第一层被沉积以在随后形成的沟道区之下形成第一栅，并且大量的第二层被沉积在其之上以形成第二栅。非平面的多栅设备通常包括在衬底表面上或上方形成并且在三个或三个以上侧面上被栅包围的水平沟道区或垂直沟道区。
图6A示出包含高功函数栅电极的非平面的多栅存储器晶体管的一个实施方案。参考图6A，通常被称为finFET的存储器晶体管600包含由覆盖衬底606上的表面604的半导体材料的薄膜或层形成的沟道区602，该沟道区602连接存储器晶体管的源极区608和漏极区610。沟道区602在三侧上被鳍状物围住，这形成设备的栅极612。栅极612的厚度(在从源极区到漏极区的方向上测量的)决定设备的有效沟道区长度。正如上文描述的实施方案，沟道区602可以包含多晶硅或再结晶的多晶硅以形成单晶沟道区。任选地，在沟道区602包含晶体硅的情况下，沟道区可以被形成为具有相对于沟道区的长轴的<100>表面晶体取向。
根据本公开，图6A的非平面的多栅存储器晶体管600可以包含高功函数栅电极和多层电荷俘获区。图6B是包括衬底606、沟道区602以及栅极612的一部分的图6A的非平面的存储器晶体管的一部分的横截面视图，示出高功函数栅电极614和多层电荷俘获区616。栅极612还包含覆盖凸起的沟道区602的隧穿介质层618以及覆盖多层电荷俘获区616的阻挡电介质层620以形成存储器晶体管600的控制栅。沟道区602和栅极612可以直接在衬底606上形成或在形成于衬底上(on)或上方(over)的绝缘层或介质层622(比如，隐埋氧化物层)上形成。
正如上文描述的实施方案，高功函数栅电极614包含按照低压CVD工艺形成或沉积并且具有从约到约的厚度的掺杂的多晶硅层。通过添加气体(比如磷化氢、砷化氢、乙硼烷或BF2)，高功函数栅电极614的多晶硅层可以被直接形成或生长为掺杂的多晶硅层，并且按照选择的浓度或剂量被掺杂使得从栅电极中除去电子需要的最小能量是从至少约4.8eV到约5.3eV。在示例性实施方案中，高功函数栅电极614的多晶硅层按照从约1e14cm-2到约1e16cm-2的浓度被掺杂。
参考图6B，多层电荷俘获区616包含靠近隧穿介质层618的包含氮化物的至少一个下方的或底部的富氧的第一氮化物层616a以及覆盖富氧的第一氮化物层的上面的或顶部的贫氧的第二氮化物层616b。通常，贫氧的第二氮化物层616b包含富硅、贫氧的氮化物层并且包含分布在多层电荷俘获区中的电荷陷阱中的多数，然而富氧的第一氮化物层616a包含富氧的氮化物或硅氮氧化物，并且相对于贫氧的第二氮化物层是富氧的以减少其中电荷陷阱的数目。对于富氧，其意指其中氧在富氧的第一氮化物层616a中的浓度是从约15％到约40％，然而氧在贫氧的第二氮化物层616b中的浓度少于约5％。
在一个实施方案中，阻挡介质620还包含氧化物(比如HTO)以提供ONNO结构。沟道区602和覆盖的ONNO结构可以直接在硅衬底606上形成并且用高功函数栅电极614覆盖以提供SONNOS结构。
在某些实施方案(比如图6B中示出的实施方案)中，多层电荷俘获区616还包括含有电介质(比如氧化物)的至少一个薄的中间层或反隧穿层616c，其将贫氧的第二氮化物层616b与富氧的第一氮化物层616a分开。如上文所提到，反隧穿层616c在从隧穿编程到第一氮化物层616a内期间大体上减少在贫氧的第二氮化物层616b的边界处积聚的电子电荷的概率。
正如上文描述的实施方案，富氧的第一氮化物层616a和贫氧的第二氮化物层616b中的任一个或两个可以包含硅氮化物或硅氮氧化物，并且可以例如通过包括以确定的比例和流速的N2O/NH3和DCS/NH3气体混合物的CVD工艺来形成，以提供富硅且富氧的氮氧化物层。然后，多层电荷存储结构的第二氮化物层在中间氧化物层上形成。贫氧的第二氮化物层616b具有不同于富氧的第一氮化物层616a所具有的那种的氧、氮和/或硅的化学计量组成，并且还可以通过CVD工艺使用包括以确定的比例和流速的DCS/NH3和N2O/NH3气体混合物的工艺气体来形成或沉积以提供富硅、贫氧的顶部氮化物层。
在包括含有氧化物的中间层或反隧穿层616c的那些实施方案中，反隧穿层可以通过使用自由基氧化使底部氮氧化物层氧化到选定的深度来形成。例如，可以在1000-1100摄氏度的温度下使用单个晶片工具进行自由基氧化，或可以在800-900摄氏度的温度下使用间歇反应器工具进行自由基氧化。H2气体和O2气体的混合物可以在300-500托的压力下被利用于分批工艺，或在10-15托的压力下使用单个蒸汽工具；使用单个晶片工具持续1-2分钟的时间，或使用分批工艺持续30分钟-1小时的时间。
最后，在包括含有氧化物的阻挡介质620的那些实施方案中，氧化物可以通过任何适当的手段来形成或沉积。在一个实施方案中，阻挡电介质620的氧化物是按照HTO CVD工艺沉积的高温氧化物。可选择地，阻挡电介质620或阻挡氧化物层可以被热生长，然而，将理解的是，在此实施方案中，顶部的氮化物厚度可以被调整或增加，因为某些顶部的氮化物在热生长阻挡氧化物层的过程期间实际上将被消耗或氧化。第三选择是使用自由基氧化将第二氮化物层氧化到选定的深度。
用于富氧的第一氮化物层616a的适当的厚度可以是从约到约(具有某些允许的偏差，例如)，其中约可以被自由基氧化消耗以形成反隧穿层616c。用于贫氧的第二氮化物层616b的适当的厚度可以是至少在某些实施方案中，贫氧的第二氮化物层616b可以被形成直到厚，其中可以被自由基氧化消耗以形成阻挡电介质620。在一些实施方案中，富氧的第一氮化物层616a和贫氧的第二氮化物层616b之间的厚度比例是大约1:1，然而其他的比例也是可能的。
在其他实施方案中，贫氧的第二氮化物层616b和阻挡电介质620中的任一个或两个可以包含高K电介质。适当的高K电介质包括：铪基材料，比如HfSiON、HfSiO或HfO；锆基材料，比如ZrSiON、ZrSiO或ZrO；以及钇基材料，比如Y2O3。
在图7A和7B中示出的另一个实施方案中，存储器晶体管可以包含由覆盖衬底表面的半导体材料的薄膜形成的纳米线沟道区，该纳米线沟道区连接存储器晶体管的源极区和漏极区。对于纳米线沟道区，其意指在晶体硅材料的薄带中形成的导电沟道区，该导电沟道区具有约10纳米(nm)或更少并且更优选地少于约6nm的最大横截面尺寸。
参考图7A，存储器晶体管700包含水平的纳米线沟道区702，其由在衬底706上的表面上或覆盖衬底706上的表面的半导体材料的薄膜或层形成并且连接存储器晶体管的源极区708和漏极区710。在示出的实施方案中，设备具有环栅(GAA)结构，其中纳米线沟道区702在所有侧面上被设备的栅极712围住。栅极712的厚度(在从源极区到漏极区的方向中测量)决定设备的有效沟道区长度。正如上文描述的实施方案，纳米线沟道区702可以包含多晶硅或再结晶的多晶硅以形成单晶沟道区。任选地，在沟道区702包含晶体硅的情况下，沟道区可以被形成为具有相对于沟道区的长轴的<100>表面晶体取向。
根据本公开，图7A的非平面的多栅存储器晶体管700可以包含高功函数栅电极和多层电荷俘获区。图7B是包括衬底706、纳米线沟道区702以及栅极712的一部分的图7A的非平面的存储器晶体管的一部分的横截面视图，示出高功函数栅电极714和多层电荷俘获区716a-716c。参考图7B，栅极712还包含覆盖纳米线沟道区702的隧穿电介质层718以及阻挡电介质层720。
正如上文描述的实施方案，高功函数栅电极714包含按照低压CVD工艺形成或沉积并且具有从约到约的厚度的掺杂的多晶硅层。通过添加气体(比如磷化氢、砷化氢、乙硼烷或BF2)，高功函数栅电极714的多晶硅层可以被直接形成或生长为掺杂的多晶硅层，并且按照选择的浓度或剂量被掺杂使得从栅电极中除去电子需要的最小能量是从至少约4.8eV到约5.3eV。在示例性实施方案中，高功函数栅电极714的多晶硅层按照从约1e14cm-2到约1e16cm-2的浓度被掺杂。
多层电荷俘获区716a-716c包含靠近隧穿介质层718的含有氮化物的至少一个内部的富氧的第一氮化物层716a以及覆盖富氧的第一氮化物层的外部的贫氧的第二氮化物层716b。通常，外部的贫氧的第二氮化物层716b包含富硅、贫氧的氮化物层并且包含分布在多层电荷俘获区中的电荷陷阱中的多数，然而富氧的第一氮化物层716a包含富氧的氮化物或硅氮氧化物，并且相对于外部的贫氧的第二氮化物层是富氧的以减少其中电荷陷阱的数目。
在某些实施方案(比如示出的那种)中，多层电荷俘获区716还包括含有电介质(比如氧化物)的至少一个薄的中间层或反隧穿层716c，其将外部的贫氧的第二氮化物层716b与富氧的第一氮化物层716a分开。反隧穿层716c在从隧穿编程到富氧的第一氮化物层716a内期间大体上降低在外部的贫氧的第二氮化物层716b的边界处积聚的电子电荷的概率，这导致较低的泄漏电流。
正如上文描述的实施方案，富氧的第一氮化物层716a和外部的贫氧的第二氮化物层716b中的任一个或两个可以包含硅氮化物或硅氮氧化物，并且可以例如通过包括以确定的比例和流速的N2O/NH3和DCS/NH3气体混合物的CVD工艺来形成以提供富硅且富氧的氮氧化物层。然后，多层电荷存储结构的第二氮化物层在中间氧化物层上形成。外部的贫氧的第二氮化物层716b具有不同于富氧的第一氮化物层716a所具有的那种的氧、氮和/或硅的化学计量组成，并且还可以通过CVD工艺使用包括以确定的比例和流速的DCS/NH3和N2O/NH3气体混合物的工艺气体来形成或沉积以提供富硅、贫氧的顶部氮化物层。
在包括含有氧化物的中间层或反隧穿层716c的那些实施方案中，反隧穿层可以通过使用自由基氧化使富氧的第一氮化物层716a氧化到选定的深度来形成。例如，可以在1000-1100摄氏度的温度下使用单个晶片工具进行自由基氧化，或可以在800-900摄氏度的温度下使用间歇反应器工具进行自由基氧化。H2气体和O2气体的混合物可以在300-500托的压力下用于分批工艺，或在10-15托的压力下使用单个蒸汽工具；使用单个晶片工具持续1-2分钟的时间，或使用分批工艺持续30分钟-1小时的时间。
最后，在其中阻挡电介质720包含氧化物的那些实施方案中，氧化物可以通过任何适当的手段来形成或沉积。在一个实施方案中，阻挡电介质层720的氧化物是按照HTO CVD工艺沉积的高温氧化物。可选择地，阻挡电介质层720或阻挡氧化物层可以被热生长，然而，将理解的是，在此实施方案中，外部的贫氧的第二氮化物层716b的厚度可能需要被调整或增加，因为某些顶部的氮化物在热生长阻挡氧化物层的过程期间实际上将被消耗或氧化。
用于富氧的第一氮化物层716a的适当的厚度可以是从约到约(具有某些允许的偏差，例如)，其中约可以通过自由基氧化消耗以形成反隧穿层716c。用于外部的贫氧的第二氮化物层716b的适当的厚度可以是至少在某些实施方案中，外部的贫氧的第二氮化物层716b可以被形成直到厚，其中可以通过自由基氧化消耗以形成阻挡电介质层720。在一些实施方案中，富氧的第一氮化物层716a和外部的贫氧的第二氮化物层716b之间的厚度的比例是大约1:1，然而其他的比例也是可能的。
在其他实施方案中，外部的贫氧的第二氮化物层716b和阻挡电介质层720中的任一个或两个可以包含高K电介质。适当的高K电介质包括：铪基材料，比如HfSiON、HfSiO或HfO；锆基材料，比如ZrSiON、ZrSiO或ZrO；以及钇基材料，比如Y2O3。
图7C示出被布置在位成本(Bit-Cost)可扩展或BiCS架构726中的图7A的非平面的多栅设备700的垂直串的横截面视图。架构726由非平面的多栅设备700的垂直串或堆叠组成，其中每个设备或单元包含沟道区702，该沟道区702覆盖衬底706并且连接存储器晶体管的源极区和漏极区(在此图中未示出)并且具有其中纳米线沟道区702在所有侧面上被栅极712围住的环栅(GAA)结构。与层的简单堆叠相比，BiCS架构减少了关键的光刻(lithography)步骤的数目，导致减少的每存储位的成本。
在另一个实施方案中，存储器晶体管是或包括含有垂直的纳米线沟道区的非平面的设备，该垂直的纳米线沟道区在半导体材料中或由半导体材料形成，该半导体材料在衬底上的大量的导电半导体层之上突出或从在衬底上的大量的导电半导体层中突出。在图8A中以剖面图示出的此实施方案的一个版本中，存储器晶体管800包含连接设备的源极区804和漏极区806的被形成为半导体材料的圆柱体的垂直的纳米线沟道区802。沟道区802被隧穿电介质层808、多层电荷俘获区810、阻挡电介质层812以及覆盖阻挡电介质层的高功函数栅电极814包围以形成存储器晶体管800的控制栅。沟道区802可以在半导体材料的大体上实心的圆柱体的外层中包含环状区，或可以包含形成于电介质填充物材料的圆柱体之上的环状层。正如上文描述的水平的纳米线，沟道区802可以包含多晶硅或再结晶的多晶硅以形成单晶沟道区。任选地，在沟道区802包含晶体硅的情况下，沟道区可以被形成为具有相对于沟道区的长轴的<100>表面晶体取向。
正如上文描述的实施方案，高功函数栅电极814包含按照低压CVD工艺形成或沉积并且具有从约到约的厚度的掺杂的多晶硅层。通过添加气体(比如磷化氢、砷化氢、乙硼烷或BF2)，高功函数栅电极814的多晶硅层可以被直接形成或生长为掺杂的多晶硅层，并且按照选择的浓度或剂量被掺杂使得从栅电极中除去电子需要的最小能量是从至少约4.8eV到约5.3eV。在示例性实施方案中，高功函数栅电极814的多晶硅层按照从约1e14cm-2到约1e16cm-2的浓度被掺杂。
在某些实施方案(比如图8B中示出的实施方案)中，多层电荷俘获区810包含最靠近隧穿电介质层808的至少内部或富氧的第一氮化物层810a以及外部或贫氧的第二氮化物层810b。任选地，如在示出的实施方案中，富氧的第一氮化物层810a和贫氧的第二氮化物层810b被包含氧化物的中间氧化物层或反隧穿层810c分开。
富氧的第一氮化物层810a和贫氧的第二氮化物层810b中的任一个或两个可以包含硅氮化物或硅氮氧化物，并且可以例如通过包括以确定的比例和流速的N2O/NH3和DCS/NH3气体混合物的CVD工艺来形成以提供富硅且富氧的氮氧化物层。
最后，贫氧的第二氮化物层810b和阻挡电介质层812中的任一个或两个可以包含高K电介质，比如HfSiON、HfSiO、HfO、ZrSiON、ZrSiO、ZrO或Y2O3。
用于富氧的第一氮化物层810a的适当的厚度可以是从约到约(具有某些允许的偏差，例如)，其中约可以通过自由基氧化消耗以形成反隧穿层810c。用于贫氧的第二氮化物层810b的适当的厚度可以是至少并且用于阻挡电介质层812的适当的厚度可以是从约
图8A的存储器晶体管800可以使用先栅极方案或后栅极方案来制成。图9A-9F示出用于制造图8A的非平面的多栅设备的先栅极方案。图10A-10F示出用于制造图8A的非平面的多栅设备的后栅极方案。
参考图9A，在先栅极方案中，第一或下方的电介质层902(比如氧化物)在衬底906中的第一掺杂的扩散区904(比如源极区或漏极区)之上形成。高功函数栅电极908在第一电介质层902之上形成以形成设备的控制栅，并且第二或上方的电介质层910在该高功函数栅电极908之上形成。正如上文描述的实施方案，高功函数栅电极908可以通过沉积和/或掺杂多晶硅层来形成，该多晶硅层具有从约到约的厚度和从约1e14cm-2到约1e16cm-2的掺杂浓度，使得从栅电极中除去电子需要的最小能量是从至少约4.8eV到约5.3eV。通过添加气体(比如磷化氢、砷化氢、乙硼烷或BF2)，多晶硅层可以按照低压CVD工艺被沉积为掺杂的多晶硅层，或可以在沉积之后使用离子注入工艺掺杂。
第一电介质层902和第二电介质层910可以通过CVD、自由基氧化来沉积，或通过使下面的层或衬底的一部分氧化来形成。通常，高功函数栅电极908的厚度是从约并且第一电介质层902和第二电介质层910的厚度是从约
参考图9B，第一开口912被蚀刻穿过上覆的高功函数栅电极908、以及第一电介质层902和第二电介质层910直到衬底906中的扩散区904。接下来，隧穿氧化物层914、电荷俘获区916以及阻挡电介质层918被相继沉积在开口中并且上方的电介质层910被平面化以产生图9C中示出的中间结构。
虽然未示出，但将理解的是，如在上文描述的实施方案中，电荷俘获区916可以包含多层电荷俘获区，该多层电荷俘获区包含靠近隧穿电介质层914的至少一个下方或富氧的第一氮化物层、以及覆盖富氧的第一氮化物层的上方或贫氧的第二氮化物层。通常，贫氧的第二氮化物层包含富硅、贫氧的氮化物层并且包含分布在多层电荷俘获区中的电荷陷阱中的多数，然而富氧的第一氮化物层包含富氧的氮化物或硅氮氧化物，并且相对于贫氧的第二氮化物层是富氧的以减少其中电荷陷阱的数目。在某些实施方案中，多层电荷俘获区916还包含将贫氧的第二氮化物层与富氧的第一氮化物层分开的含有电介质(比如氧化物)的至少一个薄的中间层或反隧穿层。
接下来，第二或沟道区开口920被各向异性地蚀刻穿过隧穿氧化物914、电荷俘获区916以及阻挡电介质918，图9D。参考图9E，半导体材料922被沉积在沟道区开口中以在其中形成垂直的沟道区924。垂直的沟道区924可以在半导体材料的大体上实心的圆柱体的外层中包含环状区，或如图9E中所示，可以包含包围电介质填充物材料926的圆柱体的单独的半导体材料层922。
参考图9F，上方的电介质层910的表面被平面化，并且包含形成于其中的第二掺杂的扩散区930(比如源极区或漏极区)的半导体材料层928被沉积在上方的电介质层之上以形成示出的设备。
参考图10A，在后栅极方案中，电介质层1002(比如氧化物)在衬底1006上的表面上的牺牲层1004之上形成，开口蚀刻穿过电介质层和牺牲层以及形成在其中的垂直的沟道区1008。正如上文描述的实施方案，垂直的沟道区1008可以在半导体材料1010(比如多晶硅或单晶硅)的大体上实心的圆柱体的外层中包含环状区，或可以包含包围电介质填充物材料的圆柱体(未示出)的单独的半导体材料层。电介质层1002可以包含能够将存储器晶体管800的随后形成的高功函数栅电极与上覆的电气有源层或另一存储器晶体管电气隔离的任何适当的电介质材料(比如硅氧化物)。
参考图10B，第二开口1012被蚀刻穿过电介质层1002和牺牲层1004直到衬底1006，并且牺牲层1004至少部分地被蚀刻或除去。牺牲层1004可以包含可以以相对于电介质层1002、衬底1006以及垂直的沟道区1008的材料的高选择性被蚀刻或除去的任何适当的材料。在一个实施方案中，牺牲层1004包含可以通过缓冲氧化物蚀刻(BOE蚀刻)除去的氧化物。
参考图10C和10D，隧穿电介质层1014、多层电荷俘获区1016a-c以及阻挡电介质层1018被相继沉积在开口中，并且电介质层1002的表面被平面化以产生图10C中示出的中间结构。如在上文描述的实施方案中，多层电荷俘获层1016a-c是分裂的多层电荷俘获层，其包含最靠近隧穿电介质层1014的至少内部的富氧的第一氮化物层1016a和外部的贫氧的第二氮化物层1016b。任选地，第一电荷俘获层和第二电荷俘获层可以被中间氧化物层或反隧穿层1016c分开。
接下来，高功函数栅电极1022被沉积到第二开口1012中并且上方的电介质层1002的表面被平面化以产生图10E中示出中间结构。正如上文描述的实施方案，高功函数栅电极1022包含具有从约1e14cm-2到约1e16cm-2的掺杂浓度的掺杂的多晶硅层，使得从栅电极中除去电子需要的最小能量是从至少约4.8eV到约5.3eV。通过将气体(比如磷化氢、砷化氢、乙硼烷或BF2)添加到CVD工艺，高功函数栅电极1022的多晶硅层被直接生长为掺杂的多晶硅层。最后，开口1024被蚀刻穿过栅极层1022以形成分开的存储器设备1026A和1026B的控制栅。
本发明的特定实施方案和实例的前述描述已经被呈现用于说明和描述的目的，虽然本发明已经通过某些前述的实例来描述和说明，但是其不应被理解为受此限制。其不意图是详尽的或将本发明限制于公开的准确形式，并且在本发明范围之内的多种修改、改进以及变型根据以上所述的教导是可能的。本发明的范围旨在包括如本文公开以及通过所附的权利要求及其等效物公开的一般范围。本发明的范围由包括已知的等效物和在提交本申请时不可预见的等效物的权利要求来限定。

Claims (18)

1.一种存储器设备，包括：
栅极结构；
沟道，所述沟道定位在第一扩散区和第二扩散区之间，并电气连接所述第一扩散区和第二扩散区；以及
布置在所述栅极结构和所述沟道之间的隧穿电介质层、多层电荷俘获层和阻挡电介质层，
其中所述多层电荷俘获层包括第一电介质层以及反隧穿层，所述第一电介质层被布置为邻接第二电介质层，所述反隧穿层被布置在所述第一电介质层和第二电介质层之间，其中所述反隧穿层包括氧化层，并且其中所述第一电介质层包括富氧的氮化物并且所述第二电介质层包括贫氧的氮化物。
2.如权利要求1所述的存储器设备，其中，所述沟道、所述第一扩散区和所述第二扩散区至少部分地形成在半导体材料结构内。
3.如权利要求1所述的存储器设备，其中，所述沟道、所述第一扩散区和所述第二扩散区被布置在半导体材料结构之上。
4.如权利要求1所述的存储器设备，其中，所述沟道、所述第一扩散区和所述第二扩散区被悬挂在半导体材料结构之上。
5.如权利要求1所述的存储器设备，其中，所述沟道是竖直的并且被定向为实质上垂直于半导体材料结构。
6.如权利要求1所述的存储器设备，其中，所述第一电介质层被布置为邻接所述隧穿电介质层且实质上是无陷阱的，并且其中所述第二电介质层被布置为邻接所述阻挡电介质层。
7.如权利要求1所述的存储器设备，其中，所述沟道包括硅纳米线沟道。
8.如权利要求1所述的存储器设备，其中，所述栅极结构包括高功函数栅电极。
9.如权利要求7所述的存储器设备，还包括环栅GAA结构，其中所述硅纳米线沟道的所有四个侧面被所述栅极结构围住。
10.如权利要求8所述的存储器设备，其中，所述高功函数栅电极包括P+掺杂的多晶硅层。
11.如权利要求1所述的存储器设备，其中，所述阻挡电介质层包括高K高温氧化物HTO。
12.一种半导体设备，包括：
存储器设备，所述存储器设备包括：
栅极结构，所述栅极结构包括第一高功函数栅电极；
沟道，所述沟道定位在第一扩散区和第二扩散区之间，并电气连接所述第一扩散区和所述第二扩散区，其中所述沟道是竖直的并且被定向为实质上垂直于半导体材料结构；以及
布置在所述栅极结构和所述沟道之间的隧穿电介质层、多层电荷俘获层和阻挡电介质层，其中所述多层电荷俘获层包括第一电介质层，所述第一电介质层被布置为邻接第二电介质层，其中所述第一电介质层包括富氧的氮化物并且所述第二电介质层包括贫氧的氮化物；以及
金属氧化物半导体MOS逻辑设备，所述MOS逻辑设备包括栅极氧化物层和布置在其上的第二高功函数栅电极。
13.如权利要求12所述的半导体设备，其中，所述MOS逻辑设备至少部分地形成在半导体材料结构内。
14.如权利要求13所述的半导体设备，其中，所述沟道是竖直的并且被定向为实质上正交于所述半导体材料结构。
15.如权利要求12所述的半导体设备，其中，所述多层电荷俘获层的所述第一电介质层被布置为邻接所述隧穿电介质层，并且实质上是无陷阱的，并且其中所述第二电介质层被布置为邻接所述阻挡电介质层。
16.一种半导体设备，包括：
存储器设备，所述存储器设备包括：
栅极结构，所述栅极结构包括第一高功函数栅电极；
阻挡电介质层，所述阻挡电介质层被布置为邻接所述栅极结构；
多层电荷俘获层，所述多层电荷俘获层被布置为邻接所述阻挡电介质层，其中所述多层电荷俘获层包括第一电介质层，所述第一电介质层被布置为邻接第二电介质层，其中所述第一电介质层包括富氧的氮化物并且所述第二电介质层包括贫氧的氮化物；
隧穿电介质层，所述隧穿电介质层被布置为邻接所述多层电荷俘获层；以及
沟道，所述沟道被布置为邻接所述隧穿电介质层，其中所述沟道被定位在第一扩散区和第二扩散区之间，并电气连接所述第一扩散区和所述第二扩散区，其中所述沟道是竖直的并且被定向为实质上垂直于半导体材料结构；以及
金属氧化物半导体MOS逻辑设备，所述MOS逻辑设备包括栅极氧化物层和布置在其上的第二高功函数栅电极。
17.如权利要求16所述的半导体设备，其中，所述MOS逻辑设备至少部分地形成在半导体材料结构上。
18.如权利要求16所述的半导体设备，其中，所述多层电荷俘获层还包括反隧穿层，所述反隧穿层被布置在所述第一电介质层和第二电介质层之间，并且其中所述反隧穿层包括氧化层。
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