JP2011233623A - 半導体装置 - Google Patents
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【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極MG6nとp型ウエルPW1との間および制御ゲート電極CG4nとメモリゲート電極MG6nとの間には、内部に電荷蓄積層5bを有する絶縁膜5が形成されている。この絶縁膜5は、酸化シリコン膜5aと、その上に形成された窒化シリコン膜5bと、その上に形成された酸化シリコン膜5cと、その上に形成されかつ酸化シリコン膜5cよりも薄い絶縁膜5dとの積層膜からなる。この絶縁膜5dは、ポリシリコンからなるメモリゲート電極MG6nに接している。絶縁膜5dは、Hf,Zr,Al,Ta,Laのうちの少なくとも1種を含む金属化合物により形成されているため、フェルミピニングを生じることができ、誘電率が高い。
【選択図】図2
Description
本発明は、不揮発性メモリ(不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置)を備えた半導体装置であり、不揮発性メモリは、主として電荷蓄積部にトラップ性絶縁膜(電荷を蓄積可能な絶縁膜)を用いたものである。以下の実施の形態では、不揮発性メモリは、nチャネル型MISFET(MISFET:Metal Insulator Semiconductor Field Effect Transistor)を基本としトラップ性絶縁膜を用いたメモリセルをもとに説明を行う。また、以下の実施の形態での極性(書込・消去・読出時の印加電圧の極性やキャリアの極性)は、nチャネル型MISFETを基本としたメモリセルの場合の動作を説明するためのものであり、pチャネル型MISFETを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。
本実施の形態は、上記実施の形態1の変形例であり、上記実施の形態1の技術を適用可能な他の不揮発性メモリについて説明する。
上記実施の形態1は、絶縁膜5の最上層の絶縁膜5dを、フェルミレベルピニングを生じ得る絶縁膜で、かつ、誘電率が高い絶縁膜として形成し、さらに、メモリゲート電極MGをシリコン膜6nで形成した。一方、本実施の形態においては、絶縁膜5を酸化シリコン膜5aと窒化シリコン膜5bと酸化シリコン膜5cとの積層構造で形成し、メモリゲート電極MGを金属膜6mnとシリコン膜6nとの積層膜で形成する。また、本実施の形態においても、上記実施の形態1と同様に、極性は、nチャネル型MISFETを基本としている。
本実施の形態は、上記実施の形態3の変形例であり、上記実施の形態3の技術を適用可能な他の不揮発性メモリについて説明する。
上記実施の形態1,2においては、絶縁膜5の最上層の絶縁膜5dをフェルミレベルピニングを生じ得る絶縁膜で、かつ、誘電率が高い絶縁膜として形成することにより、あるいは、上記実施の形態3,4においては、メモリゲート電極MGを金属膜6mn(金属膜6mp)とシリコン膜6n(シリコン膜6p)との積層膜で形成することにより、上述の所望の効果を得ることができた。本実施の形態においては、絶縁膜5の最上層に絶縁膜5dを形成し、かつ、メモリゲート電極MGを金属膜6mn(金属膜6mp)とシリコン膜6n(シリコン膜6p)との積層膜で形成する場合について説明する。本実施の形態においても、上記実施の形態1,3と同様に、極性は、nチャネル型MISFETを基本として説明する。
上記実施の形態1〜5においては、同じ半導体基板1に不揮発性メモリ(のメモリセルMC)に加えて容量素子C1が形成(混載)されている半導体装置の説明をしたが、容量素子C1は必ずしもメモリセルMCと同じ半導体基板上に形成されている必要はなく、容量素子C1として単独で形成してもよい。
1A メモリセル領域
1B キャパシタ形成領域
2 素子分離領域
3 絶縁膜
4n シリコン膜(n型のシリコン膜)
4p シリコン膜(p型のシリコン膜)
5 絶縁膜
5a,5c 酸化シリコン膜
5b 窒化シリコン膜
5d 絶縁膜
6n シリコン膜(n型のシリコン膜)
6mn 金属膜
6mp 金属膜
6p シリコン膜(p型のシリコン膜)
7a,7b n−型半導体領域
7c,7d p−型半導体領域
8a,8b n+型半導体領域
8c,8d p+型半導体領域
11 金属シリサイド層
12 絶縁膜
13a バリア導体膜
13b 主導体膜
14 絶縁膜
103 絶縁膜
105 絶縁膜
105a,105c 酸化シリコン膜
105b 窒化シリコン膜
203 絶縁膜
205 絶縁膜
205a 酸化シリコン膜
205b 窒化シリコン膜
205d 絶縁膜
C1 容量素子
CG,CG101,CG201 制御ゲート電極
CNT コンタクトホール
DE 容量絶縁膜
L1,L2 距離
LE 下部電極
M1 配線
MC メモリセル
MD,MS 半導体領域
MG,MG1,MG2,MG101,MG201 メモリゲート電極
PG プラグ
PW,PW101,PW201 p型ウエル
RP1 フォトレジストパターン
SP1 シリコンスペーサ
SW 側壁絶縁膜
t1,t2,t3 厚み
UE 上部電極
Claims (35)
- 半導体基板と、
前記半導体基板の上部に形成された第1ゲート電極と、
前記半導体基板の上部に形成され、前記第1ゲート電極と隣合う第2ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、
前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された第2絶縁膜と、
を有し、
前記第2絶縁膜は、第1酸化シリコン膜と、前記第1酸化シリコン膜上の電荷蓄積層と、前記電荷蓄積層上の第2酸化シリコン膜と、前記第2酸化シリコン膜上の第3絶縁膜とを有する積層膜からなり、
前記第3絶縁膜は、Hf,Zr,Al,Ta,Laのうちの少なくとも1種を含む金属化合物により形成され、
前記第3絶縁膜の厚みは、前記第2酸化シリコン膜の厚みよりも薄いことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第3絶縁膜は前記第2ゲート電極に接していることを特徴とする半導体装置。 - 請求項2記載の半導体装置において、
前記第3絶縁膜はフェルミレベルピニングを生じることを特徴とする半導体装置。 - 請求項3記載の半導体装置において、
前記第2ゲート電極は、シリコンからなることを特徴とする半導体装置。 - 請求項4記載の半導体装置において、
前記電荷蓄積層は、窒化シリコン膜であることを特徴とする半導体装置。 - 請求項5記載の半導体装置において、
前記第1ゲート電極は、シリコンからなることを特徴とする半導体装置。 - 請求項6記載の半導体装置において、
前記第3絶縁膜の厚みは、前記第2酸化シリコン膜の厚みの半分以下であることを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記第3絶縁膜の厚みは、0.5nm以上で2nm以下であることを特徴とする半導体装置。 - 請求項8記載の半導体装置において、
前記第2酸化シリコン膜の厚みは、4nm以上であることを特徴とする半導体装置。 - 請求項9記載の半導体装置において、
前記第3絶縁膜の厚みは、前記第1酸化シリコン膜、前記電荷蓄積層および前記第2酸化シリコン膜の合計厚みの10%以下であることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第3絶縁膜は、酸化ハフニウム膜、酸化ジルコニウム膜または酸化アルミニウム膜であることを特徴とする半導体装置。 - 請求項11記載の半導体装置において、
前記半導体基板の上部に形成された第1電極と、前記第1電極上に容量絶縁膜を介して形成された第2電極とを有する容量素子を更に有し、
前記容量絶縁膜は、前記第2絶縁膜と同層の絶縁膜により形成されていることを特徴とする半導体装置。 - 請求項12記載の半導体装置において、
前記第1電極は、前記第1ゲート電極と同層の導電体膜により形成され、
前記第2電極は、前記第2ゲート電極と同層の導電体膜により形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記半導体装置は、不揮発性メモリのメモリセルを有し、
前記第1および第2ゲート電極は、前記不揮発性メモリのメモリセルを構成するゲート電極であり、
前記不揮発性メモリのメモリセルの記憶情報を読み出す際に前記第2ゲート電極に供給する電圧は0Vであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート電極により形成されるMISFETは、nチャネル型のMISFETであることを特徴とする半導体装置。 - 請求項15記載の半導体装置において、
前記第2ゲート電極は、n型のシリコンからなることを特徴とする半導体装置。 - 請求項15記載の半導体装置において、
前記第2ゲート電極は、p型のシリコンからなることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート電極により形成されるMISFETは、pチャネル型のMISFETであることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート電極は、前記第2絶縁膜に隣接し仕事関数が4.5eV以上の第1金属膜と前記第1金属膜を介して前記第2絶縁膜から離間するn型の第1シリコン膜との積層膜からなることを特徴とする半導体装置。 - 請求項19記載の半導体装置において、
前記第1金属膜は、TiまたはPtにより形成されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2ゲート電極は、前記第2絶縁膜に隣接し仕事関数が4.5eV以下の第2金属膜と前記第2金属膜を介して前記第2絶縁膜から離間するp型の第2シリコン膜との積層膜からなることを特徴とする半導体装置。 - 請求項21記載の半導体装置において、
前記第2金属膜は、TaまたはAlまたはLaにより形成されていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の上部に形成された第1電極と、前記第1電極上に形成された第1容量絶縁膜と、前記第1容量絶縁膜上に形成された第2電極とを有する容量素子と、
を有し、
前記第1容量絶縁膜は、酸化シリコン膜または窒化シリコン膜を含む第2容量絶縁膜と窒化シリコンよりも誘電率が高い第3容量絶縁膜との積層膜により形成されていることを特徴とする半導体装置。 - 請求項23記載の半導体装置において、前記第3容量絶縁膜は、前記第2容量絶縁膜上に形成されていることを特徴とする半導体装置。
- 請求項24記載の半導体装置において、
前記第2容量絶縁膜は、第1酸化シリコン膜と前記第1酸化シリコン膜上に形成された窒化シリコン膜と前記窒化シリコン膜上に形成された第2酸化シリコン膜とにより形成されていることを特徴とする半導体装置。 - 請求項25記載の半導体装置において、
前記第3容量絶縁膜は、Hf,Zr,Al,Ta,Laのうちの少なくとも1種を含む金属化合物により形成されていることを特徴とする半導体装置。 - 請求項26記載の半導体装置において、
前記第1電極および前記第2電極は、シリコンからなることを特徴とする半導体装置。 - 請求項23記載の半導体装置において、
前記第2電極は、金属膜と前記金属膜上のシリコン膜とにより形成されていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板の上部に形成された第1ゲート電極と、
前記半導体基板の上部に形成され、前記第1ゲート電極と隣合う第2ゲート電極と、
前記第1ゲート電極と前記半導体基板との間に形成された第1絶縁膜と、
前記第2ゲート電極と前記半導体基板との間および前記第1ゲート電極と前記第2ゲート電極との間に形成された電荷蓄積層を含む第2絶縁膜と、
を有し、
前記第2ゲート電極は、前記第2絶縁膜に隣接し仕事関数が4.5eV以上の第1金属膜と前記第1金属膜を介して前記第2絶縁膜から離間するn型の第1シリコン膜との積層膜からなることを特徴とする半導体装置。 - 請求項29記載の半導体装置において、
前記第2絶縁膜は、第1酸化シリコン膜と前記第1酸化シリコン膜上に形成された窒化シリコン膜と前記窒化シリコン膜上に形成された第2酸化シリコン膜とにより形成されていることを特徴とする半導体装置。 - 請求項30記載の半導体装置において、前記第1金属膜は、TiまたはPtにより形成されていることを特徴とする半導体装置。
- 請求項31記載の半導体装置において、
前記半導体基板の上部に形成された第1電極と、前記第1電極上に容量絶縁膜を介して形成された第2電極とを有する容量素子を更に有し、
前記第2電極は、前記第2ゲート電極と同層の導電体膜により形成されていることを特徴とする半導体装置。 - 請求項32記載の半導体装置において、
前記第1電極は、前記第1ゲート電極と同層の導電体膜により形成され、
前記容量絶縁膜は、前記第2絶縁膜と同層の絶縁膜により形成されていることを特徴とする半導体装置。 - 請求項33記載の半導体装置において、
前記第2ゲート電極により形成されるMISFETは、nチャネル型のMISFETであることを特徴とする半導体装置。 - 請求項29記載の半導体装置において、
前記半導体装置は、不揮発性メモリのメモリセルを有し、
前記第1および第2ゲート電極は、前記不揮発性メモリのメモリセルを構成するゲート電極であり、
前記不揮発性メモリのメモリセルの記憶情報を読み出す際に前記第2ゲート電極に供給する電圧は0Vであることを特徴とする半導体装置。
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