JP2009164260A - 不揮発性半導体メモリ - Google Patents

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Abstract

【課題】高速書きこみおよび高速消去を可能にする。
【解決手段】半導体基板１と、半導体基板に離間して形成されたソース領域２ａおよびドレイン領域２ｂと、ソース領域とドレイン領域との間のチャネル領域３となる半導体基板上に形成されたトンネル絶縁膜６と、トンネル絶縁膜上に形成された電荷蓄積膜７と、電荷蓄積膜上に形成された電荷ブロック膜８と、電荷ブロック膜上に形成された制御電極１０と、を有するメモリセルと、を備え、制御電極は、Ｖ、Ｃｒ、Ｍｎ、およびＴｃからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＦ、ＨおよびＴａからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含む。
【選択図】図１４

Description

本発明は、不揮発性半導体メモリに関する。
一般に、不揮発性半導体メモリの１つであるフラッシュメモリは、記憶のための電気的な保持動作（保持電源供給）が不要な不揮発性メモリであり、製品完成後でもプログラム等が容易に書き込めるため、多種多様な電子機器に多用されている。次世代以降のＮＡＮＤ型フラッシュメモリは、さらに微細化及び低電圧動作が求められている。
ＮＡＮＤ型フラッシュメモリのメモリセルの構造は、例えば、シリコン基板に離間してソース領域およびドレイン領域が形成され、これらのソース領域とドレイン領域との間のチャネル領域となるシリコン基板上にトンネル絶縁膜、窒化シリコンからなる電荷トラップ膜、絶縁体からなる電荷ブロック膜、および制御電極の積層構造により構成されている。また上記電荷トラップ膜がポリシリコンから形成されている場合には、フローティングゲート膜（ＦＧ膜）とも呼ばれる。この時、上記電荷ブロック膜はＩＰＤ(Inter-Poly Dielectric)膜と呼ばれている。
通常、消去動作は制御電極に高いマイナス電圧を加え、電荷トラップ膜（或いはＦＧ膜）中の電子をチャネル領域側に逃すことで実現している。このとき、制御電極側から電荷トラップ膜に電子が注入される可能性がある。消去動作時に制御電極側から、電子が注入されることを防ぐには、大きな仕事関数を持った制御電極が望ましいことになる。
上記トンネル絶縁膜には配分される電圧を多くするために、電荷ブロック膜（或いはＩＰＤ膜）として高い誘電率を持つ酸化物誘電体が使われるようになっている。この際、高い仕事関数を持つ金属を、制御電極に用いるとフェルミ準位がＳｉのミッドギャップ方向に固定されることが知られている。この現象のため、大きな仕事関数を持った制御電極を用いても、実効仕事関数は小さくなる傾向があり、十分に大きな実効仕事関数を持った物質或いは、十分に大きな実効仕事関数を持った構造は得られていない。
また、通常、書き込み動作は制御電極に高いプラス電圧を加え、電荷トラップ膜（或いはＦＧ膜）中に電子をチャネル領域側から導入することで実現している。このとき、制御電極側からホールが注入される可能性がある。書き込み動作時に制御電極側から、ホールが注入されることを防ぐには、大きすぎない仕事関数を持った制御電極が望ましいことになる。
実効仕事関数が、本来の仕事関数よりも小さくなってしまう問題は、高誘電体酸化物中に酸素欠陥ができることに起因している。よって、この問題を解決するためには、制御電極として、酸化物電極を用いる方法が考えられる。酸化物電極を用いることは、例えば、特許文献１に開示されている。この特許文献１では、ＳｒＲｕＯ３などの酸化物導電体が電極として使われている。
特開２００７−１６５４８６号公報
前述した特許文献１に開示される技術を用いた場合、（１）金属の仕事関数が決まっていること、かつ（２）金属のバンド幅が広いことの２点によって、実効仕事関数を最適値に制御することは極めて困難である。なお、バンド幅が広いと、電子の出し入れをしても、フェルミ準位の移動は殆ど起こらないからである。次世代以降のＮＡＮＤ型フラッシュメモリにおいて要求される性能、すなわち高速書き込みおよび高速消去を満たすには、制御電極の実効仕事関数を最適化する技術が必須である。
本発明は、上記事情を考慮してなされたものであって、高速書き込みおよび高速消去が可能な不揮発性半導体メモリを提供することを目的とする。
本発明の第１の態様による不揮発性半導体メモリは、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された電荷ブロック膜と、前記電荷ブロック膜上に形成された制御電極と、を有するメモリセルと、を備え、前記制御電極は、Ｖ、Ｃｒ、Ｍｎ、およびＴｃからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＦ、ＨおよびＴａからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含むことを特徴とする。
また、本発明の第２の態様による不揮発性半導体メモリは、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された電荷ブロック膜と、前記電荷ブロック膜上に形成された酸化膜と、前記酸化膜上に形成された制御電極と、を有するメモリセルと、を備え、前記酸化膜は、Ｖ、Ｃｒ、Ｍｎ、およびＴｃからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＦ、ＨおよびＴａからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含むことを特徴とする。
また、本発明の第３の態様による不揮発性半導体メモリは、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された電荷ブロック膜と、前記電荷ブロック膜上に形成された制御電極と、を有するメモリセルと、を備え、前記制御電極は、Ｎｂ、Ｍｏ、Ｗ、およびＲｅからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含むことを特徴とする。
また、本発明の第４の態様による不揮発性半導体メモリは、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体基板上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された電荷ブロック膜と、前記電荷ブロック膜上に形成された酸化膜と、前記酸化膜上に形成された制御電極と、を有するメモリセルと、を備え、前記酸化膜は、Ｎｂ、Ｍｏ、Ｗ、およびＲｅからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含むことを特徴とする。
本発明によれば、高速書きこみおよび高速消去が可能な不揮発性半導体メモリを提供することができる。
以下、図面を参照して本発明による実施形態について詳細に説明する。
本発明の一実施形態における不揮発性半導体メモリについて説明する。この不揮発性半導体メモリは、電荷蓄積型メモリであって、マトリクス状に配列された複数のメモリセルを備えている。各メモリセルは、図１に示すように、例えばｐ型シリコン基板１にｎ型のソース領域２ａと、ｎ型ドレイン領域２ｂとが離間して形成されている。ソース領域２ａとドレイン領域２ｂとの間のシリコン基板の領域が電流通路であるチャネル領域３となる。このチャンネル領域３上に、メモリ動作を制御するゲート５が設けられている。ゲート５は、チャネル領域３上にトンネル絶縁膜６、電荷蓄積層膜７、電荷ブロック膜８、制御電極１０の順に積層された積層構造を有している。このゲート５のエネルギーバンドを図２に示す。真空準位から制御電極１０のフェルミ準位までのエネルギー差が制御電極１０の仕事関数となる。そして、このフェルミ準位から電荷ブロック膜８のエネルギーバンドの伝導帯側端までのエネルギー差が電子の感じる障壁となり、上記フェルミ準位から電荷ブロック膜８のエネルギーバンドの価電子帯側端までのエネルギー差がホールの感じる障壁となる。したがって、制御電極１０の仕事関数は、十分深く、しかし深すぎないことが大切である。本発明の一実施形態における一つの特徴は、制御電極の仕事関数が適切な範囲にあるように制御することである。
図３および図４を参照しながら、制御電極の実効仕事関数の最適値について説明する。図３は、書き込み効率（または書き込み速度）および消去効率（または消去速度）の実効仕事関数依存特性を示す図であり、書き込み効率の特性を破線で、消去効率の特性を実線で示す。実効仕事関数が大きくなると、電子の感じる障壁が大きくなる。このため、図３の実線に示す消去効率の特性グラフからわかるように、実効仕事関数が大きくなると、メモリ消去時に電子の誤注入が起きなくなる。しかし、この時、ホールの感じる障壁は小さくなっていく。このため、図３の破線に示す書き込み効率の特性からわかるように、実効仕事関数があまり大きくなっていくと、書き込み時にホールの誤注入が発生することになり、書き込み効率が低下することになる。
これに対して、実効仕事関数が小さくなると、ホールの感じる障壁が大きくなる。このため、図３の破線に示す書き込み効率特性からわかるように、実効仕事関数が小さくなると、書き込み時にホールの誤注入が起きなくなる。しかし、この時、電子の感じる障壁が小さくなっていく。このため、図３の実線に示す消去効率の特性からわかるように、実効仕事関数が小さくなっていくと、消去時に電子の誤注入が発生することになり、消去効率が低下することになる。よって、実効仕事関数として最適な範囲があると考えられる。
図４は、電荷ブロック膜のミッドギャップが実効仕事関数の最適位置であることを説明するためのエネルギーバンド図である。
酸化物誘電体では極端に大きなバンドギャップを持つ物質は存在しないので、酸化物誘電体を電荷ブロック膜として用いた場合の最適な実効仕事関数の値は、電子に対する障壁とホールに対する障壁が同等となる位置と言える。例えば、図４に示すように、電荷ブロック膜８としてＨｆＯ２やＺｒＯ２を用いた場合は、Ｓｉとのバンドオフセットは、伝導帯側におよそ１．５ｅＶ、価電子帯側におよそ３．４ｅＶであり、Ｓｉのバンドギャップがおよそ１．１ｅＶであるので、Ｓｉの価電子帯よりも０．４程度深い位置、つまり実効仕事関数として５．６ｅＶ程度、すなわちＨｆＯ２やＺｒＯ２のミッドギャップが最適となる。
そして、電荷ブロック膜８としてＨｆＯ２やＺｒＯ２を用いた場合のエネルギーバンドギャップは６．０ｅＶであるので、電荷ブロック膜８のミッドギャップから３．０ｅＶ（＝６．０／２）の±１０％の範囲、すなわち±０．３ｅＶの範囲に、制御電極１０のフェルミ準位が位置していれば、図３に示す特性グラフに示すように、消去時の電子誤注入と、書き込み時のホール誤注入は、ほとんど生じない。また、電荷ブロック膜８のミッドギャップから±０．５ｅＶ程度の範囲に制御電極１０のフェルミ準位が位置していても、消去時の電子誤注入と、書き込み時のホール誤注入は、あまり生じない。すなわち、制御電極１０の仕事関数は、５．１ｅＶ〜６．１ｅＶに範囲あれば、高速書きこみおよび高速消去が期待され、５．３ｅＶ〜５．９ｅＶの範囲あれば、さらに高速書きこみおよび高速消去が期待される。
酸化物誘電体のＳｉに対するバンドオフセットは、電子側で小さい傾向が見られる。そのため、Ｓｉの価電子帯端（５．２ｅＶ）よりも深い仕事関数がより好ましい。つまり、一般論としても、５．３ｅＶ以上、５．９ｅＶ以下の実効仕事関数を持った制御電極を用いることができれば、高速消去および高速書き込みが期待できることになる。
ここで、例えば、特許文献１に記載されたＳｒＲｕＯ３を制御電極として用いると、仕事関数はおよそ５．１ｅＶである。しかし、実効仕事関数は５．０ｅＶを切る程度まで少し低下してしまう。これでも、それ以前に比べれば、十分大きな値ではあるが、最適値５．６ｅＶには程遠い値である。これは、従来の酸化物金属では、十分大きな仕事関数が得られていないことが最大の理由である。更に、バンドのエネルギー分散が大きい（バンド幅が大きい）ために、電子が制御電極側に移動し、その結果、実効仕事関数が小さくなると考えられる。また、バンド幅が大きいため、本発明の一実施形態の方法で、電子を出し入れしても、ギャップ中でのバンド位置が動くことはなく、電極の仕事関数を微調整することは出来ない。
本発明の一実施形態では、「十分大きな仕事関数を持ち、かつバンド幅の狭いギャップ中バンドを持つ酸化物金属」を設計する技術を開示する。また、同様の方法で、「十分大きな仕事関数を持ち、かつバンド幅の狭いギャップ中に準位を持つ酸化物絶縁膜」を設計することも可能である。
例えば、ＨｆＯ２の誘電体酸化物中にＭｏを添加する。以下では、誘電体酸化物としてＨｆＯ２を例にとって説明するが、ＨｆＯ２の代わりにＺｒＯ２、Ｈｆシリケート、またはＺｒシリケートを用いても同様の効果を得ることができる。この時、ＨｆＯ２バンドギャップ中にＭｏ由来の、準位が出現する。このギャップ内の準位はＭｏ同士の相互作用により狭いバンドを組むことになる。このようにして、ＨｆＯ２へのＭｏ添加により、ギャップ中に、レベル或いは狭いバンドを有する金属酸化物（Ｍｏが添加されたＨｆＯ２からなる金属酸化物）が生成できることになる。このとき、仕事関数は出現する準位によって決定されるので、４．７５ｅＶ程度となる。
ここで、添加物を導入した場合の、絶縁性酸化膜の金属化の条件について記す。格子定数(lattice constant)をａとした時、２ａ×２ａ×２ａのユニットの中に１つ以上の添加物が導入されれば、添加物同士の相互作用により、従来、絶縁性であったＨｆＯ２が金属的になる。これを面密度に変換すると、１×１０１４ｃｍ−２となる。この時、バンド構造を考えると、ギャップ内の準位が幅を持ち、ギャップ内にバンド幅の狭い、小さな分散を持ったバンド(narrow and small dispersive band)が生成されることになる。また、８×１０１４ｃｍ−２以上は添加できないので、この値が最大値となる。
添加物の面密度が１×１０１４ｃｍ−２以上８×１０１４ｃｍ−２以下では、ギャップ中に金属的な準位が出現する。この膜は、そのまま制御電極となりうる。また、この金属膜の薄膜を電荷ブロック膜と制御電極との界面に挿入すれば、界面状態を導入した薄膜となり、フェルミ準位を固定することが可能である。
界面を制御するための酸化膜は、薄膜であれば金属化は必ずしも必要ではない。フェルミ準位の固定ができればよいので、８ａ×８ａの大きさの面につき一つの状態があれば十分に固定する効果がある。よって、この場合、添加物の面密度が６×１０１２ｃｍ−２以上となる。この場合、ＨｆＯ２の物理膜厚が２ｎｍを超えると抵抗が高くなることを意味する。よって、金属化していない場合は、２ｎｍ以下の膜厚が適当である。そうしないと、、ＥＯＴの増大を招くことになる。２ａ×２ａの大きさの面につき一つ以上の添加物が導入されれば、金属化（ホッピング伝導が可能）するので、膜厚の制限はなくなる。よって、添加物の面密度が１×１０１４ｃｍ−２以上になると、酸化膜の膜厚制限はなくなる。
添加物の面密度が６×１０１２ｃｍ−２以上１×１０１４ｃｍ−２未満では、ギャップ中に準位が出現するが、酸化膜は金属性を示さない。このギャップ中の状態をもった酸化膜の薄膜を電荷ブロック膜と制御電極との界面に挿入すれば、界面状態を導入した薄膜となり、フェルミ準位を固定することが可能である。
図５（ａ）、５（ｂ）を参照しながら、界面状態によるフェルミ準位ピニングについて簡単に説明する。絶縁体と金属との界面に界面状態があると、界面状態と接触金属との間で電子を出し入れして、金属の仕事関数が界面状態のある位置にまで引き寄せられる。この現象は（界面状態による）フェルミ準位ピニングと呼ばれている。図５（ａ）に示す金属Ａの場合、金属側から電子が界面状態に流入し、金属Ａのエネルギー準位が低下する。その結果、金属Ａの実効仕事関数が大きくなる。これに対して金属Ｂの場合は、逆で、界面状態から金属Ｂ側へ電子が移動し、金属Ｂのエネルギー準位が上昇する。その結果、金属Ｂの実効仕事関数が小さくなる。結果として、図５（ｂ）に示すように、実効仕事関数が、金属に依存せずに、界面状態のエネルギー位置によって決定されることになる。なお、図５（ａ）、５（ｂ）において、Ｅｇは絶縁体のエネルギーギャップを表している。本発明の一実施形態では、この界面状態を酸化物薄膜によって人工的に誘起させ、できた界面状態のエネルギー位置を調整することにより、実効仕事関数を最適化している。
ＨｆＯ２（ＺｒＯ２、Ｈｆシリケート、Ｚｒシリケートでも同様）中に添加された物質の周囲には酸素が配位している。この時、ギャップ中の準位は添加された物質のｄ電子からなり、２重縮退したｄｚ２軌道とｄｘ２−ｙ２軌道からなる。この軌道には、添加物あたり、最大４つの電子が埋まることが可能である。添加物の最外殻に収まった電子の数とＨｆの最外殻の電子数４との差が、ギャップ中の準位に収まっていることになる。例えば、Ｍｏであれば、最外殻に６個の電子がある。４つはＨｆＯ２に渡されるが、６−４＝２個の電子が余る。この余った電子は、ＨｆＯ２のギャップ中に出現したＭｏの準位に収納される。
上述の例では、ＨｆＯ２からなる誘電体酸化物中にＭｏを添加する場合について考えているが、更に、窒素を導入すると、Ｍｏ準位から電子を放出することができる。窒素を導入すると、酸素が置換されることになる。窒素は酸素よりも余分に電子を一つ受け入れることができるので、Ｍｏから電子を受け取って、膜が安定化する。その結果、Ｍｏの準位内の電子が減ることになる。電子が減ると電子同士の相互作用が減るので、準位が低下することになる。図６に示すように、Ｍｏを添加すると４．７５ｅＶ付近に準位を有する狭い幅のバンドが出現する。この状態で、Ｍｏ原子２つに対し、更に窒素原子を１つ程度添加すると５．６ｅＶ付近の仕事関数を持った金属酸化物が生成されることが分かった。つまり、窒素量を調整することで、仕事関数を調整することが可能であることが分かった。
窒素は、電子を受け取るので、本明細書中では電子受容物質と呼ぶことにする。電子受容物質は窒素だけではない。酸素を置換する物質としては、炭素（Ｃ）、ホウ素（Ｂ）も同様の特性を有する。炭素では受け取る電子は２個。ホウ素では受け取る電子は３個となる。本発明の一実施形態ではＨｆまたはＺｒの酸化物を考えており、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、又はランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）がＨｆまたはＺｒと置換すれば、同様の性質を示す。これは、価数が小さいため、Ｈｆ、Ｚｒと比較して、電子を放出することができない。このため、結果的に酸素が他から電子を受け取ることができるようになり、全体では電子が足りないことになる。その結果として、ギャップ中状態から、電子を受け取ることができることになる。２価のＭｇ、Ｃａ、Ｓｒ、ＢａではＨｆに比べ２つの電子を出さない。その結果として、ギャップ中状態から、電子を二つ受容する物質となる。３価のＡｌ、Ｓｃ、Ｙ、Ｌａ、又はランタノイドはＨｆに比べ１つの電子を出さない。結果として、ギャップ中状態から、電子を１つ受容する物質となる。
ここまでは、Ｍｏを例にして、図７に示すギャップ内状態Ａの場合を説明した。すなわち、Ｍｏを酸化物に添加することにより、酸化物のギャップ内に狭い幅を有する準位（狭い幅のバンド）を出現させ、更に窒素を添加することにより、狭い幅を有する準位を低下させて最適な実効仕事関数の領域（５．３ｅＶ〜５．９ｅＶ）内に位置するようにする。これに対し、図７に示すギャップ内状態Ｂの場合もあり得る。この場合は、ギャップ内状態Ｂに、電子を注入することによって、準位を上昇させることで、最適な仕事関数を持った酸化物金属を設計することが可能である。電子を注入すると、電子同士の相互作用によりエネルギー準位が上昇するためである。電子の注入は、電子を放出する物質（以下、本明細書では電子放出物質ともいう）、例えばフッ素（Ｆ）を酸化物に添加することによって可能となる。なお、図７において、横軸は状態密度を示し、縦軸はエネルギーを示す。
次に、酸化膜に添加する２つの元素の添加量の関係について説明する。Ｎｂ、Ｍｏ、Ｗ、およびＲｅからなる第１グループから選ばれた元素αの添加量［α］に対し、Ｎ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕからなる第２グループから選ばれた元素βの添加量［β］は、
０．０８×［α］＜［β］×Ｋ＜［α］×（［元素αの最外殻電子数］−４）
を満たす。上記式において、Ｋは添加された元素βが受け取ることの出来る電子の数であり、
元素βがＮの時、Ｋ＝１
元素βがＣの時、Ｋ＝２
元素βがＢの時、Ｋ＝３
元素βがＭｇ、Ｃａ、Ｓｒ、またはＢａの時、Ｋ＝２
元素βがＡｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕの時、Ｋ＝１
である。
また、物質αの最外殻電子数は、Ｎｂでは５個、Ｍｏでは６個、Ｗでは６個、Ｒｅでは７個である。（［元素αの最外殻電子数］−４）は、ギャップ中状態の中にある電子の数である。これ以上は放出できない。よって上限が決まる。下限としては、０．０８×［α］＜［β］×Ｋと考えられる。これは、ギャップ中状態からの電子放出効果が見え始めるのは一つのＨｆ位置の周囲のＨｆ位置に電子が入る程度の量、即ち周囲に多いときには１２個のＨｆがあるので、１／１２＝０．０８３程度の量がないと電子相関の効果が顕在化しないためである。
図８には、ＨｆＯ２にバナジウム（Ｖ）を添加すると、ＨｆＯ２のギャップ内に準位が出現して、Ｖ同士の相互作用により、ギャップ内に狭い幅のバンドができる様子が示されている。仕事関数は出現する準位によって決定されるので、６．２ｅＶ程度となる。ここで、更に、フッ素（Ｆ）を導入すると、Ｖの準位に電子を導入することができる。フッ素を導入すると、酸素が置換されることになる。フッ素は酸素よりも電子を受け入れることができないので、Ｈｆが放出した電子が余ることになる。この余った電子をＶが形成したギャップ内の準位に移すことによって、ＨｆＯ２膜が安定化する。このため、Ｖの準位内の電子が増加することになる。その結果、準位が上昇することになり、図８に示すようにＶ原子２つに対し、フッ素原子を１つ程度入れると５．６ｅＶ付近の仕事関数を持った金属酸化物が生成される。つまり、フッ素の量を調整することで、仕事関数を調整することが可能である。なお、Ｖの代わりにＣｒ、Ｍｎ、およびＴｃのいずれかの元素を添加しても同様の効果を得ることができる。
ＨｆＯ２中で酸素と置換したフッ素（Ｆ）、或いは水素（Ｈ）は酸素よりも電子を受け入れることができないので、Ｈｆが放出した電子が余ることになる。その結果、電子を放出するので、電子放出物質と呼ぶことにする。電子放出物質は殆どない。最も有効な元素はフッ素である。また、導入が最も簡単な元素は水素である。例えば、ＨｆＯ２を低温のプラズマ水素にさらせばよい。本発明の一実施形態では、ＨｆまたはＺｒの酸化物を考えており、ＴａがＨｆまたはＺｒと置換すれば、同様の性質を示す場合もある。これは、価数が大きいため、ＨｆまたはＺｒに比較して、電子を余分に放出することができるためである。つまり、電子放出物質としては、フッ素、水素、Ｔａが考えられる。
次に、Ｖ、Ｃｒ、Ｍｎ、およびＴｃからなる第１グループから選択された元素に対する、Ｆ、ＨおよびＴａからなる第２グループから選択された元素の相対量について説明する。ＨｆＯ２に添加する、Ｖ、Ｃｒ、Ｍｎ、およびＴｃからなる第１グループから選ばれた元素Ａの添加量［Ａ］に対し、電子注入物質であるＦ、ＨおよびＴａからなる第２グループから選ばれた元素Ｂの添加量［Ｂ］は、
０．０８×［Ａ］＜［Ｂ］＜［Ａ］×（８−［元素Ａの最外殻電子数］）
を満たす。ここで、元素Ａの最外殻電子数は、Ｖでは５個、Ｃｒでは６個、Ｍｎでは７個、Ｔｃでは７個である。相対的な上限値は、元素Ａの作る準位に（８−［元素Ａの最外殻電子数］）個までしか電子を注入できないことで決まる。下限としては、０．０８×［Ａ］＜［Ｂ］と考えられる。これは、電子注入効果が見え始めるのは一つのＨｆ原子の位置の周囲のＨｆ原子の位置に電子が入る程度の量、即ち周囲に多い時には１２個のＨｆがあるので、１／１２＝０．０８３程度の量がないと電子相関の効果が顕在化しないためである。
図９、図１０、および図１１には、それぞれ３ｄ元素（Ｖ、Ｃｒ、またはＭｎ）、４ｄ元素（Ｎｂ、Ｍｏ、またはＴｃ）、および５ｄ元素（Ｔａ、Ｗ、またはＲｅ）をＨｆＯ２中に導入した場合のギャップ内の準位を示している。図９に示すように、３ｄ元素のＶを添加すると、真空準位から測定して６．２ｅＶに準位が出現し、Ｃｒを添加すると７．２ｅＶに準位が出現し、Ｍｎを添加すると８．１ｅＶに準位が出現する。したがって、これらの元素を添加した場合には更にＦ、Ｈ、或いはＴａを添加して、最適な実効仕事関数の範囲に準位を上げる、すなわち真空準位の方向に動かす必要がある。また、図１０に示すように、４ｄ元素のＮｂを添加すると３．３ｅＶに準位が出現し、Ｍｏを添加すると４．７５ｅＶに準位が出現し、Ｔｃを添加すると７．３ｅＶに準位が出現する。したがって、ＮｂまたはＭｏを添加した場合には更にＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、或いはＬｕを添加して、最適な実効仕事関数の範囲に準位を下げる、すなわち真空準位から遠ざかる方向に動かす必要があり、Ｔｃを添加した場合には、更にＦ、Ｈ、或いはＴａを添加して最適な実効仕事関数の範囲に準位を上げる必要がある。また、図１１に示すように、５ｄ元素のＴａを添加すると伝導帯に準位が出現し、Ｗを添加すると３．９ｅＶに準位が出現し、Ｒｅを添加すると５．３ｅＶに準位が出現する。したがって、ＷまたはＲｅを添加した場合には更にＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、或いはＬｕを添加して、最適な実効仕事関数の範囲に準位を下げる必要がある。
以下、本発明の実施形態を、実施例を参照して更に詳細に説明する。
（第１実施例）
次に、本発明の第１実施例による不揮発性半導体メモリを、図１を参照して説明する。本実施例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１に示す。各メモリセルは、図１に示すように、ｐ型シリコン基板１にｎ型のソース領域２ａと、ｎ型ドレイン領域２ｂとが離間して形成されている。ソース領域２ａとドレイン領域２ｂとの間のシリコン基板の領域が電流通路であるチャネル領域３となる。このチャンネル領域３上に、メモリ動作を制御するゲート５が設けられている。ゲート５は、チャネル領域３上にトンネル絶縁膜６、電荷蓄積層膜７、電荷ブロック膜８、制御電極１０の順に積層された積層構造を有している。このゲート５のエネルギーバンド構造を図２に示す。
次に、本実施例に係るメモリセルのゲート５を構成する各膜について説明する。
トンネル絶縁膜６の一端は、ソース領域２ａの一部とオーバラップし、他端は、ドレイン領域２ｂの一部とオーバラップしている。トンネル絶縁膜６は、誘電率の低いシリコン酸化膜、或いはシリコン酸窒化膜、あるいはそれらの積層膜が適している。トンネル絶縁膜６の厚さは０．５ｎｍ〜８ｎｍである。本実施例では、電荷蓄積膜７として、エネルギー準位が離散的なものを採用しているので、トンネル絶縁膜６の膜厚を２．４ｎｍとしている。これに対して、電荷蓄積膜がポリシリコンからなる浮遊ゲート型メモリでは、トンネル絶縁膜６の厚さが、ある程度以下（およそ７ｎｍ）にはできないので、例えば８ｎｍのＳｉＯＮ膜をトンネル絶縁膜６として用いれば良い。エネルギー準位が離散的な材料を電荷蓄積膜として用いた場合は、トンネル絶縁膜６は５ｎｍ以下の膜厚も可能になっている。
制御電極１０に所定の電圧が印加されることで、トンネル絶縁膜６を通過した電子が、電荷蓄積膜７にトラップされる。本実施例では、電荷蓄積膜７として膜厚が４ｎｍの窒化シリコンを用いている。電荷蓄積膜７としては、窒化シリコン以外に高誘電率を有する、例えば膜厚６ｎｍのＲｕを添加したＳｒＴｉＯ３膜なども用いることが可能である。ＳｒＴｉＯ３の誘電率は３００に達する。ここで、成膜はスパッタ法を用いている。より詳しくは、ＳｒＴｉＯ３ターゲットとＳｒＲｕＯ３ターゲットとを同時に用いたスパッタ法で形成することで、Ｒｕを導入している。その他、電荷蓄積膜７としては、ＨｆＯ２、ＨｆＯＮなどの高誘電体膜を用いてもよい。また、浮遊ゲート型を考えた場合は、燐をドープしたポリシリコンを用いることも可能である。
電荷ブロック膜８としては、誘電率が大きく、電子障壁、ホール障壁ともに大きいものが適する。例えば、ハフニア（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）、ハフニウムアルミネート（ＨｆＡｌＯ）、ランタンハフネート（Ｌａ２Ｈｆ２Ｏ７）、イットリウムハフネート（Ｙ２Ｈｆ２Ｏ７）、ストロンチウムハフネート（ＳｒＨｆＯ３）、ジルコニア（ＺｒＯ２）、ジルコニウムシリケート（ＺｒＳｉＯ）、ジルコニウムアルミネート（ＺｒＡｌＯ）、ランタンジルコネート（Ｌａ２Ｚｒ２Ｏ７）、イットリウムジルコネート（Ｙ２Ｚｒ２Ｏ７）、およびストロンチウムジルコネート（ＳｒＺｒＯ３）いずれか、またはその窒化物が有力な材料である。これらの膜は本発明で示しているＨｆ酸化膜、Ｚｒ酸化膜と接しても、互いの膜特性に関して、大きな問題が起こらないことが特徴である。或いは、（Ｌａ２Ｏ３）ｐ（Ｙ２Ｏ３）ｑ（Ａｌ２Ｏ３）ｒ（ＳｉＯ２）ｓ、（ここでｐ、ｑ、ｒ、ｓはゼロか正の実数）または、その窒化物が有力な材料である。例えば、ＬａＡｌＯ３、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＯＮ、ＳｉＮ、ＳｉＡｌＯＮ、ＬａＳｉＯ５、ＬａＳｉＯＮ、（Ｌａ，Ａｌ）ＳｉＯ５、（Ｌａ，Ａｌ）ＳｉＯＮなどである。これらの膜は、本発明で示しているＨｆ酸化膜、Ｚｒ酸化膜と接しても、お互いに相互拡散が起こり難いので、互いの膜特性に関して、大きな問題が起こらないことが特徴である。電荷ブロック膜８としては、これらの酸化物、酸窒化物からできた膜、或いはその積層膜などが非常に有効である。本実施例では、膜厚が１０ｎｍのＬａＡｌＯ３を用いているが、ブロック膜をＨｆＯ２、ＨｆＳｉＯＮ膜とした場合も並行して実施した。
制御電極１０としては、仕事関数が十分に大きいが、大きすぎないものが適している。つまり、仕事関数として５．３ｅＶ〜５．９ｅＶ程度が最適である。本実施例では、制御電極として、ＭｏとＮが添加されたＨｆＯ２からなる金属薄膜を用いた。この金属薄膜の成膜はＭｏターゲットとＨｆＯ２ターゲットの同時スパッタを、ＡｒとＯ２とＮ２との混合ガス中で行った。この時、Ｎ２分圧を変えることで、最適な仕事関数が得られた。この時、Ｍｏ量は面密度でおよそ２×１０１４ｃｍ−２であり、窒素濃度は面密度で１×１０１４ｃｍ−２であった。
（比較例）
比較例として、従来の場合と同様に、制御電極としてＴａＮを用いた不揮発性半導体メモリを作成した。この比較例の不揮発性半導体メモリは、制御電極以外は、第１実施例の不揮発性半導体メモリと同じ材料が用いられている。この比較例の不揮発性半導体メモリは、本実施例に比べて、書き込み速度に著しい劣化はないが、消去速度が著しく劣ることが分かった。これは、ＴａＮからなる制御電極とＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜との間の電子障壁が低いため、消去時に、電子が誤書き込みされるためである。
これに対し、本実施例のように、制御電極１０としてＭｏが添加されたＨｆＯＮからなる金属電極を用いれば、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８との間の電子障壁が非常に大きいため、誤書き込みが全く起こらず、その結果、消去速度が高速化できることが分かった。この消去速度は、窒素量に依存しており、窒素量を増やしていくと、次第に消去速度が高速化し、飽和する。そして、窒素量を増やしすぎると、今度は、ホールに対する障壁が低くなりすぎるため、書き込み速度が遅くなることが分かった。つまり、最適な窒素量が存在し、それは、ドープしたＭｏ量のおよそ半分であった。
以上説明したように、本実施例によれば、高速書き込みおよび高速消去が可能となる。
（第１変形例）
次に、第１実施例の第１変形例による不揮発性半導体メモリを、図１２を参照して説明する。本変形例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１２に示す。本変形例に係るメモリセルは、図１に示す第１実施例に係るメモリセルにおいて、制御電極としてＴａＮからなる制御電極１０ａ用いるとともに、この制御電極１０ａと電荷ブロック膜８との間に界面制御膜９を設けた構成となっている。この界面制御膜９は、ＭｏおよびＮが添加されたＨｆＯ２からなる金属薄膜である。すなわち、チャネル領域３上に、ＳｉＯ２からなるトンネル絶縁膜６、ＳｉＮからなる電荷蓄積膜７、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８、ＭｏおよびＮが添加されたＨｆＯ２からなる界面制御膜９、およびＴａＮからなる制御電極１０ａがこの順に積層されたゲート５Ａを備えている。界面制御膜９の形成は以下のように行われる。ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８の上に、ＭｏおよびＮが同時に添加された膜厚が５ｎｍのＨｆＯ２薄膜を形成する。その後、ＴａＮからなる制御電極１０ａを形成した。Ｍｏの量および窒素の量は、第１実施例に係る制御電極１０の形成の場合と同じ量とした。つまり、Ｍｏ量は、面密度でおよそ２×１０１４ｃｍ−２であり、窒素の量は、面密度で１×１０１４ｃｍ−２である。本変形例においても、第１実施例と全く同じように、誤書き込みが全く起こらず、その結果、消去速度が高速化できることが分かった。
この界面制御膜９は、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮとＴａＮとの界面に、真空準位から５．６ｅＶの位置に大きな界面状態を誘起しており、その界面状態にフェルミ準位が固定される。その結果、上記比較例と同様にＴａＮ電極を用いているにも拘わらず、比較例とは異なり、誤書き込みが全く起こらない。第１実施例と比較すると、第１変形例においては、制御電極として従来から用いられているＴａＮなどが使えることになる。この点が、界面状態を使った第１変形例のメリットである。
また、第１実施例においては、制御電極１０としては、ＭｏおよびＮが添加されたＨｆＯ２からなる単一の膜であったが、界面制御のためのＭｏおよびＮが添加したＨｆＯ２からなる第１の膜と、ＭｏおよびＮを添加したＨｆＯ２からなる第２の膜とを積層した構造と見なすこともできる。そして、第１変形例は、この積層膜の第１の膜を残し、第２の膜をＴａＮにしたと考えることもできる。
以上説明したように、本変形例によれば、高速書き込みおよび高速消去が可能となる。
（第２変形例）
次に、第１実施例の第２変形例による不揮発性半導体メモリを、図１３を参照して説明する。本変形例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１３に示す。本変形例に係るメモリセルは、図１に示す第１実施例に係るメモリセルにおいて、制御電極としてＴａＮからなる制御電極１０ａ用いるとともに、この制御電極１０ａと電荷ブロック膜８との間に、最表面が改質された電荷ブロック膜８ａを設けた構成となっている。すなわち、チャネル領域３上に、ＳｉＯ２からなるトンネル絶縁膜６、ＳｉＮからなる電荷蓄積膜７、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８、電荷ブロック膜８ａ、およびＴａＮからなる制御電極１０ａがこの順に積層されたゲート５Ｂを備えている。
この電荷ブロック膜８ａは、以下のように形成される。ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８上に、膜厚４ｎｍのＨｆＯ２膜を成膜し、更にＭｏを窒素中で、スパッタにより成膜した。熱処理を行うことで、Ｍｏと窒素がＨｆＯ２の上部２ｎｍの領域に拡散した電荷ブロック膜８ａが形成される。Ｍｏの量は、面密度でおよそ４×１０１３ｃｍ−２であり、窒素の量は、面密度で２×１０１３ｃｍ−２であった。Ｍｏの量が第１変形と比べて少ないので、ＨｆＯ２膜８ａは金属化しない。この時、電荷ブロック膜８ａと制御電極１０ａとの界面において、電荷ブロック膜８ａのギャップ内部に界面状態を人工的に分布させた構造ができあがる。本変形例で開示した物質の組み合わせにより、この界面状態のエネルギー位置は真空準位から５．６ｅＶであった。よって、制御電極１０ａの実効仕事関数を５．６ｅＶの設計値に固定することができる。本変形例では、この電荷ブロック膜８ａを界面制御酸化膜ともいう。この変形例においては、第１実施例と全く同じように、誤書き込みが全く起こらず、その結果、消去速度が高速化できた。
第１実施例と比較すると、本変形例に係る界面制御酸化膜は電荷ブロック膜とみなすことができ、制御電極として仕事関数が決して大きくないＴａＮを用いていることになる。つまり、電荷ブロック膜８ａと制御電極１０ａとの界面を改質するだけで、従来、制御電極として使われているＴａＮという金属の仕事関数を、深い実効仕事関数を持った制御電極に変化させることができることになる。
以上説明したように、本変形例によれば、高速書き込みおよび高速消去が可能となる。
また、第１実施例の第１および第２変形例ではＮを添加する場合に、雰囲気窒素を用いたが、基板中などにＮを予め導入し、熱工程を経ることで、電荷ブロック膜と制御電極との界面に導入することも可能である。第１または第２変形例においては、界面制御膜または界面制御酸化膜中にはギャップ状態があり、その中から電子を受けとることが可能となっている。このギャップ中状態から電子を移動させることでエネルギーが安定化するので、Ｎは界面制御膜や、金属添加されたＨｆＯ２薄膜部分に安定的に添加することが可能となる。
（第２実施例）
次に、本発明の第２実施例による不揮発性半導体メモリを、図１４を参照して説明する。本実施例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１４に示す。本実施例に係るメモリセルは、図１に示す第１実施例に係るメモリセルと、制御電極を除いて全く同等の構成を有している。すなわち、本実施例に係るメモリセルは、図１４に示すように、ｐ型シリコン基板１にｎ型のソース領域２ａと、ｎ型ドレイン領域２ｂとが離間して形成されている。ソース領域２ａとドレイン領域２ｂとの間のシリコン基板の領域が電流通路であるチャネル領域３となる。このチャンネル領域３上に、メモリ動作を制御するゲート５Ｃが設けられている。ゲート５Ｃは、チャネル領域３上にトンネル絶縁膜６、電荷蓄積層膜７、電荷ブロック膜８、制御電極１０ｂの順に積層された積層構造を有している。このゲート５Ｃのエネルギーバンド構造を図２に示す。
本実施例に係る制御電極１０ｂの仕事関数としては、十分に大きいが、大きすぎないものが適している。つまり、５．３ｅＶ〜５．９ｅＶ程度が最適である。本実施例においては、制御電極１０ｂとして、ＶとＴａが添加されたＨｆＯ２からなる金属薄膜を用いた。成膜はＶターゲット、ＴａターゲットとＨｆＯ２ターゲットの３つのターゲットを用いた同時スパッタを、ＡｒとＯ２との混合ガス中で行った。この時、ＶターゲットとＴａターゲットへの注入電力を、それぞれ変化させることによって、最適な仕事関数が得られるように調整した。この時、Ｖの量は、面密度でおよそ２×１０１４ｃｍ−２であり、Ｔａの量は、面密度で１×１０１４ｃｍ−２であった。
制御電極にＴａＮ膜を用いた第１実施例の比較例は、第１実施例と比較すると、消去速度が著しく劣っていた。これは、既に説明したように、ＴａＮからなる制御電極と、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜との間の電子障壁が低いため、消去時に、電子が誤書き込みされるためである。
これに対し、第２実施例のように、ＶおよびＴａが添加されたＨｆＯ２からなる金属薄膜を制御電極１０ｂに用いれば、ＬａＡｌＯ３、ＨｆＯ２、ＨｆＳｉＯＮからなる電荷ブロック膜８との間の電子障壁が非常に大きいため、誤書き込みが全く起こらず、その結果、消去速度が高速化できることが分かった。この消去速度は、Ｔａの量に依存しており、Ｔａの量を減らしていくと、次第に消去速度が高速化し、飽和する。そして、Ｔａ量を減らしすぎると、今度は、ホールに対する障壁が低くなりすぎるため、書き込み速度が遅くなることが分かった。つまり、最適なＴａの量が存在し、それは、ドープしたＶの量のおよそ半分であった。
以上説明したように、本実施例によれば、高速書き込みおよび高速消去が可能となる。
（第１変形例）
次に、第２実施例の第１変形例による不揮発性半導体メモリを、図１５を参照して説明する。本変形例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１５に示す。本変形例に係るメモリセルは、図１４に示す第２実施例に係るメモリセルにおいて、制御電極としてＴａＮからなる制御電極１０ａ用いるとともに、この制御電極１０ａと電荷ブロック膜８との間に界面制御膜９ａを設けた構成となっている。この界面制御膜９ａは、ＶおよびＴａが添加されたＨｆＯ２からなる薄膜である。すなわち、チャネル領域３上に、ＳｉＯ２からなるトンネル絶縁膜６、ＳｉＮからなる電荷蓄積膜７、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８、ＶおよびＴａが添加されたＨｆＯ２からなる界面制御膜９ａ、およびＴａＮからなる制御電極１０ａがこの順に積層されたゲート５Ｄを備えている。
界面制御膜９ａの形成は以下のように行われる。ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８の上に、ＶおよびＴａが添加された膜厚５ｎｍのＨｆＯ２からなる薄膜９ａを形成する。その後ＴａＮからなる制御電極１０ａを形成した。Ｖの量およびＴａの量は、第２実施例と等量とした。つまり、Ｖの量は、面密度でおよそ２×１０１４ｃｍ−２であり、Ｔａの量は、面密度で１×１０１４ｃｍ−２である。この時、第２実施例と全く同じように、誤書き込みが全く起こらず、その結果、消去速度が高速化できた。この薄膜９ａは、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８とＴａＮからなる制御電極１０ａとの界面に、真空準位から５．６ｅＶの位置に大きな界面状態を誘起しており、その界面状態にフェルミ準位が固定される。その結果、第１実施例の比較例と異なり、ＴａＮからなる制御電極を用いているにも拘わらず、誤書き込みが全く起こらない。第２実施例と比較すると、本変形例においては、制御電極に従来から用いられているＴａＮなどが使えることになる。この点が、界面状態を使った本変形例のメリットである。
以上説明したように、本変形例によれば、高速書き込みおよび高速消去が可能となる。
（第２変形例）
次に、第２実施例の第２変形例による不揮発性半導体メモリを、図１６を参照して説明する。本変形例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１６に示す。本変形例に係るメモリセルは、図１４に示す第２実施例に係るメモリセルにおいて、制御電極としてＴａＮからなる制御電極１０ａ用いるとともに、この制御電極１０ａと電荷ブロック膜８との間に、最表面が改質された電荷ブロック膜８ｂを設けた構成となっている。すなわち、チャネル領域３上に、ＳｉＯ２からなるトンネル絶縁膜６、ＳｉＮからなる電荷蓄積膜７、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８、電荷ブロック膜８ｂ、およびＴａＮからなる制御電極１０ａがこの順に積層されたゲート５Ｅを備えている。
この電荷ブロック膜８ｂは、以下のように形成される。ＬａＡｌＯ３か、ＨｆＯ２、或いはＨｆＳｉＯＮらなる電荷ブロック膜８上に、膜厚が４ｎｍのＨｆＯ２膜を成膜し、その上にＶおよびＴａを、同時にスパッタにより成膜した。熱処理を行うことで、ＶおよびＴａがＨｆＯ２膜の上部２ｎｍに拡散した電荷ブロック膜８ｂが形成される。Ｖの量は、面密度でおよそ２×１０１３ｃｍ−２であり、Ｔａの量は、面密度で１×１０１３ｃｍ−２であった。Ｖの量が少ないので、ＶおよびＴａが添加されたＨｆＯ２膜８ｂは金属化しない。この時、電荷ブロック膜８と制御電極１０ａとの界面において、電荷ブロック膜８のギャップ内部に界面状態を人工的に分布させた構造ができあがる。本変形例で開示した物質の組み合わせにより、この界面状態のエネルギー位置は真空準位から５．６ｅＶであった。よって、制御電極１０ａの実効仕事関数を５．６ｅＶの設計値に固定することができる。本変形例では、第１実施例の第２変形例と同様にこの薄膜８ｂを、界面制御酸化膜とも云う。本変形例では、第２実施例と全く同じように、誤書き込みが全く起こらず、その結果、消去速度を高速化することができた。
第２実施例と比較すると、本変形例においては、界面制御酸化膜８ｂは電荷ブロック膜とみなすことができ、制御電極１０ａとして仕事関数が決して大きくないＴａＮを用いていることになる。つまり、電荷ブロック膜と制御電極との界面を改質するだけで、従来使われているＴａＮという金属の仕事関数を、深い実効仕事関数を持った制御電極に変化させることができることになる。
以上説明したように、本変形例によれば、高速書き込みおよび高速消去が可能となる。
（第３実施例）
次に、本発明の第３実施例による不揮発性半導体メモリを、図１７を参照して説明する。本実施例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１７に示す。本実施例に係るメモリセルは、図１に示す第１実施例に係るメモリセルと、制御電極を除いて全く同等の構成を有している。すなわち、本実施例に係るメモリセルは、図１７に示すように、ｐ型シリコン基板１にｎ型のソース領域２ａと、ｎ型ドレイン領域２ｂとが離間して形成されている。ソース領域２ａとドレイン領域２ｂとの間のシリコン基板の領域が電流通路であるチャネル領域３となる。このチャンネル領域３上に、メモリ動作を制御するゲート５Ｆが設けられている。ゲート５Ｆは、チャネル領域３上にトンネル絶縁膜６、電荷蓄積層膜７、電荷ブロック膜８、制御電極１０ｃの順に積層された積層構造を有している。このゲート５Ｆのエネルギーバンド構造を図２に示す。
本実施例による制御電極１０ｃとしては、仕事関数が十分に大きいが、大きすぎないものが適している。つまり、５．３ｅＶ〜５．９ｅＶ程度が最適である。本実施例においては、制御電極１０ｃとして、ＣｒとＦとが添加されたＨｆＯ２からなる金属薄膜を用いた。この金属薄膜の成膜は金属ＣｒターゲットとＨｆＯ２ターゲットの２つのターゲットを用いた同時スパッタを、ＡｒとＣＦ３との混合ガス中で行った。この時、Ｃｒターゲットへの注入電力を変化させることによって、最適な仕事関数が得られるように調整した。本実施例においては、Ｃｒの量は、面密度でおよそ１．５×１０１４ｃｍ−２であり、Ｆの濃度は、面密度で１．０×１０１４ｃｍ−２であった。
制御電極にＴａＮ膜を用いた第１実施例の比較例は、第１実施例と比較すると、消去速度が著しく劣っていた。これは、既に説明したように、ＴａＮからなる制御電極と、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜との間の電子障壁が低いため、消去時に、電子が誤書き込みされるためである。
これに対し、第３実施例のように、ＣｒおよびＦが添加されたＨｆＯ２からなる金属薄膜を制御電極１０ｃに用いれば、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮとからなる電荷の間の電子障壁が非常に大きいため、誤書き込みが全く起こらず、その結果、消去速度が高速化できた。この消去速度は、Ｆの量に依存しており、Ｆの量を減らしていくと、次第に消去速度が高速化し、飽和する。そして、Ｆの量を減らしすぎると、今度は、ホールに対する障壁が低くなりすぎるため、書き込み速度が遅くなることが分かった。つまり、最適なＦの量が存在し、それは、ドープしたＣｒの量のおよそ６７％程度であった。
（第１変形例）
次に、第３実施例の第１変形例による不揮発性半導体メモリを、図１８を参照して説明する。本変形例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１８に示す。本変形例に係るメモリセルは、図１７に示す第３実施例に係るメモリセルにおいて、制御電極としてＴａＮからなる制御電極１０ａ用いるとともに、この制御電極１０ａと電荷ブロック膜８との間に界面制御膜９ｂを設けた構成となっている。この界面制御膜９ｂは、ＣｒおよびＦが添加されたＨｆＯ２からなる金属薄膜である。すなわち、チャネル領域３上に、ＳｉＯ２からなるトンネル絶縁膜６、ＳｉＮからなる電荷蓄積膜７、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８、ＣｒおよびＦが添加されたＨｆＯ２からなる界面制御膜９ｂ、およびＴａＮからなる制御電極１０ａがこの順に積層されたゲート５Gを備えている。
界面制御膜９ｂの形成は以下のように行われる。ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８上にＣｒとＦが添加された膜厚５ｎｍのＨｆＯ２からなる薄膜９ｂを形成する。その後ＴａＮからなる制御電極１０ａを形成した。Ｃｒの量およびＦの量は、第３実施例と等量とした。つまり、Ｃｒの量は、面密度でおよそ１．５×１０１４ｃｍ−２であり、Ｆの量は、面密度で１．０×１０１４ｃｍ−２である。この時、第３実施例と全く同じように、誤書き込みが全く起こらず、その結果、消去速度が高速化できた。この金属薄膜９ｂは、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８とＴａＮからなる制御電極１０ａとの界面に、真空準位から５．６ｅＶの位置に大きな界面状態を誘起しており、その界面状態にフェルミ準位が固定される。その結果、第１実施例の比較例と異なり、ＴａＮ電極を用いているにもかかわらず、誤書き込みが全く起こらない。第３実施例と比較すると、本変形例においては、制御電極に従来から用いられているＴａＮなどが使えることになる。この点が、界面状態を使った本変形例のメリットである。
以上説明したように、本変形例によれば、高速書き込みおよび高速消去が可能となる。
（第２変形例）
次に、第３実施例の第２変形例による不揮発性半導体メモリを、図１９を参照して説明する。本変形例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図１９に示す。本変形例に係るメモリセルは、図１７に示す第３実施例に係るメモリセルにおいて、制御電極としてＴａＮからなる制御電極１０ａ用いるとともに、この制御電極１０ａと電荷ブロック膜８との間に、最表面が改質された電荷ブロック膜８ｃを設けた構成となっている。すなわち、チャネル領域３上に、ＳｉＯ２からなるトンネル絶縁膜６、ＳｉＮからなる電荷蓄積膜７、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８、電荷ブロック膜８ｃ、およびＴａＮからなる制御電極１０ａがこの順に積層されたゲート５Ｈを備えている。
この電荷ブロック膜８ｃは、以下のように形成される。ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８上に、膜厚が４ｎｍのＨｆＯ２膜を成膜し、その上にＣｒ金属をスパッタにより成膜した。ＣＦ４中で熱処理を行うことで、ＣｒおよびＦがＨｆＯ２膜の上部２ｎｍに拡散した電荷ブロック膜８ｃが形成された。Ｃｒの量は、面密度でおよそ１．５×１０１３ｃｍ−２であり、Ｆの量は、面密度で１．０×１０１３ｃｍ−２であった。Ｃｒの量が少ないので、ＨｆＯ２膜は金属化しない。この時、電荷ブロック膜８と制御電極１０ａとの界面において、電荷ブロック膜８のギャップ内部に界面状態を人工的に分布させた構造ができあがる。本変形例で開示した物質の組み合わせにより、この界面状態のエネルギー位置は真空準位から５．６ｅＶであった。よって、制御電極１０ａの実効仕事関数を５．６ｅＶの設計値に固定することができる。本変形例では、この薄膜８ｃを、第１実施例の第２変形例と同様に界面制御酸化膜と云う。本変形例では、第３実施例と全く同じように、誤書き込みが全く起こらず、その結果、消去速度が高速化できた。
第３実施例と比較すると、界面制御酸化膜８ｃは電荷ブロック膜とみなすことができ、制御電極として、仕事関数が決して大きくないＴａＮを用いていることになる。つまり、電荷ブロック膜と制御電極との界面を改質するだけで、制御電極として従来使われているＴａＮという金属の仕事関数を、深い実効仕事関数を持った制御電極に変化させることができることになる。
以上説明したように、本変形例によれば、高速書き込みおよび高速消去が可能となる。
第３実施例およびその変形例では、Ｆの添加に成膜時にＣＦ４ガスを用いたが、ＰＦ４ガス、Ｆ２ガス、プラズマＦなどを用いることも可能である。また、基板や側壁、ゲート電極にＦを、例えば、同時スパッタやイオン注入などを用いて予め導入し、熱工程を経ることで界面制御膜または界面制御酸化膜に導入することも可能である。第３実施例の第１または第２変形例においては、界面制御膜または界面制御酸化膜中にはギャップ状態があり、その中に電子を受け入れることが可能となっている。このギャップ中の状態に電子を移動させることでエネルギーが安定化するので、Ｆは界面制御膜や、金属が添加されたＨｆＯ２薄膜部分に安定的に添加することが可能となる。
（第４実施例）
次に、本発明の第４実施例による不揮発性半導体メモリを、図２０を参照して説明する。本実施例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図２０に示す。本実施例に係るメモリセルは、図１に示す第１実施例に係るメモリセルと、制御電極を除いて全く同等の構成を有している。すなわち、本実施例に係るメモリセルは、図２０に示すように、ｐ型シリコン基板１にｎ型のソース領域２ａと、ｎ型ドレイン領域２ｂとが離間して形成されている。ソース領域２ａとドレイン領域２ｂとの間のシリコン基板の領域が電流通路であるチャネル領域３となる。このチャンネル領域３上に、メモリ動作を制御するゲート５Ｉが設けられている。ゲート５Ｉは、チャネル領域３上にトンネル絶縁膜６、電荷蓄積層膜７、電荷ブロック膜８、制御電極１０ｄの順に積層された積層構造を有している。このゲート５Ｉのエネルギーバンド構造を図２に示す。
本実施例による制御電極１０ｄとしては、仕事関数が十分に大きいが、大きすぎないものが適している。つまり、５．３ｅＶ〜５．９ｅＶ程度が最適である。本実施例においては、制御電極１０ｃとして、ＭｎとＨとが添加されたＨｆＯ２からなる金属薄膜を用いた。この金属薄膜の成膜は金属ＭｎターゲットとＨｆＯ２ターゲットの２つのターゲットを用いた同時スパッタを、ＡｒとＨ２との混合ガス中で行った。この時、Ｍｎターゲットへの注入電力を変化させることによって、最適な仕事関数が得られるように調整した。本実施例においては、ＣｒＭｎの量は、面密度でおよそ２．０×１０１４ｃｍ−２であり、Ｈの濃度は、面密度で１．５×１０１４ｃｍ−２であった。
制御電極にＴａＮ膜を用いた第１実施例の比較例は、第１実施例と比較すると、消去速度が著しく劣っていた。これは、既に説明したように、ＴａＮからなる制御電極と、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜との間の電子障壁が低いため、消去時に、電子が誤書き込みされるためである。
これに対し、第４実施例のように、ＭｎおよびＨが添加されたＨｆＯ２からなる金属薄膜を制御電極１０ｄに用いれば、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮとからなる電荷の間の電子障壁が非常に大きいため、誤書き込みが全く起こらず、その結果、消去速度が高速化できた。この消去速度は、Ｈの量に依存しており、Ｈの量を減らしていくと、次第に消去速度が高速化し、飽和する。そして、Ｈの量を減らしすぎると、今度は、ホールに対する障壁が低くなりすぎるため、書き込み速度が遅くなることが分かった。つまり、最適なＨの量が存在し、それは、ドープしたＭｎの量のおよそ７５％程度であった。
（第１変形例）
次に、第４実施例の第１変形例による不揮発性半導体メモリを、図２１を参照して説明する。本変形例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図２１に示す。本変形例に係るメモリセルは、図２０に示す第４実施例に係るメモリセルにおいて、制御電極としてＴａＮからなる制御電極１０ａ用いるとともに、この制御電極１０ａと電荷ブロック膜８との間に界面制御膜９ｃを設けた構成となっている。この界面制御膜９ｃは、ＭｎおよびＨが添加されたＨｆＯ２からなる金属薄膜である。すなわち、チャネル領域３上に、ＳｉＯ２からなるトンネル絶縁膜６、ＳｉＮからなる電荷蓄積膜７、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８、ＭｎおよびＨが添加されたＨｆＯ２からなる界面制御膜９ｃ、およびＴａＮからなる制御電極１０ａがこの順に積層されたゲート５Ｊを備えている。
界面制御膜９ｂの形成は以下のように行われる。ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８上にＭｎとＨが添加された膜厚５ｎｍのＨｆＯ２からなる薄膜９ｂを形成する。その後ＴａＮからなる制御電極１０ａを形成した。Ｍｎの量およびＨの量は、第４実施例と等量とした。つまり、Ｍｎの量は、面密度でおよそ２．０×１０１４ｃｍ−２であり、Ｈの量は、面密度で１．５×１０１４ｃｍ−２である。この時、第４実施例と全く同じように、誤書き込みが全く起こらず、その結果、消去速度が高速化できた。この金属薄膜９ｃは、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８とＴａＮからなる制御電極１０ａとの界面に、真空準位から５．６ｅＶの位置に大きな界面状態を誘起しており、その界面状態にフェルミ準位が固定される。その結果、第１実施例の比較例と異なり、ＴａＮ電極を用いているにもかかわらず、誤書き込みが全く起こらない。第４実施例と比較すると、本変形例においては、制御電極に従来から用いられているＴａＮなどが使えることになる。この点が、界面状態を使った本変形例のメリットである。
以上説明したように、本変形例によれば、高速書き込みおよび高速消去が可能となる。
（第２変形例）
次に、第４実施例の第２変形例による不揮発性半導体メモリを、図２２を参照して説明する。本変形例の不揮発性半導体メモリはマトリクス状に配列された複数のメモリセルを有している。各メモリセルの断面を図２２に示す。本変形例に係るメモリセルは、図２０に示す第４実施例に係るメモリセルにおいて、制御電極としてＴａＮからなる制御電極１０ａ用いるとともに、この制御電極１０ａと電荷ブロック膜８との間に、最表面が改質された電荷ブロック膜８ｄを設けた構成となっている。すなわち、チャネル領域３上に、ＳｉＯ２からなるトンネル絶縁膜６、ＳｉＮからなる電荷蓄積膜７、ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８、電荷ブロック膜８ｄ、およびＴａＮからなる制御電極１０ａがこの順に積層されたゲート５Ｋを備えている。
この電荷ブロック膜８ｄは、以下のように形成される。ＬａＡｌＯ３、ＨｆＯ２、或いはＨｆＳｉＯＮからなる電荷ブロック膜８上に、膜厚が４ｎｍのＨｆＯ２膜を成膜し、その上にＭｎ金属をスパッタにより成膜した。Ｈプラズマ中で低温処理を行うことで、ＭｎおよびＨがＨｆＯ２膜の上部２ｎｍに拡散した電荷ブロック膜８ｄが形成された。Ｍｎの量は、面密度でおよそ２×１０１３ｃｍ−２であり、Ｆの量は、面密度で１．５×１０１３ｃｍ−２であった。Ｍｎの量が少ないので、ＨｆＯ２膜は金属化しない。この時、電荷ブロック膜８と制御電極１０ａとの界面において、電荷ブロック膜８のギャップ内部に界面状態を人工的に分布させた構造ができあがる。本変形例で開示した物質の組み合わせにより、この界面状態のエネルギー位置は真空準位から５．６ｅＶであった。よって、制御電極１０ａの実効仕事関数を５．６ｅＶの設計値に固定することができる。本変形例では、この薄膜８ｄを、第１実施例の第２変形例と同様に界面制御酸化膜と云う。本変形例では、第４実施例と全く同じように、誤書き込みが全く起こらず、その結果、消去速度が高速化できた。
第４実施例と比較すると、界面制御酸化膜８ｄは電荷ブロック膜とみなすことができ、制御電極として、仕事関数が決して大きくないＴａＮを用いていることになる。つまり、電荷ブロック膜と制御電極との界面を改質するだけで、制御電極として従来使われているＴａＮという金属の仕事関数を、深い実効仕事関数を持った制御電極に変化させることができることになる。
以上説明したように、本変形例によれば、高速書き込みおよび高速消去が可能となる。
第４実施例およびその変形例では、Ｈの添加に成膜時にＨ２ガスやＨプラズマを用いればよい。また、基板や側壁、ゲート電極にＨを、例えば、予め導入し、熱工程を経ることで界面制御膜または界面制御酸化膜に導入することも可能である。第４実施例の第１または第２変形例においては、界面制御膜または界面制御酸化膜中にはギャップ状態があり、その中に電子を受け入れることが可能となっている。このギャップ中の状態に電子を移動させることでエネルギーが安定化するので、Ｈは界面制御膜や、金属が添加されたＨｆＯ２薄膜部分に安定的に添加することが可能となる。
上記第１乃至第４実施例およびその変形例においては、以下の利点がある。
（１）書き込みを行う場合は、高いプラス電圧を制御電極に掛けることになる。第１乃至第４実施例およびその変形例のいずれかで説明した材料および構成を用いれば、電荷ブロック膜と制御電極との間で、十分に大きなホール障壁が得られるので、誤ってホールが電極側から書き込まれることはない。よって、高速書き込みが可能となる。
（２）消去では、絶対値のおおきないマイナス電圧を制御電極に掛けることになる。第１乃至第４実施例およびその変形例のいずれかで説明した材料および構成を用いれば、電荷ブロック膜と制御電極との間で、十分に大きな電子障壁が得られるので、誤って電子が制御電極側から書き込まれることはない。よって、高速消去が可能となる。
なお、上記実施形態および実施例ならびにその変形例においては、シリコン基板上に形成したメモリセル構造を有する例について説明したが、これの構造に限定されるものではない。シリコン基板以外の基板、例えばガラス基板上にシリコン層を形成し、このシリコン層上に上記実施形態および実施例ならびにその変形例のいずれかのメモリセル構造を形成することも可能である。この構造を利用することで液晶表示素子等の表示素子の制御駆動回路内に不揮発性半導体メモリとして形成することもできる。ガラス基板の他にも、セラミックス基板等の成形時のプロセス温度に耐えうる基板、およびプロセス時に不要なガスを発生させない基板であれば、用いることができる。
上記実施形態および実施例ならびにその変形例のいずれかの不揮発性半導体メモリは、据え置き型及び、携帯型の電子機器（例えば、パソコン、電話機、ＰＤＡ、テレビジョン、ナビゲーションシステム、録音再生機器等）に搭載して、データやアプリケーションソフトウエア、またはプログラムを記憶させるメモリとして用いることができる。
さらに、撮像機器（例えば、デジタルスチルカメラ、デジタルビデオカメラ）における画像データおよび音声を蓄積させることができる。また、その他、インターネットやＬＡＮネットワークなどのネットワークを通じて通信を行う家電機器や複合型プリンタＦＡＸ装置等に搭載されるメモリやハードディスクドライブ（ＨＤＤ）に換わってその機能を代行することも容易に実現できる。
このように、従来の機器におけるメモリやＨＤＤと同様にデータ蓄積、一時保存に極めて有用である。また、電子部品の回路においては、システムＬＳＩの内部メモリやキャッシュメモリとして、或いは電子回路の一部として不揮発性メモリを使用するメモリ混載型のシステムに搭載することができる。より高度には、システム（回路の機能等）を必要に応じて書き換えてしまう書き換え可能なシステムＬＳＩのメモリとして用いることもできる。
なお、上述した実施形態および実施例ならびにその変形例においては、ＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon)型フラッシュメモリを例に挙げて説明したが、ＦＧ(Floating Gate)型フラッシュメモリにも本発明を適用することができる。また、ＭＯＮＯＳ型フラッシュメモリあるいはＦＧ(Floating Gate)型フラッシュメモリを集積化させたメモリ回路、およびロジック回路が同一チップ上に混載されるシステムＬＳＩ等に対しても本発明を容易に適用することができる。
一実施形態および第１実施例による不揮発性半導体メモリのメモリセルを示す断面図。 図１に示すメモリセルのエネルギーバンド構造を示す模式図。 一実施形態による不揮発性半導体メモリの書き込み効率および消去効率の実効仕事関数依存性を示す特性図。 電荷ブロック膜のミッドギャップが実効仕事関数の最適位置であることを説明するためのエネルギーバンド図。 絶縁体と金属との界面への界面状態の挿入効果を説明する図。 ＨｆＯ２に高価数物質Ｍｏ、Ｎを添加した際のギャップ中に発生する準位について説明するための図。 ＨｆＯ２に高価数物質Ｎ、Ｆを添加した際のギャップ中に発生する準位について説明するための図。 ＨｆＯ２に高価数物質Ｖ、Ｆを添加した際のギャップ中に発生する準位について説明するための図。 ＨｆＯ２に、３ｄ電子を持った高価数物質を添加した際のギャップ中に発生する準位について説明するための図。 ＨｆＯ２に、４ｄ電子を持った高価数物質を添加した際のギャップ中に発生する準位について説明するための図。 ＨｆＯ２に、５ｄ電子を持った高価数物質を添加した際のギャップ中に発生する準位について説明するための図。 第１実施例の第１変形例に係るメモリセルを示す断面図。 第１実施例の第２変形例に係るメモリセルを示す断面図。 第２実施例に係るメモリセルを示す断面図。 第２実施例の第１変形例に係るメモリセルを示す断面図。 第２実施例の第２変形例に係るメモリセルを示す断面図。 第３実施例に係るメモリセルを示す断面図。 第３実施例の第１変形例に係るメモリセルを示す断面図。 第３実施例の第２変形例に係るメモリセルを示す断面図。 第４実施例に係るメモリセルを示す断面図。 第４実施例の第１変形例に係るメモリセルを示す断面図。 第４実施例の第２変形例に係るメモリセルを示す断面図。
符号の説明
１ シリコン基板
２ａ ソース領域
２ｂ ドレイン領域
３ チャネル領域
５ ゲート
５Ａ〜５Ｋ ゲート
６ トンネル絶縁膜
７ 電荷蓄積膜
８ 電荷ブロック膜
８ａ 電荷ブロック膜（界面制御酸化膜）
８ｂ 電荷ブロック膜（界面制御酸化膜）
８ｃ 電荷ブロック膜（界面制御酸化膜）
８ｄ 電荷ブロック膜（界面制御酸化膜）
９ 界面制御膜
９ａ 界面制御膜
９ｂ 界面制御膜
９ｃ 界面制御膜
１０ 制御電極
１０ａ 制御電極
１０ｂ 制御電極
１０ｃ 制御電極
１０ｄ 制御電極

Claims (14)

  1. 半導体基板と、
    前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上
    に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上に形成された電荷蓄積膜と、
    前記電荷蓄積膜上に形成された電荷ブロック膜と、
    前記電荷ブロック膜上に形成された制御電極と、
    を有するメモリセルと、
    を備え、
    前記制御電極は、Ｖ、Ｃｒ、Ｍｎ、およびＴｃからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＦ、ＨおよびＴａからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含むことを特徴とする不揮発性半導体記憶装置。
  2. 半導体基板と、
    前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上
    に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上に形成された電荷蓄積膜と、
    前記電荷蓄積膜上に形成された電荷ブロック膜と、
    前記電荷ブロック膜上に形成された酸化膜と、
    前記酸化膜上に形成された制御電極と、
    を有するメモリセルと、
    を備え、
    前記酸化膜は、Ｖ、Ｃｒ、Ｍｎ、およびＴｃからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＦ、ＨおよびＴａからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含むことを特徴とする不揮発性半導体記憶装置。
  3. 前記第１グループから選ばれ添加された元素の面密度は、１×１０１４ｃｍ−２以上、８×１０１４ｃｍ−２以下であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
  4. 前記第１グループから選ばれ添加された元素の面密度は、６×１０１２ｃｍ−２以上、１×１０１４ｃｍ−２未満であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
  5. 前記Ｈｆ酸化膜またはＺｒ酸化膜は、前記第１グループから選ばれた元素Ａの添加量［Ａ］に対して、前記第２グループから選ばれた元素Ｂの添加量［Ｂ］が、

    ０．０８×［Ａ］＜［Ｂ］＜［Ａ］×（８−Ｍ）を満たし、
    Ｍは、元素Ａの最外殻電子数であり、
    元素ＡがＶの時 Ｍ＝５、
    元素ＡがＣｒの時 Ｍ＝６、
    元素ＡがＭｎの時 Ｍ＝７、
    元素ＡがＴｃの時 Ｍ＝７、
    であることを特徴とする請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
  6. 前記酸化膜が前記Ｈｆ酸化膜を含むとき、前記第１グループから選ばれて添加される元素および前記第２グループから選ばれて添加されるＴａは前記Ｈｆ酸化膜のＨｆと置換され、前記第２グループから選ばれて添加されるＦもしくはＨから選ばれる元素は前記Ｈｆ酸化膜の酸素と置換され、
    前記酸化膜が前記Ｚｒ酸化膜を含むとき、前記第１グループから選ばれて添加される元素および前記第２グループから選ばれて添加されるＴａは前記Ｚｒ酸化膜のＺｒと置換され、前記第２グループから選ばれて添加されるＦもしくはＨから選ばれる元素は前記Ｚｒ酸化膜の酸素と置換され、
    ることを特徴とする請求項１乃至５のいずれかに記載の不揮発性半導体記憶装置。
  7. 半導体基板と、
    前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上
    に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上に形成された電荷蓄積膜と、
    前記電荷蓄積膜上に形成された電荷ブロック膜と、
    前記電荷ブロック膜上に形成された制御電極と、
    を有するメモリセルと、
    を備え、
    前記制御電極は、Ｎｂ、Ｍｏ、Ｗ、およびＲｅからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含むことを特徴とする不揮発性半導体記憶装置。
  8. 半導体基板と、
    前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
    前記ソース領域と前記ドレイン領域との間のチャネル領域となる半導体基板上
    に形成されたトンネル絶縁膜と、
    前記トンネル絶縁膜上に形成された電荷蓄積膜と、
    前記電荷蓄積膜上に形成された電荷ブロック膜と、
    前記電荷ブロック膜上に形成された酸化膜と、
    前記酸化膜上に形成された制御電極と、
    を有するメモリセルと、
    を備え、
    前記酸化膜は、Ｎｂ、Ｍｏ、Ｗ、およびＲｅからなる第１グループから選ばれる少なくとも一つの元素が添加されるとともにＮ、Ｃ、Ｂ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕからなる第２グループから選ばれる少なくとも１つの元素が添加されたＨｆ酸化膜またはＺｒ酸化膜を含むことを特徴とする不揮発性半導体記憶装置。
  9. 前記第１グループから選ばれ添加された元素の面密度は、１×１０１４ｃｍ−２以上、８×１０１４ｃｍ−２以下であることを特徴とする請求項７または８記載の不揮発性半導体記憶装置。
  10. 前記第１グループから選ばれ添加された元素の面密度は、６×１０１２ｃｍ−２以上、１×１０１４ｃｍ−２未満であることを特徴とする請求項８記載の不揮発性半導体記憶装置。
  11. 前記Ｈｆ酸化膜またはＺｒ酸化膜は、前記第１グループから選ばれた元素αの添加量［α］に対して、前記第２グループから選ばれた元素βの添加量［β］が、

    ０．０８×［α］＜［β］×Ｋ＜［α］×（Ｌ−４）を満たし、
    ここで、Ｌは元素αの最外殻電子数であり、
    元素αがＮｂの時、Ｌ＝５、
    元素αがＭｏの時Ｌ＝６、
    元素αがＷの時Ｌ＝６、
    元素αがＲｅの時Ｌ＝７であり、
    Ｋは添加された元素βが受け取ることのできる電子の数であり、
    元素βがＮの時、Ｋ＝１
    元素βがＣの時、Ｋ＝２
    元素βがＢの時、Ｋ＝３
    元素βがＭｇ、Ｃａ、Ｓｒ、Ｂａの時、Ｋ＝２
    元素βがＡｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、またはＬｕの時、Ｋ＝１
    であることを特徴とする請求項７乃至１０のいずれかに記載の不揮発性半導体記憶装置。
  12. 前記酸化膜が前記Ｈｆ酸化膜を含むとき、前記第１グループから選ばれて添加される元素および前記第２グループのＭｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕから選ばれて添加される元素は前記Ｈｆ酸化膜のＨｆと置換され、前記第２グループのＮ、Ｃ、Ｂから選ばれて添加される元素は前記Ｈｆ酸化膜の酸素と置換され、
    前記酸化膜が前記Ｚｒ酸化膜を含むとき、前記第１グループから選ばれて添加される元素および前記第２グループのＭｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、およびＬｕから選ばれて添加される元素は前記Ｚｒ酸化膜のＺｒと置換され、前記第２グループのＮ、Ｃ、Ｂから選ばれて添加される元素は前記Ｚｒ酸化膜の酸素と置換されることを特徴とする請求項７乃至１１のいずれかに記載の不揮発性半導体記憶装置。
  13. 前記電荷ブロック膜が、
    ハフニア、ハフニウムシリケート、ハフニウムアルミネート、ランタンハフネート、イットリウムハフネート、ストロンチウムハフネート、ジルコニア、ジルコニウムシリケート、ジルコニウムアルミネート、ランタンジルコネート、イットリウムジルコネート，およびストロンチウムジルコネートのいずれか、またはその窒化物からなる膜、或いはそれらの積層膜からなることを特徴とする請求項１、２、７、または８記載の不揮発性半導体記憶装置。
  14. 前記電荷ブロック膜が、
    （Ｌａ２Ｏ３）ｐ（Ｙ２Ｏ３）ｑ（Ａｌ２Ｏ３）ｒ（ＳｉＯ２）ｓ、（ここでｐ、ｑ、ｒ、ｓはゼロか正の実数）またはその窒化物からなる膜、或いはそれらの積層膜からなることを特徴とする請求項１、２、７、または８記載の不揮発性半導体記憶装置。
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