JP2017103477A - 半導体メモリ装置 - Google Patents
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Abstract
Description
れらに関する作製方法、駆動方法等に関する。
荷蓄積型メモリ装置という)は、近年、多くの電子機器、家電製品等に使用されている。
電荷蓄積型メモリ装置は高集積され、それに伴って、ビット単価も低下している。
メモリ装置も製品化されている(例えば、特許文献1参照)。窒化珪素を電荷蓄積層に用
いる構造のメモリ装置を、MONOS型メモリ装置、あるいはSONOS型メモリ装置と
いう。
MISFETの一種であり、半導体領域101上に、ソース102aとドレイン102b
を有する。また、チャネルの形成される領域とゲート(コントロールゲート104)の間
に窒化珪素の電荷蓄積層103を有する。通常、半導体領域101やコントロールゲート
104には、珪素が用いられる。
、また、電荷蓄積層103とコントロールゲート104の間にはブロッキング絶縁膜10
6を有する。ブロッキング絶縁膜106は、後述する理由により、トンネル絶縁膜105
より厚くすることが求められる。
い値が変化することを利用してデータを読み出す。電荷蓄積層に電荷を注入し、あるいは
、電荷蓄積層から電荷を引抜く際には、コントロールゲート104と半導体領域101(
あるいはソース102aやドレイン102b)の間に高い電圧をかけることで、トンネル
効果によりトンネル絶縁膜105を電荷が通過できるようにする。
の際に、メモリ素子ごとに電荷蓄積層を分断する必要がない。このため、例えば、図1(
B)のように1つの電荷蓄積層103の上に複数のコントロールゲート104_1乃至1
04_3を形成し、さらに、半導体領域101に、コントロールゲート104_1乃至1
04_3をマスクとして不純物領域102_1乃至102_4を形成し、複数のメモリセ
ル(図1(B)では3つ)が直列に接続したメモリ装置(NAND型メモリ装置)を形成
することもできる。
図2(A)に示すように、薄板状で孔を有する複数のコントロールゲート114_1乃至
114_3を積層して、孔に複数の柱状シリコンの半導体領域111_1乃至111_3
を埋め込んだ構造のMONOS型メモリ装置が提案されている(特許文献2参照)。
3の交点)を拡大した様子を図2(B)に示す。ここで、柱状の半導体領域111_3を
取り巻くようにトンネル絶縁膜115、電荷蓄積層113、ブロッキング絶縁膜116が
、いずれもコントロールゲート114_1の孔の中に設けられる。
記憶保持特性を示す。もし、電気的な作用で電荷を蓄積するのであれば、トンネル絶縁膜
105をそのように薄くすると電荷はただちに失われてしまう。そのため、窒化珪素が電
荷を蓄積する作用は、電気的なものというよりは化学的なものであると推測される。ただ
し、この点に関して詳細な研究は十分にはおこなわれていない。
図3(D)は半導体領域101、コントロールゲート104に珪素を、トンネル絶縁膜1
05、ブロッキング絶縁膜106に酸化珪素を、電荷蓄積層103に窒化珪素を用いた場
合のバンド図である。図中、EC、EVはそれぞれ伝導帯下端、価電子帯上端を示す。
窒化珪素は、バンドギャップの深い部分にトラップ準位を有する。トラップ準位では電子
がトラップされる。特に化学量論比組成(Si3N4)より珪素の比率が大きい窒化珪素
(Si3N4−x(0<x<1))では、微視的には、珪素に窒素が高濃度にドーピング
された状態となっている部分がある。このような部分では珪素の価電子帯上端よりもかな
り深い位置にアクセプター準位を形成し、これがトラップ準位となる。
103への移動はトンネル効果により容易に起こりえるが、上述のトラップ準位は半導体
領域101中の電子のエネルギーレベルよりも深い場所にあるので、半導体領域101の
伝導帯から移動するには、エネルギー保存則が満たせない。したがって、通常は、半導体
領域101から電荷蓄積層103のトラップ準位への移動はおこなえない。
ゲート104の電位を高くして、電荷蓄積層103の電位が、半導体領域101の電位よ
り2V以上高くなるようにする(図3(B)参照)。
)を1nm、ブロッキング絶縁膜106の厚さを6nmとすると、コントロールゲート1
04と半導体領域101の間の電圧を6.7V以上とすればよい。なお、コントロールゲ
ート104の電位が高いほどより短時間で電子が注入できる。
、半導体領域101の電位より4V以上高くなるようにすると、電荷を注入するメモリセ
ルではないメモリセルに電子が注入されてしまう、いわゆるクロストークが生じるので、
過大な電圧がかからないようにする必要がある。
伝導帯と重なるため、トンネル効果により半導体領域101の伝導帯から電荷蓄積層10
3の伝導帯に電子が移動する。
ネル絶縁膜105が十分に薄いため、いわゆるFowler−Nordheimトンネル
効果(F−Nトンネル効果)が起こるような高電圧でなくても、十分に電子を移動させる
ことができる。
積層に珪素を用いたメモリ装置(フローティングゲート型メモリ装置)よりも小さく、ト
ンネル絶縁膜105やブロッキング絶縁膜106の劣化を抑制できるという特徴がある。
の低い準位(すなわち、上記のトラップ準位)に遷移し、電荷蓄積層103に電子が注入
される。
ルゲート104へ流出する電子も相当ある。これは、電荷蓄積層103(窒化珪素)の伝
導帯とブロッキング絶縁膜106(酸化珪素)の伝導帯の間のバリヤが1電子ボルト程度
であることと、上記のような電圧のために、実質的なバリヤの厚さが3nm未満であり、
F−Nトンネル効果が発生するためである。
れは、トラップ準位から伝導帯までは4電子ボルト以上もあるため熱的にその水準まで励
起できず、また、半導体領域101では、トラップ準位と同じエネルギーレベルは価電子
帯であり、電子が充満しているので、トンネル効果で半導体領域101へ移動することも
できないためである(図3(C)参照)。
合には、コントロールゲート104の電位を下げて、電荷蓄積層103の電位を半導体領
域101よりも2V以上低くする必要がある(図3(D)参照)。
トラップ準位と重なるため、トンネル効果により電荷蓄積層103のトラップ準位から半
導体領域101の伝導帯に電子が移動する。
要がある。そのためには、ブロッキング絶縁膜106を厚くすることで、コントロールゲ
ート104と電荷蓄積層103の間のトンネル効果を低減させる方法が採用される。
化や低電圧化の障害となる。例えば、隣接するメモリセルとの干渉を避けるためには、ブ
ロッキング絶縁膜106は薄いほうが好ましい。また、ブロッキング絶縁膜106が薄い
方がコントロールゲート104に印加する電圧を低くできる。例えば、ブロッキング絶縁
膜106の厚さが半分の3nmであれば、コントロールゲート104と半導体領域101
間の電圧は厚さが6nmの場合の70%とできる。
ることを課題とする。また、本発明では、新規の半導体装置(特に、トランジスタ)を提
供することを課題とする。また、新規の半導体装置の駆動方法(特に、トランジスタの駆
動方法)を提供することを課題とする。さらに、新規の半導体装置の作製方法(特に、ト
ランジスタの作製方法)を提供することを課題とする。
ランジスタ)を提供することを課題とする。また、性能の向上したあるいは消費電力が低
減できる半導体装置の駆動方法(特に、トランジスタの駆動方法)を提供することを課題
とする。さらに、性能の向上したあるいは消費電力が低減できる半導体装置の作製方法(
特に、トランジスタの作製方法)を提供することを課題とする。本発明では以上の課題の
少なくとも1つを解決する。
トロールゲートとして、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事
関数が5.4電子ボルト以上6.5電子ボルト以下、好ましくは5.5電子ボルト超6.
3電子ボルト未満の高仕事関数のn型半導体(以下、高仕事関数化合物半導体ともいう)
を用いることを特徴とする電荷蓄積型メモリ装置である。なお、コントロールゲートは、
高仕事関数化合物半導体と、それ以外の材料の積層構造であってもよい。
019cm−3以上であることが好ましい。また、高仕事関数化合物半導体は、5原子%
以上50原子%以下の濃度の窒素を有するとよい。また、高仕事関数化合物半導体は、5
原子%以上66.7原子%以下の濃度の亜鉛あるいは、5原子%以上50原子%以下の濃
度のインジウムを有することが望ましい。
好ましくは0.01%以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の
原子番号21以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素
を0.01原子%乃至10原子%含有していてもよい。
しくは多結晶体である。なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶の結晶
構造を有してもよい。ただし、多結晶体は表面の凹凸が大きくなるため、それを避けるた
めには非晶質の高仕事関数化合物半導体を用いてもよい。
下である。そのため、真空準位から4電子ボルト乃至5電子ボルト下の準位(典型的には
真空準位から4.9電子ボルト下の準位)に形成される多くの欠陥準位がドナーとなり、
特にドーピング処理を施さずとも、1×1019cm−3以上、好ましくは1×1020
cm−3以上の電子濃度を有するn型の半導体となる(詳しくは、W. Walukie
wicz, ”Intrinsic limitations to the dopi
ng of wide−gap semiconductors”, Physica
B 302−303, p123−134 (2001).参照)。
がある。窒化インジウムはバンドギャップが0.7電子ボルト以下の半導体であるが、そ
の電子親和力は5.6電子ボルトである。窒化インジウムはウルツ鉱型構造であることが
知られている。
ての詳細は知られていないが、電子親和力は5.5電子ボルト程度である。窒化亜鉛は立
方晶型構造であることが知られている。
イオンプレーティング法、MBE(molecular beam epitaxy)法
、CVD法(MOCVD(metal organic CVD)法やALD(atom
ic layer deposition)法)等を用いればよい。特に膜の均一性や被
堆積層へのダメージを考慮するとCVD法が好ましい。
あれば、原料ガスとして、トリメチルインジウム((CH3)3In)とトリメチルガリ
ウム((CH3)3Ga)とアンモニアを用い、基板温度は350℃乃至550℃とすれ
ばよい。
には、上記の原料ガス等を用いて、原子層を1層ずつ堆積するALD法が効果的である。
トリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム
、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を用いればよい。
導体とその電子親和力との差が1.8電子ボルト以上であり、また、その差が、その電子
親和力の2倍以下、好ましくは1倍以下であるものを用いてもよい。
る場合には、用いるブロッキング絶縁膜の電子親和力は、1.9電子ボルト以上、好まし
くは2.8電子ボルト以上としてもよい。
10以上で、酸化珪素換算の厚さ(EOT)は0.1nm乃至20nm、好ましくは0.
2nm乃至4nmであるものを用いてもよい。
ハフニウム(電子親和力2.5電子ボルト、バンドギャップ6電子ボルト)と窒化インジ
ウムを用いることができる。酸化ハフニウムの電子親和力は2電子ボルト以上であり、窒
化インジウムの仕事関数と酸化ハフニウムの電子親和力の差は3.1電子ボルトで、それ
は酸化ハフニウムの電子親和力の1.24倍である。
ンドギャップ4.4電子ボルト)と窒化インジウムを用いることができる。酸化タンタル
の電子親和力は2電子ボルト以上であり、窒化インジウムの仕事関数と酸化タンタルの電
子親和力の差は2.4電子ボルトで、それは酸化タンタルの電子親和力の0.75倍であ
る。
は言うまでもなく、その他(既知でないものを含む)の電荷蓄積型メモリ装置にも適用で
きる。
ので、以下、図1を用いてその構成について説明する。本発明の一態様では、コントロー
ルゲート104に仕事関数が大きな高仕事関数化合物半導体を用いることで、電荷蓄積層
103とコントロールゲート104の間のトンネル効果による電荷の移動を、従来のMO
NOS型メモリ装置よりも低減できる。
いた電荷蓄積型メモリ装置の動作を説明する。窒化インジウムは上述のように、電子親和
力5.6電子ボルト、バンドギャップ0.7電子ボルト以下とされるので、これをコント
ロールゲート104に用いた場合のバンド図は図3とは異なる。なお、ここでは、ブロッ
キング絶縁膜106の厚さをトンネル絶縁膜105と同じとする。
の間の電圧が0のときを示す。電荷蓄積層103(窒化珪素)には、図3と同様に、深い
位置にトラップ準位がある。なお、半導体領域101(珪素)とコントロールゲート10
4(窒化インジウム)のフェルミ準位の関係から、図に示すようにバンドが傾く。この傾
きは、厚さ7nm(トンネル絶縁膜105:3nm、電荷蓄積層103:1nm(EOT
)、ブロッキング絶縁膜106:3nm)あたり1.6電子ボルトであり、電界に換算す
ると、2.2MV/cmとなる。この電界を内蔵電界(built−in electr
ic field)という。
トロールゲート104の電位を半導体領域101よりも高くして、電荷蓄積層103の電
位が半導体領域101の電位より2V以上高くなるようにする。その結果、トンネル効果
により、半導体領域101から電荷蓄積層103の伝導帯に電子が移動し、その一部がト
ラップ準位に遷移する(図4(B)参照)。この場合、コントロールゲート104の電位
を半導体領域101よりも7V以上高くすればよいので、従来のMONOS型メモリ装置
よりも必要な電圧が低減できる。
記の内蔵電界の作用により、従来のMONOS型メモリ装置に比べてバリヤの傾きが緩や
かになる。例えば、コントロールゲート104の電位が半導体領域101より5.6V高
い(電荷蓄積層103の電位が半導体領域101より2.4V高い)とすると、この電位
の差により、ブロッキング絶縁膜106の電界は8MV/cmとなるべきであるが、上記
の内蔵電界によって一部が相殺され、結果、5.8MV/cmとなる。
の幅が広くなる。すなわち、バリヤの幅は、図4(B)では、ブロッキング絶縁膜106
の厚さ(3nm)であるのに対し、図3(B)では、ブロッキング絶縁膜106の厚さの
1/3(2nm)である。そのため、本発明の一態様である電荷蓄積型メモリ装置では、
ブロッキング絶縁膜106を透過してコントロールゲート104に移動する電子はより少
なくなり、図4(B)に示される状態では、図3(B)に示される状態の1/100未満
となる。
105と同程度に薄いため、電荷蓄積層103のトラップ準位からコントロールゲート1
04の伝導帯へのトンネル電流が多いことが懸念される。
の高さが2電子ボルト程度であるのに対し、電荷蓄積層103のトラップ準位とコントロ
ールゲート104の間のブロッキング絶縁膜106によるバリヤの高さが4電子ボルト程
度であるため、後者のトンネル確率は前者の1万分の1以下となり、実質的には問題とな
らない。
来のMONOS型メモリ装置と同様である(図4(C)参照)。
合には、コントロールゲート104の電位を下げて、電荷蓄積層103の電位が半導体領
域101よりも2V以上低くする必要がある(図4(D)参照)。これも従来のMONO
S型メモリ装置と同様である。ただし、ブロッキング絶縁膜106が図3のものより薄い
ので、必要な電圧もより小さくなる。
6によるバリヤの高さ(図中にEと表示)は4.7電子ボルトである。ちなみに、従来の
MONOS型メモリ装置では、3.2電子ボルトである。このため、ブロッキング絶縁膜
106の厚さが3nmであっても、従来のMONOS型メモリ装置(ブロッキング絶縁膜
106の厚さが6nm)の10倍以上抵抗が大きい。
位をより低くしてもよく、ブロッキング絶縁膜106の電界が16MV/cmまでは十分
に電流を阻止することができる。従来のMONOS型メモリ装置では、電界が11MV/
cmを超えると、急激にコントロールゲート104からの電子の注入が増加するため、電
荷蓄積層103から電子を引抜くのに長時間を有する。
の厚さとしたが、従来のMONOS型メモリ装置と同じ厚さとすれば、さらに大きな効果
が得られることは言うまでもない。ブロッキング絶縁膜106が厚いと集積度を高める点
では不利であるが、例えば、電荷蓄積層103への電子の注入の際に、コントロールゲー
ト104へ流出する電子をより少なくできる。
の仕事関数(電子親和力)、電荷蓄積層103の厚さや材質、半導体領域101の材質、
トンネル絶縁膜105の厚さや材質、ブロッキング絶縁膜106の厚さや材質等が異なれ
ば、また、異なった数値が得られることは明らかである。また、本発明の他の態様では別
な効果が得られることがある。
る金属元素以外の元素に占める酸素の比率が20原子%乃至90原子%であると、ブロッ
キング絶縁膜との密着性が良好である。また、界面で酸化還元反応がおこりにくく、化学
的に安定である。
、ブロッキング絶縁膜で用いられる珪素やその他の金属(例えば、ストロンチウム、チタ
ン、バリウム、ジルコニウム、タンタル、ビスマス、鉛、ハフニウム、アルミニウム、イ
ットリウム、ランタン)の原子と酸素の結合力と同等か弱いため、high−k材料から
酸素を引き抜くことがなく、high−k材料を安定化する上で効果的である。
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
図5(A)に、本実施の形態の電荷蓄積型メモリ装置の例を図示する。ここでは、トラン
ジスタのチャネル方向の断面模式図を示す。トランジスタはp型の単結晶珪素の半導体領
域101上に電荷蓄積層103と半導体領域101との間に適切な厚さのトンネル絶縁膜
105を有する。
ウム等の電子親和力が3.5電子ボルト乃至4.5電子ボルトで、バンドギャップが2電
子ボルト以下の半導体材料を用いることができる。
、50nm以下、好ましくは20nm以下とする。なお、電荷蓄積層103はコントロー
ルゲート104と概略同形状としてもよい。
ト104と半導体領域101の間にかける電圧をより大きくする必要がある。したがって
、厚さ(EOT)は0.1nm乃至5nmとするとよい。なお、トンネル絶縁膜105の
厚さは1nm乃至10nm、好ましくは2nm乃至4nmとするとよい。
5(A)に示すように、ソース102aおよびドレイン102bは公知のVLSI技術で
使用される、いわゆるエクステンション領域と同様な形状に形成すると短チャネル効果を
防止する上で効果的である。なお、短チャネル効果を防止するには、半導体領域101の
不純物濃度も適切な値とするとよい。
ルゲート104を設ける。ブロッキング絶縁膜106の物理的な厚さは1nm乃至20n
m、好ましくは2nm乃至4nmとできる。また、ブロッキング絶縁膜106の酸化珪素
換算の厚さは0.1nm乃至20nm、好ましくは0.2nm乃至4nmとできる。
ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウ
ム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム
等を単独で、あるいは他の材料と組み合わせて用いてもよい。
さ7.5nmの酸化ハフニウム(比誘電率を30とする)を積層した場合、この積層体の
EOTは2nmである。例えば、厚さ3nmの酸化珪素でトンネル絶縁膜105を、また
、厚さ(EOT)1nmの窒化珪素で電荷蓄積層103を構成すると、コントロールゲー
ト104と半導体領域101の間の電圧の1/3が、ブロッキング絶縁膜106にかかり
、さらにそのうちの半分がブロッキング絶縁膜106内の厚さ1nmの酸化珪素にかかる
。
01との間の電圧を6Vとする場合には、ブロッキング絶縁膜106には2Vの電圧がか
かる。このうち、1Vの電圧(10MV/cm強の電界)が厚さ1nmの酸化珪素にかか
り、厚さ7.5nmの酸化ハフニウムにも、1Vの電圧(1.4MV/cm強の電界)が
かかる。このように酸化ハフニウム中の電界は十分に低いため、F−Nトンネル効果が発
生することはなく、また、酸化ハフニウムが絶縁破壊等を引き起こす確率は低い。一方、
酸化珪素中の電界も十分に耐えうる値である。
電圧は1Vである。
トロールゲートの第2導電層104bを有する。ここで、コントロールゲートの第1導電
層104aは厚さ5nm以上100nm以下の高仕事関数化合物半導体よりなる。
要はなく、目的に応じたものを使用すればよい。例えば、アルミニウム、銅等の導電性の
高いものを用いるとよい。
ることにより、しきい値を調整してもよい。この場合、電荷蓄積層103に電子が蓄積さ
れていると、n型領域107が空乏化して、ソース102a、ドレイン102b間の抵抗
が上昇する。
イン102bの周囲に、ハロー領域108a、108b(半導体領域101よりもp型不
純物の濃度の高いp型領域)を設けてもよい。ハロー領域108a、108bを形成する
場合には、チャネル近傍のソース102a、ドレイン102bの深さを比較的厚くしても
よい。例えば、図5(C)に示す深さd1をチャネル長の2倍以下としてもよい。
bを形成してもよい(図8(A)参照)。なお、このようにハロー領域108a、108
bで、ソース102a、ドレイン102bを囲む場合には、半導体領域101の不純物濃
度は極めて低くしてもよく、また、その導電型はn型でもp型でもよい。
ることにより、短チャネルのトランジスタのしきい値のばらつきを低減できる。例えば、
チャネル長20nm以下で十分にしきい値のばらつきを実用上、問題とならない程度にま
で低減するには、チャネルの形成される部分の不純物濃度は1×1015cm−3以下、
好ましくは、1×1013cm−3以下とするとよい。
好ましくは0.5倍以下の場合には、図8(B)に示すように、ソース102a、ドレイ
ン102bの下部にのみハロー領域108aおよび108b(あるいはそれに相当する不
純物領域)を設けてもよい。
物を導入する必要がないため、さらにトランジスタのしきい値のばらつきを低減できる。
図8(B)に示す技術思想を図5(A)のトランジスタに適用すれば、図8(C)に示す
ようなハロー領域108aおよび108bを有するトランジスタが得られる。
ル領域の外側に形成されるということは、イオン注入法によりハロー領域108aおよび
108bを形成する際に、イオンがチャネル領域上のトンネル絶縁膜105を通過するこ
ともないので、トンネル絶縁膜105にトラップ準位等が形成されることがなく、トラン
ジスタの信頼性を高める上で好ましい。
図6(A)に、本実施の形態の電荷蓄積型メモリ装置の例を図示する。なお、一部の記載
については実施の形態1を参酌できる。ここでは、トランジスタのチャネル方向の断面模
式図を示す。トランジスタはn型の単結晶珪素の半導体領域201上に電荷蓄積層203
と、半導体領域201と電荷蓄積層203との間に適切な厚さのトンネル絶縁膜205を
有する。
積層103はコントロールゲート204と概略同形状としてもよい。電荷蓄積層203の
厚さ(EOT)は0.1nm乃至5nmとするとよい。さらに、トンネル絶縁膜205の
厚さは1nm乃至10nm、好ましくは2nm乃至4nmとするとよい。
形成する。電荷蓄積層203上には、適切な厚さのブロッキング絶縁膜206を介して、
コントロールゲート204を設ける。ブロッキング絶縁膜206の物理的な厚さは1nm
乃至20nm、好ましくは2nm乃至4nmとできる。また、ブロッキング絶縁膜206
の酸化珪素換算の厚さは0.1nm乃至20nm、好ましくは0.2nm乃至4nmとで
きる。
、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアル
ミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミ
ニウム等を単独で、あるいは他の材料と組み合わせて用いてもよい。詳細は実施の形態1
を参照すればよい。
ルゲートの第2導電層204bを有する。ここで、コントロールゲートの第1導電層20
4aは厚さ5nm以上100nm以下の高仕事関数化合物半導体よりなる。なお、コント
ロールゲートの第2導電層204bについては実施の形態1を参照すればよい。
(B)に示すようにソース202a、ドレイン202bの底面及び側面に接する領域の一
部にn型不純物をドーピングしてn型領域208を形成してもよい。なお、このような方
法を採用すれば、半導体領域201(および、n型領域208で半導体領域201から分
離される弱いn型領域207)の不純物濃度は可能な限り低くできるので、しきい値ばら
つきを低減する上で好適である。
との間に幅d2のオフセット領域を形成してもよい。
図6(B)と図6(C)の特徴を併せ持つ電荷蓄積型メモリ装置の作製方法の例について
図7を用いて簡単に説明する。なお、多くの工程は公知の半導体技術を用いればよいので
詳細はそれらを参照できる。
−3)の半導体領域201の深さ10nm乃至200nmの部分にn型不純物をドーピン
グしてn型領域208を形成する。n型不純物元素としては砒素のように深さを精密に制
御できるものを用い、不純物濃度としては1×1018cm−3乃至1×1020cm−
3とすればよい。この結果、基板表面付近の浅い部分に弱いn型領域207(半導体領域
201と同じ不純物濃度を有する)が分離される。
よい。その場合には、弱いn型領域207の厚さは5nm乃至50nm(好ましくは5n
m乃至20nm)、不純物濃度は、1×1011cm−3乃至1×1017cm−3とす
ればよく、また、弱いn型領域207の不純物濃度は半導体領域201と異なってもよい
。
例えば、熱酸化によって得られる厚さ1nm乃至4nmの酸窒化珪素膜を用いればよい。
さらに、厚さ1nm乃至4nmの窒化珪素膜203aを形成する。
しては、酸化珪素、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタ
ン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒
化アルミニウム、窒化ガリウムアルミニウム等を用いることができる(図7(A)参照)
。
ウム亜鉛、酸窒化インジウム亜鉛ガリウム(組成式はInaGabZncOdNe、(0
≦a≦1、0≦b≦1、0≦c≦1、0<d≦1、0<e≦1))等の仕事関数の高い酸
窒化物膜(以下、高仕事関数酸窒化物膜という)を絶縁膜上に成膜する。
上かつ酸素濃度が5%以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジ
ウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度
が50%以上かつ酸素濃度が5%以下の雰囲気で、それぞれ、酸化インジウム、酸化イン
ジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。
とするとよい。また、成膜後、100℃乃至600℃、好ましくは150℃乃至450℃
の非酸化性雰囲気で熱処理してもよい。
よい。特に、基板へのダメージの少ないALD法やCVD法を用いることが好ましい。
、仕事関数の影響が後に形成するブロッキング絶縁膜206に及ばず、また、厚さが10
0nmを超えると、高仕事関数酸窒化物膜の抵抗が大きくなり、回路の特性に好ましくな
い。上述のように、高仕事関数酸窒化物膜では界面近傍の欠陥準位がドナーとなるため、
界面から遠い部分ではドナー濃度が低下し、導電性が悪化することがある。導電性を維持
するには、別にドナーをドーピングすればよい。
bFe2O4構造と呼ばれる結晶構造を取ることが知られている。
り、それにともなって電子状態も劇的に変化する。また、YbFe2O4構造に比べると
ウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。
ボルト程度であるが、ウルツ鉱型構造のものでは2.2電子ボルト以下となり、また、電
子親和力も、前者が4.3電子ボルト程度のものが、後者では5.4電子ボルト以上とな
る。電子親和力が4.9電子ボルト以上となるため、欠陥準位によりn型の導電性を呈す
ることとなる。なお、水素はドナーとして機能するため、水素を添加することによっても
キャリア濃度を高めることもできる。
含有していると、酸化珪素との界面でのトラップ準位の発生を抑制する上で好ましい。ま
た、高仕事関数酸窒化物膜は、水素を1原子%乃至10原子%含有していると、界面の状
況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数酸
窒化物膜への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこ
なえる。
化物である、In−Sn−O、Sn−Zn−O、Al−Zn−O、In−Ga−Oや、三
元系金属酸化物であるIn−Sn−Zn−O、In−Al−Zn−O、Sn−Ga−Zn
−O、Al−Ga−Zn−O、Sn−Al−Zn−Oや、四元系金属酸化物であるIn−
Sn−Ga−Zn−Oなどをターゲットに用いてもよい。ここで、例えば、In−Ga−
Zn−Oとは、インジウム(In)、ガリウム(Ga)、亜鉛(Zn)を有する酸化物と
いう意味である。
てはアルミニウム、チタン、タンタル、タングステン等やそれらを50%以上有する合金
を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。
化合物膜)をエッチングして、ワード線方向に延在するコントロールゲート204、ブロ
ッキング絶縁膜206、電荷蓄積層203を形成する。さらに、側壁209aおよび20
9bを形成する。この際、絶縁膜205aをエッチングすることで、トンネル絶縁膜20
5を形成する(図7(B)参照)。
ールゲートの第2導電層204bの積層構造であり、また、電荷蓄積層203、ブロッキ
ング絶縁膜206、コントロールゲートの第1導電層204a、コントロールゲートの第
2導電層204bは、その工程の特徴から概略同形状となる。
を形成する。この際、ソース202a、ドレイン202bの底面は、n型領域208の底
面より浅くなるように形成するとよい(図7(C)参照)。イオン注入に用いるイオン種
は、ボラン等のホウ素を含む化合物でもよい。
技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。
本実施の形態では半導体領域201として、単結晶珪素を用いる例を示した。この場合、
半導体領域201はバルクの単結晶珪素基板でもよいし、絶縁膜上に単結晶珪素層が形成
された、いわゆるSOI基板でもよい。
102 不純物領域
102a ソース
102b ドレイン
103 電荷蓄積層
104 コントロールゲート
104a コントロールゲートの第1導電層
104b コントロールゲートの第2導電層
105 トンネル絶縁膜
106 ブロッキング絶縁膜
107 n型領域
108a ハロー領域
108b ハロー領域
111 半導体領域
113 電荷蓄積層
114 コントロールゲート
115 トンネル絶縁膜
116 ブロッキング絶縁膜
201 半導体領域
202a ソース
202b ドレイン
203 電荷蓄積層
203a 窒化珪素膜
204 コントロールゲート
204a コントロールゲートの第1導電層
204b コントロールゲートの第2導電層
205 トンネル絶縁膜
205a 絶縁膜
206 ブロッキング絶縁膜
206a 絶縁膜
207 弱いn型領域
208 n型領域
209a 側壁
209b 側壁
Claims (2)
- ブロッキング絶縁膜と、
前記ブロッキング絶縁膜に接する領域を有するコントロールゲートと、を有し、
前記コントロールゲートは、仕事関数が5.4電子ボルト以上6.5電子ボルト以下のn型半導体を有し、
前記n型半導体は、インジウム又は亜鉛の少なくとも一と、窒素と、酸素とを有することを特徴とする半導体メモリ装置。 - ブロッキング絶縁膜と、
前記ブロッキング絶縁膜と接する領域を有する第1のコントロールゲートと、
前記ブロッキング絶縁膜と接する領域を有する第2のコントロールゲートと、を有し、
前記第2のコントロールゲートは、前記第1のコントロールゲートの上方に位置し、
前記第1のコントロールゲートは、仕事関数が5.4電子ボルト以上6.5電子ボルト以下の第1のn型半導体を有し、
前記第2のコントロールゲートは、仕事関数が5.4電子ボルト以上6.5電子ボルト以下の第2のn型半導体を有し、
前記第1のn型半導体は、インジウム又は亜鉛の少なくとも一と、窒素と、酸素とを有し、
前記第2のn型半導体は、インジウム又は亜鉛の少なくとも一と、窒素と、酸素とを有することを特徴とする半導体メモリ装置。
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