JP2011155255A - 記憶装置、半導体装置 - Google Patents

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Abstract

【課題】消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。
【解決手段】記憶素子として機能するトランジスタに蓄積された電荷を保持するためのスイッチング素子として、酸化物半導体膜を活性層として用いたトランジスタを、記憶装置の各メモリセルに設ける。また、記憶素子として用いるトランジスタは、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導体膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極と半導体膜の間に位置する第２の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。
【選択図】図１

Description

不揮発性半導体記憶装置に係り、データを保持するメモリセルの構成及び駆動方法に関する。
半導体記憶装置（以下、単に記憶装置とする）には、揮発性メモリに分類されるＤＲＡＭ、ＳＲＡＭ、不揮発性メモリに分類されるマスクＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどがあり、単結晶の半導体基板を用いて形成されたこれらのメモリの多くは既に実用化されている。上記の半導体メモリの中でも、フラッシュメモリは、データの書き込みと消去を繰り返し行うことができ、電源の供給がなくてもデータの保持が可能な不揮発性メモリであるために、利便性が高く、また、物理的な衝撃に強いため、主にＵＳＢメモリ、メモリーカードなどの携帯型の記憶媒体に用いられ、市場に広く出回っている。
フラッシュメモリには、複数のメモリセルが直列に接続された構造を有するＮＡＮＤ型と、複数のメモリセルがマトリクス状に接続された構造を有するＮＯＲ型とがあるが、いずれのフラッシュメモリも、記憶素子として機能するトランジスタを各メモリセルに有する。そして、この記憶素子として機能するトランジスタは、フローティングゲートと呼ばれる電荷を蓄積するための電極を、ゲート電極と、活性層である半導体膜との間に有しており、フローティングゲートにおける電荷の蓄積によりデータの記憶を行うことができる。
下記の特許文献１と特許文献２には、ガラス基板上に形成された、フローティングゲートを有する薄膜トランジスタについて記載されている。
特開平６−０２１４７８号公報 特開２００５−３２２８９９号公報
ところで、不揮発性メモリは、データの書き込み時に記憶素子に印加される電圧の絶対値が、２０Ｖ前後と、揮発性メモリに比べて一般的に大きい傾向にある。データの書き換えを繰り返し行うことができるフラッシュメモリの場合は、データの書き込み時のみならず、データの消去時にも、記憶素子として用いるトランジスタに大きい電圧を印加する必要がある。よって、データの書き込み、消去などの、フラッシュメモリの動作時において消費される電力は高く、そのことが、フラッシュメモリを記憶装置として用いる電子機器の、低消費電力化を阻む一因となっている。特に、カメラや携帯電話などの携帯型の電子機器にフラッシュメモリを用いる場合、消費電力の高さは、連続使用時間の短縮化というデメリットに繋がる。
また、フラッシュメモリは不揮発性メモリではあるが、微少な電荷のリークによりデータが消失してしまう。そのため、データの保持期間は現状５年から１０年程度であると言われており、より長い保持期間の確保が可能なフラッシュメモリの実現が望まれている。
さらに、フラッシュメモリは、データの書き込みと消去を繰り返し行うことが可能ではあるが、フローティングゲートに電荷を蓄積する際に、トンネル電流によりゲート絶縁膜が劣化しやすい。そのため、１つの記憶素子におけるデータの書き換え回数は数万から数十万回程度が限度であり、より多くの書き換え回数に耐えうるようなフラッシュメモリの実現が望まれている。
上述の課題に鑑み、本発明は、消費電力を抑えることができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。また、本発明は、さらに長い期間においてデータの保持が可能な記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。また、本発明は、データの書き換え回数を増やすことができる記憶装置、当該記憶装置を用いた半導体装置の提供を目的の一つとする。
本発明の一態様では、通常のゲート電極の他に、閾値電圧を制御するための第２のゲート電極が備えられたトランジスタを記憶素子として用い、不揮発性の記憶装置を構成する。そして、上記記憶装置では、絶縁膜に囲まれたフローティングゲートに高電圧で電荷を注入するのではなく、記憶素子として用いるトランジスタの閾値電圧を制御するための第２のゲート電極の電位を、オフ電流が極めて小さいトランジスタによって制御することで、データの書き込みを行う。すなわち、本発明の一態様に係る記憶装置は、少なくとも、第２のゲート電極によって閾値電圧が制御されるトランジスタと、該第２のゲート電極の電位を保持するための容量素子と、当該容量素子の充放電を制御するためのスイッチング素子として用いるトランジスタとで、構成されることを特徴としている。
記憶素子として用いるトランジスタの閾値電圧のシフト量は、第２のゲート電極の電位の高さ、より具体的には、ソース電極と第２のゲート電極の電位差により制御される。そして、閾値電圧の高さの違い、或いは、閾値電圧の高さの違いによるソース電極とドレイン電極間の抵抗値の違いが、記憶素子が記憶しているデータの違いとなる。
記憶素子として用いるトランジスタは、絶縁ゲート型電界効果トランジスタであれば良く、具体的には、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導体膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極と半導体膜の間に位置する第２の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。
そして、スイッチング素子として用いるトランジスタは、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むことを特徴とするものである。上述したような特性を有する半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。このような半導体材料としては、例えば、シリコンの約３倍程度の大きなバンドギャップを有する、酸化物半導体、炭化シリコン、窒化ガリウムなどが挙げられる。
なお、酸化物半導体は、微結晶シリコンまたは多結晶シリコンによって得られる高い移動度と、非晶質シリコンによって得られる均一な素子特性とを兼ね備えた、半導体特性を示す金属酸化物である。そして、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化された酸化物半導体（ｐｕｒｉｆｉｅｄ ＯＳ）は、ｉ型（真性半導体）又はｉ型に限りなく近く、上記酸化物半導体を用いたトランジスタは、オフ電流が著しく低いという特性を有する。具体的に、酸化物半導体に含まれる水分または水素などの不純物を除去し、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による、酸化物半導体に含まれる水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、さらに好ましくは１×１０１６／ｃｍ３以下とする。また、ホール効果測定により測定できる酸化物半導体膜のキャリア密度は、１×１０１４ｃｍ−３未満、好ましくは１×１０１２ｃｍ−３未満、さらに好ましくは測定限界以下の１×１０１１ｃｍ−３未満とする。即ち、酸化物半導体膜のキャリア密度は、限りなくゼロに近い。また、バンドギャップは２ｅＶ以上、好ましくは２．５ｅＶ以上、より好ましくは３ｅＶ以上である。水分または水素などの不純物濃度が十分に低減されて高純度化された酸化物半導体膜を用いることにより、トランジスタのオフ電流を下げることができる。
ここで、酸化物半導体膜中及び導電膜中の、水素濃度の分析について触れておく。酸化物半導体膜中及び導電膜中の水素濃度測定は、ＳＩＭＳで行う。ＳＩＭＳは、その原理上、試料表面近傍や、材質が異なる膜との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、膜中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる膜が存在する範囲において、値に極端な変動が無く、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる膜の厚さが小さい場合、隣接する膜内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該膜が存在する領域における、水素濃度の極大値または極小値を、当該膜中の水素濃度として採用する。さらに、当該膜の存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
なお、スパッタ等で成膜された酸化物半導体膜中には、不純物としての水分または水素が多量に含まれていることが判明している。水分または水素はドナー準位を形成しやすいため、酸化物半導体自体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分または水素などの不純物を低減するために、酸化物半導体膜に対して、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下で加熱処理を行う。上記加熱処理は、５００℃以上８５０℃以下（若しくはガラス基板の歪点以下）、好ましくは５５０℃以上７５０℃以下の温度範囲で行うのが望ましい。なお、この加熱処理は、用いる基板の耐熱温度を超えないものとする。水分または水素の加熱処理による脱離の効果については、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ；昇温脱離ガス分析）により確認済みである。
加熱処理は、炉での熱処理またはラピッドサーマルアニール法（ＲＴＡ法）を用いる。ＲＴＡ法は、ランプ光源を用いる方法と、加熱されたガス中に基板を移動させて短時間の熱処理を行う方法がある。ＲＴＡ法を用いると熱処理に要する時間を０．１時間よりも短くすることもできる。
具体的に、上述した加熱処理により高純度化された酸化物半導体膜を活性層として用いたトランジスタは、例えば、チャネル幅Ｗが１×１０６μｍでチャネル長Ｌが１０μｍの素子であっても、ソース電極とドレイン電極間の電圧（ドレイン電圧）が１Ｖから１０Ｖの範囲において、オフ電流（ゲート電極とソース電極間の電圧を０Ｖとしたときのドレイン電流）が、半導体パラメータアナライザの測定限界以下、すなわち１×１０−１３Ａ以下という特性を得ることができる。よって、オフ電流をトランジスタのチャネル幅で除した数値に相当するオフ電流密度は、１００ｚＡ／μｍ以下であることが分かる。また、保持容量の電荷を保持するためのスイッチング素子として、高純度化された酸化物半導体膜を有するゲート絶縁膜の厚さが１００ｎｍのトランジスタを用いて、保持容量の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定したところ、トランジスタのソース電極とドレイン電極間の電圧が３Ｖの場合に、１０ｚＡ／μｍ乃至１００ｚＡ／μｍという、さらに低いオフ電流が得られることが分かった。したがって、本発明の一態様に係る記憶装置では、高純度化された酸化物半導体膜を活性層として用いたトランジスタのオフ電流密度を、１００ｚＡ／μｍ以下、好ましくは１０ｚＡ／μｍ以下、更に好ましくは１ｚＡ／μｍ以下にすることができる。従って、高純度化された酸化物半導体膜を活性層として用いたトランジスタは、ゲート電極とソース電極間の電圧が０以下におけるオフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく低い。
また、高純度化された酸化物半導体を用いたトランジスタは、オフ電流の温度依存性がほとんど現れない。これは、酸化物半導体中で電子供与体（ドナー）となる不純物を除去して、酸化物半導体が高純度化することによって、導電型が限りなく真性型に近づき、フェルミ準位が禁制帯の中央に位置するためと言える。また、これは、酸化物半導体のエネルギーギャップが３ｅＶ以上であり、熱励起キャリアが極めて少ないことにも起因する。また、ソース電極及びドレイン電極が縮退した状態にあることも、温度依存性が現れない要因となっている。トランジスタの動作は、縮退したソース電極から酸化物半導体に注入されたキャリアによるものがほとんどであり、キャリア密度には温度依存性がないことから、オフ電流の温度依存性がみられないことを説明することができる。
なお、酸化物半導体は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｇａ−Ｏ系酸化物半導体や、Ｉｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。なお、本明細書においては、例えば、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する金属酸化物、という意味であり、その化学量論的組成比は特に問わない。また、上記酸化物半導体は、珪素を含んでいてもよい。
或いは、酸化物半導体は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記することができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一又は複数の金属元素を示す。
上記オフ電流の低いトランジスタを、記憶素子に蓄積された電荷を保持するためのスイッチング素子として用いることで、記憶素子からの電荷のリークを防ぐことができる。よって、長期間に渡るデータの保持が可能な記憶装置、当該記憶装置を用いた半導体装置を提供することができる。
また、記憶素子へのデータの書き込み及び読み出しに必要な電圧は、スイッチング素子として機能するトランジスタの動作電圧によりほぼ決まる。よって、従来のフラッシュに比べて動作電圧を格段に低くすることができ、消費電力を抑えられる記憶装置、当該記憶装置を用いた半導体装置を提供することができる。
また、トンネル電流によるゲート絶縁膜の劣化を、従来のフラッシュに比べて抑えることができるので、データの書き換え回数を増やすことができる記憶装置、当該記憶装置を用いた半導体装置を提供することができる。
メモリセルの構成を示す図。 （Ａ）記憶素子の構成と、（Ｂ）その動作について説明する図。 メモリセルの構成を示す図。 メモリセルの構成を示す図。 セルアレイの構成を示す図。 セルアレイの構成を示す図。 記憶装置の駆動方法を示すタイミングチャート。 記憶装置の構成を示す図。 読み出し回路の構成を示す図。 記憶装置の作製方法を示す、メモリセルの断面図。 メモリセルの上面図。 酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図。 図１２に示すＡ−Ａ’上におけるエネルギーバンド図（模式図）。 （Ａ）ゲート電極（ＧＥ）に正の電圧（ＶＧ＞０）が印加された状態を示し、（Ｂ）ゲート電極（ＧＥ）に負の電圧（ＶＧ＜０）が印加された状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 記憶媒体の構成を示す図。 電子機器の構成を示す図。 測定用回路の構成を示す図。 測定結果を示す図（経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す図）。 測定結果を示す図（ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を示す図）。 記憶装置の駆動方法を示すタイミングチャート。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、マイクロプロセッサ、画像処理回路などの集積回路や、ＲＦタグ、記憶媒体、半導体表示装置など、記憶装置を用いることができるありとあらゆる半導体装置が、本発明の範疇に含まれる。また、半導体表示装置には、液晶表示装置、有機発光素子（ＯＬＥＤ）に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、半導体膜を用いた回路素子を画素部または駆動回路に有している半導体表示装置が、その範疇に含まれる。
（実施の形態１）
図１（Ａ）に、本発明の記憶装置の最小単位に当たるメモリセルの、回路図の一例を示す。図１（Ａ）に示すメモリセル１００は、記憶素子として機能するトランジスタ１０１と、トランジスタ１０１の第２のゲート電極への電位の供給を制御することができる、スイッチング素子として機能するトランジスタ１０２とを有する。また、メモリセル１００は、トランジスタ１０１の第２のゲート電極の電位を保持するための容量素子１０３が設けられていても良い。
なお、メモリセル１００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。
記憶素子として機能するトランジスタ１０１は、第１のゲート電極と、第２のゲート電極と、第１のゲート電極と第２のゲート電極の間に位置する半導体膜と、第１のゲート電極と半導体膜の間に位置する第１の絶縁膜と、第２のゲート電極と半導体膜の間に位置する第２の絶縁膜と、半導体膜に接するソース電極及びドレイン電極と、を有する。トランジスタ１０１の第１のゲート電極、第２のゲート電極、ソース電極、ドレイン電極に与える電位により、記憶装置の各種動作を制御することができる。
スイッチング素子として機能するトランジスタ１０２は、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むものである。このような半導体材料をトランジスタ１０２のチャネル形成領域に用いることで、オフ電流を十分低減することができるからである。
シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料の一例として、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを適用することができる。この中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。また、炭化シリコンのプロセス温度は約１５００℃、窒化ガリウムのプロセス温度は約１１００℃であるが、酸化物半導体の成膜温度は、３００〜５００℃（ガラス転移温度以下、最大でも７００℃程度）と低く、安価で入手しやすいガラス基板上への成膜が可能であり、また、１５００℃〜２０００℃もの高温での熱処理に対する耐性を有さない半導体材料を用いた集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば電界効果移動度）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、４５０℃から８００℃の熱処理によって容易に結晶性の酸化物半導体を得ることができる。
以下の説明では第２のトランジスタ１０２の半導体膜として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。
なお、図１（Ａ）では、メモリセル１００がスイッチング素子として機能するトランジスタ１０２を一つだけ有する構成を示しているが、本発明はこの構成に限定されない。本発明の一態様では、スイッチング素子として機能するトランジスタが各メモリセルに最低限１つ設けられていれば良く、上記トランジスタの数は複数であっても良い。メモリセル１００がスイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に接続されていても良いし、直列に接続されていても良いし、直列と並列が組み合わされて接続されていても良い。
なお、トランジスタが直列に接続されている状態とは、第１のトランジスタのソース電極とドレイン電極のいずれか一方のみが、第２のトランジスタのソース電極とドレイン電極のいずれか一方のみに接続されている状態を意味する。また、トランジスタが並列に接続されている状態とは、第１のトランジスタのソース電極が第２のトランジスタのソース電極に接続され、第１のトランジスタのドレイン電極が第２のトランジスタのドレイン電極に接続されている状態を意味する。
また、スイッチング素子として機能するトランジスタ１０２は、記憶素子として機能するトランジスタ１０１とは異なり、活性層の片側にだけ存在するゲート電極を有していれば良い。ただし、本発明はこの構成に限定されず、スイッチング素子として機能するトランジスタも、記憶素子として機能するトランジスタと同様に、活性層を間に挟んで存在する一対のゲート電極を有していても良い。
また、本発明の一態様では、少なくとも、スイッチング素子として機能するトランジスタ１０２が、上述したワイドギャップ半導体材料を活性層に有していれば良い。よって、記憶素子として機能するトランジスタ１０１の活性層に、酸化物半導体膜が用いられていても良い。或いは、記憶素子として機能するトランジスタ１０１の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。ただし、メモリセル１００内の全てのトランジスタの活性層に、酸化物半導体膜を用いることで、プロセスを簡略化することができる。
次いで、図１（Ａ）に示したメモリセル１００における、トランジスタ１０１、トランジスタ１０２、容量素子１０３の接続関係について説明する。
トランジスタ１０２のゲート電極は、書き込み用ワード線ＷＬに接続されている。そして、トランジスタ１０２は、ソース電極とドレイン電極のうち、いずれか一方が入力用データ線Ｄｉｎに接続され、他方が、トランジスタ１０１の第２のゲート電極に接続されている。また、トランジスタ１０１の第１のゲート電極は、読み出し用ワード線ＲＬに接続されている。そして、トランジスタ１０１は、ソース電極とドレイン電極のうち、いずれか一方が出力用データ線Ｄｏｕｔに接続され、他方がグラウンドなどの固定電位が与えられている電源線に接続されている。
また、容量素子１０３が有する一対の電極は、一方がトランジスタ１０１の第２のゲート電極に接続されており、他方がグラウンドなどの固定電位が与えられている電源線に接続されている。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っているだけの場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
また、トランジスタが有するソース電極とドレイン電極は、トランジスタの極性及び各電極に与えられる電位の高低差によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる電極がソース電極と呼ばれ、高い電位が与えられる電極がドレイン電極と呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる電極がドレイン電極と呼ばれ、高い電位が与えられる電極がソース電極と呼ばれる。本明細書では、便宜上、ソース電極とドレイン電極とが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソース電極とドレイン電極の呼び方が入れ替わる。
なお、図１（Ａ）では、トランジスタ１０２がゲート電極を活性層の片側にのみ有している場合を示している。トランジスタ１０２が、活性層を間に挟んで存在する一対のゲート電極を有している場合は、一方のゲート電極が書き込み用ワード線ＷＬに接続され、他方のゲート電極は、電気的に絶縁しているフローティングの状態であっても良いし、電位が他から与えられている状態であっても良い。後者の場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみグラウンドなどの固定電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタ１０２の閾値電圧を制御することができる。
次いで、図１（Ｂ）に、図１（Ａ）に示した回路構成を有するメモリセル１００の、断面図の一例を示す。図１（Ｂ）に示すメモリセルは、記憶素子として機能するトランジスタ１０１と、スイッチング素子として機能するトランジスタ１０２とが、絶縁表面を有する基板１１０上に形成されている。
具体的に、トランジスタ１０１は、絶縁表面を有する基板１１０上に、第１のゲート電極１２１と、第１のゲート電極１２１上の絶縁膜１１２と、絶縁膜１１２を間に挟んで第１のゲート電極１２１と重なる、活性層として機能する酸化物半導体膜１２３と、酸化物半導体膜１２３上のソース電極１２４、ドレイン電極１２５と、酸化物半導体膜１２３、ソース電極１２４及びドレイン電極１２５上の絶縁膜１１６と、絶縁膜１１６上において酸化物半導体膜１２３と重なっている第２のゲート電極１２６とを有している。また、第２のゲート電極１２６上には絶縁膜１１７が形成されており、トランジスタ１０１は絶縁膜１１７を構成要素に含んでいても良い。
また、トランジスタ１０２は、絶縁表面を有する基板１１０上に、ゲート電極１１１と、ゲート電極１１１上の絶縁膜１１２と、絶縁膜１１２を間に挟んでゲート電極１１１と重なる、活性層として機能する酸化物半導体膜１１３と、酸化物半導体膜１１３上のソース電極１１４、ドレイン電極１１５とを有している。酸化物半導体膜１１３、ソース電極１１４及びドレイン電極１１５上には絶縁膜１１６が形成されており、トランジスタ１０２は絶縁膜１１６を構成要素に含んでいても良い。
また、容量素子１０３は、トランジスタ１０１のソース電極１２４と、第２のゲート電極１２６とが、絶縁膜１１６を間に挟んで重なり合っている領域に形成されている。
次いで、図２を用いて、記憶素子として機能するトランジスタの動作について、トランジスタ１０１がｎチャネル型であり、なおかつ２値のデータを扱う場合を例に挙げて説明する。なお、図２（Ａ）には、トランジスタ１０１の回路図を示しており、第１のゲート電極の電位をＶｃｇ、第２のゲート電極の電位をＶｂｇ、ソース電極の電位をＶｓ、ドレイン電極の電位をＶｄとして、トランジスタ１０１が有する各電極の電位を表記している。
まず、データの書き込み時におけるトランジスタ１０１の動作について説明する。書き込み時において、トランジスタ１０１は、第１のゲート電極とソース電極間に、閾値電圧Ｖｔｈ０と同じか、それよりも低い電圧が印加される。なお、閾値電圧Ｖｔｈ０は、第２のゲート電極の電位Ｖｂｇがグラウンドの電位Ｖｇｎｄに等しいときの、トランジスタ１０１の閾値電圧に相当する。具体的に、書き込み時における第１のゲート電極とソース電極の電位の関係は、Ｖｃｇ−Ｖｓ≦Ｖｔｈ０となる。よって、トランジスタ１０１は書き込み時においてオフであり、ドレイン電極はハイインピーダンスの状態にある。
そして、データの書き込み時において、第２のゲート電極の電位Ｖｂｇは、書き込むデータの値に従ってその高さが制御される。２値のデータを扱う場合、第２のゲート電極には、高電位Ｖｄｄか、もしくは低電位Ｖｓｓの、いずれかが与えられる。各電位の関係は、Ｖｄｄ＞Ｖｓｓ≧Ｖｇｎｄで表される。例えば、第２のゲート電極の電位Ｖｂｇが低電位Ｖｓｓ＝Ｖｇｎｄに設定された場合、トランジスタ１０１の閾値電圧はＶｔｈ０のままである。一方、第２のゲート電極の電位Ｖｂｇが高電位Ｖｄｄに設定された場合、トランジスタ１０１の閾値電圧はマイナス側にシフトし、Ｖｔｈ１となる。
なお、本実施の形態では、書き込み時において低電位Ｖｓｓ＝Ｖｇｎｄである場合を例に挙げて説明したが、低電位Ｖｓｓは必ずしもグラウンドの電位Ｖｇｎｄと等しくある必要はない。例えば、Ｖｄｄ＞Ｖｓｓ＞Ｖｇｎｄとしてもよい。ただし、この場合、閾値電圧のシフト量は、第２のゲート電極の電位Ｖｂｇが高電位Ｖｄｄに設定された場合における閾値電圧のシフト量よりも、小さいものとする。
次いで、データの保持時におけるトランジスタ１０１の動作について説明する。保持時において、スイッチング素子として機能するトランジスタ１０２はオフである。上述したようにトランジスタ１０２はオフ電流が著しく低いので、第２のゲート電極の電位Ｖｂｇは、書き込み時において設定された高さを保持する。
次いで、データの読み出し時におけるトランジスタ１０１の動作について説明する。読み出し時において、トランジスタ１０１は、第１のゲート電極とソース電極間に、閾値電圧Ｖｔｈ１よりも高くＶｔｈ０よりも低い電圧が印加される。
そして、直前に行われたデータの書き込み時において、トランジスタ１０１の閾値電圧がＶｔｈ１に設定されている場合は、第１のゲート電極とソース電極間の電圧が閾値電圧Ｖｔｈ１よりも高くなることで、トランジスタ１０１がオンになり、ソース電極とドレイン電極間の抵抗値が下がる。よって、ソース電極の電位Ｖｓは、ドレイン電極に与えられる。一方、直前に行われたデータの書き込み時において、トランジスタ１０１の閾値電圧がＶｔｈ０に設定されている場合、第１のゲート電極とソース電極間の電圧が、閾値電圧Ｖｔｈ１よりも高くなっても、閾値電圧Ｖｔｈ０よりも低いと、トランジスタ１０１はオフのままである。よって、ソース電極とドレイン電極間の抵抗値が高く、ドレイン電極の電位Ｖｄはハイインピーダンスの状態のままである。
従って、ドレイン電極の電位Ｖｄは、直前に行われたデータの書き込み時において、第２のゲート電極に与えられた電位の高さに連動している。図２（Ｂ）に、読み出し時における、第１のゲート電極の電位Ｖｃｇと、トランジスタ１０１のドレイン電流Ｉｄの関係を示す。線１３０は、閾値電圧がＶｔｈ１に設定されている場合の、電位Ｖｃｇとドレイン電流Ｉｄの関係を示しており、線１３１は、閾値電圧がＶｔｈ０に設定されている場合の、電位Ｖｃｇとドレイン電流Ｉｄの関係を示している。図２（Ｂ）に示すように、第１のゲート電極とソース電極間の電圧が、閾値電圧Ｖｔｈ１よりも高く、閾値電圧Ｖｔｈ０よりも低い電位Ｖｒｅａｄに設定されると、線１３０と線１３１から、閾値電圧がＶｔｈ１の場合に得られるドレイン電流Ｉｄ１が、閾値電圧がＶｔｈ０の場合に得られるドレイン電流Ｉｄ０よりも高くなる。よって、ドレイン電流Ｉｄもしくはドレイン電極の電位Ｖｄの値を読み取ることで、書き込まれたデータの値を把握することができる。
なお、本実施の形態では、読み出し時において第１のゲート電極とソース電極間の電圧が、閾値電圧Ｖｔｈ１よりも高く、閾値電圧Ｖｔｈ０よりも低い場合について説明したが、本発明はこの構成に限定されない。読み出し時における第１のゲート電極とソース電極間の電圧は、必ずしも閾値電圧Ｖｔｈ０以下である必要はない。例えば、直前に行われたデータの書き込み時において、トランジスタ１０１の閾値電圧がＶｔｈ１に設定されている場合、読み出し時において、第１のゲート電極とソース電極間の電圧が閾値電圧Ｖｔｈ０より高いと、トランジスタ１０１がオンになり、ソース電極とドレイン電極間の抵抗値が下がる。このときの、ソース電極とドレイン電極間の抵抗値をＲｄｓ０とする。一方、直前に行われたデータの書き込み時において、トランジスタ１０１の閾値電圧がＶｔｈ０に設定されている場合、読み出し時において、第１のゲート電極とソース電極間の電圧が閾値電圧Ｖｔｈ０より高いと、トランジスタ１０１はオンになり、ソース電極とドレイン電極間の抵抗値が下がる。このときの、ソース電極とドレイン電極間の抵抗値をＲｄｓ１とする。そして、少なくとも、閾値電圧がＶｔｈ１に設定されている場合に、トランジスタ１０１を飽和領域で動作させることで、読み出し時におけるトランジスタ１０１が、Ｖｔｈ１及びＶｔｈ０のいずれの閾値電圧設定時においてオンの状態であっても、ソース電極とドレイン電極間の抵抗値をＲｄｓ０＜Ｒｄｓ１として差を持たせることができる。具体的には、第１のゲート電極とソース電極間の電圧をＶｇｓ、ソース電極とドレイン電極間の電圧Ｖｄｓとすると、｜Ｖｄｓ｜＞｜Ｖｇｓ−Ｖｔｈ０｜を満たす範囲において、トランジスタ１０１を動作させればよい。ソース電極とドレイン電極間の抵抗値をＲｄｓ０＜Ｒｄｓ１として差を持たせることで、読み出し時における第１のゲート電極とソース電極間の電圧が、閾値電圧Ｖｔｈ０より高くあっても、ドレイン電極の電位Ｖｄを、直前に行われたデータの書き込み時において第２のゲート電極に与えられた電位の高さに連動させることが可能である。例えば、図２（Ｂ）に示すように、第１のゲート電極とソース電極間の電圧が、閾値電圧Ｖｔｈ０よりも高い電位Ｖｒｅａｄ’に設定されると、線１３０と線１３１から、閾値電圧がＶｔｈ１の場合に得られるドレイン電流Ｉｄ１’が、閾値電圧がＶｔｈ０の場合に得られるドレイン電流Ｉｄ０’よりも高くなる。よって、ドレイン電流Ｉｄもしくはドレイン電極の電位Ｖｄの値を読み取ることで、書き込まれたデータの値を把握することができる。
次いで、データの消去時におけるトランジスタ１０１の動作について説明する。消去時において、トランジスタ１０１は、データの書き込み時と同様に、第１のゲート電極とソース電極間に、閾値電圧Ｖｔｈ１と同じか、それよりも低い電圧が印加される。具体的に、消去時における第１のゲート電極とソース電極の電位の関係は、Ｖｃｇ−Ｖｓ≦Ｖｔｈ１となる。よって、トランジスタ１０１は消去時においてオフであり、ドレイン電極はハイインピーダンスの状態にある。そして、データの消去時において、第２のゲート電極の電位Ｖｂｇは、グラウンドなどの固定電位に設定され、トランジスタ１０１の閾値電圧はＶｔｈ０に設定される。
なお、本実施の形態では、書き込んだデータを消去する記憶装置の駆動方法について説明したが、本発明はこの構成に限定されない。本発明の一態様に係る記憶装置は、従来のフラッシュメモリとは異なり、消去動作を必要としない点が、利点の一つでもある。よって、例えば、先に書き込んだデータに上書きするように、別のデータを書き込むことも可能である。
なお、一般的なフラッシュメモリの場合、データの書き込み時において、電荷を蓄積するフローティングゲートが、絶縁膜で覆われた絶縁状態にある。よって、フローティングゲートに、トンネル効果を利用して電荷を蓄積させるためには、２０Ｖ程度の高い電圧を記憶素子に印加する必要がある。しかし、本発明の一態様では、高純度化された酸化物半導体膜をトランジスタの活性層として用いたトランジスタにより、データの書き込み及び読み出しを行うことができる。よって、記憶装置の動作時に必要な電圧は数Ｖ程度であり、消費電力を格段に小さく抑えることができる。なお、フラッシュメモリの記憶素子として用いられているトランジスタと、本発明の一態様に係る記憶装置の記憶素子として用いられているトランジスタとは、構造や駆動方法が異なるため、記憶素子の各電極に与えられる電位から、動作時の消費電力の違いを正確に把握することは難しい。しかし、例えば、データの書き込み時についてのみに着目して消費電力を比較してみると、本発明の一態様に係る記憶装置では、第２のゲート電極とソース電極間に印加される電圧が５Ｖあれば十分データの書き込みが可能である。一方、通常のフラッシュメモリでは、フローティングゲートに電荷を蓄積させてデータの書き込みを行うために、ゲート電極とソース電極間に、少なくとも１６Ｖ程度の電圧が必要となる。トランジスタにおいて消費される電力は、トランジスタのゲート電圧の二乗を、トランジスタの負荷抵抗で割ったものに相当することから、本発明の一態様に係る記憶装置の消費電力は、通常のフラッシュメモリの消費電力の約１０％程度であることがわかる。したがって、書き込み時における消費電力の比較から、動作時の消費電力が大幅に削減できることがわかる。
なお、一般的なフラッシュメモリを用いた半導体装置では、フラッシュメモリの動作時に必要な電圧（動作電圧）が大きいので、通常、昇圧回路などを用いてフラッシュメモリに与える電圧を昇圧している。しかし、本発明の一態様に係る記憶装置では、記憶装置の動作電圧を小さく抑えられるので、消費電力を小さくすることができる。よって、半導体装置内の、記憶装置の動作に係わる昇圧回路などの外部回路の負担を軽減することができ、その分、外部回路の機能拡張などを行い、半導体装置の高機能化を実現することができる。また、記憶装置の動作電圧を小さく抑えられることで、動作電圧の大きさをカバーするための冗長な回路設計が不要となるため、半導体装置に用いられている集積回路の集積度を高めることができ、半導体装置を高機能化させることが出来る。
また、本実施の形態では、２値のデジタルデータを扱う場合の駆動方法について説明したが、本発明の記憶装置では、３値以上の多値のデータを扱うことも可能である。３値以上の多値のデータを扱う場合は、データの書き込み時において、第２のゲート電極の電位Ｖｂｇの高さを、３つ以上選択できるようにする。閾値電圧の値は、第２のゲート電極の電位Ｖｂｇにより制御されるので、上記構成により、設定された第２のゲート電極の電位Ｖｂｇの高さに従って、閾値電圧の高さを３段階以上に設定できる。そして、閾値電圧の高さの違いによりドレイン電流に生じる差、或いは、閾値電圧の高さの違いによりソース電極とドレイン電極間の抵抗値に生じる差を用いて、多値のデータの読み出しを行なうことができる。さらに別の方法として、閾値電圧の高さの各段階に応じて、予め各段階よりもやや高めの電圧を準備しておき、その準備した電圧を第１のゲート電極に印加し、閾値電圧の高さの段階分だけ読み出しを行う。例えば、４値のデータを読み出す場合、４段階の閾値電圧（Ｖｔｈ０、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３）の各段階よりやや高めの４つの電圧（Ｖｒｅａｄ０、Ｖｒｅａｄ１、Ｖｒｅａｄ２、Ｖｒｅａｄ３）を予め準備しておき、４つの電圧を用いて４回の読み出しを行うことで、４値のデータを読み出すことができる。上記構成によって、面積を抑えつつ、記憶装置の記憶容量を増やすことができる。
なお、３値以上の多値のデータの場合、値が４値、５値と増えていくにつれて各値どうしの閾値電圧の差が小さくなるため、微少なオフ電流が存在すると、第２のゲート電極の電位が変化し、データの正確さを維持するのが難しく、保持期間がさらに短くなる傾向にある。しかし、本発明の一態様では、高純度化された酸化物半導体膜を用いることでオフ電流が著しく低減されたトランジスタをスイッチング素子として用いるので、シリコンを用いたトランジスタよりも、オフ電流を防ぐ効果がより高い。従って、多値化に伴う保持期間の短縮化を抑えることができる。
また、図１（Ｂ）では、スイッチング素子として機能するトランジスタ１０２が、ゲート電極１１１上に酸化物半導体膜１１３を有するボトムゲート型である場合を例示しているが、トランジスタ１０２はボトムゲート型に限定されない。トランジスタ１０２は、酸化物半導体膜を活性層として用いていれば良く、例えば、酸化物半導体膜上にゲート電極を有するトップゲート型であっても良い。また、トランジスタ１０２は、ソース電極１１４とドレイン電極１１５が酸化物半導体膜１１３上に形成されているトップコンタクト型に限定されず、ソース電極１１４とドレイン電極１１５上に酸化物半導体膜１１３が形成されているボトムコンタクト型であっても良い。また、トランジスタ１０２は、ソース電極１１４とドレイン電極１１５間において絶縁膜１１６に重なる酸化物半導体膜１１３の膜厚が、他の部分よりも薄くなっているチャネルエッチ型であるが、本発明はこの構成に限定されない。ソース電極１１４とドレイン電極１１５の形成のためのエッチング時のプラズマによるダメージやエッチングによる膜減りなどを防ぐために、ソース電極１１４とドレイン電極１１５間において酸化物半導体膜１１３上にチャネル保護膜を有する、チャネル保護型であっても良い。
図３（Ａ）に、図１（Ａ）に示した回路構成を有するメモリセル１００の、断面図の一例を示す。図３（Ａ）に示すメモリセルは、記憶素子として機能するチャネル保護型のトランジスタ１０１と、スイッチング素子として機能するチャネル保護型のトランジスタ１０２とが、絶縁表面を有する基板１４０上に形成されている。
具体的に、トランジスタ１０１は、絶縁表面を有する基板１４０上に、第１のゲート電極１５１と、第１のゲート電極１５１上の絶縁膜１４２と、絶縁膜１４２を間に挟んで第１のゲート電極１５１と重なる、活性層として機能する酸化物半導体膜１５３と、酸化物半導体膜１５３上においてゲート電極１５１と重なるチャネル保護膜１５７と、酸化物半導体膜１５３上のソース電極１５４、ドレイン電極１５５と、酸化物半導体膜１５３、チャネル保護膜１５７、ソース電極１５４及びドレイン電極１５５上の絶縁膜１４６と、絶縁膜１４６上において酸化物半導体膜１５３と重なっている第２のゲート電極１５６とを有している。また、第２のゲート電極１５６上には絶縁膜１４７が形成されており、トランジスタ１０１は絶縁膜１４７を構成要素に含んでいても良い。
また、トランジスタ１０２は、絶縁表面を有する基板１４０上に、ゲート電極１４１と、ゲート電極１４１上の絶縁膜１４２と、絶縁膜１４２を間に挟んでゲート電極１４１と重なる、活性層として機能する酸化物半導体膜１４３と、酸化物半導体膜１４３上のチャネル保護膜１４８と、酸化物半導体膜１４３上のソース電極１４４及びドレイン電極１４５とを有している。酸化物半導体膜１４３、チャネル保護膜１４８、ソース電極１４４及びドレイン電極１４５上には絶縁膜１４６が形成されており、トランジスタ１０２は絶縁膜１４６を構成要素に含んでいても良い。
また、容量素子１０３は、トランジスタ１０１のソース電極１５４と、第２のゲート電極１５６とが、絶縁膜１４６を間に挟んで重なりあっている領域に形成されている。
チャネル保護膜１５７、チャネル保護膜１４８は、プラズマＣＶＤ法や熱ＣＶＤ法などの化学気相成長法やスパッタリング法を用いて形成することができる。また、チャネル保護膜１５７、チャネル保護膜１４８には、酸素を含む無機材料（酸化珪素、酸化窒化珪素、窒化酸化珪素など）を用いることが望ましい。酸素を含む無機材料をチャネル保護膜１５７、チャネル保護膜１４８に用いることで、酸化物半導体膜１５３、酸化物半導体膜１４３中の水分または水素を低減させるための加熱処理により酸素欠損が発生していたとしても、酸化物半導体膜１５３、酸化物半導体膜１４３の少なくともチャネル保護膜１５７、チャネル保護膜１４８とそれぞれ接する領域に酸素を供給し、ドナーとなる酸素欠損を低減して化学量論的組成比を満たす構成とすることが可能である。よって、チャネル形成領域を、ｉ型化または実質的にｉ型化させることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。
なお、チャネル形成領域とは、半導体膜のうち、ゲート絶縁膜を間に挟んでゲート電極と重なる領域に相当する。記憶素子として用いるトランジスタの場合は、半導体膜のうち、ソース電極とドレイン電極の間において、ゲート絶縁膜を間に挟んで、第１のゲート電極または第２のゲート電極と重なる領域に相当する。
次いで、図３（Ｂ）に、図１（Ａ）に示した回路構成を有するメモリセル１００の、断面図の一例を示す。図３（Ｂ）に示すメモリセルは、記憶素子として機能するボトムコンタクト型のトランジスタ１０１と、スイッチング素子として機能するボトムコンタクト型のトランジスタ１０２とが、絶縁表面を有する基板１６０上に形成されている。
具体的に、トランジスタ１０１は、絶縁表面を有する基板１６０上に、第１のゲート電極１７１と、第１のゲート電極１７１上の絶縁膜１６２と、絶縁膜１６２上のソース電極１７４及びドレイン電極１７５と、絶縁膜１６２を間に挟んで第１のゲート電極１７１と重なっており、ソース電極１７４及びドレイン電極１７５と接している、活性層として機能する酸化物半導体膜１７３と、酸化物半導体膜１７３、ソース電極１７４及びドレイン電極１７５上の絶縁膜１６６と、絶縁膜１６６上において酸化物半導体膜１７３と重なっている第２のゲート電極１７６とを有している。また、第２のゲート電極１７６上には絶縁膜１６７が形成されており、トランジスタ１０１は絶縁膜１６７を構成要素に含んでいても良い。
また、トランジスタ１０２は、絶縁表面を有する基板１６０上に、ゲート電極１６１と、ゲート電極１６１上の絶縁膜１６２と、絶縁膜１６２上のソース電極１６４及びドレイン電極１６５と、絶縁膜１６２を間に挟んでゲート電極１６１と重なっており、ソース電極１６４及びドレイン電極１６５と接している、活性層として機能する酸化物半導体膜１６３と、を有している。酸化物半導体膜１６３、ソース電極１６４及びドレイン電極１６５上には絶縁膜１６６が形成されており、トランジスタ１０２は絶縁膜１６６を構成要素に含んでいても良い。
また、容量素子１０３は、トランジスタ１０１のソース電極１７４と、第２のゲート電極１７６とが、絶縁膜１６６を間に挟んで重なりあっている領域に形成されている。
また、図１（Ａ）、図３（Ａ）、図３（Ｂ）では、記憶素子として機能するトランジスタ１０１の活性層に、酸化物半導体膜が用いられている場合を例示しているが、上述したように、トランジスタ１０１の活性層に、酸化物半導体以外の、非晶質、微結晶、多結晶、または単結晶の、シリコン、またはゲルマニウムなどの半導体が用いられていても良い。
図４（Ａ）に、記憶素子として機能するトランジスタ１０１の活性層に、シリコンを含む半導体膜を用いた場合の、メモリセル１００の断面図を、一例として示す。図４（Ａ）に示すメモリセルは、記憶素子として機能するトランジスタ１０１と、スイッチング素子として機能するトランジスタ１０２とが、絶縁表面を有する基板２００上に形成されている。
具体的に、トランジスタ１０２は、絶縁表面を有する基板２００上に、ゲート電極２１１と、ゲート電極２１１上の絶縁膜２３０と、絶縁膜２３０を間に挟んでゲート電極２１１と重なる、活性層として機能する酸化物半導体膜２１３と、酸化物半導体膜２１３上のソース電極２１４及びドレイン電極２１５とを有している。酸化物半導体膜２１３、ソース電極２１４及びドレイン電極２１５上には絶縁膜２３１が形成されており、トランジスタ１０２は絶縁膜２３１を構成要素に含んでいても良い。
また、トランジスタ１０１は、絶縁表面を有する基板２００上に形成された絶縁膜２３１上に、第１のゲート電極２２１と、第１のゲート電極２２１上の絶縁膜２１２と、絶縁膜２１２を間に挟んで第１のゲート電極２２１と重なる、シリコンを用いた活性層として機能する半導体膜２２３と、半導体膜２２３上のソース電極２２４、ドレイン電極２２５と、半導体膜２２３、ソース電極２２４及びドレイン電極２２５上の絶縁膜２１６と、絶縁膜２１６上において半導体膜２２３と重なっている第２のゲート電極２２６とを有している。また、第２のゲート電極２２６上には絶縁膜２１７が形成されており、トランジスタ１０１は絶縁膜２１７を構成要素に含んでいても良い。
また、容量素子１０３は、トランジスタ１０１のドレイン電極２２５と、第２のゲート電極２２６とが、絶縁膜２１６を間に挟んで重なりあっている領域に形成されている。
次いで、図４（Ｂ）に、記憶素子として機能するトランジスタ１０１の活性層に、シリコンを含む半導体膜を用いた場合の、メモリセル１００の断面図を、一例として示す。図４（Ｂ）に示すメモリセルは、記憶素子として機能するトランジスタ１０１と、スイッチング素子として機能するトランジスタ１０２とが、絶縁表面を有する基板２７０上に形成されている。
具体的に、トランジスタ１０２は、基板２７０上に形成された絶縁膜２４７上に、ゲート電極２４１と、ゲート電極２４１上の絶縁膜２６０と、絶縁膜２６０を間に挟んでゲート電極２４１と重なる、活性層として機能する酸化物半導体膜２４３と、酸化物半導体膜２４３上のソース電極２４４またはドレイン電極２４５とを有している。酸化物半導体膜２４３、ソース電極２４４及びドレイン電極２４５上には絶縁膜２６１が形成されており、トランジスタ１０２は絶縁膜２６１を構成要素に含んでいても良い。
また、トランジスタ１０１は、基板２７０上に、第１のゲート電極２５１と、第１のゲート電極２５１上の絶縁膜２４２と、絶縁膜２４２を間に挟んで第１のゲート電極２５１と重なる、シリコンを用いた活性層として機能する半導体膜２５３と、半導体膜２５３上のソース電極２５４、ドレイン電極２５５と、半導体膜２５３、ソース電極２５４及びドレイン電極２５５上の絶縁膜２４６と、絶縁膜２４６上において半導体膜２５３と重なっている第２のゲート電極２５６とを有している。また、第２のゲート電極２５６上には絶縁膜２４７が形成されており、トランジスタ１０１は絶縁膜２４７を構成要素に含んでいても良い。
また、容量素子１０３は、トランジスタ１０１のドレイン電極２５５と、第２のゲート電極２５６とが、絶縁膜２４６を間に挟んで重なりあっている領域に形成されている。
なお、図４（Ａ）と図４（Ｂ）に示したトランジスタ１０１は、ともにボトムゲート型である場合を例示しているが、トップゲート型であっても良いし、ボトムコンタクト型であっても良い。そして、トランジスタ１０１は、チャネルエッチ型であるが、チャネル保護型であっても良い。また、図４（Ａ）と図４（Ｂ）に示したトランジスタ１０２は、ともにボトムゲート型である場合を例示しているが、トップゲート型であっても良いし、ボトムコンタクト型であっても良い。そして、トランジスタ１０２は、チャネルエッチ型であるが、チャネル保護型であっても良い。
（実施の形態２）
本実施の形態では、複数のメモリセルを有する記憶装置の構成と、その駆動方法の一例について説明する。
図５に、複数のメモリセル３００がマトリクス状に接続された、ＮＯＲ型の記憶装置のセルアレイの回路図を、一例として示す。図５に示す記憶装置が有する各メモリセル３００の構成については、実施の形態１において、メモリセル１００の構成について説明した内容を参酌することができる。
具体的に、メモリセル３００は、記憶素子として機能するトランジスタ３０１と、トランジスタ３０１の第２のゲート電極への電位の供給を制御することができる、スイッチング素子として機能するトランジスタ３０２とを有する。また、メモリセル３００は、トランジスタ３０１の第２のゲート電極の電位を保持するための容量素子３０３が設けられていても良い。メモリセル３００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子を、さらに有していても良い。
図５に示すセルアレイでは、複数の入力用データ線Ｄｉｎ、複数の出力用データ線Ｄｏｕｔ、複数の書き込み用ワード線ＷＬ、複数の読み出し用ワード線ＲＬなどの各種配線が設けられており、セルアレイの駆動回路からの信号または電源電位が、これら配線を介して各メモリセル３００に供給される。よって、上記配線の数は、メモリセル３００の数及び配置によって決めることができる。
具体的に、図５に示すセルアレイの場合、３行×３列のメモリセルがマトリクス状に接続されており、少なくとも、入力用データ線Ｄｉｎ１〜Ｄｉｎ３、出力用データ線Ｄｏｕｔ１〜Ｄｏｕｔ３、書き込み用ワード線ＷＬ１〜ＷＬ３、読み出し用ワード線ＲＬ１〜ＲＬ３が、セルアレイ内に配置されている場合を例示している。
そして、上記配線と、メモリセル３００内の回路素子との接続構造について、入力用データ線Ｄｉｎ１、出力用データ線Ｄｏｕｔ１、書き込み用ワード線ＷＬ１、読み出し用ワード線ＲＬ１に接続されているメモリセル３００のひとつを例に挙げ、説明する。トランジスタ３０２のゲート電極は、書き込み用ワード線ＷＬ１に接続されている。そして、トランジスタ３０２は、ソース電極とドレイン電極のうち、いずれか一方が入力用データ線Ｄｉｎ１に接続され、他方が、トランジスタ３０１の第２のゲート電極に接続されている。また、トランジスタ３０１の第１のゲート電極は、読み出し用ワード線ＲＬ１に接続されている。そして、トランジスタ３０１は、ソース電極とドレイン電極のうち、いずれか一方が出力用データ線Ｄｏｕｔ１に接続され、他方がグラウンドなどの固定電位が与えられている電源線３０４に接続されている。
また、容量素子３０３が有する一対の電極は、一方がトランジスタ３０１の第２のゲート電極に接続されており、他方がグラウンドなどの固定電位が与えられている電源線３０４に接続されている。
また、図６に、複数のメモリセル３００が直列に接続された、ＮＡＮＤ型の記憶装置のセルアレイの回路図を、一例として示す。図６に示す記憶装置が有する各メモリセルの構成は、図５と同じであり、実施の形態１において、メモリセル１００の構成について説明した内容を参酌することができる。
図６に示すセルアレイの場合、３つのメモリセルが直列に接続されたセルアレイを３列分配置した場合を例示している。具体的には、３×３のメモリセルを備えるセルアレイで、入力用データ線Ｄｉｎ１〜Ｄｉｎ３、出力用データ線Ｄｏｕｔ１〜Ｄｏｕｔ３、書き込み用ワード線ＷＬ１〜ＷＬ３、読み出し用ワード線ＲＬ１〜ＲＬ３、選択信号線ＳＥＬ１〜ＳＥＬ２、電源線３０４が、セルアレイ内に配置されている場合を例示している。セルアレイの駆動回路からの信号または電源電位が、これら配線を介して各メモリセルに供給される。よって、上記配線の数は、メモリセル３００の数によって決めることができる。
次いで、上記配線と、メモリセル３００内の回路素子との接続構造について説明する。例えば、入力用データ線Ｄｉｎ１、出力用データ線Ｄｏｕｔ１、書き込み用ワード線ＷＬ１、読み出し用ワード線ＲＬ１に接続されているメモリセル３００に着目すると、トランジスタ３０２のゲート電極は、書き込み用ワード線ＷＬ１に接続されている。そして、トランジスタ３０２は、ソース電極とドレイン電極のうち、いずれか一方が入力用データ線Ｄｉｎ１に接続され、他方が、トランジスタ３０１の第２のゲート電極に接続されている。また、トランジスタ３０１の第１のゲート電極は、読み出し用ワード線ＲＬ１に接続されている。そして、トランジスタ３０１は、出力用データ線Ｄｏｕｔ１とグラウンドなどの固定電位が与えられている電源線３０４の間において、隣接するメモリセルどうしで直列に接続されている。
また、容量素子３０３が有する一対の電極は、一方がトランジスタ３０１の第２のゲート電極に接続されており、他方がグラウンドなどの固定電位が与えられている電源線３０４に接続されている。
次いで、図６に示すセルアレイを例に挙げ、本発明の一態様に係る記憶装置の動作について、図２１を用いて説明する。図２１は、各配線に入力される信号の電位の時間変化を示すタイミングチャートであり、トランジスタ３０１及びトランジスタ３０２がｎチャネル型であり、なおかつ２値のデータを扱う場合を例示している。
まず、データの書き込み時における記憶装置の動作について説明する。書き込み時において、書き込み用ワード線ＷＬ１にパルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、トランジスタ３０２のゲート電極に与えられる。そして、書き込み用ワード線ＷＬ１にゲート電極が接続されているトランジスタ３０２は、全てオンになる。一方、読み出し用ワード線ＲＬ１にはローレベルの電位が入力されることで、トランジスタ３０１の第１のゲート電極にはローレベルの電位が与えられる。そして、読み出し用ワード線ＲＬ１に第１のゲート電極が接続されているトランジスタ３０１は、全てオフになる。
そして、入力用データ線Ｄｉｎ１〜Ｄｉｎ３に、順に、データを情報として含む信号が入力される。図２１では、入力用データ線Ｄｉｎ１と入力用データ線Ｄｉｎ３にはハイレベルの電位を有する信号を入力し、入力用データ線Ｄｉｎ２にはローレベルの電位を有する信号が入力されている場合を例示している。入力用データ線Ｄｉｎ１〜Ｄｉｎ３に入力される信号の電位のレベルは、データの内容によって当然異なる。
入力用データ線Ｄｉｎ１〜Ｄｉｎ３に入力されている電位は、オンのトランジスタ３０２を介して、トランジスタ３０１が有する第２のゲート電極に与えられる。そして、第２のゲート電極の電位に従って、トランジスタ３０１の閾値電圧のシフト量が決まる。具体的には、入力用データ線Ｄｉｎ１と入力用データ線Ｄｉｎ３にはハイレベルの電位を有する信号が入力されているので、入力用データ線Ｄｉｎ１に接続されているメモリセル３００と、入力用データ線Ｄｉｎ３に接続されているメモリセル３００において、トランジスタ３０１の第２のゲート電極の電位は、ハイレベルとなっている。つまり、当該メモリセル３００において、記憶素子として機能するトランジスタ３０１は、図２における線１３０に従って動作する。一方、入力用データ線Ｄｉｎ２にはローレベルの電位を有する信号が入力されているので、入力用データ線Ｄｉｎ２に接続されているメモリセル３００において、トランジスタ３０１の第２のゲート電極の電位は、ローレベルとなっている。つまり、当該メモリセル３００において、記憶素子として機能するトランジスタ３０１は、図２における線１３１に従って動作する。
書き込み用ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、書き込み用ワード線ＷＬ１にゲート電極が接続されているトランジスタ３０２が、全てオフになる。そして、書き込み用ワード線ＷＬ２、書き込み用ワード線ＷＬ３に、パルスを有する信号が順に入力され、書き込み用ワード線ＷＬ２を有するメモリセル、書き込み用ワード線ＷＬ３を有するメモリセルにおいて、上述した動作が同様に繰り返される。
次いで、データの保持時における記憶装置の動作について説明する。保持時において、全ての書き込み用ワード線ＷＬ１〜ＷＬ３には、トランジスタ３０２がオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ３０２は、上述したようにオフ電流が著しく低いので、第２のゲート電極の電位は、書き込み時において設定されたレベルを保持する。また、全ての読み出し用ワード線ＲＬ１〜ＲＬ３には、ローレベルの電位が与えられている。
図２１のタイミングチャートではデータを保持する動作を説明するために保持期間を設けている。しかし、実際のメモリの動作においては保持期間を設けなくとも良い。
次いで、データの読み出し時における記憶装置の動作について説明する。読み出し時において、全ての書き込み用ワード線ＷＬ１〜ＷＬ３には、保持時と同様に、トランジスタ３０２がオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。
ＮＡＮＤ型の記憶装置は、出力用データ線とグラウンドなどの固定電位が与えられている電源線の間において、隣接するメモリセルどうしが直列に接続されている。とあるメモリセルのデータを読み出したい場合、当該メモリセルと同一の出力用データ線に接続されているメモリセルを制御することで、当該メモリセルが接続された出力用データ線が、グラウンドなどの固定電位が与えられている電源線と導通するか否かで、記憶されている２値を区別することができる。
具体的には、入力用データ線Ｄｉｎ１、出力用データ線Ｄｏｕｔ１、書き込み用ワード線ＷＬ１、読み出し用ワード線ＲＬ１に接続されているメモリセル３００に着目し、当該メモリセル３００に記憶されたハイレベルのデータを読み出す場合について考える。当該メモリセル３００が接続されている出力用データ線Ｄｏｕｔ１を選択するために、ＳＥＬ１およびＳＥＬ２をハイレベルの電位にし、ＳＥＬ１に接続されたトランジスタ３２０およびＳＥＬ２に接続されたトランジスタ３２１をオンする。そして、当該メモリセル３００内のトランジスタ３０１の第１のゲート電極に接続された読み出し用ワード線ＲＬ１はローレベルにする。さらに、読み出し用ワード線ＲＬ２〜ＲＬ３にハイレベルの電位を与えて、読み出し用ワード線ＲＬ２〜ＲＬ３に接続された各トランジスタ３０１をオンする。当該メモリセル３００のトランジスタ３０１は、第２のゲート電極にハイレベルのデータが書き込まれている。つまり、図２において示した、記憶素子として機能するトランジスタ３０１の動作に従い、閾値電圧はマイナス側にシフトし、Ｖｔｈ１となっている。よって、トランジスタ３０１はオンとなっている。したがって、出力用データ線Ｄｏｕｔ１に接続されたトランジスタは全てオンとなり、出力用データ線Ｄｏｕｔ１はグラウンドが与えられている電源線と導通し、グラウンドとおおよそ同じ電位になる。
続いて、入力用データ線Ｄｉｎ２、出力用データ線Ｄｏｕｔ２、書き込み用ワード線ＷＬ１、読み出し用ワード線ＲＬ１に接続されているメモリセル３００に着目し、当該メモリセル３００に記憶されたローレベルのデータを読み出す場合を考える。出力用データ線Ｄｏｕｔ２を選択するために、ＳＥＬ１およびＳＥＬ２をハイレベルの電位にし、ＳＥＬ１に接続されたトランジスタ３２０およびＳＥＬ２に接続されたトランジスタ３２１をオンする。そして、当該メモリセル３００内のトランジスタ３０１の第１のゲート電極に接続された読み出し用ワード線ＲＬ１はローレベルにする。さらに、読み出し用ワード線ＲＬ２〜ＲＬ３にハイレベルの電位を与えて、読み出し用ワード線ＲＬ２〜ＲＬ３に接続された各トランジスタ３０１をオンする。当該メモリセル３００のトランジスタ３０１は、第２のゲート電極にローレベルのデータが書き込まれている。つまり、図２において示した、記憶素子として機能するトランジスタ３０１の動作に従い、閾値電圧はシフトせず、Ｖｔｈ０となっている。よって、トランジスタ３０１はオフとなっている。したがって、出力用データ線Ｄｏｕｔ２はグラウンドが与えられている電源線とは導通せずに、ハイインピーダンス状態となる。
なお、各出力用データ線Ｄｏｕｔの先には読み出し回路が接続されており、読み出し回路の出力信号がメモリの実際の出力となる。
なお、本実施の形態においては、データの読み出し時において出力用データ線を選択するに当たり、ＳＥＬ１およびＳＥＬ２の二つの選択信号線とそれぞれの信号線にゲート電極が接続されたトランジスタを用いた場合を例示している。データの読み出し時における出力用データ線の選択は、出力用データ線とそれにつながる読み出し回路との導通、非導通を選択出来ればよいので、少なくとも一つの選択信号線とその選択信号線に接続されたトランジスタがあればよい。
本実施の形態では、書き込み、保持、読み出し、の各動作を、複数のメモリセルにおいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセルにおいてのみ、上記動作を行うようにしても良い。
また、図６に示したセルアレイの場合、各メモリセルに、入力用データ線Ｄｉｎ、出力用データ線Ｄｏｕｔ、書き込み用ワード線ＷＬ、読み出し用ワード線ＲＬの４つの配線が接続されている場合を例示しているが、本発明の記憶装置において、各メモリセルに接続されている配線の数はこれに限定されない。トランジスタ３０１のスイッチングを制御するための信号、トランジスタ３０２のスイッチングを制御するための信号、トランジスタ３０１が有する第２のゲート電極に電位を供給するための信号を、メモリセル３００に供給することができ、なおかつ、トランジスタ３０１のドレイン電流、またはソース電極とドレイン電極間の抵抗値が、情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。
なお、図２１に示したタイミングチャートにおいて、出力用データ線Ｄｏｕｔ１、Ｄｏｕｔ２およびＤｏｕｔ３の斜線部はデータが不確定な状態を表している。また、各信号の立ち上がりは垂直に立ち上げ、各信号の立ち下がりは垂直に立ち下げているが、実際の各信号は信号線の負荷やノイズ等の影響を受けるため各信号の波形が鈍ることは当業者であれば容易に理解される。
次いで、図５に示すセルアレイを例に挙げ、本発明の一態様に係る記憶装置の動作について、図７を用いて説明する。図７は、各配線に入力される信号の電位の時間変化を示すタイミングチャートであり、トランジスタ３０１及びトランジスタ３０２がｎチャネル型であり、なおかつ２値のデータを扱う場合を例示している。
まず、データの書き込み時における記憶装置の動作について説明する。書き込み時において、書き込み用ワード線ＷＬ１に、パルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ゲート電極に与えられることで、書き込み用ワード線ＷＬ１にゲート電極が接続されているトランジスタ３０２が、全てオンになる。一方、読み出し用ワード線ＲＬ１には、記憶素子として機能するトランジスタの動作について示した図２のＶｔｈ１よりも低い電位を有する信号が入力されており、読み出し用ワード線ＲＬ１に第１のゲート電極が接続されているトランジスタ３０１は、全てオフを維持する。
そして、入力用データ線Ｄｉｎ１〜Ｄｉｎ３に、順に、データを情報として含む信号が入力される。図７では、入力用データ線Ｄｉｎ１〜Ｄｉｎ３の全てに、ハイレベルの電位を有する信号が入力されている場合を例示しているが、入力用データ線Ｄｉｎ１〜Ｄｉｎ３に入力される信号の電位のレベルは、データの内容によって当然異なる。また、２値のデータを扱う場合は、入力用データ線Ｄｉｎ１〜Ｄｉｎ３に入力される信号の電位が電源電圧に相当する電位（例えばＶｄｄとＶｓｓ）の２値であれば良いが、３値以上の多値のデータを扱う場合は、その扱うデータに用いられている基数に合わせて、電位のレベルの数を決めればよい。
入力用データ線Ｄｉｎ１〜Ｄｉｎ３に入力されている電位は、オンのトランジスタ３０２を介して、トランジスタ３０１が有する第２のゲート電極に与えられる。そして、第２のゲート電極の電位に従って、トランジスタ３０１の閾値電圧のシフト量が決まる。
書き込み用ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、書き込み用ワード線ＷＬ１にゲート電極が接続されているトランジスタ３０２が、全てオフになる。そして、書き込み用ワード線ＷＬ２、書き込み用ワード線ＷＬ３に、パルスを有する信号が順に入力され、書き込み用ワード線ＷＬ２を有するメモリセル、書き込み用ワード線ＷＬ３を有するメモリセルにおいて、上述した動作が同様に繰り返される。
次いで、データの保持時における記憶装置の動作について説明する。保持時において、全ての書き込み用ワード線ＷＬ１〜ＷＬ３には、トランジスタ３０２がオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。トランジスタ３０２は、上述したようにオフ電流が著しく低いので、第２のゲート電極の電位は、書き込み時において設定されたレベルを保持する。また、全ての読み出し用ワード線ＲＬ１〜ＲＬ３には、トランジスタ３０１がオフとなるレベルの電位、具体的には記憶素子として機能するトランジスタの動作について示した図２のＶｔｈ１よりも低い電位が与えられる。
図７のタイミングチャートではデータを保持する動作を説明するために保持期間を設けている。しかし、実際のメモリの動作においては保持期間を設けなくとも良い。
次いで、データの読み出し時における記憶装置の動作について説明する。読み出し時において、全ての書き込み用ワード線ＷＬ１〜ＷＬ３には、保持時と同様に、トランジスタ３０２がオフとなるレベルの電位、具体的にはローレベルの電位が与えられる。
一方、読み出し時において、読み出し用ワード線ＲＬ１〜ＲＬ３には、パルスを有する信号が順に入力される。具体的には、まず、読み出し用ワード線ＲＬ１に、パルスを有する信号が入力されると、当該パルスの電位、具体的には、記憶素子として機能するトランジスタの動作について示した図２のＶｔｈ１よりも高くＶｔｈ０よりも低い電位、あるいは、Ｖｔｈ０よりも高い電位が、トランジスタ３０１の第１のゲート電極に与えられる。トランジスタ３０１では、第１のゲート電極に記憶素子として機能するトランジスタの動作について示した図２のＶｔｈ１よりも高くＶｔｈ０よりも低い電位、あるいは、Ｖｔｈ０よりも高い電位が与えられると、直前の書き込み時において設定された閾値電圧に従って、そのドレイン電流、またはソース電極とドレイン電極間の抵抗値が定まる。
そして、トランジスタ３０１のドレイン電流、またはソース電極とドレイン電極間の抵抗値が、情報として含まれる電位、すなわちトランジスタ３０１が有するソース電極とドレイン電極のうち、出力用データ線Ｄｏｕｔ１〜Ｄｏｕｔ３に接続されている方の電極の電位が、出力用データ線Ｄｏｕｔ１〜Ｄｏｕｔ３を介して駆動回路に供給される。
なお、出力用データ線Ｄｏｕｔ１〜Ｄｏｕｔ３に供給される電位は、メモリセルに書き込まれているデータに従って、そのレベルが決まる。よって、理想的には、複数のメモリセルに同じ値のデータが記憶されているならば、当該メモリセルに接続された全ての出力用データ線には、同じレベルの電位が供給されているはずである。しかし、実際には、トランジスタ３０１またはトランジスタ３０２の特性が、メモリセル間においてばらついている場合があるため、読み出されるはずのデータが全て同じ値であっても、出力用データ線に供給される電位にばらつきが生じ、その分布に幅を有することがある。よって、出力用データ線Ｄｏｕｔ１〜Ｄｏｕｔ３に供給される電位に多少のばらつきが生じていても、上記電位から、読み出されたデータを情報として含み、なおかつ、所望の仕様に合わせて振幅、波形が処理された信号を形成することができる読み出し回路を、駆動回路として記憶装置に設ける。
図９に、読み出し回路の一例を回路図で示す。図９に示す読み出し回路は、出力用データ線Ｄｏｕｔ１〜Ｄｏｕｔ３の電位の、読み出し回路への入力を制御するためのスイッチング素子として機能するトランジスタ３１０＿１〜３１０＿３と、抵抗として機能するトランジスタ３１１＿１〜３１１＿３とを有する。また、図９に示す読み出し回路は、オペアンプ３１２＿１〜３１２＿３を有している。
具体的に、トランジスタ３１１＿１〜３１１＿３は、それぞれ、そのゲート電極とドレイン電極が接続されており、なおかつ、ゲート電極及びドレイン電極にハイレベルの電源電位Ｖｄｄが与えられている。また、トランジスタ３１１＿１〜３１１＿３は、ソース電極が、オペアンプ３１２＿１〜３１２＿３の非反転入力端子（＋）に接続されている。よって、トランジスタ３１１＿１〜３１１＿３は、電源電位Ｖｄｄが与えられているノードと、オペアンプ３１２＿１〜３１２＿３の非反転入力端子（＋）との間に接続された、抵抗として機能する。なお、図９では、ゲート電極とドレイン電極が接続されたトランジスタを抵抗として用いたが、本発明はこれに限定されず、抵抗として機能する素子であれば代替が可能である。
また、スイッチング素子として機能するトランジスタ３１０＿１〜３１０＿３は、ゲート電極がビット線ＢＬ１〜ＢＬ３にそれぞれ接続されている。そして、ビット線ＢＬ１〜ＢＬ３の電位に従って、出力用データ線Ｄｏｕｔ１〜Ｄｏｕｔ３と、トランジスタ３１１＿１〜３１１＿３のソース電極との間の接続が制御される。
例えば、トランジスタ３１０＿１がオンになると、メモリセル３００内のトランジスタ３０１と、読み出し回路内のトランジスタ３１１＿１とが、直列に接続されるので、当該接続のノードにおける電位Ｖｄａｔａが、オペアンプ３１２＿１〜３１２＿３の非反転入力端子（＋）に与えられることになる。そして、電位Ｖｄａｔａの高さは、トランジスタ３０１のソース電極とドレイン電極間の抵抗値と、トランジスタ３１１＿１のソース電極とドレイン電極間の抵抗値の比に従って決まるので、電位Ｖｄａｔａのレベルには、読み出されたデータの値が反映されている。
一方、オペアンプ３１２＿１〜３１２＿３の反転入力端子（−）には、基準電位Ｖｒｅｆが与えられている。そして、非反転入力端子（＋）に与えられる電位Ｖｄａｔａが、基準電位Ｖｒｅｆに対して高いか低いかにより、出力端子の電位Ｖｏｕｔのレベルを異ならせることができ、それにより、間接的にデータを情報として含む信号を得ることができる。
なお、同じ値のデータが記憶されているメモリセルであっても、メモリセル間の特性のばらつきにより、読み出された電位Ｖｄａｔａのレベルにもばらつきが生じ、その分布に幅を有する場合がある。よって、基準電位Ｖｒｅｆのレベルは、データの値を正確に読み取るために、ノードの電位Ｖｄａｔａのばらつきを考慮して定める。
また、図９では、データの読み出しに用いるオペアンプは、各出力用データ線に１つ用いているが、オペアンプの数はこれに限定されない。ｎ値（ｎは２以上の自然数）のデータを扱う場合は、各出力用データ線に用いるオペアンプの数を、（ｎ−１）とする。
次いで、データの消去時における記憶装置の動作について説明する。消去時では、データの書き込み時と同様に、書き込み用ワード線ＷＬ１に、パルスを有する信号が入力されると、当該パルスの電位、具体的にはハイレベルの電位が、ゲート電極に与えられることで、書き込み用ワード線ＷＬ１にゲート電極が接続されているトランジスタ３０２は、全てオンになる。一方、読み出し用ワード線ＲＬ１には、記憶素子として機能するトランジスタの動作について示した図２のＶｔｈ１よりも低い電位を有する信号が入力されており、読み出し用ワード線ＲＬ１に第１のゲート電極が接続されているトランジスタ３０１は、全てオフを維持する。
そして、入力用データ線Ｄｉｎ１〜Ｄｉｎ３に、グラウンドなどの固定電位が与えられる。図７では、入力用データ線Ｄｉｎ１〜Ｄｉｎ３の全てに、ローレベルの電位を有する信号が入力されている場合を例示している。入力用データ線Ｄｉｎ１〜Ｄｉｎ３に入力されているローレベルの固定電位は、オンのトランジスタ３０２を介して、トランジスタ３０１が有する第２のゲート電極に与えられる。そして、第２のゲート電極の電位に従って、トランジスタ３０１の閾値電圧の値はリセットされる。
書き込み用ワード線ＷＬ１への、パルスを有する信号の入力が終了すると、書き込み用ワード線ＷＬ１にゲート電極が接続されているトランジスタ３０２が、全てオフになる。そして、書き込み用ワード線ＷＬ２、書き込み用ワード線ＷＬ３に、パルスを有する信号が順に入力され、書き込み用ワード線ＷＬ２を有するメモリセル、書き込み用ワード線ＷＬ３を有するメモリセルにおいて、上述した動作が同様に繰り返される。
図７のタイミングチャートではデータを消去する動作を説明するために消去期間を設けている。しかし、実際のメモリの動作においては消去期間を設けなくとも良く、この場合、先に書き込んだデータに上書きするように、別のデータを書き込むようにすれば良い。消去期間を設けなくても良いことが、本発明の一態様に係る記憶装置の利点の一つである。
また、本実施の形態では、書き込み、保持、読み出し、消去の動作を、複数のメモリセルにおいて順に行う駆動方法について説明したが、本発明はこの構成に限定されない。指定されたアドレスのメモリセルにおいてのみ、上記動作を行うようにしても良い。
また、図５に示したセルアレイの場合、各メモリセルに、入力用データ線Ｄｉｎ、出力用データ線Ｄｏｕｔ、書き込み用ワード線ＷＬ、読み出し用ワード線ＲＬの４つの配線が接続されている場合を例示しているが、本発明の記憶装置において、各メモリセルに接続されている配線の数はこれに限定されない。トランジスタ３０１のスイッチングを制御するための信号、トランジスタ３０２のスイッチングを制御するための信号、トランジスタ３０１が有する第２のゲート電極に電位を供給するための信号を、メモリセル３００に供給することができ、なおかつ、トランジスタ３０１のドレイン電流、またはソース電極とドレイン電極間の抵抗値が、情報として含まれる電位を、駆動回路に送ることができるように、配線の数及び接続構造を、適宜決めれば良い。
次いで、図５に示すセルアレイを用いた記憶装置を例に挙げ、本発明の一態様に係る記憶装置の、駆動回路の構成について説明する。
図８に、本発明の一態様に係る記憶装置の構成を、一例としてブロック図で示す。なお、図８に示すブロック図では、記憶装置内の回路を機能ごとに分類し、互いに独立したブロックとして示しているが、実際の回路は機能ごとに完全に切り分けることが難しく、一つの回路が複数の機能に係わることもあり得る。
図８に示す記憶装置は、複数のメモリセルがマトリクス状に接続されたセルアレイ５００と、セルアレイ５００の駆動を制御する駆動回路５０１とを有している。そして、駆動回路５０１は、セルアレイ５００から読み出されたデータを情報として含む信号を生成する読み出し回路５０２と、セルアレイ５００が有するメモリセルを、行ごとに選択するワード線駆動回路５０３と、選択されたメモリセルにおけるデータの書き込みまたは消去を制御するデータ線駆動回路５０４と、読み出し回路５０２、ワード線駆動回路５０３、データ線駆動回路５０４の動作を選択する制御回路５０５とを有している。また、ワード線駆動回路５０３は、ワード線用デコーダ５０６を有する。また、データ線駆動回路５０４は、データ線用デコーダ５０８と、データ線用セレクタ５０９とを有する。
なお、本発明の一態様に係る記憶装置は、少なくともセルアレイ５００をその構成に含んでいればよい。本発明の一態様に係る記憶装置は、セルアレイと、セルアレイに駆動回路の一部または全てが接続された状態にあるメモリモジュールとを、その範疇に含む。メモリモジュールは、プリント配線基板等に実装することが可能な接続端子が設けられ、なおかつ樹脂等で保護された、所謂パッケージングされた状態であっても良い。
また、上記駆動回路５０１の全てまたは一部は、セルアレイ５００と共に、一の基板上に形成されていても良いし、セルアレイ５００とは異なる基板に形成されていても良い。駆動回路５０１の全てまたは一部と、セルアレイ５００とが異なる基板に形成されている場合、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）などを介してセルアレイ５００と駆動回路５０１の全てまたは一部とを接続することができる。この場合、駆動回路５０１の一部がＦＰＣにＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）法を用いて接続されていても良い。また、ＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）法を用いて、駆動回路５０１の全てまたは一部がセルアレイ５００に接続されていても良い。
セルアレイ５００と、駆動回路５０１とを、共に一つの基板上に形成することで、記憶装置に接続する外部回路の部品点数が減るので、組立工程や検査工程の削減によるコストダウンを図ることができる。また、記憶装置と外部回路の接続部における、接点の数を減らすことができるので、接続不良に起因する歩留まり低下を防ぎ、接続箇所における機械的強度の低さによる信頼性の低下を防ぐことができる。また、ワード線駆動回路５０３、データ線用セレクタ５０９などの、駆動周波数が他の回路よりも比較的低い回路だけを、セルアレイ５００と共に一つの基板上に形成することも可能である。このように、部分的に駆動回路５０１をセルアレイ５００と共に一つの基板上に形成することで、上述した接続不良に起因する歩留まりの低下や、接続箇所における機械的強度の低さなどの回避、組立工程や検査工程の削減によるコストダウン、といったメリットをある程度享受できる。さらに、セルアレイ５００、駆動回路５０１を全て一基板上に形成する場合に比べて、駆動周波数が高い回路の性能をより高めることができる。
記憶装置にアドレス（Ａｘ、Ａｙ）を情報として含む信号ＡＤが入力されると、制御回路５０５は、アドレスの列方向に関する情報であるアドレスＡｘをデータ線駆動回路５０４に送り、アドレスの行方向に関する情報であるアドレスＡｙをワード線駆動回路５０３に送る。また、制御回路５０５は、記憶装置に入力されたデータを情報として含む信号ＤＡＴＡを、データ線駆動回路５０４に送る。
データの書き込みを行なうか、読み出しを行なうか、消去を行うかの、動作の選択は、制御回路５０５に供給されるＲＥ（Ｒｅａｄ ｅｎａｂｌｅ）、ＷＥ（Ｗｒｉｔｅ ｅｎａｂｌｅ）、ＥＥ（Ｅｒａｓｅ ｅｎａｂｌｅ）などの信号によって選択される。なお、記憶装置に複数のセルアレイ５００が設けられている場合、制御回路５０５に、セルアレイを選択するための信号ＣＥ（Ｃｈｉｐ ｅｎａｂｌｅ）が入力されていても良い。
信号ＷＥによって書き込みの動作が選択されると、制御回路５０５からの指示に従って、ワード線駆動回路５０３が有するワード線用デコーダ５０６により、アドレスＡｙに対応する書き込み用ワード線ＷＬに、パルスを有する信号が入力される。一方、信号ＷＥによって書き込みの動作が選択されると、制御回路５０５からの指示に従って、データ線駆動回路５０４では、データ線用デコーダ５０８からデータ線用セレクタ５０９の動作を制御する信号が、データ線用セレクタ５０９に与えられる。データ線用セレクタ５０９では、データ線用デコーダ５０８からの信号に従って、データを情報として含む信号ＤＡＴＡをサンプリングし、アドレスＡｘに対応する入力用データ線Ｄｉｎにサンプリングした信号を入力する。
信号ＲＥによって読み出しの動作が選択されると、制御回路５０５からの指示に従って、ワード線駆動回路５０３が有するワード線用デコーダ５０６により、アドレスＡｙに対応する読み出し用ワード線ＲＬに、パルスを有する信号が入力される。一方、信号ＲＥによって読み出しの動作が選択されると、制御回路５０５からの指示に従って、読み出し回路５０２では、アドレスＡｘに対応するビット線ＢＬの電位を制御することで、トランジスタ３１０＿１〜３１０＿３のうちアドレスＡｘに対応するトランジスタを、オンにする。そして、該当するアドレスＡｘに対応する出力用データ線Ｄｏｕｔの電位から、アドレスのメモリセルに記憶されているデータを読み出し、該データを情報として含む信号を生成する。
信号ＥＥによって消去の動作が選択されると、制御回路５０５からの指示に従って、ワード線駆動回路５０３が有するワード線用デコーダ５０６により、該当するアドレスＡｙの書き込み用ワード線ＷＬに、パルスを有する信号が入力される。一方、信号ＥＥによって消去の動作が選択されると、制御回路５０５からの指示に従って、データ線駆動回路５０４では、データ線用デコーダ５０８からデータ線用セレクタ５０９の動作を制御する信号が、データ線用セレクタ５０９に与えられる。データ線用セレクタ５０９では、データ線用デコーダ５０８からの信号に従って、データを消去するための信号を、該当するアドレスＡｘの入力用データ線Ｄｉｎに入力する。
なお、図８に示す記憶装置では、ワード線駆動回路５０３により、書き込み用ワード線ＷＬへの信号の入力と、読み出し用ワード線ＲＬへの信号の入力とを、両方制御しているが、本発明はこの構成に限定されない。書き込み用ワード線ＷＬへの信号の入力を制御する駆動回路と、読み出し用ワード線ＲＬへの信号の入力を制御する駆動回路とを、それぞれ記憶装置に設けるようにしても良い。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
チャネルエッチ構造のボトムゲート型のトランジスタを例に挙げ、本発明の一態様に係る記憶装置の作製方法について説明する。なお、本実施の形態では、記憶素子として機能するトランジスタと、スイッチング素子として機能するトランジスタとが、共に酸化物半導体膜を活性層として用いる場合を例に挙げて、説明する。
図１０（Ａ）に示すように、基板４００上にゲート電極４０１、ゲート電極４０２を形成する。
絶縁表面を有する基板４００として使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、フュージョン法やフロート法で作製されるガラス基板を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。なお、一般に、酸化ホウ素と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を用いても良い。
また、プラスチック等の可撓性を有する合成樹脂からなる基板は、耐熱温度が一般的に低い傾向にあるが、後の作製工程における処理温度に耐え得るのであれば、基板４００として用いることが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
基板４００と、ゲート電極４０１及びゲート電極４０２との間に、下地膜となる絶縁膜を形成しておいても良い。下地膜として、例えば、酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜のいずれか１つを単層で、或いは複数を積層させて用いることができる。特に、下地膜に、バリア性の高い絶縁膜、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることで、水分または水素などの雰囲気中の不純物、或いは基板４００内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質をいう。
ゲート電極４０１、ゲート電極４０２の材料は、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等の金属材料、これら金属材料を主成分とする合金材料を用いた導電膜、或いはこれら金属の窒化物を、単層で又は積層で用いることができる。なお、後の工程において行われる加熱処理の温度に耐えうるのであれば、上記金属材料としてアルミニウム、銅を用いることも出来る。アルミニウムまたは銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム等を用いることができる。
例えば、二層の積層構造を有するゲート電極４０１、ゲート電極４０２として、アルミニウム膜上にモリブデン膜が積層された二層の積層構造、銅膜上にモリブデン膜を積層した二層構造、銅膜上に窒化チタン膜若しくは窒化タンタル膜を積層した二層構造、または、窒化チタン膜とモリブデン膜とを積層した二層構造とすることが好ましい。３層の積層構造を有するゲート電極４０１、ゲート電極４０２としては、アルミニウム膜、アルミニウムとシリコンの合金膜、アルミニウムとチタンの合金膜またはアルミニウムとネオジムの合金膜を中間層とし、タングステン膜、窒化タングステン膜、窒化チタン膜またはチタン膜を上下層として積層した構造とすることが好ましい。
また、ゲート電極４０１、ゲート電極４０２に酸化インジウム膜、酸化インジウム酸化スズ合金膜、酸化インジウム酸化亜鉛合金膜、酸化亜鉛膜、酸化亜鉛アルミニウム膜、酸窒化亜鉛アルミニウム膜、または酸化亜鉛ガリウム膜等の透光性を有する酸化物導電膜を用いることで、画素部の開口率を向上させることができる。
ゲート電極４０１、ゲート電極４０２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極４０１、ゲート電極４０２を形成する。なお、形成されたゲート電極の端部がテーパ形状であると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
次いで、ゲート電極４０１、ゲート電極４０２上に、ゲート絶縁膜４０３を形成する。ゲート絶縁膜４０３は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミニウム膜、酸化ハフニウム膜または酸化タンタル膜を単層で又は積層させて形成することができる。ゲート絶縁膜４０３は、水分や、水素などの不純物を極力含まないことが望ましい。スパッタリング法により酸化珪素膜を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いる。
不純物を除去することによりｉ型化又は実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は界面準位、界面電荷に対して極めて敏感であるため、高純度化された酸化物半導体とゲート絶縁膜４０３との界面は重要である。そのため高純度化された酸化物半導体に接するゲート絶縁膜（ＧＩ）は、高品質化が要求される。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁膜として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜の膜質、ゲート絶縁膜と酸化物半導体との界面特性が改善される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、ゲート絶縁膜と酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
バリア性の高い材料を用いた絶縁膜と、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜とを積層させた構造を有するゲート絶縁膜４０３を形成しても良い。この場合、酸化珪素膜、酸化窒化珪素膜などの絶縁膜は、バリア性の高い絶縁膜と酸化物半導体膜の間に形成する。バリア性の高い絶縁膜として、例えば窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などが挙げられる。バリア性の高い絶縁膜を用いることで、水分または水素などの雰囲気中の不純物、或いは基板内に含まれるアルカリ金属、重金属などの不純物が、酸化物半導体膜内、ゲート絶縁膜４０３内、或いは、酸化物半導体膜と他の絶縁膜の界面とその近傍に入り込むのを防ぐことができる。また、酸化物半導体膜に接するように窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い絶縁膜が直接酸化物半導体膜に接するのを防ぐことができる。
例えば、第１のゲート絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化珪素膜（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化珪素膜（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁膜４０３としても良い。ゲート絶縁膜４０３の膜厚は、トランジスタに要求される特性によって適宜設定すればよく、３５０ｎｍ乃至４００ｎｍ程度でもよい。
本実施の形態では、スパッタ法で形成された膜厚５０ｎｍの窒化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの酸化珪素膜を積層させた構造を有する、ゲート絶縁膜４０３を形成する。
なお、ゲート絶縁膜４０３に水素、水酸基及び水分がなるべく含まれないようにするためには、成膜の前処理として、スパッタリング装置の予備加熱室でゲート電極４０１、ゲート電極４０２が形成された基板４００を予備加熱し、基板４００に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度としては、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。
次いで、ゲート絶縁膜４０３上に膜厚２ｎｍ以上２００ｎｍ以下、好ましくは膜厚３ｎｍ以上５０ｎｍ以下、さらに好ましくは膜厚３ｎｍ以上２０ｎｍ以下の酸化物半導体膜４０４を形成する。酸化物半導体膜４０４は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜４０４は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法により形成することができる。
なお、酸化物半導体膜４０４をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁膜４０３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、水素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体膜４０４には、上述したような酸化物半導体を用いることができる。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含む酸化物半導体ターゲットを用いたスパッタ法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を、酸化物半導体膜４０４として用いる。上記ターゲットとして、例えば、各金属の原子比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２の組成比を有する酸化物半導体ターゲットを用いることができる。また、スパッタリング法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜を行ってもよい。また、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上９９．９％以下である。充填率の高い酸化物半導体ターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして基板４００上に酸化物半導体膜４０４を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生するパーティクルと呼ばれる塵埃が軽減でき、膜厚分布も均一となるために好ましい。酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
なお、酸化物半導体膜４０４に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室でゲート絶縁膜４０３までが形成された基板４００を予備加熱し、基板４００に吸着した水分または水素などの不純物を脱離し排気することが好ましい。なお、予備加熱の温度としては、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。なお、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。またこの予備加熱は、絶縁膜４１１の成膜前に、ソース電極４０７及びドレイン電極４０８、ソース電極４０９及びドレイン電極４１０まで形成した基板４００にも同様に行ってもよい。
スパッタリング法にはスパッタ用電源に高周波電源を用いるＲＦスパッタリング法と、ＤＣスパッタリング法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタリング法もある。ＲＦスパッタリング法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタリング法は主に金属膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタリング法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタリング法を用いるスパッタ装置がある。
また、スパッタリング法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタリング法や、成膜中に基板にも電圧をかけるバイアススパッタリング法もある。
ゲート絶縁膜４０３及び酸化物半導体膜４０４を大気に触れさせることなく連続的に形成してもよい。大気に触れさせることなく連続成膜することで、界面が、水やハイドロカーボンなどの、大気成分や大気中に浮遊する不純物元素に汚染されることなく各積層界面を形成することができるので、トランジスタ特性のばらつきを低減することができる。
次いで、図１０（Ｂ）に示すように、酸化物半導体膜４０４をエッチングなどにより所望の形状に加工（パターニング）し、ゲート電極４０１、ゲート電極４０２と重なる位置において、ゲート絶縁膜４０３上に島状の酸化物半導体膜４０５、酸化物半導体膜４０６を、それぞれ形成する。
島状の酸化物半導体膜４０５、酸化物半導体膜４０６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、ゲート絶縁膜４０３にコンタクトホールを形成する場合、その工程は島状の酸化物半導体膜４０５、酸化物半導体膜４０６の形成時に行うことができる。
なお、島状の酸化物半導体膜４０５、酸化物半導体膜４０６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の加工形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液などを用いることができる。また、ＩＴＯ−０７Ｎ（関東化学社製）を用いてもよい。また、ウェットエッチング後のエッチング液はエッチングされた材料とともに洗浄によって除去される。その除去された材料を含むエッチング液の廃液を精製し、含まれる材料を再利用してもよい。当該エッチング後の廃液から酸化物半導体膜に含まれるインジウム等の材料を回収して再利用することにより、資源を有効活用し低コスト化を図ることができる。
なお、次工程の導電膜を形成する前に逆スパッタを行い、島状の酸化物半導体膜４０５、酸化物半導体膜４０６及びゲート絶縁膜４０３の表面に付着しているレジスト残渣などを除去することが好ましい。
次いで、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、酸化物半導体膜４０５、酸化物半導体膜４０６に加熱処理を施す。酸化物半導体膜４０５、酸化物半導体膜４０６に加熱処理を施すことで、酸化物半導体膜４０５、酸化物半導体膜４０６中の水分または水素を脱離させることができる。具体的には、３００℃以上８５０℃以下（若しくはガラス基板の歪点以下の温度）、好ましくは５５０℃以上７５０℃以下で加熱処理を行えば良い。例えば、６００℃、３分間以上６分間以下程度で行えばよい。ＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。或いは、基板温度が４５０℃に達した状態で、１時間程度、加熱処理を行うようにしても良い。
本実施の形態では、加熱処理装置の一つである電気炉を用い、酸化物半導体膜４０５、酸化物半導体膜４０６に対して、窒素雰囲気下において、基板温度が６００℃に達した状態で６分間、加熱処理を行う。上記加熱処理の後は、水分または水素の再混入を防ぐために、酸化物半導体膜４０５、酸化物半導体膜４０６を大気に触れさせないようにする。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を移動させて入れ、数分間加熱した後、基板を移動させて高温に加熱した不活性ガス中から出すＧＲＴＡを行ってもよい。ＧＲＴＡを用いると短時間での高温加熱処理が可能となる。
なお、加熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水分または水素などが含まれないことが好ましい。または、加熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
水分または水素などの不純物が酸化物半導体に添加されていると、８５℃、２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）において、不純物と酸化物半導体の主成分との結合手が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された不対結合手が閾値電圧（Ｖｔｈ）のドリフトを誘発することとなる。しかし、上述したように、ゲート絶縁膜と酸化物半導体膜との界面特性を良好にし、なおかつ、酸化物半導体膜中の不純物、特に水分または水素等を極力除去することにより、ＢＴ試験に対しても安定なトランジスタが得られる。
以上の工程により酸化物半導体膜中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体膜の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体膜を形成することができる。このため、大面積基板を用いてトランジスタを作製することができるため、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体膜を用いることで、耐圧性が高く、ショートチャネル効果が低く、オンオフ比の高いトランジスタを作製することができる。
なお、酸化物半導体膜を加熱する場合、酸化物半導体膜の材料や加熱条件にもよるが、その上表面に板状結晶が形成されることがある。板状結晶は、酸化物半導体膜の表面に対して略垂直にｃ軸配向した単結晶体であることが好ましい。また、単結晶体でなくともチャネル形成領域で各結晶のａｂ面が一致するか、ａ軸、或いは、ｂ軸が全てにおいて一致し、かつ、酸化物半導体膜の表面に対して略垂直にｃ軸配向した多結晶体であることが好ましい。なお、酸化物半導体膜の下地表面に凹凸がある場合、板状結晶は多結晶体となる。
次いで、図１０（Ｃ）に示すように、ゲート絶縁膜４０３、酸化物半導体膜４０５、酸化物半導体膜４０６上に、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜４０５上にソース電極４０７及びドレイン電極４０８、酸化物半導体膜４０６上にソース電極４０９及びドレイン電極４１０を、それぞれ形成する。導電膜をスパッタ法や真空蒸着法で形成すればよい。ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Ａｌ、Ｃｕなどの金属膜の下側もしくは上側にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属膜を積層させた構成としても良い。また、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、ＹなどＡｌ膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。
また、ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
そして、導電膜上にレジストマスクを形成し、選択的にエッチングを行ってソース電極４０７及びドレイン電極４０８と、ソース電極４０９及びドレイン電極４１０とを形成した後、レジストマスクを除去する。
フォトリソグラフィ工程でのレジストマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いる。酸化物半導体膜４０５、酸化物半導体膜４０６上で隣り合うソース電極の下端部とドレイン電極の下端部との間隔幅によって後に形成されるトランジスタのチャネル長Ｌが決定される。なお、チャネル長Ｌ＝２５ｎｍ未満の露光を行う場合には、フォトリソグラフィ工程でのレジストマスク形成時に、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いて露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長Ｌを１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化でき、さらにオフ電流値が極めて小さいため、低消費電力化も図ることができる。
なお、導電膜のエッチングの際に、酸化物半導体膜４０５、酸化物半導体膜４０６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
本実施の形態では、導電膜にチタン膜を用い、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、導電膜をウェットエッチングすることで、ソース電極４０７及びドレイン電極４０８と、ソース電極４０９及びドレイン電極４１０とを形成する。アンモニア過水を含む溶液は、具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合した水溶液を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
上記パターニングによりソース電極４０７及びドレイン電極４０８と、ソース電極４０９及びドレイン電極４１０とを形成する際に、島状の酸化物半導体膜４０５、酸化物半導体膜４０６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。また、ソース電極４０７及びドレイン電極４０８と、ソース電極４０９及びドレイン電極４１０とを形成するためのレジストマスクを、インクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことでさらに形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
次いで、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行う。このプラズマ処理によって露出している酸化物半導体膜の表面に付着した吸着水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図１０（Ｄ）に示すように、ソース電極４０７及びドレイン電極４０８と、ソース電極４０９及びドレイン電極４１０と、酸化物半導体膜４０５と、酸化物半導体膜４０６とを覆うように、絶縁膜４１１を形成する。絶縁膜４１１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。絶縁膜４１１に水素が含まれると、その水素が酸化物半導体膜へ侵入し、又は水素が酸化物半導体膜中の酸素を引き抜き、酸化物半導体膜のバックチャネル部が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、絶縁膜４１１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記絶縁膜４１１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、上記バリア性の高い絶縁膜よりも、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、酸化物半導体膜４０５、酸化物半導体膜４０６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、ソース電極４０７及びドレイン電極４０８、ソース電極４０９及びドレイン電極４１０、及び酸化物半導体膜４０５、酸化物半導体膜４０６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体膜４０５及び酸化物半導体膜４０６内、ゲート絶縁膜４０３内、或いは、酸化物半導体膜４０５及び酸化物半導体膜４０６と他の絶縁膜の界面とその近傍に、水分または水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体膜４０５、酸化物半導体膜４０６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接酸化物半導体膜４０５、酸化物半導体膜４０６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、絶縁膜４１１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
なお、絶縁膜４１１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、ソース電極４０７及びドレイン電極４０８と、ソース電極４０９及びドレイン電極４１０とを形成する前に、酸化物半導体膜に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸化物半導体膜に対して行った先の加熱処理により、酸化物半導体膜４０５及び酸化物半導体膜４０６に酸素欠損が発生していたとしても、ソース電極４０７とドレイン電極４０８の間に設けられた酸化物半導体膜４０５の露出領域と、酸素を含む絶縁膜４１１とが接して設けられた後、または、ソース電極４０９とドレイン電極４１０の間に設けられた酸化物半導体膜４０６の露出領域と、酸素を含む絶縁膜４１１とが接して設けられた後に、加熱処理が施されることによって、酸化物半導体膜４０５、酸化物半導体膜４０６に酸素が供与される。そのため、酸化物半導体膜４０５、酸化物半導体膜４０６の絶縁膜４１１と接する領域に酸素が供与されることで、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たす構成とすることが可能である。その結果、酸化物半導体膜４０５及び酸化物半導体膜４０６をｉ型化または実質的にｉ型化にすることができ、トランジスタの電気特性の向上および、電気特性のばらつきを軽減することができる。この加熱処理を行うタイミングは、絶縁膜４１１の形成後であれば特に限定されない。他の工程における加熱処理、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理が、上記加熱処理を兼ねるようにすることで、工程数を増やすことなく、酸化物半導体膜４０５及び酸化物半導体膜４０６をｉ型化または実質的にｉ型化にすることができる。
図１１（Ａ）に、図１０（Ｄ）に示す工程まで終了した後の、記憶装置の上面図を示す。なお、図１１（Ａ）の破線Ａ１−Ａ２における断面図が、図１０（Ｄ）に相当する。
次いで、絶縁膜４１１に、エッチング等によりコンタクトホール４１２を形成し、ドレイン電極４０８の一部を露出させる。そして、図１０（Ｅ）に示すように、絶縁膜４１１上に導電膜を形成した後、該導電膜をパターニングすることで、酸化物半導体膜４０６と重なる位置にバックゲート電極４１３を形成した後、バックゲート電極４１３を覆うように絶縁膜４１４を形成する。バックゲート電極４１３は、コンタクトホール４１２においてドレイン電極４０８に接続されている。バックゲート電極４１３は、ゲート電極４０１、ゲート電極４０２、或いはソース電極４０７及びドレイン電極４０８、ソース電極４０９及びドレイン電極４１０と同様の材料、構造を用いて形成することが可能である。
バックゲート電極４１３の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、チタン膜、アルミニウム膜、チタン膜が積層された構造を有する導電膜を形成した後、フォトリソグラフィ法などによりレジストマスクを形成し、エッチングにより不要な部分を除去して、該導電膜を所望の形状に加工（パターニング）することで、バックゲート電極４１３を形成する。
絶縁膜４１４は、雰囲気中の水分、水素などがトランジスタの特性に影響を与えるのを防ぐことができる、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などを、プラズマＣＶＤ法又はスパッタリング法等により単層で又は積層させて形成することができる。バリア性の効果を得るには、絶縁膜４１４は、例えば厚さ１５ｎｍ〜４００ｎｍの膜厚で形成することが好ましい。
本実施の形態では、プラズマＣＶＤ法により３００ｎｍの絶縁膜を形成する。成膜条件は、シランガスの流量を４ｓｃｃｍとし、一酸化二窒素（Ｎ２Ｏ）の流量を８００ｓｃｃｍとし、基板温度を４００℃とする。
以上の工程により、スイッチング素子として機能するトランジスタ４２０と、記憶素子として機能するトランジスタ４２１と、容量素子４３０が形成される。図１１（Ｂ）に、図１０（Ｅ）に示すメモリセルの上面図を示す。図１０（Ｅ）は、図１１（Ｂ）の破線Ａ１−Ａ２における断面図に相当する。
トランジスタ４２０は、絶縁表面を有する基板４００上に形成されたゲート電極４０１と、ゲート電極４０１上のゲート絶縁膜４０３と、ゲート絶縁膜４０３上においてゲート電極４０１と重なっている酸化物半導体膜４０５と、酸化物半導体膜４０５上に形成された一対のソース電極４０７またはドレイン電極４０８とを有する。さらに、トランジスタ４２０は、酸化物半導体膜４０５上に形成された絶縁膜４１１を、その構成要素に含めても良い。図１０（Ｅ）に示すトランジスタ４２０は、ソース電極４０７とドレイン電極４０８の間において、酸化物半導体膜４０５の一部がエッチングされたチャネルエッチ構造である。
なお、トランジスタ４２０はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極４０１を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
また、トランジスタ４２１は、絶縁表面を有する基板４００上に形成されたゲート電極４０２と、ゲート電極４０２上のゲート絶縁膜４０３と、ゲート絶縁膜４０３上においてゲート電極４０２と重なっている酸化物半導体膜４０６と、酸化物半導体膜４０６上に形成された一対のソース電極４０９またはドレイン電極４１０と、酸化物半導体膜４０６、ソース電極４０９、ドレイン電極４１０上に形成された絶縁膜４１１と、絶縁膜４１１上において、酸化物半導体膜４０６及びゲート電極４０２と重なっているバックゲート電極４１３と、を有する。さらに、トランジスタ４２１は、バックゲート電極４１３上に形成された絶縁膜４１４を、その構成要素に含めても良い。図１０（Ｅ）に示すトランジスタ４２１は、ソース電極４０９とドレイン電極４１０の間において、酸化物半導体膜４０６の一部がエッチングされたチャネルエッチ構造である。
なお、トランジスタ４２１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極４０２を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
また、容量素子４３０は、トランジスタ４２１のソース電極４０９と、バックゲート電極４１３とが、絶縁膜４１１を間に挟んで重なりあっている領域に形成されている。
トランジスタ４２１が有するゲート電極４０２は、その電位を制御することで、データの書き込み、読み出し、保持、消去などの、記憶素子としての動作を選択することができる、第１の電極として機能する。また、バックゲート電極４１３は、その電位を制御することで、記憶素子として用いるトランジスタ４２１の閾値電圧の値を制御することができる、第２のゲート電極として機能する。なお、本実施の形態では、記憶素子として用いるトランジスタ４２１において、酸化物半導体膜４０６の前に形成されるゲート電極４０２を第１の電極、酸化物半導体膜４０６の後に形成されるバックゲート電極４１３を第２の電極として用いるメモリセルについて例示しているが、本発明はこの構成に限定されない。例えば、記憶素子として用いるトランジスタ４２１において、酸化物半導体膜４０６の前に形成されるゲート電極４０２を第２の電極、酸化物半導体膜４０６の後に形成されるバックゲート電極４１３を第１の電極として、動作させることも可能である。ただし、この場合、バックゲート電極４１３の代わりに、ゲート電極４０２を、トランジスタ４２０のドレイン電極４０８に接続させるようにする。
また、図１１（Ｂ）では、バックゲート電極４１３が、酸化物半導体膜４０６全体を覆っている場合を例示しているが、本発明はこの構成に限定されない。バックゲート電極４１３は、酸化物半導体膜４０６が有するチャネル形成領域の一部と少なくとも重なっていれば良い。
なお、酸化物半導体のバンドギャップは３．０〜３．５ｅＶである。一方、炭化シリコンのバンドギャップは３．２６ｅＶ、窒化ガリウムのバンドギャップは３．３９ｅＶと、ともにシリコンの約３倍程度の大きなバンドギャップを有している。よって、これら炭化シリコンや窒化ガリウムなどの化合物半導体は、ワイドギャップ半導体という点において、酸化物半導体と共通であり、バンドギャップが大きいという特性が、トランジスタの耐圧向上、電力損失の低減などに有利である。
次いで、本実施の形態のように酸化物半導体膜中に含まれる水分または水素などの不純物を極力除去し、酸化物半導体膜を高純度化することが、トランジスタの特性にどのように影響を与えるかを以下に説明する。
図１２は、酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図を示す。ゲート電極（ＧＥ）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体膜（ＯＳ）が設けられ、その上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁膜が設けられている。
図１３は、図１２に示すＡ−Ａ’上におけるエネルギーバンド図（模式図）を示す。また、図１３において、黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷−ｑと＋ｑを有している。ドレイン電極（Ｄ）に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極（ＧＥ）に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極（ＧＥ）に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極（ＧＥ）に電圧を印加しない場合は高いポテンシャル障壁のためにソース電極（Ｓ）から酸化物半導体膜（ＯＳ）側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲート電極（ＧＥ）に正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図１４は、図１２におけるＢ−Ｂ’上におけるエネルギーバンド図（模式図）である。図１４（Ａ）はゲート電極（ＧＥ）に正の電位（ＶＧ＞０）が印加された状態であり、ソース電極（Ｓ）とドレイン電極（Ｄ）間にキャリア（電子）が流れるオン状態を示している。また、図１４（Ｂ）は、ゲート電極（ＧＥ）に負の電位（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない）である場合を示す。
図１５は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯（Ｅｃ）寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなり、酸化物半導体がｎ型化する一つの要因であることが知られている。また、酸素欠損もｎ型化する一つの要因であることが知られている。
これに対して、本発明の一態様は、ｎ型不純物である水素を酸化物半導体から除去して酸化物半導体の主成分以外の不純物が極力含まれないように高純度化し、かつ、酸素欠損を除去することにより、酸化物半導体を限りなく真性に近づけたものである。すなわち、不純物を添加して酸化物半導体をｉ型化するのでなく、水分または水素等の不純物や酸素欠損を極力除去して高純度化することにより、ｉ型（真性半導体）又はｉ型（真性半導体）に限りなく近い酸化物半導体を得ることを特徴としている。上記構成により、矢印で示すように、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルに限りなく近づけることができる。
酸化物半導体のバンドギャップ（Ｅｇ）は３．１５ｅＶで、電子親和力（χ）は４．３Ｖと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図１４（Ａ）で示すようにゲート絶縁膜と高純度化された酸化物半導体との界面における、酸化物半導体側のエネルギー的に安定な最低部を移動する。
また、図１４（Ｂ）において、ゲート電極（ＧＥ）に負の電位が印加されると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
次いで、酸化物半導体中の真性キャリア密度を計算した。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のバンドギャップは、３．０５ｅＶであり、この値を元に真性キャリア密度を計算する。固体中の電子のエネルギー分布ｆ（Ｅ）は次の式で示されるフェルミ・ディラック統計に従うことが知られている。
Figure 2011155255
キャリア密度が著しく高くない（縮退していない）普通の半導体では、次の関係式が成立する。
Figure 2011155255
従って、（１）式のフェルミ・ディラック分布は次の式で示されるボルツマン分布の式に近似される。
Figure 2011155255
（３）式を使って半導体の真性キャリア密度（ｎｉ）を計算すると以下の式が得られる。
Figure 2011155255
そして、（４）式に、ＳｉとＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の実効状態密度（Ｎｃ、Ｎｖ）、バンドギャップ（Ｅｇ）の値を代入し、真性キャリア密度を計算した。その結果を表１に示す。
Figure 2011155255
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体は、Ｓｉに比べて極端に真性キャリア密度が少ないことがわかる。Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体のバンドギャップとして３．０５ｅＶを選んだ場合、ＳｉとＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とでは、真性キャリア密度におよそフェルミ・ディラックの分布則が正しいと仮定して、前者は後者よりキャリア密度が約１０１７倍大きいと言える。
次いで、高純度化された酸化物半導体膜を有するトランジスタの、オフ電流の測定方法とその結果について説明する。
図１８に、実際の測定に用いた、測定用回路の構成を示す。図１８に示す測定用回路は、保持容量の電荷を保持するためのスイッチング素子として、高純度化された酸化物半導体膜を有するトランジスタを用い、上記保持容量の単位時間あたりの電荷量の推移から、上記トランジスタのオフ電流を測定するものである。
具体的に、図１８に示す測定用回路は、オフ電流を測定するための３つの測定系８０１−１〜測定系８０１−３が、並列に接続された構成を有している。そして、測定系８０１−１〜測定系８０１−３は、容量素子８０２と、測定の対象となるトランジスタ８０３とを、それぞれ有している。さらに、測定系８０１−１〜測定系８０１−３は、トランジスタ８０４〜トランジスタ８０６を、それぞれ有している。
各測定系において、トランジスタ８０３のゲート電極は、電位Ｖｇｂが与えられるノードに接続されている。また、トランジスタ８０３は、ソース電極が電位Ｖｂの与えられるノードに接続されており、ドレイン電極がノードＡに接続されている。また、トランジスタ８０４のゲート電極は、電位Ｖｇａが与えられるノードに接続されている。また、トランジスタ８０４は、ソース電極がノードＡに接続されており、ドレイン電極が電位Ｖａの与えられるノードに接続されている。また、トランジスタ８０５のゲート電極とドレイン電極は、電位Ｖａが与えられるノードに接続されている。また、トランジスタ８０６のゲート電極は、ノードＡに接続されており、トランジスタ８０６は、ソース電極が電位Ｖｂの与えられるノードに接続されている。そして、トランジスタ８０５のソース電極とトランジスタ８０６のドレイン電極とが接続されており、これら２つの電極の電位が、電位Ｖｏｕｔ１〜電位Ｖｏｕｔ３として、各測定系からそれぞれ出力される。容量素子８０２が有する一対の電極は、一方がノードＡに接続され、他方が電位Ｖｂの与えられるノードに接続されている。
また、本実施の形態では、測定の対象となるトランジスタ８０３は、高純度化された膜厚３０ｎｍの酸化物半導体膜と、膜厚が１００ｎｍのゲート絶縁膜を用いた。そして、トランジスタ８０３のチャネル形成領域は、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍとした。また、各測定系が有する容量素子８０２の容量値は、それぞれ、１００ｆＦ、１ｐＦ、３ｐＦとした。
測定前に、初期化を行う。まず、電位Ｖｇｂを、トランジスタ８０３がオンとなるような高さに設定する。これによって、トランジスタ８０３がオンとなり、ノードＡには電位Ｖｂ、すなわちローレベルの電位ＶＳＳが与えられる。その後、電位Ｖｇｂを、トランジスタ８０３がオフとなるような高さに設定することで、トランジスタ８０３をオフとする。次に、電位Ｖｇａを、トランジスタ８０４がオンとなるような高さに設定する。これによって、ノードＡには電位Ｖａ、すなわちハイレベルの電位ＶＤＤが与えられ、容量素子８０２の一対の電極間には、ローレベルの電位ＶＳＳとハイレベルの電位ＶＤＤの電位差が印加された状態となる。その後、電位Ｖｇａの高さを、トランジスタ８０４がオフとなるような高さに設定することで、トランジスタ８０４がオフとなり、ノードＡがフローティング状態となる。
次いで、測定の動作に移る。測定を行う際には、電位Ｖａおよび電位Ｖｂを、ノードＡに電荷が流れ込む、またはノードＡから電荷が流れ出すような高さに設定する。本実施の形態では、電位Ｖａおよび電位Ｖｂをローレベルの電位ＶＳＳとした。なお、電位Ｖｏｕｔを測定するタイミングにおいて、一時的に電位Ｖａをハイレベルの電位ＶＤＤに設定したが、それ以外は電位Ｖａおよび電位Ｖｂをローレベルの電位ＶＳＳに維持した。
トランジスタ８０３には微少なオフ電流が流れるため、時間の経過と共にノードＡに保持される電荷量は変動する。そして、ノードＡに保持される電荷量の変動に伴って、ノードＡの電位が変動するため、電位Ｖｏｕｔ１〜Ｖｏｕｔ３は、トランジスタ８０３のオフ電流の値に従って、その高さが変化する。
具体的に、本測定では、電位ＶＤＤを５Ｖ、電位ＶＳＳを０Ｖとした。そして、測定の際には、電位Ｖａを原則として電位ＶＳＳとし、１０〜３００ｓｅｃごとに、１００ｍｓｅｃの期間だけ電位Ｖａを電位ＶＤＤにして、電位Ｖｏｕｔ１〜電位Ｖｏｕｔ３を測定した。
図１９に、上記電流測定に係る経過時間Ｔｉｍｅと、電位Ｖｏｕｔとの関係を示す。９０時間程度から、電位変化の様子が確認できる。
あらかじめ、ノードＡの電位ＶＡと、電位Ｖｏｕｔの関係を求めておくことで、電位ＶｏｕｔからノードＡの電位ＶＡを求めることが可能である。一般に、ノードＡの電位ＶＡは、電位Ｖｏｕｔの関数として次式のように表すことができる。
Figure 2011155255
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量ＣＡは、容量素子８０２の容量値と他の容量（トランジスタ８０５及びトランジスタ８０６で構成される回路の入力容量など）の和である。
Figure 2011155255
ノードＡの電流Ｉは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の時間微分であるから、ノードＡの電流Ｉは次式のように表現される。
Figure 2011155255
このように、ノードＡに接続される容量ＣＡと、電位Ｖｏｕｔ１〜Ｖｏｕｔ３から、ノードＡの電流Ｉを求めることができる。
図２０には、上記測定によって算出されたオフ電流を示す。トランジスタ８０３に流れる電流Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。なお、図２０は、ソース電極ドレイン電極間電圧Ｖと、オフ電流Ｉとの関係を表すものである。図２０から、ソース電極ドレイン電極間電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍであることが分かる。
このように、酸化物半導体の主成分以外の水分または水素などの不純物が極力含まれないように、酸化物半導体膜を高純度化することにより、トランジスタの動作を良好なものとすることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、本発明の一態様に係る記憶装置を用いた半導体装置の一つである、携帯型の記憶媒体の一例について説明する。
図１６（Ａ）に、本発明の一態様にかかる記憶媒体の構成を、一例として示す。図１６（Ａ）に示す記憶媒体は、本発明の一態様に係る記憶装置７０１と、駆動装置と記憶媒体の電気的な接続を行うコネクタ７０２と、コネクタ７０２を介して入出力される各種信号に、仕様に合わせて信号処理を施すインターフェース７０３と、記憶媒体の動作状態などに従って点灯する発光ダイオード７０４と、記憶装置７０１、インターフェース７０３、発光ダイオード７０４などの、記憶媒体内の各種回路や半導体素子の動作を制御するコントローラ７０５とが、プリント配線基板７０６に実装されている。その他に、コントローラ７０５の動作を制御するためのクロック信号を生成するのに用いられる水晶振動子、記憶媒体内における電源電圧の高さを制御するためのレギュレータなどが設けられていても良い。
図１６（Ａ）に示すプリント配線基板７０６は、図１６（Ｂ）に示すように、コネクタ７０２と発光ダイオード７０４が一部露出するように、樹脂等を用いたカバー材７０７で覆って、保護するようにしても良い。
本発明の一態様にかかる記憶装置７０１は、その動作時における消費電力を低く抑えることができるので、記憶装置７０１を用いる記憶媒体の低消費電力化、延いては記憶媒体に接続される駆動装置の低消費電力化を実現することができる。また、本発明の一態様にかかる記憶装置７０１は、長期間に渡るデータの保持が可能であり、なおかつデータの書き換え回数を増やすことができるので、記憶媒体の信頼性を高めることができる。また、長期間に渡るデータの保持が可能であり、なおかつデータの書き換え回数を増やすことができるので、記憶媒体の動作条件の制約が緩くなり、記憶媒体の汎用性を高めることができる。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
本発明の一態様に係る半導体装置を用いることで、信頼性が高い電子機器、消費電力の低い電子機器、高速駆動の電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い半導体装置をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
また、本発明の半導体装置では、作製工程における加熱処理の温度を抑えることができるので、ガラスよりも耐熱性の劣る、プラスチック等の可撓性を有する合成樹脂からなる基板上においても、特性が優れており、信頼性が高いトランジスタを作製することが可能である。従って、本発明の一態様に係る作製方法を用いることで、信頼性が高く、軽量かつフレキシブルな半導体装置を提供することが可能である。プラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）に代表されるポリエステル、ポリエーテルスルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリカーボネート（ＰＣ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＦ）、ポリエーテルイミド（ＰＥＩ）、ポリアリレート（ＰＡＲ）、ポリブチレンテレフタレート（ＰＢＴ）、ポリイミド、アクリロニトリルブタジエンスチレン樹脂、ポリ塩化ビニル、ポリプロピレン、ポリ酢酸ビニル、アクリル樹脂などが挙げられる。
本発明の一態様に係る半導体装置は、表示装置、ノート型パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型ゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１７に示す。
図１７（Ａ）は携帯型ゲーム機であり、筐体７０３１、筐体７０３２、表示部７０３３、表示部７０３４、マイクロホン７０３５、スピーカー７０３６、操作キー７０３７、スタイラス７０３８等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機の駆動を制御するための集積回路に用いることができる。携帯型ゲーム機の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯型ゲーム機、消費電力の低い携帯型ゲーム機、高速駆動の携帯型ゲーム機、高機能の携帯型ゲーム機を提供することができる。なお、図１７（Ａ）に示した携帯型ゲーム機は、２つの表示部７０３３と表示部７０３４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図１７（Ｂ）は携帯電話であり、筐体７０４１、表示部７０４２、音声入力部７０４３、音声出力部７０４４、操作キー７０４５、受光部７０４６等を有する。受光部７０４６において受信した光を電気信号に変換することで、外部の画像を取り込むことができる。本発明の一態様に係る半導体装置は、携帯電話の駆動を制御するための集積回路に用いることができる。携帯電話の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯電話、消費電力の低い携帯電話、高速駆動の携帯電話、高機能の携帯電話を提供することができる。
図１７（Ｃ）は携帯情報端末であり、筐体７０５１、表示部７０５２、操作キー７０５３等を有する。図１７（Ｃ）に示す携帯情報端末は、モデムが筐体７０５１に内蔵されていても良い。本発明の一態様に係る半導体装置は、携帯情報端末の駆動を制御するための集積回路に用いることができる。携帯情報端末の駆動を制御するための集積回路に本発明の一態様に係る半導体装置を用いることで、信頼性が高い携帯情報端末、消費電力の低い携帯情報端末、高速駆動の携帯情報端末、高機能の携帯情報端末を提供することができる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ メモリセル
１０１ トランジスタ
１０２ トランジスタ
１０３ 容量素子
１１０ 基板
１１１ ゲート電極
１１２ 絶縁膜
１１３ 酸化物半導体膜
１１４ ソース電極
１１５ ドレイン電極
１１６ 絶縁膜
１１７ 絶縁膜
１２１ ゲート電極
１２３ 酸化物半導体膜
１２４ ソース電極
１２５ ドレイン電極
１２６ ゲート電極
１３０ 線
１３１ 線
１４０ 基板
１４１ ゲート電極
１４２ 絶縁膜
１４３ 酸化物半導体膜
１４４ ソース電極
１４５ ドレイン電極
１４６ 絶縁膜
１４７ 絶縁膜
１４８ チャネル保護膜
１５１ ゲート電極
１５３ 酸化物半導体膜
１５４ ソース電極
１５５ ドレイン電極
１５６ ゲート電極
１５７ チャネル保護膜
１６０ 基板
１６１ ゲート電極
１６２ 絶縁膜
１６３ 酸化物半導体膜
１６４ ソース電極
１６５ ドレイン電極
１６６ 絶縁膜
１６７ 絶縁膜
１７１ ゲート電極
１７３ 酸化物半導体膜
１７４ ソース電極
１７５ ドレイン電極
１７６ ゲート電極
２００ 基板
２０８ 酸化物半導体膜
２１１ ゲート電極
２１２ 絶縁膜
２１３ 酸化物半導体膜
２１４ ソース電極
２１５ ドレイン電極
２１６ 絶縁膜
２１７ 絶縁膜
２２１ ゲート電極
２２３ 半導体膜
２２４ ソース電極
２２５ ドレイン電極
２２６ ゲート電極
２３０ 絶縁膜
２３１ 絶縁膜
２４１ ゲート電極
２４２ 絶縁膜
２４３ 酸化物半導体膜
２４４ ソース電極
２４５ ドレイン電極
２４６ 絶縁膜
２４７ 絶縁膜
２５１ ゲート電極
２５３ 半導体膜
２５４ ソース電極
２５５ ドレイン電極
２５６ ゲート電極
２６０ 絶縁膜
２６１ 絶縁膜
２７０ 基板
３００ メモリセル
３０１ トランジスタ
３０２ トランジスタ
３０３ 容量素子
３０４ 電源線
３１０＿１ トランジスタ
３１０＿２ トランジスタ
３１０＿３ トランジスタ
３１１＿１ トランジスタ
３１１＿２ トランジスタ
３１１＿３ トランジスタ
３１２＿１ オペアンプ
３１２＿２ オペアンプ
３１２＿３ オペアンプ
３２０ トランジスタ
３２１ トランジスタ
４００ 基板
４０１ ゲート電極
４０２ ゲート電極
４０３ ゲート絶縁膜
４０４ 酸化物半導体膜
４０５ 酸化物半導体膜
４０６ 酸化物半導体膜
４０７ ソース電極
４０８ ドレイン電極
４０９ ソース電極
４１０ ドレイン電極
４１１ 絶縁膜
４１２ コンタクトホール
４１３ バックゲート電極
４１４ 絶縁膜
４２０ トランジスタ
４２１ トランジスタ
４３０ 容量素子
５００ セルアレイ
５０１ 駆動回路
５０２ 読み出し回路
５０３ ワード線駆動回路
５０４ データ線駆動回路
５０５ 制御回路
５０６ ワード線用デコーダ
５０８ データ線用デコーダ
５０９ データ線用セレクタ
７０１ 記憶装置
７０２ コネクタ
７０３ インターフェース
７０４ 発光ダイオード
７０５ コントローラ
７０６ プリント配線基板
７０７ カバー材
８０１−１ 測定系
８０１−２ 測定系
８０１−３ 測定系
８０２ 容量素子
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
７０３１ 筐体
７０３２ 筐体
７０３３ 表示部
７０３４ 表示部
７０３５ マイクロホン
７０３６ スピーカー
７０３７ 操作キー
７０３８ スタイラス
７０４１ 筐体
７０４２ 表示部
７０４３ 音声入力部
７０４４ 音声出力部
７０４５ 操作キー
７０４６ 受光部
７０５１ 筐体
７０５２ 表示部
７０５３ 操作キー

Claims (8)

  1. 第１のトランジスタと、第２のトランジスタとを、複数の各メモリセルに有し、
    前記第１のトランジスタのチャネル形成領域は、第１のゲート電極と第２のゲート電極の間に位置しており、
    前記第２のトランジスタのチャネル形成領域は、酸化物半導体を含んでおり、
    前記第２のトランジスタにより、前記第２のゲート電極への電位の供給が制御される記憶装置。
  2. 第１のトランジスタと、第２のトランジスタとを、複数の各メモリセルに有し、
    前記第１のトランジスタは、第１のゲート電極と、第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極の間に位置する第１の半導体膜と、前記第１のゲート電極と前記第１の半導体膜の間に位置する第１の絶縁膜と、前記第２のゲート電極と前記第１の半導体膜の間に位置する第２の絶縁膜と、前記第１の半導体膜に接する第１のソース電極及び第１のドレイン電極とを有し、
    前記第２のトランジスタは、ゲート電極と、第２の半導体膜と、前記ゲート電極と前記第２の半導体膜の間に位置する前記第１の絶縁膜と、前記第２の半導体膜に接する第２のソース電極及び第２のドレイン電極とを有し、
    前記第１の半導体膜と前記第２の半導体膜は、酸化物半導体を含んでおり、
    前記第２のソース電極または前記第２のドレイン電極のいずれか一方は、前記第２のゲート電極に接続されている記憶装置。
  3. 第１のトランジスタと、第２のトランジスタとを、複数の各メモリセルに有し、
    前記第１のトランジスタは、第１のゲート電極と、第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極の間に位置する第１の半導体膜と、前記第１のゲート電極と前記第１の半導体膜の間に位置する第１の絶縁膜と、前記第２のゲート電極と前記第１の半導体膜の間に位置する第２の絶縁膜と、前記第１の半導体膜に接する第１のソース電極及び第１のドレイン電極とを有し、
    前記第２のトランジスタは、ゲート電極と、第２の半導体膜と、前記ゲート電極と前記第２の半導体膜の間に位置する第３の絶縁膜と、前記第２の半導体膜に接する第２のソース電極及び第２のドレイン電極とを有し、
    前記第２の半導体膜は、酸化物半導体を含んでおり、
    前記第２のソース電極または前記第２のドレイン電極のいずれか一方は、前記第２のゲート電極に接続されている記憶装置。
  4. 第１のトランジスタと、第２のトランジスタとを、複数の各メモリセルに有し、
    前記第１のトランジスタは、第１のゲート電極と、第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極の間に位置する第１の半導体膜と、前記第１のゲート電極と前記第１の半導体膜の間に位置する第１の絶縁膜と、前記第２のゲート電極と前記第１の半導体膜の間に位置する第２の絶縁膜と、前記第１の半導体膜に接する第１のソース電極及び第１のドレイン電極とを有し、
    前記第２のトランジスタは、ゲート電極と、第２の半導体膜と、前記ゲート電極と前記第２の半導体膜の間に位置する前記第１の絶縁膜と、前記第２の半導体膜に接する第２のソース電極及び第２のドレイン電極とを有し、
    前記第１の半導体膜と前記第２の半導体膜は、酸化物半導体を含んでおり、
    前記第１のソース電極または前記第１のドレイン電極のいずれか一方は、前記第２の絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
    前記第２のソース電極または前記第２のドレイン電極のいずれか一方は、前記第２のゲート電極に接続されている記憶装置。
  5. 第１のトランジスタと、第２のトランジスタとを、複数の各メモリセルに有し、
    前記第１のトランジスタは、第１のゲート電極と、第２のゲート電極と、前記第１のゲート電極と前記第２のゲート電極の間に位置する第１の半導体膜と、前記第１のゲート電極と前記第１の半導体膜の間に位置する第１の絶縁膜と、前記第２のゲート電極と前記第１の半導体膜の間に位置する第２の絶縁膜と、前記第１の半導体膜に接する第１のソース電極及び第１のドレイン電極とを有し、
    前記第２のトランジスタは、ゲート電極と、第２の半導体膜と、前記ゲート電極と前記第２の半導体膜の間に位置する第３の絶縁膜と、前記第２の半導体膜に接する第２のソース電極及び第２のドレイン電極とを有し、
    前記第２の半導体膜は、酸化物半導体を含んでおり、
    前記第１のソース電極または前記第１のドレイン電極のいずれか一方は、前記第２の絶縁膜を間に挟んで前記第２のゲート電極と重なっており、
    前記第２のソース電極または前記第２のドレイン電極のいずれか一方は、前記第２のゲート電極に接続されている記憶装置。
  6. 請求項１乃至請求項５のいずれか１項において、
    前記酸化物半導体は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体である記憶装置。
  7. 請求項１乃至請求項６のいずれか１項において、
    前記酸化物半導体の水素濃度は、５×１０１９／ｃｍ３以下である記憶装置。
  8. 請求項１乃至請求項７のいずれか１項において、
    前記第２のトランジスタのオフ電流密度は、１００ｚＡ／μｍ以下である記憶装置。
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