CN107170747A - 半导体器件、显示装置和上述装置的制造方法 - Google Patents
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
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- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133528—Polarisers
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1337—Surface-induced orientation of the liquid crystal molecules, e.g. by alignment layers
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/137—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells characterised by the electro-optical or magneto-optical effect, e.g. field-induced phase transition, orientation effect, guest-host interaction or dynamic scattering
- G02F1/139—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells characterised by the electro-optical or magneto-optical effect, e.g. field-induced phase transition, orientation effect, guest-host interaction or dynamic scattering based on orientation effects in which the liquid crystal remains transparent
- G02F1/1396—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells characterised by the electro-optical or magneto-optical effect, e.g. field-induced phase transition, orientation effect, guest-host interaction or dynamic scattering based on orientation effects in which the liquid crystal remains transparent the liquid crystal being selectively controlled between a twisted state and a non-twisted state, e.g. TN-LC cell
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
- H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
- H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1237—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a different composition, shape, layout or thickness of the gate insulator in different devices
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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Abstract
本发明提供一种显示优良的电特性的半导体器件和该半导体器件的制造方法。另外，提供具有该半导体器件的显示装置和该显示装置的制造方法。该半导体器件包括：具有氧化物半导体膜的第1晶体管、和包括第1晶体管上的层间膜、和位于层间膜上、含硅的半导体膜的第2晶体管。层间膜能够包含无机绝缘体。含硅的半导体膜能够包含多晶硅。层间膜能够包含无机绝缘体。
Description
技术领域
本发明涉及半导体器件、具有半导体器件的显示装置和上述装置的制造方法。
背景技术
作为显示半导体特性的代表的例能够列举硅(硅)、锗等的第14族元素。特别是硅因容易入手、容易加工、优良的半导体特性、容易控制特性等，在几乎所有的半导体器件中使用，被定位于支撑电子工业的基础的材料。
近年来，氧化物、特别是铟、镓等的13族元素的氧化物显现出半导体特性，以此为契机进行努力的研究开发。作为显示半导体特性的代表的氧化物(以下，氧化物半导体)已知铟―镓氧化物(IGO)、铟―镓―锌氧化物(IGZO)等。最近的努力的研究开发的结果，作为半导体元件具有包含上述的氧化物半导体的晶体管的显示装置得以上市销售。另外，例如在日本特开2015-225104号公报中公开的方式，也开发组装有具有包含硅的半导体(以下，硅半导体)的晶体管和具有氧化物半导体的晶体管的两者的半导体器件。
发明内容
用于解决技术问题的技术方案
本发明的实施方式之一是一种半导体器件，其特征在于，包括：具有氧化物半导体膜的第1晶体管；第1晶体管上的层间膜；和位于层间膜上，具有含硅的半导体膜的第2晶体管。
本发明的实施方式之一是一种显示装置，其特征在于，包括：基板；位于基板上，包含含显示元件的像素的显示区域；和位于基板上，构成为控制上述显示元件的驱动电路，上述像素包括：包含氧化物半导体膜，与显示元件电连接的第1晶体管；第1晶体管上的层间膜；和位于层间膜上，与第1晶体管电连接，具有含硅的半导体膜的第2晶体管。
本发明的实施方式的之一是半导体器件的制造方法，该制造方法在基板上形成具有氧化物半导体膜的第1晶体管，在第1晶体管上形成层间膜，在层间膜上形成与第1晶体管电连接的、具有含硅的半导体膜的第2晶体管。
附图说明
图1是本发明的实施方式之一的半导体器件的截面示意图。
图2是本发明的实施方式之一的半导体器件的截面示意图。
图3是本发明的实施方式之一的半导体器件的截面示意图。
图4是本发明的实施方式之一的半导体器件的截面示意图。
图5A至图5D是表示本发明的实施方式之一的半导体器件的制造方法的截面示意图。
图6A至图6C是表示本发明的实施方式之一的半导体器件的制造方法的截面示意图。
图7A、图7B是表示本发明的实施方式之一的半导体器件的制造方法的截面示意图。
图8A、图8B是表示本发明的实施方式之一的半导体器件的制造方法的截面示意图。
图9是表示本发明的实施方式之一的半导体器件的制造方法的截面示意图。
图10是本发明的实施方式之一的显示装置的上表面示意图。
图11是本发明的实施方式之一的显示装置的像素的等效电路。
图12是本发明的实施方式之一的显示装置的截面示意图。
图13是本发明的实施方式之一的显示装置的截面示意图。
图14是本发明的实施方式之一的显示装置的截面示意图。
图15是本发明的实施方式之一的显示装置的截面示意图。
图16是本发明的实施方式之一的显示装置的截面示意图。
具体实施方式
以下，参照附图等对本发明的各实施方式进行说明。本发明在不脱离其主旨的范围内能够以各种方式实施，不限于以下所例示的实施方式的记载内容进行解释。
在附图中，为了使说明更加明确，有时与实际的情况相比，对各部分的宽度、厚度、形状等示意地表示，但是终归是一个例子，不限定本发明的解释。在本说明书和各图中，关于与在已有的图中已说明的内容同样的功能的要素，标注同一附图标记，省略重复的说明。
在本发明中，在对某一个膜进行加工而形成多个膜的情况下，上述多个的膜具有不同的功能、作用。但是，上述多个膜来自在同一的工序中作为同一层成的膜，具有同一的层构造、同一的材料。所以，上述多个膜定义为存在于同一层。
在本说明书和权利要求的范围内，在表现在某一构造体之上配置另一构造体的方式时，简单标记为“之上”的情况只要无特别说明，包括以与某一构造体相接的方式在正上方配置另一构造体的情况和在某一构造体的上方还隔着另外的构造体配置另一构造体的情况的两者。
(第1实施方式)
本实施方式中，使用图1至图4说明本发明的实施方式之一所涉及的半导体器件。
[1.半导体器件100]
图1表示本实施方式所涉及的半导体器件之一的半导体器件100的截面图。半导体器件100包括第1晶体管140和第2晶体管142。第1晶体管140包括含有氧化物半导体的半导体膜(氧化物半导体膜)106。另一方面，第2晶体管142包括含硅的半导体膜(硅半导体膜)120。第1晶体管140之上设置有第1层间膜112，第2晶体管142设置在第1层间膜112之上。此外，在包含图1的本说明书中，包含第1晶体管140、第2晶体管142等的晶体管任意者都被记载为包含一个栅极的顶部触点―顶部栅极构造，但是，本发明的实施方式不限于此，各晶体管可以为底部栅极构造，也可以为具有多个栅极的多栅极构造。另外，能够具有底部触点型的构造。
更具体说明，半导体器件100具有基板102，在基板102上具有底层104。基板102具有支承在其之上设置的第1晶体管140、第2晶体管142等的各元件的功能。底层104是防止杂质从基板102向第1晶体管140、第2晶体管142扩散的膜。在图1中，描绘为底层104具有两个层叠层而成的构造，底层104可以为单层的构造，也可以具有具备三个以上的层的叠层构造。
半导体器件100在底层104之上具有第1晶体管140。第1晶体管140在氧化物半导体膜106之上具有第1栅极绝缘膜108和第1栅极绝缘膜108上的第1栅极110。
氧化物半导体膜106能够包含铟、镓等的第13族元素。氧化物半导体膜106可以包含不同的多个第13族元素，也可以为铟和镓的混合氧化物(铟―镓氧化物以下标记为IGO)。氧化物半导体膜106还可以包含12族元素，作为一个例子能够列举包含铟、镓、和锌的混合氧化物(铟―镓―锌氧化物以下标记为IGZO)。氧化物半导体膜106能够包含另外的元素，可以包含14族元素的锡、4族元素的钛、锆等。氧化物半导体膜106的结晶性也无限定，可以为单晶、多晶、微晶、或者非晶。氧化物半导体膜106优选氧缺陷等的结晶缺陷少。如图1所示，氧化物半导体膜106可以具有沟道区域106a、含杂质的源极和/或漏极区域106b、106c。源极和/或漏极区域106b、106c与沟道区域106a相比杂质浓度高，由此导致的结晶缺陷较多，导电性高。
第1栅极绝缘膜108能够包含无机绝缘体，优选包含含硅的无机绝缘体。例如第1栅极绝缘膜108能够包含氧化硅、氮化硅、氮氧化硅、氧氮化硅等。第1栅极绝缘膜108优选具有氢的浓度低、接近化学计算量、或者其以上的氧。
第1栅极110能够使用钛、铝、铜、钼、钨、钽等的金属及其合金等，能够以具有单层、或者叠层构造的方式形成。在将本实施方式的半导体器件100应用于例如显示装置等具有大面积的半导体器件的情况下，为了防止信号的延迟，优选使用铝等的具有高导电性的金属。
第1层间膜112能够包含例如能够在第1栅极绝缘膜108中使用的无机绝缘体，可以具有单层构造、叠层构造的任意种。例如如图1所示，第1层间膜112能够包含三个层(第1层112a、第2层112b、第3层112c)。在该情况下，第1层112a和第3层112c包含氧化硅，第2层112b以包含氮化硅的方式构成第1层间膜112。靠近氧化物半导体膜106的第1层112a的氢浓度低，优选具有接近化学计算量的、或者其上的氧。
在第1栅极绝缘膜108和第1层间膜112设置有到达第1栅极110、源极和/或漏极区域106b、106c的开口部，在该处具备第1配线118a、118b、118c。第1配线118a、118b、118c各自与第1栅极110、源极和/或漏极区域106b、106c电连接。
第1层间膜112上的第2晶体管142包括硅半导体膜120、硅半导体膜120上的第2栅极绝缘膜122和第2栅极绝缘膜122上的第2栅极124。
硅半导体膜120能够包含单晶硅、多晶硅、微晶硅、或者非晶硅。以下，以硅半导体膜120为包含多晶硅实施方式为例进行述说。硅半导体膜120也能够具有沟道区域120a、源极和/或漏极区域120b、120c，与沟道区域120a相比，源极和/或漏极区域120b、120c的杂质浓度高，由此导致导电性高。作为杂质能够列举硼、铝等对硅半导体膜120给予p型的导电性的元素、或者磷、氮等的对硅半导体膜120给予n型的导电性的元素。
第2栅极绝缘膜122能够包含能够在第1栅极绝缘膜108中使用的无机绝缘体，可以具有单层构造、叠层构造的任意者。
第2栅极124能够具有能够在第1栅极110中应用的材料、构造。在图1中所示的第2晶体管142具有所谓自对准构造，第2栅极124与源极和/或漏极区域120b、120c实质上不重合。但是，如上述方式，第2晶体管142也能够具有自对准构造以外的构造，例如能够采用底部栅极构造、多栅极构造、底部触点型的构造等。
半导体器件100还在第2晶体管142上具有第2层间膜126。本实施方式中，第2层间膜126被描绘为具有两个层(第1层126a、第2层126b)，但是，第2层间膜126可以具有单层构造或者包含三个以上的层的叠层构造。第2层间膜126能够包含能够在第1层间膜112中使用的材料，例如在位于靠近第1晶体管140一侧的第1层126a可以包含氮化硅，第2层126b可以包含氧化硅。
在第2栅极绝缘膜122、第2层间膜126设置有到达第2栅极124、源极和/或漏极区域120b、120c的开口部，在该处各自具备第2配线130a、130b、130c。第2配线130a、130b、130c分别与第2栅极124、源极和/或漏极区域120b、120c电连接。同样，设置有到达第1配线118a、118b、118c开口部，在该处各自具备第2配线132a、132b、132c。第2配线132a、132b、132c分别与第1配线118a、118b、118c电连接。
半导体器件100采用任意的构成，能够具有平坦化膜134。平坦化膜134吸收在其下设置的第1晶体管140、第2晶体管142等的元件导致的凹凸，具有给予平坦的面的功能。平坦化膜134能够包含有机绝缘体，作为有机绝缘体能够列举环氧树脂、丙烯酸树脂、聚酰亚胺、聚酰胺、聚碳酸酯、聚硅氧烷等的高分子材料。或者平坦化膜134可以包含能够在第1栅极绝缘膜108中使用的无机绝缘体。
如上所述，本实施方式的半导体器件100在基板102上具有支配电特性的半导体膜的材料不同的二个晶体管(第1晶体管140、第2晶体管142)，在靠近基板102一侧的晶体管(第1晶体管140)包含氧化物半导体膜106，另一方的晶体管(第2晶体管142)包括硅半导体膜120。如后文所述，通过采用这样的构成，能够以充分高的温度对氧化物半导体膜106实施热处理，能够使电特性优良的、包含氧化物半导体膜的晶体管和包含硅半导体膜的晶体管的两者共存在一个半导体器件内。前者的特征在于较低的断开电流和较大的导通电流、较小特性偏差，后者的特征在于较高的电场效应移动度。所以，能够提供兼具上述特性的半导体器件。
如后文所述，能够在对硅半导体膜120掺杂杂质后进行加热处理。此时，从硅半导体膜120放出氢，向靠近硅半导体膜120的膜扩散。例如在图1所示的半导体器件100中，来自硅半导体膜120的氢向第2层间膜126等扩散。由于氢对氧化物半导体膜的电特性产生不良影响，因此，在第2层间膜126上形成包含氧化物半导体膜106的第1晶体管140时，氢向氧化物半导体膜106扩散，成为第1晶体管140的阈值的变动、电特性的偏差的原因。
对此，在图1所示的半导体器件100中，包含硅半导体膜120的第2晶体管142隔着第1层间膜112位于包含氧化物半导体膜106的顶部栅极型的第1晶体管140之上。通过该构成，能够增大硅半导体膜120和氧化物半导体膜106的距离。所以，能够降低从硅半导体膜120放出的氢的影响，能够提供电特性优良的含氧化物半导体膜的晶体管。
[2.半导体器件200]
图2表示本实施方式的半导体器件之一的半导体器件200的截面示意图。对与半导体器件100同样的构成省略说明。
与半导体器件100相同，半导体器件200包括：在基板102上包含氧化物半导体膜106的第1晶体管140；第1晶体管140上的第1层间膜112；和位于第1层间膜112上，包含硅半导体膜120的第2晶体管142。半导体器件200还在第1层间膜112之上具有第3晶体管144。第3晶体管144包括硅半导体膜121，以及隔着第2栅极绝缘膜122在硅半导体膜121上具有第3栅极125。所以，硅半导体膜120和硅半导体膜121彼此存在于相同的层，第2栅极124和第3栅极125也彼此存在于相同的层。
硅半导体膜121能够具有与硅半导体膜120相同的材料、结晶性。硅半导体膜121包括沟道区域121a、源极和/或漏极区域121b、121c和低杂质浓度区域121d、121e。与沟道区域121a相比，低杂质浓度区域121d、121e的杂质的浓度高，导电性高。另外，与低杂质浓度区域121d、121e相比，源极和/或漏极区域121b、121c的杂质的浓度高、导电性高。此外，第2晶体管142也可与第3晶体管144同样具有低杂质浓度区域。相反，第3晶体管144也可与第2晶体管142同样不包含低杂质浓度区域，源极和/或漏极区域120b、120c可以与沟道区域121a相接。
作为第3晶体管144的源极和/或漏极区域121b、121c、低杂质浓度区域121d、121e所包含的杂质，能够列举磷、氮等对硅半导体膜121给予n型的导电性的元素、或者硼、铝等对硅半导体膜121给予p型的导电性的元素。例如第2晶体管142的源极和/或漏极区域120b、120c作为杂质能够包含给予p型的导电性的元素，第3晶体管144的源极和/或漏极区域121b、121c、低杂质浓度区域121d、121e能够包含给予n型的导电性的元素。而且，第2晶体管142的源极和/或漏极区域120b、120c的一者与第3晶体管144的源极和/或漏极区域121b、121c的一者能够彼此电连接，由此，能够形成互补金属氧化物半导体(CMOS)晶体管。
第3栅极125能够具有与第2栅极124相同的材料、构造。
在第2栅极绝缘膜122、第2层间膜126设置有到达第3栅极125、源极和/或漏极区域121b、121c的开口部，在该处各自具备第2配线131a、131b、131c。第2配线131a、131b、131c分别与第3栅极125、源极和/或漏极区域121b、121c电连接。
与上述的半导体器件100同样，半导体器件200在基板102上具有三个支配电特性的半导体膜的材料不同的两种的晶体管(第1晶体管140、第2晶体管142、第3晶体管144)，在靠近基板102的一侧的晶体管(第1晶体管140)包含氧化物半导体膜106，距离基板102远的一侧的两个晶体管(第2晶体管142、第3晶体管144)具有硅半导体膜120、121。如后文所述，通过采用这样的构成，能够在充分高的温度下对氧化物半导体膜106进行热处理，能够使电特性优良的、包含氧化物半导体膜的晶体管和包含硅半导体膜的晶体管的两者共存在一个半导体器件内，能够提供电特性优良的特性的半导体器件。
与半导体器件100相同，在半导体器件200中也能够使氧化物半导体膜106从硅半导体膜120、121离开，能够使从硅半导体膜120、121放出的氢的影响最小化。所以，能够提供电特性优良的包含氧化物半导体膜的晶体管。
[3.半导体器件300]
图3表示本实施方式的半导体器件之一的半导体器件300的截面示意图。对与半导体器件100、200相同的构成省略说明。
半导体器件300在第1晶体管140之下具有金属膜146。具体来说，半导体器件300在基板102和底层104之间具有金属膜146。金属膜146能够包含铬等的金属，能够具有遮挡可见光的功能。此外，底层104由多个层构成的情况下，金属膜146可以设置成被夹在上述层之间。如后文所述，例如在照射激光等的光使硅半导体膜120、121结晶化的情况下，金属膜146能够遮蔽第1晶体管140，能够防止由第1晶体管140的光导致的特性劣化。
金属膜146与第1栅极110电连接，可以供给相同的电位。或者，金属膜146可以供给与第1栅极110不同的电位。或者，金属膜146可以供给一定的电位。由此，金属膜146能够作为第1晶体管140的后栅极发挥作用，能够控制第1晶体管140的阈值和断开电流。
与上述半导体器件100、200相同，半导体器件300具有支配电特性的半导体膜的材料不同的两种晶体管(第1晶体管140、第2晶体管142、第3晶体管144)。如后文所述，通过采用这样的构成，能够以充分高的温度对氧化物半导体膜106进行热处理，能够使电特性优良的、包含氧化物半导体膜的晶体管和包含硅半导体膜的晶体管的两者共存在一个半导体器件内，能够提供具有电特性优良的特性的半导体器件。
[4.半导体器件400]
图4表示本实施方式的半导体器件之一的半导体器件400的截面示意图。对与半导体器件100、200、300相同的构成省略说明。
半导体器件400与半导体器件100同样在基板102上包括含有氧化物半导体膜106的第1晶体管140、和、在其之上隔着第1层间膜112含有硅半导体膜120的第2晶体管142。第1晶体管140在氧化物半导体膜106上具有与氧化物半导体膜106相接的源极和/或漏极电极109a、109b。在图4中，第1栅极110的一部分与源极和/或漏极电极109a、109b重合，但是，第1栅极110可以设置为不与源极和/或漏极电极109a、109b重合。在此，与半导体器件100、200、300不同，不设置第1配线118a、118b、118c，同时形成到达硅半导体膜120和源极和/或漏极电极109a、109b的开口，也同时形成第2配线130a、130b、130c、132a、132b、132c。如后文所述，在这样的构成中，源极和/或漏极电极109a、109b作为蚀刻塞发挥作用，所以，没有在开口部形成时氧化物半导体膜106被蚀刻或被污染的问题。另外，制造处理也变得更加简单。
虽然未图示，但是，与半导体器件300同样，半导体器件400可以在基板102和第1晶体管140之间、例如基板102和底层104之间具有金属膜146。另外，该金属膜146可以与第1栅极110电连接而供给相同的电位，或者可以供给与第1栅极110不同的电位。或者，以供给一定的电位的方式构成金属膜146。
与上述半导体器件100、200、300同样，半导体器件400在基板102上具有支配电特性的半导体膜的材料不同的两个晶体管(第1晶体管140、第2晶体管142)。如后文所述，通过采用这样的构成，能够以充分高的温度对氧化物半导体膜106进行热处理，能够使电特性优良的、包含氧化物半导体膜的晶体管和包含硅半导体膜的晶体管的两者共存在一个半导体器件内，能够提供具有电特性优良的特性的半导体器件。
(第2实施方式)
在本实施方式中，使用图5A至图9对本发明的实施方式之一所涉及的半导体器件的制造方法进行说明。作为半导体器件以在第1实施方式中述说的半导体器件200为例进行说明。关于与第1实施方式重复的内容省略说明。
[1.底层]
如图5A所示，在基板102上形成底层104。基板102使用具有对自此以后的处理的温度的耐热性和对处理中所使用的药品的化学的稳定性的材料即可。具体来说，基板102能够包含玻璃、石英、塑料、金属、陶瓷等。在对半导体器件200赋予挠性的情况下，能够使用包含塑料的材料，例如能够使用聚酰亚胺、聚酰胺、聚酯、聚碳酸酯所例示的高分子材料。此外，在形成挠性的半导体器件200的情况下，基板102被称为基材或者基底膜。
底层104是具有防止碱金属等的杂质从基板102向第1晶体管140、第2晶体管142等扩散的功能的膜，能够包含氮化硅、氧化硅、氮氧化硅、氧氮化硅等的无机绝缘体。底层104能够应用化学气相沉积法(CVD法)、溅射法等形成，厚度能够在50nm至1000nm的范围任意选择。在使用CVD法的情况下，可以将四烷氧基硅烷等用作原料的气体。底层104的厚度并不需要在基板102上恒定，可以根据场所而具有不同的厚度。在由多个层构成底层104的情况下，例如可以在基板102上含有氮化硅的层之上叠层含有氧化硅的层。
此外，在基板102中的杂质浓度小的情况下，底层104可以不设置，或者形成为仅覆盖基板102的一部分。例如作为基板102使用碱金属浓度小的聚酰亚胺的情况下，能够不设置底层104而将氧化物半导体膜106设置成与基板102相接。
[2.氧化物半导体膜]
接着，在底层104上形成第1晶体管140的氧化物半导体膜106(图5B)。氧化物半导体膜106能够包含显示半导体特性的氧化物、例如IGZO、IGO。利用溅射法等在底层104之上使氧化物半导体膜以20nm至80nm、或者30nm至50nm的厚度形成，对其进行加工(图形化)而形成氧化物半导体膜106。
在使用溅射法形成氧化物半导体膜106的情况下，成膜能够包含氧气体的气氛、例如氩和氧气体的混合气氛中进行。此时，可以使氩的分压比氧气体的分压小。对靶施加的电源可以为直流电源也可以为交流电源，能够由靶的形状和组成等决定。作为靶例如能够使用含铟(In)、镓(Ga)、锌(Zn)的混合氧化物(InaGabZncOd)。在此a、b、c、d为0以上的实数，不限于整数。所以，在假设各元素以最稳定的离子存在的情况下，上述组成并不限于电中性的组成。作为靶的组成的一个例子能够列举InGaZnO4，但是组成不限于此，能够以氧化物半导体膜106或者含有其的第1晶体管140具有目标的特性的方式适当选择。
可以对氧化物半导体膜106进行加热处理(退火)。加热处理可以在氧化物半导体膜106的图形化前进行，也可以在图形化后进行。存在因加热处理而氧化物半导体膜106的体积变小(收缩)的情况，所以，优选在图形化前进行加热处理。
加热处理可以在氮、干燥空气、或者大气的存在下，常圧、或者减压下进行。加热温度能够在250℃至500℃、或者350℃至450℃的范围选择，加热时间能够在15分钟至1小时的范围选择，但是，可以在上述数值的范围外进行加热处理。通过该加热处理而氧被导入氧化物半导体膜106的氧缺陷或者转移，能够获得构造更明确的、结晶缺陷少的、结晶性高的氧化物半导体膜106。其结果，能够获得具有可靠性高、高导通电流和低断开电流、低特性(阈值电压)偏差等、优良的电特性的第1晶体管140。
[3.第1栅极绝缘膜]
接着，在氧化物半导体膜106上形成第1栅极绝缘膜108(图5C)。第1栅极绝缘膜108优选包含含硅的无机绝缘体、例如氧化硅、氮化硅、氧氮化硅、氮氧化硅。第1栅极绝缘膜108能够应用溅射法、或者CVD法等形成。成膜时的气氛尽优选尽可能不包含氢气、水蒸气等、含氢的气体，由此，能够形成氢浓度小，具有接近化学计算量后者在其以上的氧浓度的第1栅极绝缘膜108。
[4.第1栅极]
接着，在第1栅极绝缘膜108上形成第1栅极110(图5C)。第1栅极110能够使用铝、铜、钼、钨、钽等的金属及其合金等，以具有单层、或者叠层构造的方式形成。例如能够采用利用钛、钼等的高融点金属夹持铝、铜等具有高导电性的金属而成的叠层构造。第1栅极110通过使用溅射法、CVD法、或者印刷法等在第1栅极绝缘膜108的上表面形成包含上述金属的膜，通过对其进行蚀刻(干式蚀刻、湿蚀刻)进行加工而形成。
[5.源极和/或漏极区域]
半导体器件200的第1晶体管140具有所谓自对准构造。在形成该构造的情况下，将第1栅极110用作掩模，从基板102上对氧化物半导体膜106进行离子注入处理(或者离子掺杂处理)。由此，在氧化物半导体膜106的不与第1栅极110重合的区域，离子作为对氧化物半导体膜106的杂质被掺杂。通过掺杂离子而被n型化，电阻降低。其结果，形成有源极和/或漏极区域106b、106c，同时实质上形成有不掺杂离子的沟道区域106a(图5D)。
作为离子能够使用硼、磷、氮等的离子。以氧化物半导体膜106的表面附近产生低电阻化的方式，调整离子的剂量、离子加速能量即可。n型化被认为是通过离子的掺杂而诱发氧缺损或者离子在格子间移动而产生载流子而产生的。
[6.第1层间膜]
接着，在第1栅极110上形成第1层间膜112(图6A)。第1层间膜112能够包含能够在底层104中使用的材料，能够通过溅射法、CVD法形成。或者，第1层间膜112可以包含氧化铝、氧化铬、氮化硼等。
第1层间膜112可以为单层的构造，也可以具有叠层构造。第1层间膜112具有叠层构造的情况下，例如能够将包含氧化硅的第1层112a、包含氮化硅的第2层112b、包含氧化硅的第3层112c叠层而形成。
之后，以露出第1栅极110、源极和/或漏极区域106b、106c的方式在第1栅极绝缘膜108、第1层间膜112形成开口部。开口部能够通过干蚀刻形成，作为蚀刻气体能够使用CF4等的含氟的气体。在该开口部形成第1配线118a、118b、118c(图6B)。由此，第1配线118a、118b、118c各自与第1栅极110、源极和/或漏极区域106b、106c电连接。第1配线118a、118b、118c能够利用能够在第1栅极110中使用的材料、可应用的方法形成。优选使用电阻小的铝。此外，如后文所述，该开口形成可以在第2晶体管142、第3晶体管144形成后进行。
[7.硅半导体膜]
接着，在第1层间膜112上形成第2晶体管142、第3晶体管144的硅半导体膜120、121(图6C)。例如使用CVD法，使非晶硅(a-Si)以50nm至100nm程度的厚度形成，通过对其加热处理、或者照射激光等的光而结晶化，形成多晶硅(Polycrystalline silicon)膜。结晶化可以在镍等的催化剂存在下进行。
光可以从基板102上方照射也可以从下方照射。在防止光照射第1晶体管140的情况下，例如预先在第1晶体管140的下方形成在半导体器件300中所示的金属膜146(参照图3)，从基板102下方照射光即可。此外，在通过光照射提高氧化物半导体膜106的结晶性的情况下，在a-Si的结晶化时可以对氧化物半导体膜106照射光。通过提高氧化物半导体膜106的结晶性，在形成用于形成第1配线118a、118b、118c的开口部时，氧化物半导体膜106的蚀刻率和第1栅极绝缘膜108、第1层间膜112的蚀刻率能够产生较大的差。
[8.第2栅极绝缘膜、第2栅极、第3栅极]
接着，以覆盖硅半导体膜120、121、和第1晶体管140的方式形成第2栅极绝缘膜122(图7A)。第2栅极绝缘膜122能够应用与第1栅极绝缘膜108同样的材料、方法形成。
第2栅极绝缘膜122与第1栅极绝缘膜108相比氢的浓度可以高。由此，能够提供电特性优良的第2晶体管142、第3晶体管144。但是，当氢混入氧化物半导体膜106时半导体特性大幅度降低。所以，优选增大第2栅极绝缘膜122和氧化物半导体膜106之间的距离，因此，第1晶体管140优选顶部栅极型。
在第2栅极绝缘膜122上以各自与硅半导体膜120、121重合的方式形成第2栅极124、第3栅极125(图7A)。第2栅极124、第3栅极125能够应用与第1栅极110同样的材料、方法形成。在将本发明的实施方式所涉及的半导体器件应用于例如显示装置那样的具有大面积的半导体器件的情况下，为了防止信号的延迟，优选使用铝等的具有高导电性的金属。
[9.源极和/或漏极区域]
之后，将第2栅极124、第3栅极125用作掩模，从基板102上对硅半导体膜120、121进行离子注入处理、或者离子掺杂处理。在本实施方式的半导体器件300中，对硅半导体膜120掺杂给予p型的导电性的离子，在不与硅半导体膜120的第2栅极124重合的区域形成源极和/或漏极区域120b、120c，同时实质上形成不掺杂离子的沟道区域120a(图7B)。
另一方面，对硅半导体膜121掺杂给予n型的导电性的离子，在不与硅半导体膜121的第3栅极125重合的区域形成源极和/或漏极区域121b、121c，同时实质上形成不掺杂离子的沟道区域121a。
如图7B所示，可以在硅半导体膜121的源极和/或漏极区域121b和沟道区域121a之间以及源极和/或漏极区域121c和沟道区域121a之间设置低杂质浓度区域(LDD)121d、121e。在低杂质浓度区域121d、121e中，掺杂的离子的浓度比源极和/或漏极区域121b、121c低，比沟道区域121a高。低杂质浓度区域121d、121e例如在第3栅极125的侧面形成绝缘膜，能够通过其掺杂离子而形成。
可以在掺杂离子后进行加热处理，使所掺杂的离子活性化。通过以上的工序，形成第1晶体管140、第2晶体管142、第3晶体管144。
[10.第2层间膜]
接着，在第2栅极124、第3栅极125上形成第2层间膜126(图8A)。第2层间膜126能够包含与第1层间膜112同样的材料，能够使用同样的形成方法形成。例如第2层间膜126可以以单层构造、或者叠层构造形成包含氧化硅、氮化硅的膜。在图8A中显示具有两个层(第1层126a、第2层126b)的例子，但是，如第1层间膜112的方式，可以将包含氧化硅的第1层、包含氮化硅的第2层、包含氧化硅的第3层叠层而形成第2层间膜126。
在形成第2层间膜126后可以进行加热处理。由此，能够使因离子掺杂而产生的结晶缺陷恢复，使硅半导体膜121活性化。
之后，对第2栅极绝缘膜122、第2层间膜126进行蚀刻，以露出第2栅极124、第3栅极125、源极和/或漏极区域120b、120c、121b、121c的方式形成开口部的同时形成到达第1配线118a、118b、118c的开口部。而且，在上述的开口部形成第2配线130a、130b、130c、131a、131b、131c、132a、132b、132c。第2配线130a、130b、130c、131a、131b、131c、132a、132b、132c也能够通过与第1配线118a、118b、118c相同的材料、形成方法形成。由此，第2配线130a、130b、130c、131a、131b、131c各自与第2栅极124、源极和/或漏极区域120b、120c、第3栅极125、源极和/或漏极区域121b、121c电连接。同样，第2配线132a、132b、132c各自与第1配线118a、118b、118c电连接(图8B)。
也可以在形成对应于第2配线130a、130b、130c、131a、131b、131c、132a、132b、132c的开口部前进行氟酸处理，将在开口部露出的硅半导体膜120、121的表面洗净。通过该洗浄处理，能够将可能形成在硅半导体膜120、121的表面的氧化膜除去，能够降低触点电阻。
此外，如图4所示，至第2晶体管142、第3晶体管144的形成为止不形成第1配线118a、118b、118c以及用于它们的开口部，对第1栅极绝缘膜108、第1层间膜112、第2栅极绝缘膜122、第2层间膜126同时进行蚀刻，可以在形成露出第2栅极124、第3栅极125、源极和/或漏极区域120b、120c、121b、121c的开口部的同时形成到达第1栅极110、源极和/或漏极电极109a、109b的开口部。图4所示的第1晶体管140具有顶部触点型顶部栅极构造，因此，能够使源极和/或漏极电极109a、109b作为蚀刻塞发挥作用。所以，没有氧化物半导体膜106被蚀刻而消失或污染的问题，能够使用各种蚀刻条件。另外，不需要形成第1配线118a、118b、118c，能够使分别与源极和/或漏极区域106b、106c连接的第2配线132b、132c与第2配线130a、130b、130c、131a、131b、131c同时形成，能够削减处理数量。
[11.平坦化膜]
接着，作为任意的构成，形成平坦化膜134(图9)。平坦化膜134具有吸收因第1晶体管140、第2晶体管142、第3晶体管144等导致的凹凸，提供平坦的面的功能。平坦化膜134能够由有机绝缘体形成。作为有机绝缘体能够列举环氧树脂、丙烯酸树脂、聚酰亚胺、聚酰胺、聚酯、聚碳酸酯、聚硅氧烷等的高分子材料，平坦化膜134能够通过旋涂法、喷墨法、印刷法、浸渍涂层法等的湿式成膜法形成。平坦化膜134可以具有上述包含有机绝缘体的层和包含无机绝缘体的层的叠层构造。作为无机绝缘体能够列举氧化硅、氮化硅、氮氧化硅、氧氮化硅等的含有硅的无机绝缘体，能够通过溅射法、CVD法成膜。
通过以上的处理，能够形成半导体器件300。
如上所述，通过对氧化物半导体膜106进行加热处理，氧化物半导体膜106的结晶性提高，能够提高第1晶体管140的电特性、可靠性，进一步降低特性的偏差。加热处理的温度比较高，优选从250℃至500℃、或者从350℃至450℃。在第1栅极110、第2栅极124、第3栅极125、第1配线118a、118b、118c、第2配线130a、130b、130c、131a、131b、131c中使用的铝等的高导电性金属对这样的高温的耐性较低。因此，例如无法在形成第2栅极124、或者第3栅极125后对氧化物半导体膜106进行加热处理。
然而，在形成第1实施方式中述说的半导体器件100、200、300、400时，如本实施方式中所述的方式，对第1晶体管140的氧化物半导体膜106进行加热处理后，形成有第1栅极110、第2晶体管142、第3晶体管144和第1配线118a、118b、118c、第2配线130a、130b、130c、131a、131b、131c。所以，对于上述部件，能够避免对氧化物半导体膜106进行的较高温度的加热处理。因此，不仅能够形成包含具有优良的电特性的氧化物半导体膜106的第1晶体管140，而且能够在同一基板102上形成具有较高的电场效应移动度的、包含硅半导体膜120、121的第2晶体管142、第3晶体管144。
另外，通过应用本实施方式，能够增大硅半导体膜120和氧化物半导体膜106的距离。所以，能够降低从硅半导体膜120放出的氢的影响，能够提供电特性优良的包含氧化物半导体膜的晶体管。
(第3实施方式)
在本实施方式中，使用图10至图12说明包含在第1实施方式中述说的半导体器件100、200、300、或者400的显示装置及其制造方法。对于与第1、第2实施方式重复的记载予以省略。
[1.整体构造]
图10表示本实施方式的显示装置500的上表面示意图。显示装置500在基板102的一侧的面(上表面)具有包括多个像素150的显示区域152和栅极侧驱动电路(以下、驱动电路)158。能够在多个像素150设置提供彼此不同的颜色的发光元件或者液晶元件等的显示元件，由此，能够进行彩色显示。例如能够在三个像素150各自设置提供红色、绿色、或者蓝色的显示元件。或者，在所有的像素150中使用提供白色的显示元件，使用彩色滤光片按像素150取出红色、绿色、或者蓝色进行彩色显示。最终取出的颜色不限于红色、绿色、蓝色的组合。例如能够从四个像素150各自取出红色、绿色、蓝色、白色的4种颜色。像素150的配列也没有制限，能够采用条纹配列、三角配列、pentile配列等。
配线154从显示区域152向基板102的侧面(图10中、显示装置500的短边)延伸，配线154在基板102的端部露出，露出部形成端子156。端子156与挠性的印刷电路(FPC)等的连接器(未图示)连接。显示区域152经由配线154与IC芯片160电连接。由此，从外部电路(未图示)供给的影像信号经由驱动电路158、IC芯片160被赋予到像素150来控制像素150的显示元件，影像在显示区域152上再现。此外，虽然未图示，但是，显示装置500可以替代IC芯片160在显示区域152的周边具有源极侧驱动电路。本实施方式中，驱动电路158以夹着显示区域152的方式设置有两个，但是，驱动电路158可以是一个。另外，不将驱动电路158设置在基板102上，而可以在连接器上形成设置在不同的基板上的驱动电路158。
[2.像素电路]
图11表示像素150的等效电路的一个例子。在图11中，表示作为显示元件具有有机电致发光元件等的发光元件的例子。像素150具有栅极线170、信号线172、电流供给线174和电源线176。
像素150具有开关晶体管178、驱动晶体管180、保持电容182、显示元件184。开关晶体管178的栅极、源极和/或漏极各自与栅极线170、信号线172、驱动晶体管180的栅极电连接。驱动晶体管180的源极与电流供给线174电连接。保持电容182的一方的电极与开关晶体管178的漏极和驱动晶体管180的栅极电连接，另一方的电极与驱动晶体管180的漏极和显示元件184的一方的电极(第1电极)电连接。显示元件184的另一方的电极(第2电极)与电源线176电连接。在图11中，显示元件184记载为具有二极管特性的发光元件。此外，各晶体管的源极和/或漏极有因电流的流动方向、晶体管的极性而更换的情况。
在图11中，表示像素150具有两个晶体管(开关晶体管178、驱动晶体管180)和一个保持电容(保持电容182)的构成，但是，本实施方式的显示装置500不限于该构成，像素150可以具有一个或者三个以上的晶体管。像素150可以不包含保持电容，或者具有多个保持电容。另外，显示元件184不限于发光元件，可以为液晶元件、电泳元件。配线不限于上述栅极线170、信号线172、电流供给线174和电源线176，例如像素150可以具有多个栅极线。或者，上述配线的至少一个可以由多个像素150共有。
[3.截面构造]
图12表示显示装置500的截面示意图。图12示意地表示显示区域152中的最接近驱动电路158的一个像素150和驱动电路158的一部分及其周边的构造。显示装置500具有在第1实施方式中述说的半导体器件200。在此，显示装置500的第1晶体管140包含于像素150内，驱动电路158包含第2晶体管142和第3晶体管144。
显示装置500在平坦化膜134之上具有发光元件208。发光元件208相当于在图11中所示的显示元件184。发光元件208具有第1电极201，第1电极201在设置在平坦化膜134的开口部与第2配线132b电连接。第1电极201可以经由另外的导电膜与第2配线132b连接。
将来自发光元件208的发光通过基板102取出的情况下，能够将具有透光性的材料、例如铟―锡氧化物(ITO)、铟―锌氧化物(IZO)等的导电性氧化物用于第1电极201。另一方面，在将来自发光元件208的发光从与基板102相反一侧取出的情况下，能够使用铝、银等的金属、或者上述的合金。或者是上述金属或合金与导电性氧化物的叠层，能够采用利用导电性氧化物夹持上述金属而成的叠层构造(例如ITO/银/ITO等)。
在平坦化膜134上还具有电极202和与电极202电连接的辅助电极204。电极202相当于图11中的电源线176。电极202例如能够使用ITO、IZO等的导电性氧化物，应用溅射法等形成。电极202能够与第1电极201同时形成，所以，能够存在于与第1电极201相同的层。电极202与之后形成的发光元件208的第2电极212连接，具有对第2电极212供给一定电压的功能。
辅助电极204使用能够在第1栅极110、第2栅极124中使用的金属、或者上述合金形成即可。辅助电极204具有在之后形成的发光元件208的第2电极212的电阻比较高时，补充第2电极212的导电性的功能，能够防止在第2电极212内产生的电压下降。
显示装置500还具有隔壁206。隔壁206具有吸收第1电极201的端部和设置在平坦化膜134的开口部引起的高低差，且使相邻的像素150的第1电极201彼此电绝缘的功能。隔壁206被称为堤(肋)。隔壁206能够使用环氧树脂、丙烯酸树脂等在平坦化膜134中可使用的材料形成。隔壁206以露出第1电极201和电极202的一部分的方式具有开口部，其开口端优选为呈平滑的锥形形状。当开口部的一端具有陡峭的坡度时，容易导致之后形成的EL层210、第2电极212等的覆盖不良。
发光元件208具有EL层210，EL层210形成为覆盖第1电极201和隔壁206。本说明书以及技术方案中，EL层是指被一对电极夹着的整个层，可以为由单一层形成，也可以由多个层形成。例如能够将载流子注入层、载流子输送层、发光层、载流子阻止层、励起子阻止层等适当组合而形成EL层210。另外，在相邻的像素150间EL层210的构造可以不同。例如可以以在相邻的像素150间发光层不同，另外的层具有同一的构造的方式形成EL层210。由此，能够在相邻的像素150获得彼此不同的发光色，能够进行彩色显示。相反，可以在所有的像素150中使用同一的EL层210。在该情况下，例如形成为使提供白色发光的EL层210在所有的像素150中共有，可以使用彩色滤光片等选择从各像素150取出的光的波长。
在图12中，EL层210具有第1层210a、第2层210b、第3层210c。第1层210a和第3层210c能够在隔壁206上彼此相接。EL层210能够使用蒸镀法、上述湿式成膜法形成。
发光元件208在EL层210之上具有第2电极212。由第1电极201、EL层210、第2电极212形成发光元件208。从第1电极201和第2电极212将载流子(电子、孔)注入EL层210，经由通过载流子的再结合获得的激发状态缓和至基底状态的过程而获得发光。所以，发光元件208中的、EL层210和第1电极201彼此直接相接的区域为发光区域。
在将来自发光元件208的发光通过基板102取出的情况下，能够将铝、银等的金属或者上述的合金用于第2电极212。另一方面，在将来自发光元件208的发光通过第2电极212取出的情况下，使用上述金属、合金，以具由透过可见光的程度的膜厚的方式形成第2电极212。或者，第2电极212能够使用具有透光性的材料、例如ITO、IZO等的导电性氧化物。另外，第2电极212能够采用上述金属或合金与导电性氧化物和的叠层构造(例如Mg-Ag/ITO等)。第2电极212能够使用蒸镀法、溅射法等形成。
在第2电极212之上设置钝化膜(封止膜)220。钝化膜220的功能之一在于防止来自外部的水分侵入之前形成的发光元件208，钝化膜220优选气体屏蔽性高。例如优选使用氮化硅、氧化硅、氮氧化硅、氧氮化硅等的无机材料形成钝化膜220。或者，可以使用包含丙烯酸树脂、聚硅氧烷、聚酰亚胺、聚酯等的有机树脂。在图12中例示的构造中，钝化膜220具有包含第1层220a、第2层220b、第3层220c的三层构造。
具体来说，第1层220a能够包含氧化硅、氮化硅、氧氮化硅、氮氧化硅等的无机绝缘体，使用CVD法、溅射法形成即可。作为第2层220b的材料例如能够使用高分子材料，高分子材料能够从环氧树脂、丙烯酸树脂、聚酰亚胺、聚酯、聚碳酸酯、聚硅氧烷等选择。第2层220b也能够通过上述湿式成膜法形成，但是，也可以使成为上述高分子材料的原料的低聚物在减压下为雾状或者气体状，将其吹附到第1层220a，之后使低聚物聚合而形成。此时，在低聚物中可以混合聚合引发剂。另外，可以一边使基板102冷却一边将低聚物吹附到第1层220a。第3层220c能够采用与第1层220a相同的材料、形成方法形成。
虽然未图示，但是，可以在钝化膜220上设置对置基板作为任意的构成。对置基板使用接合剂与基板102固定。此时，在对置基板和钝化膜220之间的空间可以充填非活性气体，或者充填树脂等的充填材料，或者使用接合剂将直接钝化膜220和对置基板接合。使用充填材料的情况下，优选具有对可见光具有较高的透明性。当将对置基板固定在基板102时，可以在接合剂、充填剂中包含间隔件来调整间隙。或者，可以在像素150之间形成成为间隔件的构造体。
并且，对置基板中，可以设置与发光区域重合的区域具有开口的遮光膜或在与发光区域重合的区域设置彩色滤光片。遮光膜使用含有铬、钼等反射率比较低的金属、或者在树脂材料中含有黑色或者相当于其的着色材料而形成，具有对从发光区域直接获得的光以外的散射光、外光反射等进行抑制、遮蔽的功能。彩色滤光片的光学特性在每相邻的像素150中改变，例如能够以取出红色、绿色、蓝色的发光的方式形成彩色滤光片。遮光膜和彩色滤光片可以隔着基底膜设置在对置基板，另外，还可以按以覆盖遮光膜和彩色滤光片的方式设置覆盖涂层。
本实施方式中所示的显示装置500在驱动电路158具有含有硅半导体膜120、121的第2晶体管142、第3晶体管144。硅半导体膜、特别是含有多晶硅半导体膜的晶体管具有较高的电场效应移动度，因此，包含其的驱动电路158能够高速驱动。另一方面，像素150具有包含氧化物半导体膜106的第1晶体管140。包含氧化物半导体膜的晶体管显示较大的导通电流，所以，能够对发光元件208施加较大的电流。另外，包含氧化物半导体膜的晶体管的阈值电压的偏差较小，所以，能够降低流过发光元件208的电流的偏差。其结果，能够实现能够以高亮度进行发光，且能够实现能够提供高品质的影像的显示装置500。
(第4实施方式)
在本实施方式中，使用图10、图11、和图13说明包含在第1实施方式中述说的半导体器件100、200、300、或者400的显示装置及其制造方法。与第1至第3实施方式重复的记载省略。
图13表示本实施方式的显示装置600的截面示意图。图13相当于在图10中所示的像素150的截面示意图。显示装置600在像素150具有在实施方式1中述说的半导体器件100，发光元件208经由第2配线132b与第1晶体管140电连接。即，第1晶体管140在图10所示的像素150中作为驱动晶体管180发挥作用。另外，第2晶体管142相当于开关晶体管178。在图13中未图示，但是，第2晶体管142的源极和/或漏极区域120b、120c的一者与第1晶体管140的第1栅极110电连接。
本实施方式中所示的显示装置600具有包含硅半导体膜120的第2晶体管142作为开关晶体管178。硅半导体膜、特别是含有多晶硅半导体膜的晶体管具有较高的电场效应移动度，因此，在像素150中能够获得高速的开关特性。像素150具有包含氧化物半导体膜106的第1晶体管140作为驱动晶体管180。包含氧化物半导体膜的晶体管显示较大的导通电流，所以，能够对发光元件208施加较大的电流。另外，包含氧化物半导体膜的晶体管的阈值电压的偏差小，因此，能够降低在发光元件208流动的电流的偏差。其结果，能够实现能够以高亮度进行发光，且能够实现能够提供高品质的影像的显示装置600。
(第5实施方式)
本实施方式中，使用图10、图11、和图14说明包含在第1实施方式中述说的半导体器件100、200、300、或者400的显示装置及其制造方法。与第1至第4实施方式重复的记载省略。
图14表示本实施方式的显示装置700的截面示意图。图14相当于在图10中所示的像素150的截面示意图。显示装置700在像素150具有在实施方式1中述说的半导体器件100，发光元件208经由第2配线130c与第1晶体管140电连接。即，第1晶体管140在图10所示的像素150中作为开关晶体管178发挥作用。另外，第2晶体管142相当于驱动晶体管180。在图14中未图示，但是，第1晶体管140的源极和/或漏极区域106b、106c的一者与第2晶体管142的第2栅极124电连接。
本实施方式中所示的显示装置700具有包含氧化物半导体膜106的第1晶体管140作为开关晶体管178。包含氧化物半导体膜的晶体管的断开电流小，所以，能够将从信号线172发送来的影像数据长时间保持在作为驱动晶体管180的第2晶体管142的第2栅极124或者保持电容182。所以，能够不需要设置保持电容182、或者减小其大小。其结果，能够降低显示装置700的消耗电力，增大开口率。另外，包含氧化物半导体膜的晶体管的阈值电压的偏差小，因此，能够降低在发光元件208中流动的电流的偏差。其结果，能够实现能够以高亮度进行发光，且能够实现能够提供高品质的影像的显示装置700。
(第6实施方式)
本实施方式中，使用图10、图11、和图15说明包含在第1实施方式中述说的半导体器件100、200、300、或者400的显示装置及其制造方法。与第1至第5实施方式重复的记载省略。
图15表示本实施方式的显示装置800的截面示意图。在图15中，示意地表示在图10中所示的显示区域152和驱动电路158的一部分。显示装置800在像素150具有在实施方式1中述说的半导体器件100，在驱动电路158具有包含氧化物半导体膜107的第4晶体管148。
即，驱动电路158在底层104之上具有第4晶体管148，氧化物半导体膜107之上隔着第1栅极绝缘膜108设置有第4栅极111。氧化物半导体膜107在与第4栅极111重合的区域设有沟道区域107a，隔着沟道区域107a具有杂质浓度比沟道区域107a高的源极和/或漏极区域107b、107c。
与第1晶体管140同样，在设置在第1栅极绝缘膜108和第1层间膜112的开口部具备第1配线119a、119b、119c，上述部件各自与第4栅极111、源极和/或漏极区域107b、107c电连接。在第2栅极绝缘膜122和第2层间膜126还设置有开口部，在开口部形成有第2配线133a、133b、133c。第2配线133a、133b、133c各自与第1配线119a、119b、119c电连接。
在显示装置800中，发光元件208经由第2配线132b与第1晶体管140电连接。即，第1晶体管140在图10所示的像素150中作为驱动晶体管180发挥功能。另外，第2晶体管142相当于开关晶体管178。在图15未图示，但是，第2晶体管142的源极和/或漏极区域120b、120c的一者与第1晶体管140的第1栅极110电连接。
本实施方式中所示的显示装置800在驱动电路158具有含有氧化物半导体膜107的第4晶体管148。含有氧化物半导体膜的晶体管的阈值电压的偏差小，因此，不需要设置用于补正偏差的补正电路，或者能够减小补正电路的构成。所以，能够减小驱动电路158所占的面积。显示装置800还具有包含硅半导体膜120的第2晶体管142作为像素150内的开关晶体管178。硅半导体膜、特别是含有多晶硅半导体膜的晶体管具有较高的电场效应移动度，因此，在像素150中能够获得高速的开关特性。像素150还具有包含氧化物半导体膜106的第1晶体管140作为图10所示的驱动晶体管180。包含氧化物半导体膜的晶体管显示较大的导通电流，所以，能够对发光元件208施加较大的电流。另外，包含氧化物半导体膜的晶体管的阈值电压的偏差小，因此，能够降低在发光元件208流动的电流的偏差。其结果，发光元件208能够以高亮度进行发光，且能够实现能够提供高品质的影像且驱动电路面积小的显示装置。
(第7实施方式)
本实施方式中，使用图16说明包含在第1实施方式中述说的半导体器件100、200、300、或者400的显示装置及其制造方法。与第1至第6实施方式重复的记载省略。
图16表示本实施方式的显示装置900的截面示意图。在图16中，示意地表示在图10中所示的显示区域152和驱动电路158的一部分。显示装置900具有在实施方式1中述说的半导体器件200，在显示区域152的像素150内设置包含氧化物半导体膜106的第1晶体管140，在驱动电路158内设置各自具有硅半导体膜120、121的第2晶体管142、第3晶体管144。
显示装置900与显示装置500、600、700、800不同，作为显示元件在像素150内具有液晶元件302。液晶元件302具有平坦化膜134上的第1电极304、第1电极304上的第1取向膜306、第1取向膜306上的液晶层308、液晶层308上的第2取向膜310、第2取向膜310上的第2电极312。液晶元件302上作为任意的构成设置有彩色滤光片314。另外，在与驱动电路158重合的区域中，设置有遮光膜316。
在液晶元件302之上设置有对置基板318，由密封材料320固定在基板102。液晶层308被基板102和对置基板318挟持，由间隔件322保持液晶层308的厚度、即基板102和对置基板318的距离。此外，虽然未图示，但是，可以在基板102之下、对置基板318之上设置有偏光板、相位差膜等。
在本实施方式中，记载为显示装置900具有所谓VA(Vertical Alignment)方式、或者TN(Twisted Nematic)方式的液晶元件302，但是，液晶元件302不限于该方式，可以为另外的模式、例如IPS(In-Plane-Switching)方式。在使用透过型的液晶元件的情况下，第1晶体管140可以设置成与液晶元件302不重合。
在本实施方式中所示的显示装置900在驱动电路158具有各自含有硅半导体膜120、121的第2晶体管142、第3晶体管144。硅半导体膜、特别是含有多晶硅半导体膜的晶体管具有较高的电场效应移动度，因此，包含其的驱动电路158能够高速驱动。另一方面，像素150具有包含氧化物半导体膜106的第1晶体管140。氧化物半导体膜的晶体管的阈值电压的偏差小，因此，能够降低施加到液晶元件302的电压的偏差。其结果，能够实现液晶元件302的透射系数的偏差减少、能够实现能够提供高品质的影像的显示装置。
作为本发明的实施方式的上述各实施方式，只要彼此不矛盾，能够适当组合进行实施。另外，以各实施方式的显示装置为基础，本领域技术人员进行适当构成要素的追加、削除或设计变更、或者工序的追加、省略或条件变更，只要具有本发明的主旨，就包含于本发明的范围。
在本说明书中，作为公开例主要例示了EL显示装置的情况，但是，作为另外的应用例，能够列举其它的的自发光型显示装置、液晶显示装置、或者具有电泳元件等的电子纸型显示装置等、所有的平板型的显示装置。另外，从中小型至大型无特别限定就能够使用。
对于与由上述的各实施方式的情况带来的作用效果不同的另外的作用效果，从本说明书的记载明确的效果或者本领域技术人员容易预想到的效果，理解为当然能够由本发明实现。
附图标记说明
100：半导体器件；102：基板；104：底层；106：氧化物半导体膜；106a：沟道区域；106b：源极和/或漏极区域；106c：源极和/或漏极区域；107：氧化物半导体膜；107a：沟道区域；107b：源极和/或漏极区域；107c：源极和/或漏极区域；108：第1栅极绝缘膜；109a：源极和/或漏极电极；109b：源极和/或漏极电极；110：第1栅极；111：第4栅极；112：第1层间膜；112a：第1层；112b：第2层；112c：第3层；118a：第1配线；118b：第1配线；118c：第1配线；119a：第1配线；119b：第1配线；119c：第1配线；120：硅半导体膜；120a：沟道区域；120b：源极和/或漏极区域；120c：源极和/或漏极区域；121：硅半导体膜；121a：沟道区域；121b：源极和/或漏极区域；121c：源极和/或漏极区域；121d：低杂质浓度区域；121e：低杂质浓度区域；122：第2栅极绝缘膜；124：第2栅极；125：第3栅极；126：第2层间膜；126a：第1层；126b：第2层；130a：第2配线；130b：第2配线；130c：第2配线；131a：第2配线；131b：第2配线；131c：第2配线；132a：第2配线；132b：第2配线；132c：第2配线；133a：第2配线；133b：第2配线；133c：第2配线；134：平坦化膜；140：第1晶体管；142：第2晶体管；144：第3晶体管；146：金属膜；148：第4晶体管；150：像素；152：显示区域；154：配线；156：端子；158：驱动电路；160：IC芯片；170：栅极线；172：信号线；174：电流供给线；176：电源线；178：开关晶体管；180：驱动晶体管；182：保持电容；184：显示元件；200：半导体器件；201：第1电极；202：电极；204：辅助电极；206：隔壁；208：发光元件；210：EL层；210a：第1层；210b：第2层；210c：第3层；212：第2电极；220：钝化膜；220a：第1层；220b：第2层；220c：第3层；300：半导体器件；302：液晶元件；304：第1电极；306：第1取向膜；308：液晶层；310：第2取向膜；312：第2电极；314：彩色滤光片；316：遮光膜；318：对置基板；320：密封材料；322：间隔件；400：半导体器件；500：显示装置；600：显示装置；700：显示装置；800：显示装置；900：显示装置。
Claims (20)
1.一种半导体器件，其特征在于，包括：
基板；
位于所述基板上，具有氧化物半导体膜的第1晶体管；
所述第1晶体管上的层间膜；和
位于所述层间膜上，具有含硅的半导体膜的第2晶体管。
2.如权利要求1所述的半导体器件，其特征在于：
所述第1晶体管包括所述氧化物半导体膜、所述氧化物半导体膜上的第1栅极绝缘膜和所述第1栅极绝缘膜上的第1栅极，
所述层间膜包含无机绝缘体，
所述第2晶体管包括所述半导体膜、所述半导体膜上的第2栅极绝缘膜和所述第2栅极绝缘膜上的第2栅极。
3.如权利要求1所述的半导体器件，其特征在于：
所述半导体膜包含多晶硅。
4.如权利要求1所述的半导体器件，其特征在于：
所述层间膜包括：
包含氧化硅的第1层、
位于所述第1层上，包含氮化硅的第2层；和
位于所述第2层上，包含氧化硅的第3层。
5.如权利要求1所述的半导体器件，其特征在于：
在所述第1晶体管之下具有金属膜，所述金属膜位于所述基板和所述氧化物半导体膜之间。
6.如权利要求2所述的半导体器件，其特征在于：
所述第2栅极包含铝。
7.一种显示装置，其特征在于，包括：
基板；
位于所述基板上，包含含显示元件的像素的显示区域；和
位于所述基板上，构成为控制所述显示元件的驱动电路，
所述像素包括：
包含氧化物半导体膜，与所述显示元件电连接的第1晶体管；
所述第1晶体管上的层间膜；和
位于所述层间膜上，与所述第1晶体管电连接，具有含硅的半导体膜的第2晶体管。
8.如权利要求7所述的显示装置，其特征在于：
所述第1晶体管包括所述氧化物半导体膜、所述氧化物半导体膜上的第1栅极绝缘膜和所述第1栅极绝缘膜上的第1栅极，
所述层间膜包含无机绝缘体，
所述第2晶体管包括所述半导体膜、所述半导体膜上的第2栅极绝缘膜和所述第2栅极绝缘膜上的第2栅极。
9.如权利要求7所述的显示装置，其特征在于：
所述驱动电路具有位于所述显示区域的外侧且包含氧化物半导体膜的第3晶体管。
10.如权利要求7所述的显示装置，其特征在于：
所述层间膜包括：
包含氧化硅的第1层；
位于所述第1层上，包含氮化硅的第2层；和
位于所述第2层上，包含氧化硅的第3层。
11.如权利要求7所述的显示装置，其特征在于：
所述像素在所述氧化物半导体膜和所述基板之间具有金属膜。
12.如权利要求7所述的显示装置，其特征在于：
所述像素包括：
驱动晶体管，其源极和漏极电极的一者与所述显示元件的电极连接；和
开关晶体管，其源极和漏极电极的一者与所述驱动晶体管的栅极电极连接，
所述第1的晶体管是所述驱动晶体管，
所述第2晶体管是所述开关晶体管。
13.如权利要求8所述的显示装置，其特征在于：
所述第2栅极包含铝。
14.一种半导体器件的制造方法，其特征在于：
在基板上形成具有氧化物半导体膜的第1晶体管，
在所述第1晶体管上形成层间膜，
在所述层间膜上形成与所述第1晶体管电连接的、具有含硅的半导体膜的第2晶体管。
15.如权利要求14所述的半导体器件的制造方法，其特征在于：
所述第1晶体管包括所述氧化物半导体膜、所述氧化物半导体膜上的第1栅极绝缘膜和所述第1栅极绝缘膜上的第1栅极，
所述层间膜包含无机绝缘体，
所述第2晶体管包括所述半导体膜、所述半导体膜上的第2栅极绝缘膜和所述第2栅极绝缘膜上的第2栅极。
16.如权利要求14所述的半导体器件的制造方法，其特征在于：
所述半导体膜包含多晶硅。
17.如权利要求14所述的半导体器件的制造方法，其特征在于：
所述层间膜包括：
包含氧化硅的第1层；
位于所述第1层上，包含氮化硅的第2层；和
位于所述第2层上，包含氧化硅的第3层。
18.如权利要求14所述的半导体器件的制造方法，其特征在于，还包括：
在所述第1晶体管之下形成金属膜。
19.如权利要求14所述的半导体器件的制造方法，其特征在于，包括：
在250℃至500℃加热所述氧化物半导体膜。
20.如权利要求15所述的半导体器件的制造方法，其特征在于，包括：
对所述氧化物半导体膜和所述半导体膜同时进行激光照射。
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