CN107546231A - 薄膜晶体管阵列面板 - Google Patents

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Abstract

根据本发明示例性实施例的薄膜晶体管阵列面板包括：基底；在基底上的栅电极；在栅电极上的栅极绝缘层；包括与栅电极重叠的沟道区、以及彼此相对的源区和漏区的半导体构件，栅极绝缘层插入沟道区与栅电极之间，沟道区插入源区与漏区之间；在半导体构件上的层间绝缘层；在层间绝缘层上的数据导体；以及在数据导体上的钝化层，其中层间绝缘层具有在沟道区上的第一孔。

Description

薄膜晶体管阵列面板
相关申请的交叉引用
此申请要求2016年6月23日在韩国知识产权局提交的韩国专利申请第10-2016-0078852号的优先权和权益，该专利申请的全部内容通过引用被合并于此。
技术领域
本发明涉及薄膜晶体管阵列面板及其制造方法。
背景技术
诸如显示设备的各种电子设备可以包括包含薄膜晶体管的薄膜晶体管阵列面板。
薄膜晶体管包括栅电极和半导体构件。半导体构件与栅电极重叠，在半导体构件与栅电极之间插入有绝缘层，并且半导体构件在重叠区域中形成沟道区。非晶硅或多晶硅(Si)、氧化物半导体等被广泛用作半导体构件的材料。
半导体构件还包括连接到沟道区并且还分别连接到与半导体构件形成在不同层中的源电极和漏电极的源区和漏区。
包括薄膜晶体管阵列面板的电子设备的质量受到薄膜晶体管的特性的影响。
发明内容
本发明的示例性实施例提供了薄膜晶体管阵列面板中的薄膜晶体管的增强的特性以及包括该薄膜晶体管阵列面板的显示设备的高分辨率。
根据本发明示例性实施例的薄膜晶体管阵列面板包括：基底；在基底上的栅电极；在栅电极上的栅极绝缘层；包括与栅电极重叠的沟道区、以及彼此相对的源区和漏区的半导体构件，栅极绝缘层插入沟道区与栅电极之间，沟道区插入源区与漏区之间；在半导体构件上的层间绝缘层；在层间绝缘层上的数据导体；以及在数据导体上的钝化层，其中层间绝缘层具有在沟道区上的第一孔。
钝化层可以包括位于第一孔中的部分。
数据导体和栅电极之间的平面分隔距离可以为零或大于零。
可以进一步包括在沟道区上的绝缘阻挡层，绝缘阻挡层在第一方向上的宽度可以小于半导体构件在第一方向上的宽度，并且第一孔在第一方向上的宽度可以等于或大于沟道区在第一方向上的宽度。
钝化层可以在第一孔中与绝缘阻挡层的上表面接触。
绝缘阻挡层可以包括氧化硅，并且层间绝缘层可以包括氮化硅。
栅电极的边缘可以与沟道区的边缘对准。
钝化层可以在第一孔中与沟道区的上表面接触。
半导体构件可以进一步包括位于源区和沟道区之间的缓冲区，并且缓冲区的载流子浓度可以在源区的载流子浓度和沟道区的载流子浓度之间。
栅电极的边缘可以与沟道区和缓冲区之间的边界对准。
根据本发明示例性实施例的用于制造薄膜晶体管阵列面板的方法包括：在基底上形成栅电极；在栅电极上形成栅极绝缘层；在栅极绝缘层上形成半导体构件；在半导体构件上沉积掺杂阻挡层；图案化掺杂阻挡层，以形成与栅电极重叠并暴露半导体构件的至少一部分的阻挡图案；在阻挡图案和暴露的半导体构件上形成层间绝缘层；图案化层间绝缘层，以形成暴露阻挡图案的第一孔；在层间绝缘层上沉积导电层；图案化导电层，以形成数据导体；去除阻挡图案；以及在数据导体上形成钝化层。
导电层可以与阻挡图案的上表面接触，并且可以与导电层的图案化一起或在导电层的图案化之后执行阻挡图案的去除。
在第一孔的形成中，第一孔可以暴露阻挡图案的整个部分。
阻挡图案的边缘可以与栅电极的边缘对准。
掺杂阻挡层可以包括包含钛的金属。
在半导体构件上沉积掺杂阻挡层之前，可以在半导体构件上沉积绝缘层，并且在形成阻挡图案时，可以图案化绝缘层，以在阻挡图案和半导体构件之间形成绝缘阻挡层。
钝化层可以与绝缘阻挡层的上表面接触。
在形成阻挡图案之后，绝缘阻挡层的边缘部分可以不被阻挡图案覆盖，并且可以被暴露。
根据本发明示例性实施例的薄膜晶体管阵列面板包括：基底；被设置在基底上的栅电极；被设置在栅电极上的栅极绝缘层；被设置在栅极绝缘层上并且包括源区、漏区和被插入在源区和漏区之间的沟道区的半导体构件；被设置在沟道区上的绝缘阻挡层；以及包括被分别设置在源区和漏区上的第一部分和第二部分的数据导体，其中栅电极基于半导体构件与数据导体位于相反侧，并且沟道区的边缘与栅电极的边缘对准或与栅电极重叠。
数据导体可以不与栅电极重叠。
沟道区的边缘可以与绝缘阻挡层的边缘对准或与绝缘阻挡层重叠。
根据本发明的示例性实施例，在薄膜晶体管阵列面板中，减小了栅电极和源电极或漏电极之间的寄生电容，使得可以增强薄膜晶体管的特性，可以获得包括薄膜晶体管阵列面板的显示设备的高分辨率，并且可以额外地提供各种效果。
附图说明
本发明的示例性实施例从下面结合附图的详细描述中将被更清楚地理解，附图中：
图1是被包括在根据本发明示例性实施例的薄膜晶体管阵列面板中的薄膜晶体管的俯视平面图；
图2是沿线A-AI截取的图1所示的薄膜晶体管阵列面板的剖视图；
图3和图4分别是根据常规技术的薄膜晶体管阵列面板的剖视图；
图5是示出根据常规技术的薄膜晶体管的特性的曲线图；
图6是示出被包括在根据本发明示例性实施例的薄膜晶体管阵列面板中的薄膜晶体管的特性的曲线图；
图7是示出根据常规技术的薄膜晶体管的特性的曲线图；
图8是示出被包括在根据本发明示例性实施例的薄膜晶体管阵列面板中的薄膜晶体管的特性的曲线图；
图9至图15是顺序地示出依照根据本发明示例性实施例的薄膜晶体管阵列面板的制造方法的每个工艺中的结构的剖视图；
图16是被包括在根据本发明示例性实施例的薄膜晶体管阵列面板中的薄膜晶体管的俯视平面图；
图17是沿线B-BI截取的图16所示的薄膜晶体管阵列面板的剖视图；
图18至图22是顺序地示出依照根据本发明示例性实施例的薄膜晶体管阵列面板的制造方法的每个工艺中的结构的剖视图；
图23是被包括在根据本发明示例性实施例的薄膜晶体管阵列面板中的薄膜晶体管的俯视平面图；
图24是沿线C-CI截取的图23所示的薄膜晶体管阵列面板的剖视图；
图25至图30是顺序地示出依照根据本发明示例性实施例的薄膜晶体管阵列面板的制造方法的每个工艺中的结构的剖视图；
图31是包括根据本发明示例性实施例的薄膜晶体管阵列面板的显示设备的像素的布局图；以及
图32是沿线D-DI截取的图31所示的显示设备的剖视图。
由于图1至图32中的图旨在用于说明目的，因此图中的元件不一定按比例绘制。例如，为了清楚的目的，元件中的一些可能被放大或夸大。
具体实施方式
在下文中将参考其中示出了本发明示例性实施例的附图更全面地描述本发明。如本领域技术人员将认识到的那样，本文所描述的示例性实施例可以以各种不同的方式修改，所有这些都不脱离本发明的精神或范围。
为了清楚地解释本发明，省略了与本发明不直接相关的部分，并且在整个说明书中，相同的附图标记表示相同或相似的构成元件。
应当理解，当诸如层、膜、区域或基底的元件被称为在另一元件“上”时，它可以直接在另一元件上，或者也可以存在中间元件。相比之下，当元件被称为“直接”在另一元件“上”时，不存在中间元件。此外，在说明书中，词语“上”或“上方”可以表示位于对象部分上方或下方，并不一定意味着基于重力方向位于对象部分的上侧。
如本文所用，单数形式的“一个”、“该”和“所述”旨在也包括复数形式，除非上下文另外明确指示。
另外，除非明确地描述为相反，否则词语“包括”及诸如“包含”或“含有”的变体将被理解为暗示包括所述元件，但不排除任何其它元件。
现在，将参考图1和图2描述根据本发明示例性实施例的薄膜晶体管阵列面板。
根据本发明示例性实施例的薄膜晶体管阵列面板包括薄膜晶体管Q。薄膜晶体管Q可以位于基底110的一个表面上。基底110可以包括诸如玻璃或塑料的绝缘材料，并且可以是膜型。
图1中所示为与基底110的主表面平行的方向的第一方向Dr1和第二方向Dr2彼此垂直，并且图2中所示为与第一方向Dr1和第二方向Dr2垂直的方向的第三方向Dr3与基底110的主表面基本垂直。第三方向Dr3可以被主要表示为横截面结构，并且可以被称为横截面方向。当观察在第一方向Dr1和第二方向Dr2上平行的表面时所示的结构被称为平面结构。对于观察中的那些结构组件，平面结构可以忽略在第三方向Dr3上的任何分离。例如，平面结构可以被示出为俯视平面图结构。
薄膜晶体管Q包括位于基底110的一个表面上的栅电极124。栅电极124可以包括诸如例如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)或钛(Ti)的金属或其合金，并且可以具有包括这些材料中的至少一种材料的单层或多层的结构。
栅极绝缘层140a位于栅电极124上。栅极绝缘层140a可以包括与栅电极124重叠的部分、以及位于基底110上并且不与栅电极124重叠的部分。
栅极绝缘层140a可以包括有机绝缘材料或诸如例如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)的无机绝缘材料，并且可以具有包括这些材料中的至少一种材料的单层或多层的结构。具体地，单层的栅极绝缘层140a或多层的栅极绝缘层140a的最高层包括其中氢(H)的含量相对低的氧化物类绝缘材料，从而防止氢(H)流入到半导体构件131。
半导体构件131位于栅极绝缘层140a上。半导体构件131可以包括例如非晶硅、多晶硅、氧化物半导体等，并且可以具有包括这些材料中的至少一种材料的单层或多层的结构。在这种情况下，氧化物半导体例如可以由诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、钛(Ti)等金属的氧化物、或者诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、钛(Ti)等中至少两种的金属的组合的氧化物形成。例如，氧化物半导体可以包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)和氧化铟锌锡(IZTO)中的至少一种。
半导体构件131包括沟道区134、源区133和漏区135。沟道区134被插入在源区133和漏区135之间。
沟道区134是当薄膜晶体管Q被导通时形成沟道的区域，并且与栅电极124重叠，栅极绝缘层140a被插入在沟道区134与栅电极124间。在平面结构中，沟道区134可以与栅电极124完全叠加。详细地说，栅电极124在第一方向Dr1上的宽度可以基本上等于或大于沟道区134在第一方向Dr1上的宽度。
沟道区134的右边缘和左边缘，即沟道区134和漏区135之间的边界以及沟道区134和源区133之间的边界，可以与栅电极124的右边缘和左边缘对准。在这种情况下，栅电极124的可以与沟道区134的右边缘和左边缘对准的右边缘和左边缘可以各自是在平面结构中示出为最外面的边缘。在这种情况下，沟道区134在第一方向Dr1上的宽度可以与栅电极124在第一方向Dr1上的宽度基本相同。可替代地，栅电极124的边缘可以在平面上与源区133和漏区135重叠。在这种情况下，栅电极124在第一方向Dr1上的宽度可以稍大于沟道区134在第一方向Dr1上的宽度。
源区133和漏区135位于沟道区134的相应侧并且彼此分离。源区133和漏区135与沟道区134位于同一层并且连接到沟道区134。源区133和漏区135的载流子浓度可以大于沟道区134的载流子浓度，并且源区133和漏区135可以是导电的。载流子浓度逐渐变化的梯度区可以在源区133和沟道区134之间以及在漏区135和沟道区134之间形成。
当半导体构件131包括氧化物半导体时，源区133和漏区135可以包括其中氧化物半导体的量减少的材料。例如，与沟道区134相反，源区133和漏区135可以进一步包括氟(F)、氢(H)和硫(S)中的至少一种。被包括在半导体构件131中的金属可以被沉淀在源区133和漏区135的表面处。
栅电极124和半导体构件131一起形成薄膜晶体管Q。
绝缘阻挡层144位于沟道区134上。绝缘阻挡层144的下表面可以与沟道区134的上表面接触。
在平面结构中，绝缘阻挡层144可以与沟道区134完全重叠。详细地说，绝缘阻挡层144在第一方向Dr1上的宽度可以基本上等于或大于沟道区134在第一方向Dr1上的宽度。换句话说，沟道区134的右边缘和左边缘，即沟道区134和漏区135之间的边界以及沟道区134和源区133之间的边界，可以与绝缘阻挡层144的右边缘和左边缘对准，或者沟道区134的右边缘和左边缘可以在平面上与绝缘阻挡层144重叠。绝缘阻挡层144在第一方向Dr1上的宽度小于半导体构件131在第一方向Dr1上的宽度。
绝缘阻挡层144可以包括有机绝缘材料或诸如例如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)的无机绝缘材料，并且可以具有包括这些材料中的至少一种材料的单层或多层的结构。具体地，在半导体构件131包括氧化物半导体的情况下，单层的绝缘阻挡层144或多层的绝缘阻挡层144的最低层可以包括诸如氧化硅(SiOx)的其中氢(H)的量相对低的无机绝缘材料，以用于保护沟道区134。
如果必要，绝缘阻挡层144可以省略。
层间绝缘层160位于半导体构件131上。层间绝缘层160可以是在形成绝缘阻挡层144之后以与绝缘阻挡层144的工艺不同的工艺单独形成的层。层间绝缘层160具有其中层间绝缘层160被去除的多个孔163、164和165。孔164与绝缘阻挡层144重叠并且被形成在绝缘阻挡层144上，孔163与源区133重叠并且被形成在源区133上，并且孔165与漏区135重叠并且被形成在漏区135上。
参考图2，层间绝缘层160可以在孔164中不覆盖绝缘阻挡层144的大部分，并且绝缘阻挡层144可以位于孔164中。此外，沟道区134可以与孔164完全重叠，并且孔164的平面尺寸可以等于或稍大于沟道区134的平面尺寸。换句话说，孔164在第一方向Dr1上的宽度可以大于沟道区134在第一方向Dr1上的宽度。孔164在第一方向Dr1上的宽度可以小于半导体构件131在第一方向Dr1上的宽度。
薄膜晶体管Q可以与图2不同地配置。例如，层间绝缘层160可以覆盖绝缘阻挡层144的边缘部分并与其重叠。
层间绝缘层160可以包括有机绝缘材料或诸如例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)和氟氧化硅(SiOF)的无机绝缘材料，并且可以是包括这些材料中的至少一种材料的单层或多层。具体地，当半导体构件131包括氧化物半导体时，单层的层间绝缘层160或多层的层间绝缘层160的最低层可以包括诸如氮化硅(SiNx)的含有相对大量的氢(H)的氮化物类无机绝缘材料。可替代地，在多层层间绝缘层160的情况下，包括氧化硅(SiOx)的层例如可以位于最低层上。
包括第一连接部分173和第二连接部分175的数据导体位于层间绝缘层160上。第一连接部分173通过层间绝缘层160的孔163电连接到薄膜晶体管Q的源区133，并且第二连接部分175通过层间绝缘层160的孔165电连接到薄膜晶体管Q的漏区135。第一连接部分173和第二连接部分175可以在平面上不与栅电极124重叠。也就是说，在平面结构中，第一连接部分173或第二连接部分175与栅电极124之间的分隔距离W可以为零或大于零。换句话说，第一连接部分173或第二连接部分175可以具有在平面结构中与栅电极124的边缘重叠或分离的边缘。
第一连接部分173和第二连接部分175可以包括诸如例如铝、银、铜、钼、铬、钽或钛的金属或其合金的导电材料，并且可以具有包括这些材料中的至少一种材料的单层或多层的结构。
源区133和连接到源区133的第一连接部分173可以用作薄膜晶体管Q的源电极，并且漏区135和连接到漏区135的第二连接部分175可以用作薄膜晶体管Q的漏电极。
取决于要形成的薄膜晶体管Q的种类，第一连接部分173和第二连接部分175中的至少一个可以省略。
钝化层180可以位于绝缘阻挡层144、以及第一连接部分173和第二连接部分175上。钝化层180可以包括有机绝缘材料或诸如例如氧化硅(SiOx)、氮化硅(SiNx)或氧化铝(AlOx)的无机绝缘材料，并且可以具有单层或多层的结构。钝化层180的上表面可以是基本平坦的。
钝化层180可以直接接触绝缘阻挡层144的上表面和层间绝缘层160的上表面。钝化层180可以包括位于孔164中的部分。即使钝化层180包括与绝缘阻挡层144或层间绝缘层160的材料相同的材料，但钝化层180、绝缘阻挡层144或层间绝缘层160的层质量彼此不同，使得边界可以在绝缘阻挡层144和钝化层180之间或层间绝缘层160和钝化层180之间形成。
将参考根据图3和图4所示的常规技术的薄膜晶体管的结构以及图5至图8所示的薄膜晶体管的特性曲线图来描述根据本示例性实施例的薄膜晶体管Q的特性。
图3和图4分别是根据常规技术的薄膜晶体管阵列面板的一部分的剖视图。
参考图3，根据常规技术的薄膜晶体管Qr包括位于基底111r上并包括源区133r、漏区135r和沟道区134r的半导体构件131r，位于沟道区134r上的栅极绝缘层144r，以及位于栅极绝缘层144r上的栅电极124r。绝缘层160r位于薄膜晶体管Qr上，并且位于绝缘层160r上的第一连接部分173r和第二连接部分175r可以分别通过绝缘层160r的孔163r和165r连接到源区133r和漏区135r。
参考图4，具有与根据常规技术的薄膜晶体管Qr的结构不同的结构的薄膜晶体管Qre包括位于基底111re上的栅电极124re、位于栅电极124re上的栅极绝缘层140re、位于栅极绝缘层140re上的半导体构件131re、位于半导体构件131re上的蚀刻止挡160re、位于半导体构件131re和蚀刻止挡160re上的源电极173re和漏电极175re、以及位于源电极173re和漏电极175re上的钝化层180re。
图5示出在向根据图4所示的常规技术的薄膜晶体管Qre施加应力之前(初始)取决于各种漏极电压(Vd＝0.1V,10V)的漏极电流Id对栅极电压Vg(Id-Vg)特性、以及在施加应力之后(应力后)取决于各种漏极电压(Vd＝0.1V,10V)的漏极电流Id对栅极电压Vg(Id-Vg)特性。被施加到薄膜晶体管Qre的应力例如可以是其中源极-漏极电压Vds是非常高的电压(例如，Vds＝80V，Vgs＝0V)的应力。如图5的曲线图所示，与向薄膜晶体管Qre施加应力之前相比，在施加应力之后，薄膜晶体管Qre的Id-Vg特性变化大。
图6是示出被包括在根据本发明示例性实施例的薄膜晶体管阵列面板中的薄膜晶体管的漏极电流(Id)对栅极电压(Vg)(Id-Vg)特性的曲线图。参考图6，根据本发明示例性实施例的薄膜晶体管Q在与薄膜晶体管Qre相同的条件下在接收应力之前和接收应力之后表现出相同的Id-Vg特性，使得可以确认薄膜晶体管Q的Id-Vg特性增强。
在图4所示的根据常规技术的薄膜晶体管Qre的情况下，由于源电极173re和漏电极175re被直接连接到半导体构件131re的半导体区域，因此强电场在其连接部分附近形成，具体地，半导体构件131re对抗高的源极-漏极电压Vds中的高电压的应力弱，使得薄膜晶体管Qre的可靠性降低。然而，根据本示例性实施例，尽管栅电极124像图4所示的薄膜晶体管Qre一样被设置在半导体构件131下方，但用作源电极和漏电极的第一连接部分173和第二连接部分175不直接与沟道区134连接，而是通过源区133和漏区135连接到沟道区134，因此即使高的源极-漏极电压Vds被施加，相对小的电场在半导体构件131上形成，使得对抗薄膜晶体管Q的高电压应力的可靠性可以增强。
在根据图4所示的常规技术的薄膜晶体管Qre的情况下，栅电极124re在第三方向上与源电极173re和漏电极175re垂直地重叠。因此，寄生电容Cgs在栅电极124re和源电极173re之间或在栅电极124re和漏电极175re之间产生，使得存在与由于RC延迟而导致的电压未被充分施加到被连接到薄膜晶体管Qre的另一电极(例如，像素电极)相关联的问题，因此反冲电压和功耗增加。然而，根据本发明的示例性实施例，因为栅电极124在第三方向(垂直方向)上仅主要与沟道区134重叠，而不与源区133、漏区135、第一连接部分173和第二连接部分175垂直地重叠，所以在栅电极124与源区133、漏区135、第一连接部分173和第二连接部分175之间不产生寄生电容Cgs，因此不会产生由于寄生电容Cgs导致的问题，并且薄膜晶体管Q和连接到薄膜晶体管Q的电子元件可以由较低功率驱动。
图7是示出取决于其中向根据图3所示的常规技术的薄膜晶体管Qr的栅电极124r施加负偏压的不同时间量(0秒至3小时)的薄膜晶体管Qr的漏极电流(Id)对栅极电压(Vg)(Id-Vg)特性的曲线图。如图7的曲线图所示，取决于向薄膜晶体管Qr的栅电极124r施加负偏压的时间量，薄膜晶体管Qr的Id-Vg特性变化较大。
图8是示出取决于其中向被包括在根据本发明示例性实施例的薄膜晶体管阵列面板中的薄膜晶体管Q的栅电极124施加负偏压的不同时间量(0秒至3小时)的薄膜晶体管Q的漏极电流(Id)对栅极电压(Vg)(Id-Vg)特性的曲线图。参考图8，对于根据本发明示例性实施例的薄膜晶体管Q，可以确认薄膜晶体管Q的Id-Vg特性变化小于常规技术的薄膜晶体管Qr的Id-Vg特性变化。
在根据图3所示的常规技术的薄膜晶体管Qr的情况下，栅电极124r基于半导体构件131r与第一连接部分173r和第二连接部分175r位于同一侧，使得具有在栅电极124r与第一连接部分173r和第二连接部分175r之间产生短路的风险，从而在栅电极124r与第一连接部分173r和第二连接部分175r之间各自必须形成具有预定距离的空间边沿。预定距离是足以防止在栅电极124r和第一连接部分173r之间或在栅电极124r和第二连接部分175r之间短路的最小距离。也就是说，必须设计成使得在图3所示的栅电极124r和第一连接部分173r之间或在栅电极124r和第二连接部分175r之间的平面分隔距离Wr具有预定值或大于预定值的值。然而，根据本发明的示例性实施例，栅电极124基于半导体构件131与第一连接部分173和第二连接部分175位于相反侧，并且其它导体不位于沟道区134上，使得在第一连接部分173和第二连接部分175与栅电极124之间或在沟道区134上的其他导体之间产生短路的风险小，由此减小在栅电极124与第一连接部分173之间或在栅电极124与第二连接部分175之间的平面上的空间边沿。也就是说，在图1和图2所示的栅电极124与第一连接部分173或第二连接部分175之间的平面分隔距离W(这里是在第一方向Dr1上的分隔距离)可以减小，并且平面分隔距离W可以是零或大于零。因此，与常规技术相比，薄膜晶体管Q的平面尺寸可以减小，从而实现薄膜晶体管阵列面板的高分辨率。
在根据图3所示的常规技术的薄膜晶体管Qr的情况下，栅电极124r基于半导体构件131r与第一连接部分173r和第二连接部分175r位于同一侧，使得在栅电极124r与第一连接部分173r之间以及栅电极124r与第二连接部分175r之间产生平面上的寄生电容Cgs，从而由于寄生电容Cgs引起上述问题。然而，根据本发明的示例性实施例，栅电极124基于半导体构件131与第一连接部分173和第二连接部分175位于相反侧，使得第一连接部分173和第二连接部分175在平面上不与栅电极124相邻。此外，在沟道区134上不存在与第一连接部分173和第二连接部分175相邻的其它导体。因此，在栅电极124和第一连接部分173之间以及栅电极124和第二连接部分175之间不产生平面寄生电容Cgs，使得不产生由于寄生电容Cgs引起的问题，并且薄膜晶体管Q和与薄膜晶体管Q连接的电子元件可以由较低功率驱动。
如上所述，根据本发明示例性实施例的薄膜晶体管Q具有解决与根据常规技术的任何结构的薄膜晶体管相比的所有缺点的优点，使得可以提供具有高分辨率并且以低功率驱动的薄膜晶体管阵列面板，并且可以提供在任何电压条件和时间条件下具有增强的特性的薄膜晶体管。
将参考图9至图15连同上述图描述根据本发明示例性实施例的薄膜晶体管阵列面板的制造方法。具体地，将描述根据图1和图2所示的上述示例性实施例的薄膜晶体管阵列面板的制造方法。
首先，参考图9，导电材料，诸如例如铝(Al)、银(Ag)、铜(Cu)、钼(Mo)、铬(Cr)、钽(Ta)、钛(Ti)等的金属或其合金中的至少一种，例如被沉积在包括玻璃或塑料的绝缘材料的基底110上，并且被图案化以形成具有单层或多层的结构的栅电极124。
接下来，有机绝缘材料或诸如例如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅(SiON)的无机绝缘材料，被沉积在栅电极124和基底110上以形成具有单层或多层的结构的栅极绝缘层140a。
参考图10，非晶硅、多晶硅或诸如例如氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)或氧化铟锌锡(IZTO)的氧化物半导体材料然后被沉积在栅极绝缘层140a上，并被图案化以形成半导体构件130。
接下来，有机绝缘材料或诸如例如氧化硅(SiOx)、氮化硅(SiNx)或氮氧化硅的无机绝缘材料，被沉积在半导体构件130和栅极绝缘层140a上以形成具有单层或多层的结构的绝缘层140b。具体地，当半导体构件130包括上述氧化物半导体时，单层的绝缘层140b或多层的绝缘层140b的最低层可以包括诸如氧化硅(SiOx)的其中在成膜工艺中使用的气体中较少包括氢(H)的无机绝缘材料。
接下来，在绝缘层140b上形成掺杂阻挡层150。掺杂阻挡层150可以包括诸如金属的材料，以用于防止诸如氢(H)的可用于对半导体构件130进行掺杂以在后面的工艺步骤中制造导电区域的杂质穿过。例如，当半导体构件130包括上述氧化物半导体时，掺杂阻挡层150可以包括诸如钛(Ti)的金属材料或氧化物半导体材料。
接下来，参考图11，在掺杂阻挡层150上形成诸如光刻胶的掩模图案50，并且通过使用掩模图案50作为蚀刻掩模蚀刻掺杂阻挡层150和绝缘层140b，以形成阻挡图案154和阻挡图案154下方的绝缘阻挡层144。在这种情况下，阻挡图案154和绝缘阻挡层144的左边缘和右边缘可以基本上与栅电极124的左边缘和右边缘对准，或者可以位于与栅电极124重叠的位置。因此，半导体构件30的一部分被暴露。
接下来，参考图12，去除掩模图案50，并且有机绝缘材料或者诸如例如氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiON)或者氟氧化硅(SiOF)的无机绝缘材料被沉积在阻挡图案154、半导体构件130和栅极绝缘层140a上，以形成具有单层或多层的结构的层间绝缘层160。具体地，当半导体构件130包括上述氧化物半导体时，在成膜工艺中使用诸如硅烷(SiH4)和氨(NH3)的包括氢的气体，单层的层间绝缘层160或多层的层间绝缘层160的最低层可以包括诸如氮化硅(SiNx)的氮化物类无机绝缘材料。
在层间绝缘层160的成膜工艺中，包括氢(H)的气体的氢(H)组分被渗透或掺杂到未被阻挡图案154覆盖的半导体构件130，从而形成具有导电性的源区133和漏区135。氢或杂质不会通过阻挡图案154被渗透到被阻挡图案154覆盖的半导体构件130中，从而形成保持半导体特性的沟道区134。因此，形成包括源区133、漏区135和沟道区134的半导体构件131。在层间绝缘层160的成膜之后，被包括在层间绝缘层160中的诸如氢的杂质可以被扩散到源区133和漏区135中。
根据本发明的示例性实施例，在形成层间绝缘层160之前，未被阻挡图案154覆盖的半导体构件130可以经受还原处理或者n+掺杂处理，以形成源区133和漏区135。在这种情况下，作为处理方法，例如，可以存在在还原气氛中的热处理，使用诸如例如氢气(H2)、氦气(He)、磷化氢(PH3)、氨(NH3)、硅烷(SiH4)、甲烷(CH4)、乙炔(C2H2)、乙硼烷(B2H6)、二氧化碳(CO2)、锗烷(GeH4)、硒化氢(H2Se)、硫化氢(H2S)、氩气(Ar)、氮气(N2)、氧化氮(N2O)、三氟甲烷(CHF3)或其任何组合的气体等离子体的等离子体处理方法。
接下来，参考图13，通过诸如蚀刻的方法图案化层间绝缘层160，以形成暴露源区133的孔163、暴露漏区135的孔165和暴露阻挡图案154的孔164。如图13所示，孔164可以暴露阻挡图案154的整个部分。
取决于要形成的薄膜晶体管的种类，可以省略孔163和孔165中的至少一个。
接下来，参考图14，在层间绝缘层160上沉积包括诸如例如铝、银、铜、钼、铬、钽或钛的金属或其任何合金的导电材料，以形成具有单层或多层的结构的导电层170。
接下来，参考图15，通过蚀刻来图案化导电层170，以形成包括连接到源区133的第一连接部分173和连接到漏区135的第二连接部分175的数据导体。阻挡图案154可以与导电层170的图案化一起通过蚀刻来去除。可替代地，可以在对导电层170进行图案化之后通过蚀刻来去除阻挡图案154。因此，如图15所示，绝缘阻挡层144的上表面可以被暴露。如上所述，因为去除了阻挡图案154，所以在沟道区134上去除了导致第一连接部分173和第二连接部分175短路的导体，从而实现了薄膜晶体管阵列面板和包括薄膜晶体管阵列面板的显示设备的高分辨率。
如上所述，参考图1和图2，在绝缘阻挡层144、第一连接部分173和第二连接部分175上沉积无机绝缘材料和有机绝缘材料中的至少一种，以形成具有单层或多层的结构的钝化层180。
根据本发明的示例性实施例，薄膜晶体管可以与图10至图14所示不同地制造。例如，可以省略掺杂阻挡层150和阻挡图案154，并且仅绝缘阻挡层144可以防止半导体构件130掺杂有氢或杂质。在这种情况下，绝缘阻挡层144可以具有足够的厚度以防止氢或杂质的渗透。
接下来，将参考图16和图17描述根据本发明示例性实施例的薄膜晶体管阵列面板。对于与上述示例性实施例中相同的构成元件提供相同的附图标记，省略其相同的描述，并且主要描述不同之处。
根据本发明示例性实施例的薄膜晶体管阵列面板包括薄膜晶体管Qa。除了半导体构件131A、绝缘阻挡层144A和层间绝缘层160的结构之外，根据本示例性实施例的薄膜晶体管阵列面板与根据图1和图2所示的示例性实施例的薄膜晶体管阵列面板几乎相同。
半导体构件131A可以位于栅极绝缘层140a上，并且可以包括沟道区134A、源区133、漏区135和缓冲区136。沟道区134A、源区133和漏区135与上述示例性实施例的沟道区134、源区133和漏区135相同，这样省略其详细描述。
缓冲区136位于沟道区134A和源区133之间以及沟道区134A和漏区135之间，并且被称为低导电区域。缓冲区136的载流子浓度高于沟道区134A的载流子浓度，但是低于源区133和漏区135的载流子浓度。缓冲区136可以具有比源区133和漏区135低的导电性。此外，缓冲区136的载流子浓度可以从源区133和漏区135朝沟道区134A逐渐减小。
被包括在半导体构件131A中的诸如铟(In)的金属可以被沉淀在缓冲区136的表面处。
绝缘阻挡层144A位于半导体构件131A上。绝缘阻挡层144A与上述示例性实施例的绝缘阻挡层144几乎相同，但是绝缘阻挡层144A还可以包括位于缓冲区136上的外部部分142以及位于沟道区134A上的部分。外部部分142可以在平面上与缓冲区136重叠。因此，绝缘阻挡层144A在第一方向Dr1上的宽度可以与第一方向Dr1上的包括沟道区134A和两侧的缓冲区136的整个宽度基本相同或稍大。换句话说，沟道区134A的整个左边缘和右边缘以及缓冲区136的两侧，也就是缓冲区136和源区133之间的边界以及缓冲区136和漏区135之间的边界，可以与绝缘阻挡层144A的左边缘和右边缘对准，或在平面上与绝缘阻挡层144A重叠。另一方面，栅电极124的右边缘和左边缘可以与沟道区134A和缓冲区136之间的右边界和左边界对准。
位于半导体构件131A上的层间绝缘层160与上述示例性实施例的层间绝缘层160几乎相同，然而位于半导体构件131A上的层间绝缘层160可以在孔164中不覆盖绝缘阻挡层144A的大部分。如图17所示，层间绝缘层160可以覆盖绝缘阻挡层144A的左边缘和右边缘的一部分并与其重叠。孔164在第一方向Dr1上的宽度可以等于或大于沟道区134A在第一方向Dr1上的宽度，并且孔164的平面尺寸可以等于或大于沟道区134A的平面尺寸。孔164在第一方向Dr1上的宽度可以小于半导体构件131A在第一方向Dr1上的宽度。
根据本示例性实施例，沟道区134A和源区133之间或沟道区134A和漏区135之间的载流子浓度逐渐改变，使得可以抑制热载流子的产生，并且可以防止沟道区134A的沟道长度被缩短。因此，可以防止流入沟道区134A中的电流的急剧增加。此外，即使对薄膜晶体管Qa施加高的源极-漏极电压(Vds)，由缓冲区136施加到半导体构件131A的电场的强度也被平滑，使得对抗薄膜晶体管Qa的高电压应力的可靠性可以进一步增强，并且可以出现稳定的特性。
接下来，将参考图18至图22连同上述图描述根据本发明示例性实施例的薄膜晶体管阵列面板的制造方法。具体地，将描述根据图16和图17所示的示例性实施例的薄膜晶体管阵列面板的制造方法。
如图9和图10所示并且如上所述，在基底110上顺序形成栅电极124、栅极绝缘层140a、半导体构件130、绝缘层140b和掺杂阻挡层150。
接下来，参考图18，在掺杂阻挡层150上形成诸如光刻胶的掩模图案50A。掩模图案50A可以包括截面厚度相对厚的第一部分51和截面厚度相对薄的第二部分52。第一部分51和第二部分52之间的边界可以与栅电极124的左边缘和右边缘几乎对准。
接下来，参考图19，通过使用掩模图案50A作为蚀刻掩模来蚀刻掺杂阻挡层150和绝缘层140b，以形成阻挡图案151和在阻挡图案151下方的绝缘层图案141。在这种情况下，阻挡图案151和绝缘层图案141在第一方向Dr1上的宽度可以大于栅电极124在第一方向Dr1上的宽度。
接下来，参考图20，通过诸如灰化的方法来减小掩模图案50A的厚度，以去除第二部分52并形成掩模图案51A。因此，阻挡图案151的边缘部分被暴露。
接下来，通过使用掩模图案51A作为蚀刻掩模来蚀刻阻挡图案151的暴露边缘部分，以形成阻挡图案154A。绝缘层图案141变成包括被阻挡图案154A覆盖的部分以及未被阻挡图案154A覆盖并且被暴露的外部部分142的绝缘阻挡层144A。也就是说，绝缘阻挡层144A的边缘部分(外部部分142)没有被阻挡图案154A覆盖，并且被暴露。
接下来，参考图21，通过诸如灰化的方法去除掩模图案51A。
参考图22，然后在未被阻挡图案154A覆盖的半导体构件131A上进行还原处理或n+掺杂处理，以形成源区133、漏区135和缓冲区136。在这种情况下，可以进行在还原气氛中的热处理或使用诸如氢(H2)的气体等离子体的等离子体处理。
被阻挡图案154A覆盖的半导体构件131A形成沟道区134A。仅与绝缘阻挡层144A重叠而不与阻挡图案154A重叠的半导体构件131A，也就是半导体构件131A的与绝缘阻挡层144A的外部部分142重叠的区域，具有比源区133和漏区135的处理更弱的处理，从而形成具有比源区133和漏区135的导电性低的导电性的缓冲区136。载流子浓度在沟道区134A和源区133之间的缓冲区136中或在沟道区134A和漏区135之间的缓冲区136中逐渐改变。
在半导体构件131A的还原处理期间，半导体材料的金属成分可以被沉淀到源区133、漏区135和缓冲区136的表面上。
接下来，在阻挡图案154A、半导体构件131A和栅极绝缘层140a上沉积有机绝缘材料或诸如例如氧化硅(SiOx)、氮化硅(SiNx)、氧氮化硅(SiON)或氟氧化硅(SiOF)的无机绝缘材料。因此，形成如图16和图17所示的上述层间绝缘层160。
在层间绝缘层160的成膜中，包括氢(H)的气体的氢(H)组分被渗透或掺杂到未被阻挡图案154A覆盖的半导体构件131A中，使得可以形成具有导电性的源区133、漏区135和缓冲区136。在这种情况下，在形成上述层间绝缘层160之前，可以不执行对半导体构件130的处理。
接下来，图案化层间绝缘层160，以形成暴露源区133的孔163、暴露漏区135的孔165和暴露阻挡图案154A的孔164，然后诸如金属的导电层被形成在层间绝缘层160上并且被图案化，以形成包括连接到源区133的第一连接部分173和连接到漏区135的第二连接部分175的数据导体。在这种情况下，阻挡图案154A还可以与导电层的图案化一起或在导电层的图案化之后被去除。接下来，钝化层180可以被形成在绝缘阻挡层144A、第一连接部分173和第二连接部分175上。
现在将参考图23和图24描述根据本发明示例性实施例的薄膜晶体管阵列面板。对于与上述示例性实施例中相同的构成元件提供相同的附图标记，省略其相同的描述，并且主要描述不同之处。
根据本发明示例性实施例的薄膜晶体管阵列面板包括薄膜晶体管Qb。根据本示例性实施例的薄膜晶体管阵列面板与根据图1和图2所示的示例性实施例的薄膜晶体管阵列面板几乎相同，然而，上述示例性实施例的绝缘阻挡层144可以不位于沟道区134和钝化层180之间，并且层间绝缘层160的结构可以与上述示例性实施例的层间绝缘层160的结构不同。
层间绝缘层160可以具有与源区133重叠的孔163A、与漏区135重叠的孔165A、以及与沟道区134重叠并位于沟道区134上的孔164A。
第一连接部分173和第二连接部分175可以分别被直接连接到孔163A和165A中的源区133和漏区135，并且可以覆盖半导体构件131的右边缘和左边缘。
在孔164A中，层间绝缘层160可以不覆盖沟道区134的大部分。沟道区134可以与孔164A完全重叠，并且孔164A的平面尺寸可以等于或大于沟道区134的平面尺寸。
薄膜晶体管Qb可以与图24所示不同地配置。例如，位于半导体构件131上的层间绝缘层160可以全部被去除。
钝化层180可以与沟道区134的上表面接触，并且可以在孔164A中。
接下来，将参考图25至图30连同上述图描述根据本发明示例性实施例的薄膜晶体管阵列面板的制造方法。
首先，在基底110上顺序形成栅电极124、栅极绝缘层140a和半导体构件130之后，在半导体构件130和栅极绝缘层140a上形成掺杂阻挡层150。掺杂阻挡层150可以包括诸如金属的材料，以用于防止诸如氢(H)的材料或杂质穿过。例如，当半导体构件130包括上述氧化物半导体时，掺杂阻挡层150可以包括诸如钛(Ti)的金属材料。
接下来，参考图26，掺杂阻挡层150被图案化，以形成阻挡图案154。阻挡图案154的左边缘和右边缘可以与栅电极124的左边缘和右边缘几乎对准，或者可以在平面上与栅电极124重叠。
接下来，参考图27，在阻挡图案154、半导体构件130和栅极绝缘层140a上形成层间绝缘层160。如上所述，在层间绝缘层160的成膜工艺中，未被阻挡图案154覆盖的半导体构件130变成具有导电性的源区133和漏区135，并且被阻挡图案154覆盖的半导体构件130变成沟道区134，从而形成半导体构件131。
根据本发明的示例性实施例，在形成层间绝缘层160之前，未被阻挡图案154覆盖的半导体构件130可以经历还原处理或者n+掺杂处理，以形成源区133和漏区135。
接下来，参考图28，层间绝缘层160被图案化，以形成暴露源区133的孔163A、暴露漏区135的孔165A和暴露阻挡图案154的孔164A。孔164A可以暴露整个阻挡图案154。可替代地，可以去除层间绝缘层160的位于半导体构件131上的大部分。
接下来，参考图29，在层间绝缘层160上形成包括金属的导电层170。导电层170可以与阻挡图案154的上表面接触。
接下来，参考图30，导电层170被图案化，以形成包括第一连接部分173和第二连接部分175的数据导体。还与导电层170的图案化一起去除阻挡图案154，使得沟道区134的上表面可以被暴露。可替代地，可以在导电层170的图案化之后通过蚀刻去除阻挡图案154。
接下来，参考图23和图24，在第一连接部分173和第二连接部分175上形成钝化层180。
现在将参考图31和图32描述根据本发明示例性实施例的薄膜晶体管阵列面板的结构。与上述结构中相同的构成元件由相同的附图标记表示，省略重复的描述，并且将主要描述不同之处。
参考图31和图32，在根据本发明示例性实施例的薄膜晶体管阵列面板中作为显示图像的单元的一个像素PX包括位于基底110的一个表面上的驱动晶体管Qd，并且驱动晶体管Qd具有与根据上述示例性实施例的薄膜晶体管Q、Qa和Qb的结构相同的结构。图32示出具有与根据图1和图2所示的示例性实施例的薄膜晶体管Q的结构相同的结构的驱动晶体管Qd的横截面结构。
参考图31，传输栅极信号的栅极线121、传输数据信号的数据线171、传输驱动电压的驱动电压线172、包括开关半导体构件131s和开关栅电极124s的开关晶体管Qs、第三连接部分173s、第四连接部分175s可以进一步位于基底110上。
栅极线121可以主要在第一方向Dr1上延伸，并且数据线171和驱动电压线172可以主要在第二方向Dr2上延伸。
连接到驱动晶体管Qd的第一连接部分173连接到驱动电压线172，从而接收驱动电压。
开关半导体构件131s包括其中形成有开关晶体管Qs的沟道的沟道区134s、以及位于沟道区134s的相应侧处的源区133s和漏区135s。开关半导体构件131s可以包括与半导体构件131相同的材料，从而与半导体构件131位于同一层，或者可以包括不同的半导体材料，从而与半导体构件131位于不同的层。例如，开关半导体构件131s可以包括多晶硅，并且半导体构件131可以包括氧化物半导体。
开关栅电极124s与沟道区134s重叠，栅极绝缘层140a或另一绝缘层被插入在开关栅电极124s与沟道区134s之间。开关栅电极124s可以与驱动晶体管Qd的栅电极124位于同一层。开关栅电极124s连接到栅极线121，从而接收栅极信号。
层间绝缘层160可以具有位于开关晶体管Qs的源区133s上的孔163s和位于漏区135s上的孔165s，并且层间绝缘层160和栅极绝缘层140a可以具有位于第四连接部分175s上的孔166。
第三连接部分173s和第四连接部分175s可以位于层间绝缘层160上。第三连接部分173s可以通过孔163s被电连接到源区133s，并且第四连接部分175s可以通过孔165s被电连接到漏区135s。第三连接部分173s可以连接到数据线171，以接收数据信号并将数据信号传输到开关晶体管Qs。第四连接部分175s可以通过孔166被电连接到驱动晶体管Qd的栅电极124。
栅电极124可以连接到导体127。导体127可以主要与驱动电压线172重叠，层间绝缘层160和栅极绝缘层140a被插入在导体127与驱动电压线172之间。
钝化层180位于第二连接部分175上，并且可以具有与第二连接部分175重叠的孔185。
像素电极191可以位于钝化层180上。像素电极191通过孔185连接到第二连接部分175，从而接收漏极电压。像素限定层350可以位于钝化层180上。像素限定层350可以覆盖像素电极191的边缘的一部分。发射层370位于没有被像素限定层350覆盖的像素电极191上，并且公共电极270位于发射层370上。像素电极191、发射层370和公共电极270可以一起形成有机发光二极管。
如上所述，包括根据本发明示例性实施例的薄膜晶体管阵列面板的显示设备可以如上所述容易地实现高分辨率并可以以更低的功率驱动，并且可以通过具有增强特性的薄膜晶体管提供具有良好质量的图像。
尽管此发明已经结合目前被认为是实用的示例性实施例进行了描述，但是应当理解，发明不限于所公开的实施例，而是相反，发明旨在覆盖被包括在所附权利要求的精神和范围内的各种修改和等同布置。

Claims (10)

1.一种薄膜晶体管阵列面板，包括：
基底；
在所述基底上的栅电极；
在所述栅电极上的栅极绝缘层；
包括与所述栅电极重叠的沟道区、以及彼此相对的源区和漏区的半导体构件，所述栅极绝缘层插入所述沟道区与所述栅电极之间，所述沟道区插入所述源区与所述漏区之间；
在所述半导体构件上的层间绝缘层；
在所述层间绝缘层上的数据导体；以及
在所述数据导体上的钝化层，
其中所述层间绝缘层具有在所述沟道区上的第一孔。
2.根据权利要求1所述的薄膜晶体管阵列面板，其中：
所述钝化层包括位于所述第一孔中的部分。
3.根据权利要求2所述的薄膜晶体管阵列面板，其中：
所述数据导体和所述栅电极之间的平面分隔距离为零或大于零。
4.根据权利要求3所述的薄膜晶体管阵列面板，进一步包括：
在所述沟道区上的绝缘阻挡层，
其中所述绝缘阻挡层在第一方向上的宽度小于所述半导体构件在所述第一方向上的宽度，并且
所述第一孔在所述第一方向上的宽度等于或大于所述沟道区在所述第一方向上的宽度。
5.根据权利要求4所述的薄膜晶体管阵列面板，其中：
所述钝化层在所述第一孔中与所述绝缘阻挡层的上表面接触。
6.根据权利要求5所述的薄膜晶体管阵列面板，其中：
所述绝缘阻挡层包括氧化硅，并且所述层间绝缘层包括氮化硅。
7.根据权利要求5所述的薄膜晶体管阵列面板，其中：
所述栅电极的边缘与所述沟道区的边缘对准。
8.根据权利要求3所述的薄膜晶体管阵列面板，其中：
所述钝化层在所述第一孔中与所述沟道区的上表面接触。
9.一种薄膜晶体管阵列面板，包括：
基底；
被设置在所述基底上的栅电极；
被设置在所述栅电极上的栅极绝缘层；
被设置在所述栅极绝缘层上并且包括源区、漏区、以及被插入在所述源区和所述漏区之间的沟道区的半导体构件；
被设置在所述沟道区上的绝缘阻挡层；以及
包括被分别设置在所述源区和所述漏区上的第一部分和第二部分的数据导体，
其中所述栅电极基于所述半导体构件与所述数据导体位于相反侧，并且
所述沟道区的边缘与所述栅电极的边缘对准或与所述栅电极重叠。
10.根据权利要求9所述的薄膜晶体管阵列面板，其中：
所述数据导体不与所述栅电极重叠。
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