KR20150066260A - 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000010410 layer Substances 0.000 claims description 118
- 239000004065 semiconductor Substances 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 claims description 22
- 230000001681 protective effect Effects 0.000 claims description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 9
- 238000002161 passivation Methods 0.000 claims description 9
- 239000002041 carbon nanotube Substances 0.000 claims description 5
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 229910021389 graphene Inorganic materials 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000011241 protective layer Substances 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 239000010409 thin film Substances 0.000 abstract description 25
- 239000010408 film Substances 0.000 description 25
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000009977 dual effect Effects 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000002310 reflectometry Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은, 기판과; 상기 기판상에 형성된 게이트 배선과; 상기 게이트 배선에서 연장되어 형성된 제 1 게이트 전극과; 상기 게이트 배선 및 게이트 전극의 상부에 형성된 게이트 절연막과; 상기 게이트 절연막의 상부에 상기 게이트 배선과 수직하도록 형성된 데이터 배선과; 상기 데이터 배선과 연결되고 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 형성된 소스 전극부와, 상기 소스 전극부와 이웃하는 채널부와, 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 상기 채널부에 의해 상기 소스 전극부와 이격된 드레인 전극부를 포함하는 액티브층과; 상기 액티브층의 상부에 형성되는 보호막을 포함하는 박막 트랜지스터를 제공한다.
Description
본 발명은 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법에 관한 것이다.
디스플레이 장치는 전압을 인가받아 화상을 표현하는 것으로, 대표적으로 LCD(Liquid Crystal Display) 장치와 OLED(Organic Light Emitting Diode) 장치가 있다.
LCD 장치와 OLED 장치는 하나의 기판에 데이터 신호에 따라 전압을 인가하는 복수의 박막 트랜지스터가 형성된 어레이 기판을 포함하는 것으로, 박막 트랜지스터를 구비하는 어레이 기판의 구조는 아래 도 1과 도 2를 참조하여 설명하도록 한다.
도 1은 디스플레이 장치에 형성된 어레이 기판을 나타낸 평면도이고, 도 2는 도 1의 절단선 I-II를 따라 절단한 부분에 대한 단면도이다.
도 1과 도 2에 도시된 바와 같이, 어레이 기판(10)은 게이트 배선(G)에서 연장되어 형성된 제 1 게이트 전극(11)과, 반도체층(32)과, 데이터 배선(D)에서 연장되어 형성된 소스 전극(21)과, 소스 전극(21)의 전압을 인가받는 드레인 전극(22), 그리고 소스 및 드레인 전극(21, 22)의 상부에 형성되는 제 2 게이트 전극(12)을 포함하는 박막 트랜지스터(Tr) 및 화소 전극(40)을 포함하는 것이다.
제 1 게이트 전극(11)의 상부에는 게이트 절연막(15)이 형성되어 있고, 소스 및 드레인 전극(21, 22)과 반도체층(32)의 상부에는 절연막(미도시)이 형성되어 있으며, 제 1 게이트 전극(11)과 제 2 게이트 전극(12)은 게이트 콘택홀(GCT)을 통하여 서로 연결되어 듀얼 게이트 구조를 형성하는 것을 나타내고 있다.
이때, 드레인 전극(22)은 제 2 게이트 전극(12) 외부로 노출된 면에 형성된 드레인 콘택홀(DCT)을 통해 화소 전극(40)과 연결된다.
반도체층(32)은 LCD 장치와 OLED 장치에 형성되는 박막 트랜지스터(Tr)를 형성하는 핵심적인 물질로, LCD 장치에는 아몰퍼스 실리콘을 사용하는 것이 일반적이였으나 근래에 들어 높은 개구율을 위해 산화물 반도체(Oxide Semiconductor)를 사용하여 제조하는 경우가 증가하였으며, OLED 장치에 구비되는 반도체층(32)의 경우 높은 전자 이동도와 안정적인 전압 유지 능력을 필요로 하기 때문에 LTPS(Low Temperture Poly-Silicon), 또는 산화물 반도체를 사용하는 것이 일반적이다.
이때, 반도체층(32)의 상부에는 반도체층(32)의 손상을 방지하는 ESL(Etch Stop Layer, 미도시)이 더욱 형성된다.
이와 같이 구성되는 박막 트랜지스터(Tr)는 소스 전극(21)으로 전압을 받아 제 1 게이트 전극(11)에 인가되는 전압에 의해 드레인 전극(22)으로 전압을 인가할 수 있는 구조가 되는데, 듀얼 게이트 구조의 경우, 제 2 게이트 전극(12)이 소스 전극(21), 또는 드레인 전극(22)에 전기적으로 연결되는 경우가 발생할 수 있는 것으로, 이는 아래 도 3을 들어 설명하도록 한다.
도 3은 종래의 디스플레이 장치에 형성된 박막 트랜지스터의 연결 불량을 나타낸 단면 사진이다.
도 3에 도시된 바와 같이, 소스 및 드레인 전극(21, 22)의 상부에 제 2 게이트 전극(12)을 형성하여 듀얼 게이트 구조를 형성할 경우, 보호막(25)의 소실로 인하여 제 2 게이트 전극(12)이 소스 및 드레인 전극(21, 22)에 전기적으로 연결되는 문제가 발생할 수 있다.
이는 보호막(25)이 금속 재질의 소스 및 드레인 전극(21, 22)의 상부에 적층될 경우 낮은 접착력으로 인해 보호막(25)의 일부에서 떨어지는 문제가 발생하기 때문이다.
이에 따라, 듀얼 게이트 구조를 형성할 경우, 보호막(25)과 소스 및 드레인 전극(21, 22)간의 접착력을 향상시키는 구조가 요구되고 있다.
본 발명은 박막 트랜지스터에 형성된 소스 및 드레인 전극의 상부에 보호막이 정상적으로 증착되지 않고 이탈되는 현상을 나타내는 문제를 해결하고자 한다.
본 발명은, 상기한 문제를 해결하기 위하여, 기판과; 상기 기판의 상부에 형성된 제 1 게이트 전극과; 상기 제 1 게이트 전극의 상부에 형성된 게이트 절연막과; 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 형성된 소스 전극부와, 상기 소스 전극부와 이웃하는 채널부와, 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 상기 채널부에 의해 상기 소스 전극부와 이격된 드레인 전극부를 포함하는 액티브층과; 상기 채널부의 상부에 위치하는 에치 스토퍼와; 상기 액티브층 및 상기 채널부의 상부에 형성되는 보호막을 포함하는 박막 트랜지스터를 제공한다.
그리고, 상기 보호막의 상부에 위치하며, 상기 보호막에 형성된 게이트 콘택홀을 통하여 상기 제 1 게이트 전극과 연결되는 제 2 게이트 전극을 포함한다.
그리고 ,상기 액티브층은 Si 계열, 산화물 반도체, 탄소 나노 튜브를 포함하는 그래핀, 나이트라이드 계열 및 유기 반도체 중 선택된 어느 하나인 것을 포함한다.
한편, 본 발명은, 기판과; 상기 기판상에 형성된 게이트 배선과; 상기 게이트 배선에서 연장되어 형성된 제 1 게이트 전극과; 상기 게이트 배선 및 제 1 게이트 전극의 상부에 형성된 게이트 절연막과; 상기 게이트 절연막의 상부에 상기 게이트 배선과 수직하도록 형성된 데이터 배선과; 상기 데이터 배선과 연결되고 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 형성된 소스 전극부와, 상기 소스 전극부와 이웃하는 채널부와, 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 상기 채널부에 의해 상기 소스 전극부와 이격된 드레인 전극부를 포함하는 액티브층과; 상기 채널부의 상부에 위치하는 에치 스토퍼와; 상기 액티브층 및 상기 채널부의 상부에 형성되는 보호막과; 상기 보호막에 형성된 드레인 콘택홀을 통하여 상기 드레인 전극부와 연결되는 화소 전극을 포함하는 어레이 기판을 제공한다.
그리고, 상기 제 1 게이트 전극은 상기 보호막의 상부에 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극의 상부에 위치하여 상기 제 2 게이트 전극과 상기 화소 전극을 이격시키며 상기 드레인 전극부를 포함하는 절연막이 더욱 형성된 것을 포함한다.
그리고, 상기 액티브층은 Si 계열, 산화물 반도체, 탄소 나노 튜브를 포함하는 그래핀, 나이트라이드 계열 및 유기 반도체 중 선택된 어느 하나인 것을 포함한다.
그리고, 상기 소스 전극부는 상기 데이터 배선의 상부에 위치하여 상기 데이터 배선과 전기적으로 연결되는 것을 포함한다.
그리고, 상기 소스 전극부는 상기 데이터 배선의 하부에 위치하여 상기 데이터 배선과 전기적으로 연결되는 것을 포함한다.
또한, 본 발명은, 기판에 게이트 배선 및 제 1 게이트 전극을 형성하는 단계와; 상기 게이트 배선 및 게이트 전극의 상부에 게이트 절연막을 적층하는 단계와; 상기 게이트 절연막의 상부에 액티브층 및 에치 스토퍼층을 순차적으로 적층하는 단계와; 상기 액티브층 및 에치 스토퍼층의 상부에 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴의 외부로 노출된 상기 에치 스토퍼층을 일부 식각하여 액티브층의 일부를 노출시키는 단계와; 노출된 상기 액티브층을 도체화하는 단계와; 상기 액티브층 및 상기 에치 스토퍼층의 상부에 보호막을 적층하는 단계와; 상기 보호막의 상부에 제 2 게이트 전극을 형성하는 단계와; 상기 게이트 전극의 상부에 절연막을 형성하는 단계와; 상기 절연막의 상부에 위치하며, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하는 어레이 기판의 제조 방법을 제공한다.
그리고, 상기 게이트 절연막을 적층하는 단계는, 상기 데이터 배선을 형성하는 단계를 더욱 포함한다.
그리고, 상기 노출된 상기 액티브층을 도체화하는 단계는, 상기 데이터 배선을 형성하는 단계를 더욱 포함한다.
그리고, 상기 포토 레지스트 패턴을 형성하는 단계는, 차광부와, 투과부와, 반투과부가 형성된 마스크 레이어를 준비하는 단계와; 상기 마스크 레이어로 포토 레지스트를 노광하여 제 1 패턴부와, 상기 제 1 패턴부에 비해 낮은 높이를 갖는 제 2 패턴부를 형성하는 단계를 더욱 포함한다.
본 발명에 따른 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법은 박막 트랜지스터를 구성하는 액티브층이 채널뿐만 아니라 소스 및 드레인 전극의 역할까지 동시에 수행함으로써 보호막의 접착 불량으로 인한 문제를 해결할 수 있다.
도 1은 디스플레이 장치에 형성된 어레이 기판을 나타낸 평면도이고, 도 2는 도 1의 절단선 I-II를 따라 절단한 부분에 대한 단면도이다.
도 3은 종래의 디스플레이 장치에 형성된 박막 트랜지스터의 연결 불량을 나타낸 단면 사진이다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터를 나타낸 평면도이고, 도 5는 도 4를 절단선 I-II를 따라 절단한 부분에 대한 단면도이다.
도 6a 내지 도 6h 는 본 발명의 실시예에 따른 박막 트랜지스터를 형성하는 공정을 나타낸 평면도이고, 도 7a 내지 도 7h는 공정 순서에 따라 도 4의 절단선 I-II를 따라 절단한 부분에 대한 단면도이다.
도 3은 종래의 디스플레이 장치에 형성된 박막 트랜지스터의 연결 불량을 나타낸 단면 사진이다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터를 나타낸 평면도이고, 도 5는 도 4를 절단선 I-II를 따라 절단한 부분에 대한 단면도이다.
도 6a 내지 도 6h 는 본 발명의 실시예에 따른 박막 트랜지스터를 형성하는 공정을 나타낸 평면도이고, 도 7a 내지 도 7h는 공정 순서에 따라 도 4의 절단선 I-II를 따라 절단한 부분에 대한 단면도이다.
이하, 본 발명의 실시예에 따른 박막 트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법은 도면을 참조하여 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 박막 트랜지스터를 나타낸 평면도이고, 도 5는 도 4를 절단선 I-II를 따라 절단한 부분에 대한 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 어레이 기판(101)은 게이트 배선(G)에서 연장되어 형성된 제 1 게이트 전극(111)과, 이의 상부에 형성된 액티브층(120)과, 액티브층(120)과 연결된 데이터 배선(D)과, 액티브층(120)의 상부에 형성되는 제 2 게이트 전극(112)을 포함하고, 드레인 전극부(122)의 일 측면에 연결되는 화소 전극(140)을 포함하는 것이다.
액티브층(120)은 반도체 특성을 나타내는 채널부(131)와 도체 특성을 나타내는 소스 전극부(121) 및 드레인 전극부(122)로 구분되는 것으로, 액티브층(120)은 Si 계열, 산화물 반도체, 탄소 나노 튜브를 포함하는 그래핀, 나이트라이드 계열 및 유기 반도체로 형성될 수 있으며, 바람직하게는 산화물 반도체의 IGZO로 형성되는 것이다.
이때, 액티브층(120)은 소스 전극의 역할을 하는 소스 전극부(121)와 드레인 전극의 역할을 하는 드레인 전극부(122) 및 전압 인가 상태에 따라 소스 전극부(121)의 전압을 드레인 전극부(122)로 이동시키는 채널부(131)를 포함하는 것이며, ESL(132)은 채널부(131)와 동일한 크기로 형성된다.
본 발명의 실시예에 따른 박막 트랜지스터의 액티브층(120)은 IGZO로 형성된 것으로, 산소의 비율이 높아질수록 전기 전도율이 낮아지고, 산소의 비율이 낮아질수록 전기 전도율이 높아지는 IGZO의 특성에 따라 채널부(131)를 구성하는 IGZO의 비율은 1:1:1:3(좌측부터 인듐, 갈륨, 아연, 산소)인 것이 바람직하고, 소스 및 드레인 전극부(121, 122)는 이들을 구성하는 IGZO의 비율 중 산소의 비율은 1:1:1:3 미만이어야 하며, 1:1:1:2.7 이하의 비율을 나타내는 것이 바람직하다.
이때, 소스 및 드레인 전극부(121, 122)는 서로 직접적으로 연결되지 않고, 이들의 사이에 채널부(131)가 위치한 형태를 나타내는 것이어야 한다.
한편, 소스 전극부(121)는 데이터 배선(D)이 위치한 방향으로 연장되어 데이터 배선(D)의 상부에 형성되어 있는 형태를 나타내고 있으나, 이는 본 발명의 실시예에 따른 하나의 예시인 것으로, 데이터 배선(D)이 액티브층(120)에 비해 먼저 형성된 경우 소스 전극부(121)가 상기 데이터 배선(D)의 상부에 위치할 수 있고, 데이터 배선(D)이 액티브층(120)을 형성한 후에 형성되는 것일 경우 데이터 배선(D)이 소스 전극부(121)의 상부에 위치할 수도 있으며, 액티브층(120)에 소스 전극부(121)를 형성하지 않고 이의 상부에 ESL(132)를 위치시켜 채널부(131)로 유지함으로써 액티브층(120)이 채널부(131)와 데이터 전극부(122)로 구분되는 경우, 데이터 배선(D)의 일 측면을 연장하여 상기 액티브층(120)의 채널부(131)에 연결시킬 수 있다.
단, 데이터 배선(D)의 일 측면을 연장하여 상기 액티브층(120)의 채널부(131)에 연결하는 경우, 데이터 배선(D)은 상기 액티브층(120) 보다 먼저 형성되어야 한다.
상기와 같은 어레이 기판(101)은 도 5에 도시된 바와 같이 절단선 I-II를 따라 잘라낼 경우 그 구성을 더 자세히 볼 수 있다.
어레이 기판(101)의 상부에는 제 1 게이트 전극(111)이 형성되고, 제 1 게이트 전극(111)의 상부에는 게이트 절연막(115)이 형성되어있고, 게이트 절연막(115)의 상부에는 소스 전극부(121)와 드레인 전극부(122)와 채널부(131)가 형성된 액티브층(120) 및 채널부(131)의 상부에 형성된 ESL(132)이 형성된다.
이때, 상기에서 설명한 바와 같이 소스 전극부(121)와 드레인 전극부(122)는 도체 특성을 나타내고, 채널부(131)는 반도체 특성을 나타내기 때문에 소스 전극부(121)와 드레인 전극부(122), 채널부(131)가 동일한 물질로 형성되어 서로 연결된 경우에도 연결로 인한 오작동이 발생하지 않는다.
그리고, 액티브층(120) 및 ESL(132)의 상부에는 절연층(125)이 형성되고, 절연층(125)의 상부에는 제 2 게이트 전극(112)이 형성된다.
절연층(125)에는 제 1 게이트 전극(111)을 노출할 수 있는 게이트 콘택홀(도 4의 GCT)과 드레인 전극부(122)를 노출할 수 있는 드레인 콘택홀(도 4의 DCT)이 형성되어 있고, 제 2 게이트 전극(112)은 절연층(125)에 형성된 게이트 콘택홀(도 4의 GCT)을 통하여 제 1 게이트 전극(111)과 연결된다.
제 2 게이트 전극(112)의 상부에는 보호막(135)이 존재하며, 보호막(135)에 의해 보호막(135)의 상부에 형성되는 화소 전극(140)과 이격된다.
이때, 보호막(135)에는 절연층(125)과 함께 드레인 전극부(122)를 노출시키는 드레인 콘택홀(도 4의 DCT)이 형성되어 있는 것으로, 이를 통하여 화소 전극(140)은 드레인 전극부(122)에 연결될 수 있다.
상기 구조와 같이 형성된 박막 트랜지스터는 도체화 된 산화물 반도체로 제조된 소스 전극부(121)와 드레인 전극부(122)를 구비함으로써 금속으로 제조된 소스 및 드레인 전극과 절연층(125)의 낮은 접착력을 해소할 수 있게 되어 절연층(125) 이탈로 인한 불량이 발생하지 않게 된다.
제 1 및 제 2 게이트 전극(111, 112)은 금속 물질로 형성된 것으로, 게이트 콘택홀(도 4의 GCT)을 통하여 서로 연결되어 있는 것이 특징이다.
이때, 제 1 및 제 2 게이트 전극(111, 112)은 듀얼 게이트로, 액티브층(120)의 전류 이동도를 높일 수 있어 소스 전극부(121)에 인가된 전압을 드레인 전극부(122)에 인가시키기 수월하게 되어 전류 인가 특성을 향상시킬 수 있다.
상기와 같은 박막 트랜지스터는 액티브층(120)을 도체화하는 공정이 반드시 필요한 것으로, 액티브층(120)과 소스 전극부(121), 드레인 전극부(122)를 동일한 층에 형성할 수 있을 경우, 박막 트랜지스터의 형태에 제한받지 않고 변경할 수 있다.
상기와 같은 박막 트랜지스터를 제조하기 위한 제조 방법은 아래 도 6a 내지 도 6f와 도 7a 내지 도 7b를 참조하여 설명하도록 한다.
도 6a 내지 도 6h 는 본 발명의 실시예에 따른 박막 트랜지스터를 형성하는 공정을 나타낸 평면도이고, 도 7a 내지 도 7h는 공정 순서에 따라 도 4의 절단선 I-II를 따라 절단한 부분에 대한 단면도이다.
도 6a 및 도 7a에 도시된 바와 같이, 본 발명의 실시예에 따른 어레이 기판(101)을 제조하기 위하여 게이트 배선(G)과 제 1 게이트 전극(111)을 형성한다.
이때, 도 6a 및 도 7a에 도시된 형태의 게이트 배선(G)과 제 1 게이트 전극(111)을 형성하기 위하여, 도 7a에 도시된 바와 같이 어레이 기판(101)의 상부에 게이트 배선과 게이트 전극을 형성하기 위한 게이트 배선 형성 물질(110a)을 증착한다.
이때, 게이트 배선 형성 물질(110a)은 채널부(도 5의 131)에 빛이 전달되지 않도록 반사율, 또는 차광율이 높은 금속으로 형성된 것을 사용하는 것이 바람직하다.
이후, 도 6a 및 도 7b에 도시된 바와 같이 제 1 포토 레지스트(미도시)를 적층한 후, 게이트 배선(G)과 제 1 게이트 전극(111)이 형성되는 위치에 투과부(O)와 차광부(C)가 형성된 제 1 마스크(M1)로 제 1 포토 레지스트(미도시)를 노광하여 제 1 포토 레지스트 패턴(151)을 형성하고, 게이트 배선(G)과 제 1 게이트 전극(111)을 형성하기 위해 제 1 포토 레지스트 패턴(151)의 외부로 노출된 게이트 배선 형성 물질(도 7a의 110a)을 제거한다.
이때, 제 1 게이트 전극(111)은 판의 형태를 나타내도록 형성된 것으로, 후속하는 공정에 의해 형성되는 채널부(도 5의 131)가 빛에 의해 반응하여 소스 전극의 전압을 드레인 전극으로 인가시키지 않도록 형성되는 것이 바람직하다.
여기서, 본 발명의 실시예에서는 도 6c에 도시된 바와 같이 게이트 절연막(도 7h의 115)을 적층 후, 별도의 금속 증착 공정 및 식각 공정을 통하여 데이터 배선(D)을 액티브층(도 7h의 120)보다 먼저 형성한 것을 예로 들어 설명한다.
이후, 도 6c 및 도 7c에 도시된 바와 같이 액티브층(120)과 ESL(132)를 형성하기 위하여, 어레이 기판(101)의 상부에 게이트 절연막(115)과, 데이터 배선(D)의 상부에 중첩되도록 형성된 IGZO 재질의 액티브층(120)과, ESL층(135) 및 제 2 포토 레지스트(미도시)를 순차적으로 적층하고, 투과부(O)와 차광부(C), 반투과부(H)가 형성된 제 2 마스크 레이어(M2)를 위치시켜 어레이 기판(101)을 노광한다.
이 공정에 의하여, 어레이 기판(101)의 상부에는 제 1 및 제 2 패턴부(152a, 152b)를 포함하는 제 2 포토 레지스트 패턴(152)이 위치하게 된다.
이때, 제 1 패턴부(152a)는 차광부(C)와 대응하도록 위치한 것으로, 반투과부(H)와 대응하도록 위치한 제 2 패턴부(152b)에 비해 높게 형성되는 것이 특징이다.
또한, 게이트 절연막(115)의 상부에 형성된 액티브층(120)은 적층되는 당시에 반도체의 성질을 나타내는 것으로, 후속 공정에 의해 일부가 도체화 되는 것을 예로 든 것이다.
이후, 도 6c 및 도 7d에 도시된 바와 같이, 제 2 포토 레지스트 패턴(152)의 외부로 노출된 ESL층(도 7c의 135) 및 액티브층(120)을 식각한다.
이때, 제 2 포토 레지스트 패턴(152)의 외부에 노출된 위치의 ESL층(도 7c의 135)과 액티브층(120)은 식각되어 게이트 절연막(115)을 노출하게 되고, 제 1 패턴부(도 7c의 152a)에 대응하는 위치의 ESL층(도 7c의 135)과 액티브층(120)은 제 1 패턴부(도 7c의 152a)에 의해 식각되지 않고, 제 2 패턴부(도 7c의 152b)에 대응하는 위치의 액티브층(120)은 제 2 패턴부(도 7c의 152b) 및 ESL층(도 7c의 135)에 의해 식각되지 않게 되어 도 6c와 동일한 형태를 나타낼 수 있게 된다.
본 발명의 실시예에서는 데이터 배선(D)이 형성된 후, 액티브층(120)이 형성되는 것을 예로 들고 있으므로, 액티브층(120)에 비해 먼저 형성된 데이터 배선(D)의 상부에도 제 1 패턴부(도 7c의 152a)와 동일한 높이의 제 2 포토 레지스트 패턴(152)이 형성되는 것이 바람직하다.
이후, 도 6d 및 도 7e에 도시된 바와 같이 ESL(132)의 외부로 노출된 액티브층(120)에 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 진행한다.
PECVD 공정은 플라즈마를 이용하여 물질, 특히 액티브층(120)의 표면 특성을 변화시키는데 사용하는 것으로, 이 공정은 아르곤(Argon, Ar) 기체를 포함하는 것일 수 있다.
이때, PECVD 공정은 액티브층(120)을 형성하는 IGZO의 산소의 비율을 감소시켜 전기 전도율을 상승시키기 위한 것으로, IGZO를 구성하는 물질 중 인듐:갈륨:아연:산소 비율이 1:1:1:2.7 이하의 비율을 나타내도록 하는 것이 바람직하며, 상기 PECVE 공정은 IGZO를 구성하는 산소의 비율을 감소시킬 수 있는 장비 및 공정으로 대체할 수 있다.
상기와 같이 산소의 비율을 감소시키는 공정을 진행한 액티브층(120)이 형성된 어레이 기판(101)에는 데이터 배선(D)과 연결된 소스 전극부(121)와, 소스 전극부(121)의 둘레를 따라 위치하며, 상부에 ESL(132)이 위치하는 채널부(131)와, 채널부(131)에 의해 소스 전극부(121)와 이격된 드레인 전극부(122)를 나타내게 된다.
이때, 상기 소스 전극부(121)와 채널부(131), 드레인 전극부(122)는 액티브층(120)의 영역 내에서 정의되는 것으로, ESL(132)의 외부로 노출된 소스 전극부(121)와 드레인 전극부(122)는 PECVD 공정에 의해 산소의 비율이 감소하여 높은 전기 전도율을 나타내고, 채널부(131)는 ESL(132)에 의해 가려져 산소의 비율이 유지되므로 일정 전압 이상에서만 높은 전기 전도율을 나타내는 반도체 특성을 나타낸다.
또한, 상기에는 소스 전극부(121)를 제외한 채널부(131) 및 드레인 전극부(122)가 'ㄷ'과 같은 형태로 구분되는 것을 도시하고 있으나, 이의 형태는 제한되지 않는 것으로, 소스 전극부(121)와 드레인 전극부(122)가 직접적으로 연결되지 않고, 이들의 사이에 채널부(131)가 위치하는 모든 형태를 나타낼 수 있다.
이와 같이 구성된 액티브층(120)은 소스 전극부(121)와 채널부(131), 드레인 전극부(122)가 서로 연결되어 있음에도 불구하고 소스 및 드레인 전극, 채널부를 구비한 일반적인 구조의 박막 트랜지스터와 동일하게 구동될 수 있다.
이후, 도 6e 및 도 7g에 도시된 바와 같이, 소스 및 드레인 전극부(121, 122)와 채널부(131)가 형성된 어레이 기판(101)의 상부에 절연층(125)과, 제 2 게이트 전극 형성 물질(110b)과 제 3 포토 레지스트(미도시)를 적층한 후, 제 3 마스크 레이어(M3)를 이용하여 제 3 포토 레지스트(미도시)를 노광함으로써 제 3 포토 레지스트 패턴(153)을 형성한다.
이후, 도 6e 및 도 7h에 도시된 바와 같이 제 3 포토 레지스트 패턴(153)의 외부로 노출된 제 2 게이트 전극 형성 물질(도 4g의 110b)을 식각함으로써 제 2 게이트 전극(112)을 형성한다.
이때, 제 2 게이트 전극 형성 물질(110b)을 제 1 게이트 전극(111)과 연결한 상태에서 식각하여 제 1 게이트 전극(111)과 연결된 제 2 게이트 전극(112)을 형성할 수 있는데, 이 경우 상기 절연층(125)과 제 1 게이트 전극(111)이 중첩된 영역에 게이트 콘택홀(GCT)을 형성하는 공정을 추가하여 상기 제 1 게이트 전극(111)이 노출되도록 할 수 있다.
또한, 제 2 게이트 전극(112)을 형성한 후, 제 2 게이트 전극(112)과 제 1 게이트 전극(111)이 중첩되는 위치에 게이트 콘택홀(GCT)을 형성하고, 이의 상부에 제 1 게이트 전극(111)과 제 2 게이트 전극(112)을 연결하는 전도성 물질을 증착, 식각할 수도 있다.
이후, 제 2 게이트 전극(112)이 형성된 어레이 기판(101)의 상부에 보호막(도 5의 135) 및 드레인 전극부(122)와 연결된 화소 전극(도 5의 140)을 형성함으로써 전계 형성, 또는 전자 주입을 수행할 수 있는 박막 트랜지스터를 형성할 수 있다.
종래의 구조를 갖는 박막 트랜지스터는 소스 전극과 드레인 전극으로 형성되어 보호막의 인장력이 낮아 뜯김 현상이 발생하고, 이에 따라 게이트 전극, 또는 화소 전극이 소스 전극, 또는 드레인 전극과 접촉되어 접촉 불량이 발생하는 경우가 발생하였으나, 상기한 바와 같이 형성되는 박막 트랜지스터는 소스 전극과 드레인 전극이 금속으로 형성되지 않아 이의 상부에 형성되는 절연층(125)과의 접착력이 뛰어나기 때문에 절연층(125)의 이탈이 발생하지 않으며, 이에 따라 제 2 게이트 전극(112)이 소스, 또는 드레인 전극에 연결되는 불량이 발생하지 않는 효과가 있다.
본 발명의 실시예에서는 게이트 절연막(115)을 형성한 후, 데이터 배선(D)을 형성하여 데이터 배선(D)의 상부에 액티브층(120)과 ESL(132)을 적층하는 것을 나타내고 있으나, 이는 본 발명의 바람직한 하나의 실시예로, 전술한 바와 같이 데이터 배선(D)의 형성 순서 및 데이터 배선(D)에서 연장되어 형성된 소스 전극을 구비함으로써 본 발명의 실시예에 따른 박막 트랜지스터를 형성할 수도 있다.
또한, 본 발명의 실시예에서는 제 1 및 제 2 게이트 전극이 형성된 듀얼 게이트 구조를 예로 들어 설명하였으나, 이는 본 발명의 실시예에 따른 하나의 실시예일 뿐이며, 단일 게이트를 비롯하여 보텀 게이트(Bottom Gate) 및 듀얼 게이트(Top Gate) 구조에도 적용할 수 있는 것임은 자명한 것이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 : 어레이 기판
111 : 제 1 게이트 전극
112 : 제 2 게이트 전극 115 : 게이트 절연막
120 : 액티브층 121 : 소스 전극부
122 : 드레인 전극부 131 : 채널부
132 : ESL 135 : 보호막
140 : 화소 전극
112 : 제 2 게이트 전극 115 : 게이트 절연막
120 : 액티브층 121 : 소스 전극부
122 : 드레인 전극부 131 : 채널부
132 : ESL 135 : 보호막
140 : 화소 전극
Claims (12)
- 기판과;
상기 기판의 상부에 형성된 제 1 게이트 전극과;
상기 제 1 게이트 전극의 상부에 형성된 게이트 절연막과;
상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 형성된 소스 전극부와, 상기 소스 전극부와 이웃하는 채널부와, 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 상기 채널부에 의해 상기 소스 전극부와 이격된 드레인 전극부를 포함하는 액티브층과;
상기 채널부의 상부에 위치하는 에치 스토퍼와;
상기 액티브층 및 상기 채널부의 상부에 형성되는 보호막
을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서,
상기 보호막의 상부에 위치하며, 상기 보호막에 형성된 게이트 콘택홀을 통하여 상기 제 1 게이트 전극과 연결되는 제 2 게이트 전극을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서,
상기 액티브층은 Si 계열, 산화물 반도체, 탄소 나노 튜브를 포함하는 그래핀, 나이트라이드 계열 및 유기 반도체 중 선택된 어느 하나인 것을 포함하는 박막 트랜지스터.
- 기판과;
상기 기판상에 형성된 게이트 배선과;
상기 게이트 배선에서 연장되어 형성된 제 1 게이트 전극과;
상기 게이트 배선 및 제 1 게이트 전극의 상부에 형성된 게이트 절연막과;
상기 게이트 절연막의 상부에 상기 게이트 배선과 수직하도록 형성된 데이터 배선과;
상기 데이터 배선과 연결되고 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 형성된 소스 전극부와, 상기 소스 전극부와 이웃하는 채널부와, 상기 제 1 게이트 전극의 일부 면에 대응하는 위치에 상기 채널부에 의해 상기 소스 전극부와 이격된 드레인 전극부를 포함하는 액티브층과;
상기 채널부의 상부에 위치하는 에치 스토퍼와;
상기 액티브층 및 상기 채널부의 상부에 형성되는 보호막과;
상기 보호막에 형성된 드레인 콘택홀을 통하여 상기 드레인 전극부와 연결되는 화소 전극
을 포함하는 어레이 기판.
- 제 4 항에 있어서,
상기 제 1 게이트 전극은 상기 보호막의 상부에 형성된 제 2 게이트 전극과, 상기 제 2 게이트 전극의 상부에 위치하여 상기 제 2 게이트 전극과 상기 화소 전극을 이격시키며 상기 드레인 전극부를 포함하는 절연막이 더욱 형성된 것을 포함하는 어레이 기판.
- 제 4 항에 있어서,
상기 액티브층은 Si 계열, 산화물 반도체, 탄소 나노 튜브를 포함하는 그래핀, 나이트라이드 계열 및 유기 반도체 중 선택된 어느 하나인 것을 포함하는 어레이 기판.
- 제 4 항에 있어서,
상기 소스 전극부는 상기 데이터 배선의 상부에 위치하여 상기 데이터 배선과 전기적으로 연결되는 것을 포함하는 어레이 기판.
- 제 4 항에 있어서,
상기 소스 전극부는 상기 데이터 배선의 하부에 위치하여 상기 데이터 배선과 전기적으로 연결되는 것을 포함하는 어레이 기판.
- 기판에 게이트 배선 및 제 1 게이트 전극을 형성하는 단계와;
상기 게이트 배선 및 게이트 전극의 상부에 게이트 절연막을 적층하는 단계와;
상기 게이트 절연막의 상부에 액티브층 및 에치 스토퍼층을 순차적으로 적층하는 단계와;
상기 액티브층 및 에치 스토퍼층의 상부에 포토 레지스트 패턴을 형성하는 단계와;
상기 포토 레지스트 패턴의 외부로 노출된 상기 에치 스토퍼층을 일부 식각하여 액티브층의 일부를 노출시키는 단계와;
노출된 상기 액티브층을 도체화하는 단계와;
상기 액티브층 및 상기 에치 스토퍼층의 상부에 보호막을 적층하는 단계와;
상기 보호막의 상부에 제 2 게이트 전극을 형성하는 단계와;
상기 게이트 전극의 상부에 절연막을 형성하는 단계와;
상기 절연막의 상부에 위치하며, 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계
를 포함하는 어레이 기판의 제조 방법
- 제 9 항에 있어서,
상기 게이트 절연막을 적층하는 단계는,
상기 데이터 배선을 형성하는 단계를 포함하는 어레이 기판의 제조 방법.
- 제 9 항에 있어서,
상기 노출된 상기 액티브층을 도체화하는 단계는, 상기 데이터 배선을 형성하는 단계를 더욱 포함하는 어레이 기판의 제조 방법
- 제 9 항에 있어서,
상기 포토 레지스트 패턴을 형성하는 단계는,
차광부와, 투과부와, 반투과부가 형성된 마스크 레이어를 준비하는 단계와;
상기 마스크 레이어로 포토 레지스트를 노광하여 제 1 패턴부와, 상기 제 1 패턴부에 비해 낮은 높이를 갖는 제 2 패턴부를 형성하는 단계
를 더욱 포함하는 어레이 기판의 제조 방법
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150066260A true KR20150066260A (ko) | 2015-06-16 |
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ID=53514695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| KR (1) | KR102287058B1 (ko) |
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