KR20070111299A - 반도체 장치의 구조 및 그 제조 방법 - Google Patents

반도체 장치의 구조 및 그 제조 방법 Download PDF

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Abstract

절연 기판을 포함하는 반도체 장치의 구조가 제공된다. 채널층은 절연 기판 상에 배치된다. 복수의 도핑층들은 절연 기판 상에 배치되고 채널층으로부터 돌출되며, 채널층에 대하여 서로 다른 연장 방향을 갖는 적어도 두 개의 소스/드레인 전극 쌍들을 갖는다. 게이트 절연막은 채널층 상에 배치된다. 게이트막은 게이트 절연막 상에 배치된다. 예를 들면, 적어도 하나의 소스/드레인 전극 쌍의 연장 방향은 제1 방향이며, 다른 소스/드레인 전극 쌍의 연장 방향은 제2 방향이다.

Description

반도체 장치의 구조 및 그 제조 방법{STRUCTURE OF SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 개략적인 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 개략적인 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 구조를 설명하기 위한 개략적인 평면도이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따라 도 2의 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구조를 설명하기 위한 개략적인 평면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 의한 전기적 충격에 따른 전송 특성 곡선의 변화를 나타내는 그래프이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 의한 전기적 충격에 따른 전송 특성 곡선의 변화를 나타내는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200：기판 102, 202：채널층
104, 204：돌출부 106, 206：게이트 절연막
108：게이트막
206a, 206b, 208a, 208b, 210a, 210b, 212a, 212b：돌출부
본 발명은 반도체 장치에 관한 것이다. 보다 상세하게는, 본 발명은 통상의 반도체 장치의 제조 공정에 이용되고 추가적인 공정 없이 전기적 충격을 주어 반도체 장치 내부들의 손상을 용이하게 검출할 수 있는 검사용 반도체 트랜지스터에 관한 것이다.
최근, 평판 디스플레이 장치가 점점 대중화되고 종래의 CRT(Cathode Ray Tube) 장치를 대체함에 따라, 박막 트랜지스터 액정표시장치 관련 산업들이 빠르게 발전하고 있다. 이중 무엇보다도 중요한 구성 요소인 박막 트랜지스터(Thin Film Transistor; TFT)가 현재 가장 중요한 부분들 중의 하나로 인정된다.
박막 트랜지스터(TFT)의 액티브 영역은 단결정 실리콘보다 폴리실리콘 또는 비정질 실리콘을 포함하는 것으로 일반적으로 알려져 있다. 박막 트랜지스터의 액티브 영역이 다수의 결함을 갖는 폴리실리콘 또는 비정질 실리콘을 포함하는 경우, 박막 트랜지스터 소자는 신뢰성과 같은 많은 문제를 야기한다. 따라서 박막 트랜지스터의 신뢰성을 향상시키는 것이 시급하다.
채널 영역으로도 알려진 박막 트랜지스터의 액티브 영역은 게이트 구조물 아래의 영역이다. 종래에는 일정한 구동 전압 하에서 채널 영역의 손상을 발견하기 위하여, 일련의 테스트 구동 전압이 게이트, 소스 및 드레인 전극들에 인가되어 트랜지스터에 전기적인 충격이 가해진다. 일정 시간동안 전기적 충격이 인가된 후, 트랜지스터의 특성 곡선을 측정하여 전기적 충격의 인가에 따른 트랜지스터의 특성 변화를 검사한다.
그러나 종래의 측정 방법에 따르면 검사용 트랜지스터를 제조하기 위한 추가적인 공정이 필요하다. 또한, 종래의 측정 방법은 트랜지스터의 전체적인 구조를 단지 테스트하는 전체적인 테스트만 할 수 있는 것에 불과하며, 검사용 트랜지스터의 구조에 의하여 채널 영역의 여러 부분들을 측정할 수 없다. 따라서 종래의 측정 방법은 측정 오류를 일으킬 수 있다. 가능한 상황의 하나로서, 예를 들면, 채널 영역의 일부가 훼손될 수 있다. 그러나 전체적인 테스트에 있어서, 일정한 편차가 발생하여 오염 부분의 존재를 인식할 수 없다. 이에 따라, 종래의 측정 결과는 측정 오류를 일으킬 수 있다.
본 발명의 일 목적은 간단한 분석으로 소자의 훼손을 완벽하게 검출하여 소자의 신뢰성을 향상시키기 위한 연구 및 개발에 이용될 수 있는 특별한 소스/드레인 전극 구조를 포함하는 반도체 장치의 구조를 제공하는 것이다.
본 발명의 다른 목적은 간단한 분석으로 소자의 훼손을 완벽하게 검출하여 소자의 신뢰성을 향상시키기 위한 연구 및 개발에 이용될 수 있는 특별한 소스/드 레인 전극 구조를 포함하는 반도체 장치의 구조를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 구조는 절연 기판을 포함한다. 채널층은 상기 절연 기판 상에 배치된다. 복수의 도핑층들이 상기 절연 기판 상에 배치되고 상기 채널층으로부터 돌출되며, 상기 채널층에 대하여 서로 다른 연장 방향을 갖는 적어도 두 개의 소스/드레인 전극 쌍들을 갖는다. 게이트 절연막은 상기 채널층 상에 배치된다. 게이트막은 상기 게이트 절연막 상에 배치된다.
본 발명의 일 실시예에 따른 상기 반도체 장치의 구조에 있어서, 적어도 하나의 상기 소스/드레인 전극 쌍의 연장 방향은 제1 방향이며, 상기 소스/드레인 전극 쌍 중 다른 하나의 연장 방향은 제2 방향이다. 예를 들면, 상기 제1 방향은 상기 제2 방향에 대해 직교한다.
본 발명의 일 실시예에 있어서, 상기 제1 방향은 상기 채널층의 길이 방향이고, 상기 제2 방향은 상기 채널층의 종단 방향이며, 적어도 두 개의 상기 소스/드레인 전극 쌍들은 상기 제2 방향으로 배열된다.
본 발명의 일 실시예에 있어서, 상기 소스/드레인 전극 쌍들의 각각의 연장 방향은 적어도 3개의 방향을 포함한다.
상술한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 있어서, 절연 기판을 제공한 후, 상기 절연 기판 상부 에, 채널층과 복수의 돌출 영역을 갖는 패터닝된 도전막을 형성한다. 이후, 상기 절연 기판 상부에 상기 패터닝된 도전막의 일부를 덮으며 상기 돌출 영역은 노출 영역을 각기 갖는 게이트 구조막을 형성한다. 이어서, 적어도 상기 패터닝된 도전막의 상기 노출 영역을 도핑하는 도핑 공정을 수행하여 복수의 소스/드레인 영역들을 형성한다.
본 발명의 일 실시예에 있어서, 상기 소스/드레인 영역들은 복수 개의 소스/드레인 전극 쌍을 형성하며, 상기 소스/드레인 전극 쌍 중 적어도 하나는 제1 방향으로 연장되고, 상기 소스/드레인 전극 쌍 중 적어 다른 하나는 제2 방향으로 연장된다.
본 발명에 따른 반도체 장치의 구조에 따르면, 복수 개의 소스/드레인 전극들이 채널 영역의 주변 상에 형성된다. 모든 두 개의 소스/드레인 전극들은 한 쌍의 소스/드레인 전극을 형성하고 한 쌍의 소스/드레인 전극들 및 게이트는 박막 트랜지스터(TFT)를 형성하여, 두 개의 소스/드레인 전극들의 연장 방향으로 채널 영역에 전기적 충격을 측정하거나 인가한다. 따라서 신뢰성 테스트를 수행할 때, 본 발명에 의하여 제공되는 전술한 구조물이 여러 부들을 측정하여 정확한 분석할 수 있으므로 생산물의 신뢰성을 효율적으로 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 구조 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
도 1a는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 개략적인 단면도이다. 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 개략적인 평면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 구조는 기판(100) 상에 배치된 채널층(102)을 포함한다. 기판(100)은 실리콘 산화물 절연 기판과 같은 절연 기판을 포함한다. 채널층(102)은, 예를 들면, 폴리실리콘막을 포함한다. 돌출부(104)는 채널층(102)의 주변 상에 배치된다. 돌출부(104)는, 예를 들면, 소스/드레인 전극 쌍을 이루는 두 개의 도핑된 소스/드레인 전극들(104)을 포함한다. 바람직하게는, 채널층(102) 및 소스/드레인 전극들(104)은 하나의 구조막으로서, 동일 평면상에 배치되어 하나의 동일한 포토리소그래프 공정 및 에칭 공정으로 형성될 수 있음을 알 수 있다. 이에 대해서는 이하에서 상세하게 설명한다.
게이트 절연막(106) 및 게이트막(108)을 포함하는 게이트 구조막은 기판(100) 상부에 형성되어 채널층(102)을 덮는다. 예를 들면, 게이트막(108)은 폴리실리콘막 또는 금속막을 포함할 수 있다. 예를 들면, 게이트막(108) 및 소스/드레인 전극들(104)은 동일한 도핑 공정을 이용하여 N형(N-type) 불순물 또는 P형(P-type) 불순물들과 같은 불순물들로 도핑될 수 있다.
단지 두 개의 소스/드레인 전극들(104)이 도 1b에 도시된 바와 같이 반도체 장치의 구조를 설명하기 위한 예로서 기술되어 있으며, 이에 따라 채널층(102)에 대한 오직 하나의 방향, 즉 길이 방향(longitudinal direction)으로 알려진 두 개의 소스/드레인 전극들(104)의 연장 방향의 측정 방향이 존재한다. 그러나 이와 같은 길이 방향을 따라 채널층(102)의 다른 영역들은 측정될 수 없다.
따라서 도 1b에 도시된 구조에 있어서, 본 발명은 개선된 소스/드레인 전극 구조물을 추가적으로 제공한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 설명하기 위한 개략적인 평면도이다.
도 2를 참조하면, 도 2에서의 한 쌍의 소스/드레인 전극들을 따라 절단된 단면의 구조는 도 1a의 경우와 유사하다. 반도체 소자의 구조는 기판(200) 상에 배치된 채널층(202)을 포함한다. 복수개의 돌출 영역들도 채널층(202)의 주변 상에 배치된다. 돌출 영역은 복수 개의 소스/드레인 전극들로서 기능하는 도핑층들(206a, 206b)을 포함한다. 바람직하게, 도핑층들(206a, 206b)은 한 쌍의 소스/드레인 전극을 이룬다. 다른 도핑층들(208a, 208b) 및 도핑층들(210a, 210b)은 다른 소스/드레인 쌍을 각기 이룬다. 또한, 또 다른 도핑층들(212a, 212b)은 다른 소스/드레인 쌍을 이룬다. 이후, 게이트 절연막 및 게이트막을 포함하는 게이트 구조막(204)이 기판(200) 상부에 형성되고 채널층(202)을 덮는다.
명백히 소스/드레인 전극 쌍의 구성은 상술한 구조와 다를 수 있고, 두 개의 소스/드레인 전극들은 선택되어 한 쌍의 소스/드레인 전극들을 이룰 수 있다. 예를 들면, 소스/드레인 전극(206a) 및 소스/드레인 전극(210a)은 한 쌍의 소스/드레인 전극을 이룰 수 있으며, 한편으로 소스/드레인 전극(206a) 및 소스/드레인 전극(210b)도 역시 다른 한 쌍의 소스/드레인 전극을 이룰 수 있다. 그러나 한 쌍의 소스/드레인 전극들은 실제 설계에서 두 개의 방향으로 배치될 수도 있다. 예를 들면, 소스/드레인 전극들(206a, 206b)의 연장 방향은 길이 방향(longitudinal direction)으로 정의되며, 소스/드레인 전극들(208a, 208b)의 연장 방향은 교차 방향(traverse direction)으로 정의된다. 예를 들면, 채널층(202)은 상기 길이 방향을 따라 여러 개의 영역으로 구분된다. 소스/드레인 전극들(210a, 210b) 및 소스/드레인 전극들(212a, 212b)은 상기 교차 방향으로 각각 추가되어 이에 따라 여러 영역들의 불량을 탐지한다. 명백하게 다른 한 쌍의 소스/드레인은 상기 길이 방향으로 정렬되어, 실제의 설계에서 본 발명으로부터 변형될 수 있으며, 이에 대한 상세한 설명은 생략하기로 한다. 다시 말하면, 여러 쌍의 소스/드레인 전극의 방향은 3개 이상을 포함할 수 있다.
예를 들면, 상기 길이 방향은 전기적 충격을 인가하는 방향일 수 있다. 전기적 충격은 게이트 및 소스간의 전압차(Vgs)를 주어 일어날 수 있으며, 드레인과 소스간의 전압차(Vds)를 주어 발생할 수 있다. 일정 시간 경과 후, 인가된 전압이 제거된다. 이후, 두 개의 소스/드레인 전극들이 선택되어 상응하는 부분의 특성을 측정한다. 실제적인 측정값의 결과치들은 도 5a 내지 도 5d 와 도 6a 내지 도 6d를 참조하여 후술한다.
이하, 전술한 반도체 구조물의 제조 공정에 관한 실시예들을 기술한다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 도 2의 반도체 장치의 제조 방법을 설명하기 위한 개략적인 평면도들이다.
도 3a를 참조하면, 절연 기판(200)이 제공되어 기판층으로 기능한다. 절연 기판(200)은 예를 들면, 실리콘 산화물 기판이다. 폴리실리콘막에 해당될 수 있는 도전막(201)은 기판(200) 상부에 형성된다. 도전막(201)을 형성하기 위한 공정은 화학 기상 증착(CVD) 공정일 수 있다. 도 2에 도시된 바와 같이 주변부에 형성된 복수 개의 돌출부들(206a, 206b, 208a, 208b, 210a, 210b, 212a, 212b)을 갖는 구조물이 사진 및 식각 공정들에 의하여 도전막(201)의 일부로부터 형성된다.
도 3B를 참조하면, 게이트 절연막 및 게이트막이 기판(200) 상부에 형성되어, 사진 식각 공정을 통하여 게이트 절연막(300) 및 게이트막(302)이 정의된다. 게이트 절연막(300) 및 게이트막(302)은 도전막(201) 상에 게이트 구조막(204)을 형성한다. 게이트 구조막(204)은 도전막(201)의 일부를 덮고, 노출된 도전막의 일부는 후속하여 형성되는 복수의 소스/드레인 전극들이 된다.
도 3c를 참조하면, 도핑 공정(304)이 수행되어 게이트막(302) 및 도전막(201)의 노출부에 소정 도전형의 불순물을 도핑하여 소스/드레인 전극들(206a, 206b)을 형성한다. 또한, 도전막(201)중 게이트 구조막(204)에 의하여 덮여진 부분은 채널 영역(202) 즉 트랜지스터의 액티브 영역으로서 기능한다.
본 발명의 일 실시예에 따라 제조된 반도체 장치의 구조는 장치의 손상을 용이하게 탐지할 수 있다. 그러나 본 발명에 따른 제조 방법은 다른 통상적인 소자들을 제조하는 공정에서도 이용될 수 있다. 따라서 추가적인 공정 없이 테스트용 반 도체 장치의 구조물을 제조할 수 있으므로, 본 발명에 의하면 제조비용의 증가를 기본적으로 야기하지 않는다.
동일한 제조 공정을 통해 상술한 배열과 다른 소스/드레인 전극들이 제조될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구조를 설명하기 위한 개략적인 단면도이다.
도 4를 참조하면, 게이트 구조물(400) 아래에 배치된 채널 영역은, 예를 들면, 폴리실리콘을 포함하는 액티브 영역이다. 복수 개의 소스/드레인 전극들(402)은 채널 영역의 주변부 상에 배치된다. 모든 두 개의 소스/드레인 전극들은 트랜지스터의 구동을 위하여 선택되어, 여러 부분의 전류를 측정하거나 다른 변수를 테스트할 수 있다.
본 발명에 따른 특정된 소자 구조물은 전기적 충격에 노출될 수 있는 소자의 액티브 영역에서의 여러 부분들의 손상을 분석하는 데 이용되거나, 종래의 신뢰성 측정을 통하여 탐지되지 못한 정보까지도 측정할 수 있다. 따라서 종래의 측정으로부터의 오류를 피할 수 있을 뿐만 아니라, 장치의 신뢰성을 개선하기 위한 구조물의 형태들이 참고로 제공될 수 있다.
액티브 영역에서의 여러 부분의 손상을 측정하기 위한 예들이 아래에 주어진다. 이는, 본 발명이 향상된 신뢰성 분석을 제공하고 있음을 나타낸다.
첫째, 인가 조건이 기술된다. 도2를 다시 참조하면, 예를 들어, 소스/드레인 전극들(206a, 206b)이 전기적 충격을 받을 수 있는 단자로 사용된다. 전압(Vg=10V) 이 게이트막(302)에 인가되고 전압(VD=20V)이 드레인(206b)에 인가되며, 소스(206a)는 접지된다. 또한, 전술한 전압들이 1000초 동안 유지된다. 이후, 소스/드레인 전극들(206a, 206b)이, 예를 들면, 분석 및 테스트를 위하여 길이 방향의 연장 방향을 따라 소스 단부, 중앙부 및 드레인 단부로 구분된다. 상기 소스 단부는 소스/드레인 전극들(208a, 208b)에 의하여 측정되며, 상기 중앙부는 소스/드레인 전극들(210a, 210b)에 의하여 측정되며, 상기 드레인 단부는 소스/드레인 전극들(212a, 212b)에 의하여 측정될 수 있다. 본 실시예에 있어서, 단지 한 쌍의 소스/드레인 전극들이 상기 길이 방향에서의 소스/드레인 전극들을 설명하기 위한 예로서 고려된다. 그러나 이러한 방법이 유일한 방법은 아니다. 일반적인 제조 차원(dimension)을 고려할 때, 채널 영역(202)의 종단폭은 Ws로 나타내며, 예를 들면 약 5㎛ 정도이다. 또한, 채널 영역(202)의 세로 길이는 L로 나타내며, 예를 들면, 약 10㎛ 정도이다. 게이트의 폭은 WG로 나타내며, 예를 들면, 약 7㎛ 정도이다. 길이 방향으로 소스 단부 및 드레인 단부의 길이는, 예를 들면, 약 1㎛ 정도이다. 중앙부의 길이는 예를 들면, 약 7㎛ 정도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따라 전기적 충격에 따른 전송 특성 곡선의 변화를 나타내는 그래프이다.
도 5a는 소스/드레인 전극들(206a, 206b)에 의하여 측정된 길이 방향으로의 드레인의 게이트 전압(VG)와 전류(ID)간의 특성 곡선을 나타낸다. 여기서, VG는 게이트 전압을 나타낸다. 점선은 전기적 충격을 인가하기 전 원래의 반도체 측정 장 치의 특성 곡선을 나타내며, 실선은 전기적 충격을 인가한 후 반도체 측정 장치의 특성 곡선을 나타낸다. 또한, 상단의 곡선들은 드레인 및 소스간의 전압차(VD)가 3V 정도일 때의 조건 하의 곡선들이며, 하단의 곡선들은 드레인 및 소스간의 전압차(VD)가 0.1V 정도일 때의 조건 하의 곡선들이다. VD 및 VD 간의 곡선들로부터 알 수 있듯이,VD값이 0.1V 정도일 때, 손상은 명확하며, VD값이 3V 정도일 때 뚜렷한 변화는 관찰되지 않았다.
다른 영역에서의 VD 및 VD 간의 특성 곡선들의 변화가 후속하여 측정된다. 도 5b는 소스 단부의 측정 결과를 나타낸다. 도 5c는 중앙부의 측정 결과를 나타낸다. 도 5d는 드레인 단부의 측정 결과를 나타낸다. 명백하게, 3개 영역들의 특성값들 사이에 중앙부 및 드레인 단부가 뚜렷한 손상을 가진다. 도 5d 및 도 5a를 참조할 때, 드레인 단부는 VD값이 0.1V 또는 3V에 관계없이 심각한 손상을 입는다. 그러나 도 5a에 있어서, 손상은 뚜렷하지 않고, 특히 VD값이 3V 정도일 때 도 5a의 데이터는 드레인 단부의 손상이 없는 것으로 나타낸다. 그러나 본 발명은 여러 영역에 동시에 측정을 할 수 있으므로, 손상된 영역들이 정확하게 탐지될 수 있다.
손상의 원인들이 분석될 수 있다. B1D 영역으로 알려진 드레인 전극의 단부(206b) 근처의 영역은 소스/드레인 전극들(212a, 212b)에 의하여 측정될 수 있다. 예를 들면, 도 5d에 도시된 바와 같이, 서브 문턱 전류 및 문턱 전류들은 현저하게 감소하여 디프 스테이트(deep state) 및 테일 스테이트(tail state)와 같이 결함이 드레인 단부의 폴리실리콘에 발생한다. 디프 스테이트 결함은 누설 전류의 증가의 중요한 요인의 하나로서 누설 전류의 증가를 야기하여, 누설 전류 증가의 주요한 원인 중의 하나이다. 따라서 누설 전류의 증가가 관측된다. 이후, B1M 영역으로 알려진 중앙부는 소스/드레인 전극들(210a, 210b)에 의하여 측정된다. 도 5c에 나타난 특성으로부터 서브 문턱 영역의 전류만이 현저하게 증가한다. 따라서 디프 스테이트는 중앙부에서 발생하는 것으로 결론지어 질 수 있다. B1S 영역으로 알려진 소스 단부(206a)에 인접하는 영역들은 소스/드레인 전극들(208a, 208b)에 의하여 측정되고, 도 5b에 나타난 바와 같이 서브 문턱 전류가 증가하고 누설 전류는 감소하는 특성을 갖는다. 따라서, 홀 트랩핑(hole trapping)이 소스 전극의 단부 주위에 발생한다. 소자의 폴리실리콘 액티브 영역의 손상은 상기 3개의 영역들의 상세한 분석을 통하여 완전히 이해될 수 있다. 따라서 소자의 신뢰성은 전술한 정보에 의하여 향상될 수 있다.
또한, 본 발명의 소자 구조물이 소자의 손상을 결정하는 정확성은 다른 측정 조건으로부터 구해질 수 있다. 전기적 충격의 조건은 VG값이 6V 정도, VD 값이 12V 정도, Vs값이 0V 정도, 전기적 충격이 약 1000초 동안 인가되는 것이다. 이후, 길이 방향 및 종단 방향의 전도성 특성을 측정하여 그 결과를 도 6a 내지 도 6d에 도시한다.
도 6a는 소스/드레인 전극들(206a, 206b)의 길이 방향을 따른 전류값을 나타내며, 도 6b 내지 도 6d는 도 5b 내지 도 5d와 유사하게 길이 방향을 따라 3개 영 역들에서 측정된 종단 전류값을 나타낸다. 도 6a를 참조하면, 서브 문턱, 이상 문턱(above threshold) 및 누설 전류의 현저한 변화는 없다.
그러나 3개의 영역들(B1S, B1M, B1D)의 종단 방향의 전도 특성으로부터 폴리실리콘은 실제로 도 6b 내지 도 6d에 도시된 바와 같은 손상을 입는 것으로 알려질 수 있다. 도 6b 내지 도 6d에서 대응되는 소스 단부(B1S) 및 중간부(B1M)의 특성은 손상되지 않는다. 그러나 도 6d에 도시된 바와 같이 드레인 단부(B1D)의 특성에 관하여 서브 문턱 및 포화 전류는 감소하여, 이는 드레인 단부의 폴리실콘의 어떤 결함을 갖는다는 것을 나타낸다. 결함이 도 6a에 나타난 바와 같은 결과로부터 효과적으로 관측될 수 없으므로, 소자가 충격에 노출되지 않아 손상을 입지 않은 것으로 잘못된 판단이 이루어 질 수 있다. 오랜 가동 후, 소자의 구동 전류가 기댓값보다 낮아 질 수 있어, 상기 구동 전류가 디스플레이의 드라이버 또는 증폭기에 인가될 때 비정상적 구동을 일으킬 수 있다.
따라서 신뢰성 테스트를 수행할 때, 본 발명에 의하여 제공되는 전술한 구조물이 여러 부들을 측정하여 정확한 분석할 수 있으므로 생산물의 신뢰성을 효율적으로 향상시킬 수 있다. 또한, 다른 테스트 및 응용도 역시 가능하다.
또한, 도 5a 내지 도 5d와 도 6a 내지 도 6d의 측정된 변수들은 테스트의 응용을 설명하기 위한 일 예들일 뿐이다. 측정된 변수들은 실제 조건에 따라 변경될 수 있다. 다시 말하면, 본 발명에 의하여 제공되는 반도체 장치는 여러 가지 테스트에 응용될 수 있으며 상술한 분야에 제한되지 않는다.
본 발명에 따른 반도체 장치의 구조에 따르면, 복수 개의 소스/드레인 전극들이 채널 영역의 주변 상에 형성된다. 모든 두 개의 소스/드레인 전극들은 한 쌍의 소스/드레인 전극을 형성하고 한 쌍의 소스/드레인 전극들 및 게이트는 박막 트랜지스터(TFT)를 형성하여, 두 개의 소스/드레인 전극들의 연장 방향으로 채널 영역에 전기적 충격을 측정하거나 인가한다. 따라서 신뢰성 테스트를 수행할 때, 본 발명에 의하여 제공되는 전술한 구조물이 여러 부들을 측정하여 정확한 분석할 수 있으므로 생산물의 신뢰성을 효율적으로 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 절연 기판;
    상기 절연 기판 상에 배치된 채널층;
    상기 절연 기판 상에 배치되고 상기 채널층으로부터 돌출되며, 상기 채널층에 대하여 서로 다른 연장 방향을 갖는 적어도 두 개의 소스/드레인 전극 쌍들을 갖는 복수의 도핑층들;
    상기 채널층 상에 배치된 게이트 절연막; 및
    상기 게이트 절연막 상에 배치된 게이트막을 포함하는 반도체 장치의 구조.
  2. 제 1 항에 있어서, 적어도 하나의 상기 소스/드레인 전극 쌍의 연장 방향은 제1 방향이며, 상기 소스/드레인 전극 쌍 중 다른 하나의 연장 방향은 제2 방향인 것을 특징으로 하는 반도체 장치의 구조.
  3. 제 2 항에 있어서, 상기 제1 방향은 상기 제2 방향에 대하여 직교하는 것을 특징으로 하는 반도체 장치의 구조.
  4. 제 2 항에 있어서, 상기 제1 방향은 상기 채널층의 길이 방향이고, 상기 제2 방향은 채널층의 종단 방향이며, 적어도 두 개의 상기 소스/드레인 전극 쌍들은 상기 제2 방향으로 배열된 것을 특징으로 하는 반도체 장치의 구조.
  5. 제 1 항에 있어서, 상기 소스/드레인 전극 쌍들의 각각의 연장 방향은 적어도 3개의 방향을 포함하는 것을 특징으로 하는 반도체 장치의 구조.
  6. 제 1 항에 있어서, 각각의 상기 소스/드레인 전극 쌍들 및 상기 게이트막은 테스트용 박막 트랜지스터를 이루는 것을 특징으로 하는 반도체 장치의 구조.
  7. 제 1 항에 있어서, 상기 절연 기판은 실리콘 산화물 기판을 포함하는 것을 특징으로 하는 반도체 장치의 구조.
  8. 제 1 항에 있어서, 상기 채널층과 상기 도핑층은 하나의 구조막이며, 상기 하나의 구조막 중 복수 개의 도핑부들은 도핑층들인 것을 특징으로 하는 반도체 장치의 구조.
  9. 제 8 항에 있어서, 상기 하나의 구조막은 폴리실리콘막 또는 비정질 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치의 구조.
  10. 제 1 항에 있어서, 상기 게이트막은 폴리실리콘막 또는 금속막을 포함하는 것을 특징으로 하는 반도체 장치의 구조.
  11. 절연 기판을 제공하는 단계;
    상기 절연 기판 상부에, 채널층과 복수의 돌출 영역을 갖는 패터닝된 도전막을 형성하는 단계;
    상기 절연 기판 상에, 상기 패터닝된 도전막의 일부를 덮고, 상기 돌출 영역은 각기 노출 영역을 갖도록 게이트 구조막을 형성하는 단계; 및
    적어도 상기 패터닝된 도전막의 상기 노출 영역을 도핑하는 도핑 공정을 수행하여 복수의 소스/드레인 영역들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서, 상기 소스/드레인 영역들은 복수 개의 소스/드레인 전극 쌍을 형성하고, 상기 소스/드레인 전극 쌍 중 적어도 하나는 제1 방향으로 연장되며, 상기 소스/드레인 전극 쌍 중 적어 다른 하나는 제2 방향으로 연장되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서, 상기 제1 방향은 상기 제2 방향에 대하여 직교하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서, 상기 제1 방향은 상기 채널 영역의 길이 방향이고, 상기 제2 방향은 상기 채널 영역의 종단 방향이며, 상기 소스/드레인 전극 쌍 중 적어도 두개는 상기 제2 방향으로 배치된 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 11 항에 있어서, 상기 소스/드레인 전극 쌍들 각각의 연장 방향은 적어도 3개의 방향을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 11 항에 있어서, 각각의 상기 소스/드레인 전극 쌍들 및 상기 게이트막은 테스트용 박막 트랜지스터를 이루는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 11 항에 있어서, 상기 절연 기판은 실리콘 산화물 기판을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 11 항에 있어서, 상기 패터닝된 도전막은 폴리실리콘막 또는 비정질 실리콘막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 11 항에 있어서, 상기 게이트 구조막은 게이트막 또는 게이트 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서, 상기 게이트막은 폴리실리콘막 또는 금속막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제 11 항에 있어서, 상기 도핑 공정을 수행하는 단계는 상기 게이트막의 게 이트막을 동시에 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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