JPH11213698A - メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法 - Google Patents

メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法

Info

Publication number
JPH11213698A
JPH11213698A JP10009591A JP959198A JPH11213698A JP H11213698 A JPH11213698 A JP H11213698A JP 10009591 A JP10009591 A JP 10009591A JP 959198 A JP959198 A JP 959198A JP H11213698 A JPH11213698 A JP H11213698A
Authority
JP
Japan
Prior art keywords
memory cell
pads
semiconductor device
capacitor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10009591A
Other languages
English (en)
Inventor
Shuichi Ueno
修一 上野
Tomohiro Yamashita
朋宏 山下
Shuichi Oda
秀一 尾田
Shigeki Komori
重樹 小森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10009591A priority Critical patent/JPH11213698A/ja
Priority to US09/112,506 priority patent/US5978294A/en
Priority to TW087112089A priority patent/TW373077B/zh
Priority to DE19838857A priority patent/DE19838857A1/de
Priority to KR1019980038389A priority patent/KR19990066763A/ko
Publication of JPH11213698A publication Critical patent/JPH11213698A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 単体のメモリセルを評価することが可能なメ
モリセル評価用半導体装置及びその製造方法並びにメモ
リセル評価方法を得る。 【解決手段】 疑似セル部３１は、一端が複数のパッド
２のうちの１つに接続されたキャパシタ３１１、一端が
キャパシタ３１１の他端に接続され、他端が複数のパッ
ド２のうちの１つに接続されたＰＮ接合素子３１２を有
する。センス部３２はキャパシタ３１１の他端に接続さ
れ、キャパシタ３１１の他端における電位を感知して、
感知結果を複数のパッド２のうちの１つに出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、特性評価用半導体
装置（ＴＥＧ：Test Element Groupe）に関し、特にメ
モリセルを評価するためのメモリセル評価用半導体装置
及びその製造方法並びにメモリセル評価方法に関する。
【０００２】
【従来の技術】まず、ＤＲＡＭに含まれるメモリセルの
動作に関し、図５１〜図５４を用いて説明する。対向電
極ＣＰ及びストレージノード電極ＳＮで構成されるキャ
パシタに電荷を蓄積することによって、データを書き込
む（図５１）。キャパシタに蓄積された電荷を保持して
いくことによってデータが保持される（図５２）。しか
し、実際には、対向電極ＣＰとストレージノード電極Ｓ
Ｎとの間の誘電体膜を介して電荷が移動する、いわゆる
キャパシタリークが生じたり（図５３）、キャパシタと
キャパシタを囲む部分との間で電荷が移動する、いわゆ
る接合リークが生じたりする（図５４）。このような電
荷の移動によるリーク電流によってデータが保持されず
消失する。そこで、データが消失する前に再度データを
書き込む。この動作は、リフレッシュ動作と称され、定
期的に行われる。
【０００３】近年のＤＲＡＭは、携帯電話やモーバイル
コンピュータ等の携帯機器に利用されることもあって、
消費電力の小さいＤＲＡＭが要求されている。しかし、
リフレッシュ動作が行われる度に電力が消費される。そ
こで、リフレッシュ動作が行われる間隔（以下、リフレ
ッシュ動作実行間隔と称す）をデータが消失しないこと
を条件として可能な限り長くすることによって、リフレ
ッシュ動作の実行回数を減らしてＤＲＡＭの消費電力を
小さくしている。
【０００４】ＤＲＡＭ内の多数のメモリセルのうちの１
つたりとも、データの消失が生じないようにするため
に、リフレッシュ動作実行間隔は、多数のメモリセルの
サンプルを用意し、データを書き込んでからデータが消
失するまでの時間が最も短いサンプルに基づいて定めら
れる。
【０００５】図５５はデータの消失とリフレッシュ動作
実行間隔との関係を統計的に表したグラフであり、横軸
は平均的なリフレッシュ動作実行間隔、縦軸はデータの
消失確率である。リフレッシュ実行間隔が０〜Ｔ０の場
合は、データの消失確率は零、すなわち、ＤＲＡＭ内の
全てのメモリセルはデータが消失しない。一方、リフレ
ッシュ実行間隔がＴ０を越えた場合は、ＤＲＡＭ内のメ
モリセルの少なくとも１つはデータが消失する。図５５
では、消費電力低減のための最も効率の良いリフレッシ
ュ動作実行間隔はＴ０ということになる。
【０００６】リフレッシュ動作実行間隔を延すには、２
つの手法が考えられる。まず一つ目は図５６に示すよう
に全体的に曲線を移動させることであり、これは上述の
リーク電流をＤＲＡＭ内の全てのメモリセルについて改
善すること（以下、「大パターン改善法」と称す）によ
って実現できる。二つ目は図５７に示すようにＴ０付近
のデータ消失確率を零にすることであり、これはＤＲＡ
Ｍ内の多数のメモリセルのうち、例えばリーク電流につ
いての特性が悪い、特定のメモリセルについて改善する
こと（以下、「小パターン改善法」と称す）によって実
現できる。図５５に示すグラフを用いたように、多数の
メモリセルを統計的に評価することは、小パターン改善
法にとって有効である。
【０００７】これら２つの手法の違いを図５８〜図６０
を用いて説明する。図５８及び５９はＤＲＡＭの構成の
概念図であり、ＭＣはメモリセル、ＤＭは多数のメモリ
セルＭＣの集合体である。黒いＭＣは不良のメモリセル
である。図６０は集合体ＤＭに与えた電圧とリーク電流
との関係を示すグラフである。図６０において、ＩSAは
１つのメモリセルＭＣに生じるリーク電流の平均値、Ｉ
SLは不良のメモリセルＭＣのリーク電流、ＩLは集合体
ＤＭから流れ出るリーク電流である。
【０００８】上述の大パターン改善法では、開発段階の
テスト時に、図５８に示す集合体ＤＭから流れ出るリー
ク電流ＩLを調べるというように、集合体ＤＭ全体を１
つのテスト対象としているため、テストが容易である。
しかし、リーク電流ＩSLはリーク電流ＩLに含まれて検
出できない。
【０００９】一方、小パターン改善法では、開発段階の
テスト時に、図５９に示すメモリセルＭＣから流れ出る
リーク電流ＩSを調べるというように、各メモリセルＭ
Ｃをテスト対象としているため、テストが困難である。
さらに、リーク電流についての特性が悪いメモリセルを
見つけだすには、集合体ＤＭ内の多数のメモリセルＭＣ
のそれぞれについてテストしなければならない。しか
し、リーク電流ＩSLは検出できる。
【００１０】以上のことから、小パターン改善法は、大
パターン改善法と比較して、テストが困難であり、従来
では用いられていない。
【００１１】
【発明が解決しようとする課題】しかしながら、近年の
ＤＲＡＭの大規模化に伴い、メモリセル内部の電界は上
昇する傾向にあり、大パターン改善法を用いてリフレッ
シュ動作実行間隔を延すことが困難になってきている。
【００１２】そこで、小パターン改善法を用いてリフレ
ッシュ動作実行間隔を延すことが考えられる。しかし、
単体のメモリセルを評価する手法がないため、小パター
ン改善法を活用できないという問題点がある。
【００１３】本発明は、この問題点を解決するためにな
されたものであり、単体のメモリセルを評価することが
可能なメモリセル評価用半導体装置及びその製造方法並
びにメモリセル評価方法を得ることを目的とする。
【００１４】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、半導体基板と、前記半導体基板に形成
された複数のパッドと、一端が前記複数のパッドのうち
の１つに接続されたキャパシタと、一端が前記キャパシ
タの他端に接続されて他端が前記複数のパッドのうちの
１つに接続されたＰＮ接合素子とを有する疑似セル部、
及び前記キャパシタの他端に接続されて前記キャパシタ
の電位を感知して感知結果を前記複数のパッドのうちの
１つに出力するためのセンス部を有する、前記半導体基
板に形成された少なくとも１つのメモリセル評価部とを
備える。
【００１５】本発明の請求項２に係る課題解決手段にお
いて、前記センス部は、前記キャパシタの他端に接続さ
れたゲート電極と、前記複数のパッドのうちの１つに接
続されたソース電極と、前記複数のパッドのうちの１つ
に接続されたドレイン電極と、前記複数のパッドのうち
の１つに接続されたバックゲート電極とを有するＭＯＳ
トランジスタを備える。
【００１６】本発明の請求項３に係る課題解決手段にお
いて、前記ＭＯＳトランジスタはｐ型であって、前記ソ
ース電極に接続されたパッドと、前記キャパシタの一端
に接続されたパッドとは同一である。
【００１７】本発明の請求項４に係る課題解決手段にお
いて、前記ＭＯＳトランジスタはｐ型であって、前記ソ
ース電極に接続されたパッドと、前記キャパシタの一端
に接続されたパッドと、前記バックゲート電極に接続さ
れたパッドとは同一である。
【００１８】本発明の請求項５に係る課題解決手段は、
前記ソース電極に接続されたパッドと、前記バックゲー
ト電極に接続されたパッドとは同一である。
【００１９】本発明の請求項６に係る課題解決手段にお
いて、前記ＭＯＳトランジスタはｎ型である。
【００２０】本発明の請求項７に係る課題解決手段にお
いて、前記ドレイン電極に接続されたパッドと、前記キ
ャパシタの一端に接続されたパッドとは同一である。
【００２１】本発明の請求項８に係る課題解決手段は、
前記少なくとも１つのメモリセル評価部は複数であり、
前記複数のメモリセル評価部にそれぞれ含まれるセンス
部が出力する感知結果が与えられるパッドは同一であ
る。
【００２２】本発明の請求項９に係る課題解決手段は、
前記複数のパッドのうちのいくつかに接続され、前記い
くつかのパッドに印加されたアドレス信号に対応する前
記メモリセル評価部を駆動するためのデコーダをさらに
備える。
【００２３】本発明の請求項１０に係る課題解決手段
は、前記疑似セル部を形成するために前記半導体基板に
設けられた疑似セル部形成領域と、前記センス部を形成
するために前記半導体基板に設けられたセンス部形成領
域とをさらに備え、前記疑似セル部形成領域と前記セン
ス部形成領域とは電気的に分離している。
【００２４】本発明の請求項１１に係る課題解決手段
は、前記疑似セル部形成領域と前記センス部形成領域は
同じ極性のウェル構造であり、前記疑似セル部形成領域
と前記センス部形成領域との間に形成されたウェル領域
をさらに備える。
【００２５】本発明の請求項１２に係る課題解決手段
は、前記疑似セル部を形成するために前記半導体基板に
設けられた疑似セル部形成領域と、前記センス部を形成
するために前記半導体基板に設けられたセンス部形成領
域と、前記疑似セル部形成領域及び前記センス部形成領
域より下方に形成されたボトム層とをさらに備える。
【００２６】本発明の請求項１３に係る課題解決手段
は、半導体基板上に素子分離領域を形成して、疑似セル
部形成領域及びセンス部形成領域を区画する工程と、前
記疑似セル部形成領域及び前記センス部形成領域にそれ
ぞれ不純物を注入する工程と、前記センス部形成領域内
にＭＯＳトランジスタを形成する工程と、前記疑似セル
部形成領域の一部に、前記疑似セル部形成領域に注入さ
れている前記不純物と異なる極性の不純物を注入する工
程と、前記異なる極性の不純物が注入された領域と前記
ＭＯＳトランジスタのゲート電極とに接続されたストレ
ージノード電極、この電極に誘電体を介して対向する電
極を有し、評価対象と同じ形状であるキャパシタを形成
する工程とを備える。
【００２７】本発明の請求項１４に係る課題解決手段
は、前記疑似セル部形成領域及びセンス部形成領域を区
画する工程の前に、前記疑似セル部形成領域及びセンス
部形成領域より下方に不純物を注入する工程をさらに備
える。
【００２８】本発明の請求項１５に係る課題解決手段
は、半導体基板と、前記半導体基板に形成された複数の
パッドと、一端が前記複数のパッドのうちの１つに接続
されたキャパシタと、一端が前記キャパシタの他端に接
続されて他端が前記複数のパッドのうちの１つに接続さ
れたＰＮ接合素子とを有する疑似セル部、及び前記キャ
パシタの他端に接続されて前記キャパシタの電位を感知
して感知結果を前記複数のパッドのうちの１つに出力す
るためのセンス部を有する、前記半導体基板に形成され
た少なくとも１つのメモリセル評価部とを備え、前記セ
ンス部は、前記キャパシタの他端に接続されたゲート電
極と、前記複数のパッドのうちの１つに接続されたソー
ス電極と、前記複数のパッドのうちの１つに接続された
ドレイン電極とを有するＭＯＳトランジスタを備えたメ
モリセル評価用半導体装置を用いたメモリセル評価方法
であって、（ａ）前記ＰＮ接合素子の他端に接続された
パッドに前記ＰＮ接合素子の順方向電位を印加するステ
ップと、（ｂ）前記ドレイン電極に接続されたパッドと
前記ソース電極に接続されたパッドとの間に流れるドレ
イン電流を検出するステップと、（ｃ）前記ＭＯＳトラ
ンジスタのゲート電圧−ドレイン電流特性と前記（ｂ）
ステップにおいて検出されたドレイン電流とを対比する
ことによって、前記ＭＯＳトランジスタのゲート電圧を
求めるステップとを備える。
【００２９】本発明の請求項１６に係る課題解決手段
は、前記（ａ）ステップは、（ａ−１）前記ドレイン電
極に接続されたパッドと前記ソース電極に接続されたパ
ッドとの間に流れるドレイン電流が零になることを検出
するステップと、（ａ−２）前記（ａ−１）ステップに
よってドレイン電極が零になることを検出すると、前記
ＰＮ接合素子の他端に接続されたパッドに前記ＰＮ接合
素子の逆方向電圧を印加するステップとを備える。
【００３０】本発明の請求項１７に係る課題解決手段
は、（ｄ）前記ドレイン電極に接続されたパッドに０Ｖ
以下の電位を与えておくステップをさらに備える。
【００３１】本発明の請求項１８に係る課題解決手段
は、（ｃ−１）前記（ｃ）ステップは、前記ＭＯＳトラ
ンジスタのゲート電圧−ドレイン電流特性のうちの飽和
領域を用いて前記ゲート電圧を求めるステップを備え
る。
【００３２】本発明の請求項１９に係る課題解決手段に
おいて、前記ＭＯＳトランジスタのバックゲート電極は
前記複数のパッドのうちの１つに接続され、（ｄ）前記
バックゲート電極に接続されたパッドに前記飽和領域を
シフトさせるための電位を与えるステップをさらに備え
る。
【００３３】本発明の請求項２０に係る課題解決手段
は、前記（ｄ）ステップにおいて前記バックゲート電極
に接続されたパッドに与える電位は、前記ソース電極に
接続されたパッドに与える電位よりも高い。
【００３４】
【発明の実施の形態】実施の形態１．図１に本発明のメ
モリセル評価用半導体装置の概念を示す。図１におい
て、１はｐ型半導体基板、２はｐ型半導体基板１に形成
されたテスタのプローブ等を接触させるためのパッド、
３はメモリセル評価部である。
【００３５】メモリセル評価部３は、疑似セル部３１及
びセンス部３２を含む。疑似セル部３１は、一端が複数
のパッド２のうちの１つに接続されたキャパシタ３１
１、一端がキャパシタ３１１の他端に接続され、他端が
複数のパッド２のうちの１つに接続されたＰＮ接合素子
３１２を有する。センス部３２はキャパシタ３１１の他
端に接続され、キャパシタ３１１の他端の電位を感知し
て、感知結果を複数のパッド２のうちの１つに出力す
る。
【００３６】キャパシタ３１１は、評価対象（ＤＲＡＭ
内のメモリセル内のキャパシタ）と同じ構造である。Ｐ
Ｎ接合素子３１２に接続されたキャパシタ３１１の他端
は従来の技術で説明したストレージノード電極である。
【００３７】次に動作について説明する。まず、ＰＮ接
合素子３１２の他端に接続されたパッド２に順方向電位
を与えることによって、キャパシタ３１１のストレージ
ノード電極に電荷を注入する。ストレージノード電極に
注入された電荷は、キャパシタ３１１のキャパシタリー
クやＰＮ接合素子３１２の接合リークによって移動し、
キャパシタ３１１のストレージノード電極の電位が変化
する。キャパシタ３１１のキャパシタリーク、ＰＮ接合
素子３１２の接合リークは従来の技術で説明したキャパ
シタリークや接合リークに相当する。センス部３２は、
ストレージノード電極の電位の変化に応じた信号をパッ
ド２に出力する。センス部３２に接続されたパッド２か
ら出力される信号をテスタによって観測する。この観測
結果に基づいて、キャパシタ３１１のストレージノード
電極の電位の変化を評価できる。
【００３８】図２は本発明の実施の形態１におけるメモ
リセル評価用半導体装置の概念図である。図２内の各符
号は図１内の各符号に対応している。図２では、センス
部３２はｐ型のＭＯＳトランジスタＰＴのみからなる。
ＭＯＳトランジスタＰＴは、ゲート電極がキャパシタ３
１１のストレージノード電極に接続され、ソース電極が
複数のパッド２のうちの１つに接続され、ドレイン電極
が複数のパッド２のうちの１つに接続され、バックゲー
ト電極が複数のパッド２のうちの１つに接続されてい
る。ＭＯＳトランジスタＰＴのソース電極及びドレイン
電極間に流れるドレイン電流ＩDは、キャパシタ３１１
のストレージノード電極の電位に応じて変化する。
【００３９】図３は、図２に示すメモリセル評価用半導
体装置のレイアウト図である。図４は、図３内の一点鎖
線４ａ−４ａ及び一点鎖線４ｂ−４ｂにおける断面図で
ある。図３及び図４において、ＧはＭＯＳトランジスタ
ＰＴのゲート電極、ＳはＭＯＳトランジスタＰＴのソー
ス電極、ＤはＭＯＳトランジスタＰＴのドレイン電極、
３１ｐは疑似セル部形成領域であるｐ型ウェル領域、３
２ｎはセンス部形成領域であるｎ型ウェル領域である。
ＣＰはキャパシタ３１１の一方の電極、ＳＮはキャパシ
タ３１１の他方の電極であるストレージノード電極、Ｐ
Ｗ１２はＰＮ接合素子３１２の一端であって高濃度ｎ型
不純物領域の電極、ＰＷ１１はＰＮ接合素子３１２の他
端であって高濃度ｐ型不純物領域の電極、ＮＷ２１は高
濃度ｎ型不純物領域であってＭＯＳトランジスタＰＴの
バックゲート電極、１ａは素子分離膜、１ｂ及び１ｃは
層間絶縁膜、１ｄはパッシベーション膜である。図３及
び図４では、ソース電極Ｓ及びドレイン電極Ｄはｐ型不
純物が注入されている。
【００４０】実施の形態１による効果は次の通りであ
る。すなわち、センス部３２に接続されたパッド２から
出力される信号を観測することによって、単体のメモリ
セルのストレージノード電極の電位の微小変化を評価で
きる。
【００４１】また、ＭＯＳトランジスタＰＴによってセ
ンス部３２を簡単に構成できる。
【００４２】さらに、メモリセル評価部３のうち、疑似
セル部３１は評価対象を模したものであるが、センス部
３２は評価対象に含まれない部分である。したがって、
センス部３２が疑似セル部３１に影響を与えないことが
望ましい。図３では、センス部３２の入力がゲート絶縁
膜によって絶縁されているので、ストレージノード電極
における電荷がセンス部３２を介して他の部分へ流出し
ない。したがって、電荷の量についてセンス部３２が疑
似セル部３１に影響を与えることがないため、評価対象
を精度良く評価できる。
【００４３】実施の形態２．図５は本発明の実施の形態
２におけるメモリセル評価用半導体装置の概念図であ
る。図５では、センス部３２はｎ型のＭＯＳトランジス
タＮＴのみからなり、その他の構成は図２と同様であ
る。
【００４４】図６は、図５に示すメモリセル評価用半導
体装置のレイアウト図である。図７は、図６内の一点鎖
線７ａ−７ａ及び一点鎖線７ｂ−７ｂにおける断面図で
ある。図６及び図７において、ＰＷ２１は高濃度ｐ型不
純物領域であってＭＯＳトランジスタＮＴのバックゲー
ト電極、３２ｐはセンス部形成領域であるｐ型ウェル領
域、その他の符号は図３及び図４内の符号と同様であ
る。図６及び図７では、ソース電極Ｓ及びドレイン電極
Ｄはｎ型不純物が注入されている。
【００４５】実施の形態２による効果は次の通りであ
る。ｎ型のＭＯＳトランジスタは、ｐ型のＭＯＳトラン
ジスタと比較して、チャネルとゲート電極との間に流れ
る電流（ゲート電流）が小さいことが知られている（小
柳光正著、丸善株式会社出版の『サブミクロンデバイス
II』参照）。よって、実施の形態２では、センス部３２
がｐ型のＭＯＳトランジスタＰＴのみで構成されている
実施の形態１と比較して、センス部３２がゲート電流に
基づいて疑似セル部３１に与える影響を小さくできる。
【００４６】実施の形態３．図８は本発明の実施の形態
３におけるメモリセル評価用半導体装置の概念図であ
る。ｐ型半導体基板１上に形成されるパッド２の数は、
レイアウト面積によって制限されたり、テスタが一度に
プロービングできるパッドの数には限界があったり等、
メモリセル評価部３以外の要因で制限されることが多
い。そこで、図８に示すように、キャパシタ３１１に接
続されたパッド２とＭＯＳトランジスタＰＴのソース電
極に接続されたパッド２とを同一にすることによって、
パッド２の数を減らす。その他は図２と同様である。
【００４７】実施の形態３による効果は次の通りであ
る。すなわち、メモリセル評価部３に接続されるパッド
２の数を減らしたため、パッド２の数をある範囲内に制
限できる。また、ＭＯＳトランジスタＰＴのバックゲー
ト電極に接続されたパッド２については独立しているた
め、ＭＯＳトランジスタＰＴの基板電位を自在に調節で
きる。
【００４８】実施の形態４．図９は本発明の実施の形態
４におけるメモリセル評価用半導体装置の概念図であ
る。図９に示すように、ＭＯＳトランジスタＰＴのソー
ス電極に接続されたパッド２とバックゲート電極に接続
されたパッド２とを同一にすることによって、パッド２
の数を減らす。その他は図２と同様である。
【００４９】実施の形態４による効果は次の通りであ
る。すなわち、メモリセル評価部３に接続されるパッド
２の数を減らしたため、実施の形態３で説明したよう
に、パッド２の数をある範囲内に制限できる。
【００５０】実施の形態５．図１０は本発明の実施の形
態５におけるメモリセル評価用半導体装置の概念図であ
る。図１０に示すように、ＭＯＳトランジスタＰＴのソ
ース電極に接続されたパッド２、バックゲート電極に接
続されたパッド２及びキャパシタ３１１に接続されたパ
ッド２を同一にすることによって、パッド２の数を減ら
す。その他は図２と同様である。
【００５１】実施の形態５による効果は次の通りであ
る。すなわち、メモリセル評価部３に接続されるパッド
２の数を減らしたため、実施の形態３で説明したよう
に、パッド２の数をある範囲内に制限できる。また、実
施の形態５は、実施の形態３及び４と比較して、パッド
２の数が少ない。
【００５２】実施の形態６．図１１〜図１３は本発明の
実施の形態６におけるメモリセル評価用半導体装置の概
念図である。実施の形態６では、実施の形態３〜５と同
じように、図５に示すパッド２のいくつかを１つにす
る。
【００５３】図１１では、キャパシタ３１１に接続され
たパッド２とＭＯＳトランジスタＮＴのドレイン電極に
接続されたパッド２とを同一にしている。図１２では、
ＭＯＳトランジスタＮＴのソース電極に接続されたパッ
ド２とバックゲート電極に接続されたパッド２とを同一
にしている。図１３では、キャパシタ３１１に接続され
たパッド２とＭＯＳトランジスタＮＴのドレイン電極に
接続されたパッド２とを同一にして、ＭＯＳトランジス
タＮＴのソース電極に接続されたパッド２とバックゲー
ト電極に接続されたパッド２とを同一にしている。
【００５４】実施の形態６による効果は次の通りであ
る。すなわち、メモリセル評価部３に接続されるパッド
２の数を減らしたため、実施の形態３で説明したよう
に、パッド２の数をある範囲内に制限できる。図１１で
は、ＭＯＳトランジスタＮＴのバックゲート電極に接続
されたパッド２については独立しているため、ＭＯＳト
ランジスタＮＴの基板電位を自在に調節できる。図１３
では、図１１及び図１２と比較して、パッド２の数が少
ない。
【００５５】実施の形態７．図４において、電極ＰＷ１
１に正の電圧を印加する場合を考える。ｐ型ウェル領域
３１ｐ及びｐ型半導体基板１は同じｐ型であるため、ｐ
型半導体基板１にも正の電圧が印加される。したがっ
て、疑似セル部３１やセンス部３２の他にも、ｐ型半導
体基板１上にＭＯＳトランジスタ等の素子が形成されて
いる場合、ｐ型半導体基板１上に形成された素子の中に
は、基板電位がｐ型半導体基板１の影響を受けるものが
生じる。基板電位がｐ型半導体基板１の影響を受けてい
る素子は、動作上、大きな制約を受けることになる。
【００５６】そこで、実施の形態７のメモリセル評価用
半導体装置では、トリプルウェル構造を採用する。すな
わち、図１４に示すようにｐ型半導体基板１内部にはｎ
型不純物領域のボトム層ＢＮが設けられている。疑似セ
ル部３１、センス部３２、その他の素子は、ボトム層Ｂ
Ｎの上に形成されている。ボトム層ＢＮには、ボトム層
ＢＮの電位を固定するための高濃度ｎ型不純物領域であ
る電極ＢＮ１が形成されている。電極ＢＮ１はアルミ配
線ＡＬを介してパッド２に接続されている。
【００５７】電極ＢＮ１にはグランド等の固定電位を与
えておく。電極ＰＷ１１に正の電圧を印加しても、ボト
ム層ＢＮより下のｐ型半導体基板１には正の電圧が印加
されない。ボトム層ＢＮより下のｐ型半導体基板１の電
位は、ボトム層ＢＮより上に形成されている素子の基板
電位に影響を与えることはない。
【００５８】実施の形態７による効果は次の通りであ
る。すなわち、ボトム層ＢＮは、ボトム層ＢＮより下の
ｐ型半導体基板１の電位が素子の基板電位に影響を与え
ることを防止する。したがって、各素子はｐ型半導体基
板１の電位の影響を受けることなく動作を行うことがで
きる。
【００５９】実施の形態８．図７において、ｐ型ウェル
領域３１ｐとｐ型ウェル領域３２ｐとは、同じｐ型であ
り、かつ接触している。したがって、疑似セル部３１の
基板電位とセンス部３２の基板電位とは互いに影響を与
える。
【００６０】そこで、実施の形態８では、図１５に示す
ように、ｐ型ウェル領域３１ｐ、ｐ型ウェル領域３２ｐ
を互いに十分な距離を空けて分離し、ｐ型ウェル領域３
１ｐとｐ型ウェル領域３２ｐとの間に、ｎ型ウェル領域
ＮＷ３を備える。ｎ型ウェル領域ＮＷ３の底部は、ｐ型
ウェル領域３１ｐ及びｐ型ウェル領域３２ｐの底部より
下向に位置する。ｐ型ウェル領域３１ｐ及びｎ型ウェル
領域ＮＷ３の下にボトム層ＢＮを設ける。ボトム層ＢＮ
には、ボトム層ＢＮの電位を固定するための高濃度ｎ型
不純物領域である電極ＢＮ１が形成されている。電極Ｂ
Ｎ１はアルミ配線ＡＬを介してパッド２に接続されてい
る。その他は図７と同様である。なお、ボトム層ＢＮと
ｎ型ウェル領域ＮＷ３との間は、図１５では隙間が生じ
ているが、接触していてもよい。
【００６１】以上のように、実施の形態８では、ｐ型ウ
ェル領域３１ｐは、ボトム層ＢＮ及びｎ型ウェル領域Ｎ
Ｗ３によって囲まれるため、ｐ型ウェル領域３１ｐとｐ
型ウェル領域３２ｐとは電気的に分離される。
【００６２】実施の形態８による効果は次の通りであ
る。すなわち、疑似セル部３１及びセンス部３２はそれ
ぞれ互いに基板電位の影響を受けることが抑制された状
態で動作を行うことができる。
【００６３】実施の形態９．実施の形態９では、実施の
形態８と主として同様であるが、ｐ型ウェル領域３２ｐ
をボトム層ＢＮ及びｎ型ウェル領域ＮＷ３によって囲
む。すなわち、図１６に示すように、ｐ型ウェル領域３
１ｐ、ｐ型ウェル領域３２ｐを互いに十分な距離を空け
て分離し、ｐ型ウェル領域３１ｐとｐ型ウェル領域３２
ｐとの間に、ｎ型のｎ型ウェル領域ＮＷ３を備える。ｎ
型ウェル領域ＮＷ３の底部は、ｐ型ウェル領域３１ｐ及
びｐ型ウェル領域３２ｐの底部より下向に位置する。ｐ
型ウェル領域３２ｐ及びｎ型ウェル領域ＮＷ３の下にボ
トム層ＢＮを設ける。ボトム層ＢＮには、ボトム層ＢＮ
の電位を固定するための高濃度ｎ型不純物領域である電
極ＢＮ１が形成されている。電極ＢＮ１はアルミ配線Ａ
Ｌを介してパッド２に接続されている。その他は図７と
同様である。なお、ボトム層ＢＮとｎ型ウェル領域ＮＷ
３との間は、図１６では隙間が生じているが、接触して
いてもよい。
【００６４】以上のように、実施の形態９では、ｐ型ウ
ェル領域３２ｐは、ボトム層ＢＮ及びｎ型ウェル領域Ｎ
Ｗ３によって囲まれるため、ｐ型ウェル領域３１ｐとｐ
型ウェル領域３２ｐとは電気的に分離される。
【００６５】実施の形態９による効果は次の通りであ
る。すなわち、疑似セル部３１及びセンス部３２はそれ
ぞれ互いに基板電位の影響を受けることが抑制された状
態で動作を行うことができる。
【００６６】実施の形態１０．図１５又は図１６では、
ｐ型ウェル領域３１ｐ又はｐ型ウェル領域３２ｐとｐ型
半導体基板１とが同じｐ型であるため、ｐ型半導体基板
１の電位がｐ型ウェル領域３１ｐ又はｐ型ウェル領域３
２ｐに影響を与える。
【００６７】そこで、実施の形態１０では、ボトム層Ｂ
Ｎは、ｐ型ウェル領域３１ｐ及びｐ型ウェル領域３２ｐ
の下に設けられる。その他は図１５又は図１６と同様で
ある。
【００６８】なお、ボトム層ＢＮとｎ型ウェル領域ＮＷ
３との間は、図１７では隙間が生じているが、接触して
いてもよい。
【００６９】実施の形態１０による効果は次の通りであ
る。すなわち、ボトム層ＢＮは、ボトム層ＢＮより下の
ｐ型半導体基板１の電位がｐ型ウェル領域３１ｐ及びｐ
型ウェル領域３２ｐに影響を与えることを防止する。し
たがって、疑似セル部３１及びセンス部３２はｐ型半導
体基板１の電位の影響を受けることなく動作を行うこと
ができる。さらに、疑似セル部３１及びセンス部３２は
それぞれ互いに基板電位の影響を受けることが抑制され
た状態で動作を行うことができる。
【００７０】実施の形態１１．図１８〜図２１は本発明
の実施の形態１１におけるメモリセル評価用半導体装置
の概念図である。実施の形態１１は、１つのｐ型半導体
基板１上に多数のメモリセル評価部３を形成する場合で
ある。
【００７１】図１８〜図２１は、パッド２の数が全て１
２個であることが共通しているが、メモリセル評価部３
の数が異なっている。図１８ではメモリセル評価部３が
９個、図１９では、メモリセル評価部３が１２個、図２
０では、メモリセル評価部３が２０個、図２１ではメモ
リセル評価部３が２５個である。
【００７２】図１８〜図２１において、メモリセル評価
部３は実施の形態７で説明したものであり、Ｌ１〜Ｌ１
２はパッド２にそれぞれ接続された配線、配線Ｌ１２に
ついては実施の形態７で説明した電極ＢＮ１に接続さ
れ、３００はアレイ状に配置して形成された多数のメモ
リセル評価部３で構成されるメモリセルアレイである。
【００７３】図１８について、配線Ｌ１〜Ｌ３にはＰＮ
接合素子３１２が接続され、配線Ｌ４にはＭＯＳトラン
ジスタＰＴのソース電極が接続され、配線Ｌ５〜Ｌ７に
はＭＯＳトランジスタＰＴのドレイン電極が接続され、
配線Ｌ８にはキャパシタ３１１が接続され、配線Ｌ９〜
Ｌ１１にはＭＯＳトランジスタＰＴのバックゲート電極
が接続されている。
【００７４】図１９については、配線Ｌ１〜Ｌ４にはＰ
Ｎ接合素子３１２が接続され、配線Ｌ５にはＭＯＳトラ
ンジスタＰＴのソース電極が接続され、配線Ｌ６〜Ｌ９
にはＭＯＳトランジスタＰＴのドレイン電極が接続さ
れ、配線Ｌ１０にはキャパシタ３１１が接続され、配線
Ｌ１１にはＭＯＳトランジスタＰＴのバックゲート電極
が接続されている。
【００７５】図２０については、配線Ｌ１〜Ｌ５にはＰ
Ｎ接合素子３１２が接続され、配線Ｌ６〜Ｌ９にはＭＯ
ＳトランジスタＰＴのドレイン電極が接続され、配線Ｌ
１０にはＭＯＳトランジスタＰＴのソース電極及びキャ
パシタ３１１が接続され、配線Ｌ１１にはＭＯＳトラン
ジスタＰＴのバックゲート電極が接続されている。
【００７６】図２１については、配線Ｌ１〜Ｌ５にはＰ
Ｎ接合素子３１２が接続され、配線Ｌ６〜Ｌ１０にはＭ
ＯＳトランジスタＰＴのドレイン電極が接続され、配線
Ｌ１１にはＭＯＳトランジスタＰＴのソース電極、バッ
クゲート電極及びキャパシタ３１１が接続されている。
【００７７】以上のように図１８〜図２１では、メモリ
セルアレイ内のメモリセル評価部３内の出力であるソー
ス電極は同一のパッド２に接続されている。
【００７８】次に動作について説明する。ＰＮ接合素子
３１２に接続されたパッド２に順方向電位を印加するこ
とによって、メモリセル評価部３内のストレージノード
電極には電荷が蓄積される。ソース電極が接続されたパ
ッド２には、メモリセルアレイ３００内の全てのメモリ
セル評価部３が出力する電流が集中する。
【００７９】なお、メモリセル評価部３は実施の形態７
以外でもよい。また、ボトム層ＢＮがない場合は、配線
Ｌ１２を省略してもよい。
【００８０】実施の形態１１による効果は次の通りであ
る。すなわち、ソース電極が接続されたパッド２から出
力されるドレイン電流を観測することによって、ストレ
ージノード電極の電位の変化を統計的に評価できる。
【００８１】実施の形態１２．図２２〜図２４は本発明
の実施の形態１２におけるメモリセル評価用半導体装置
の概念図である。実施の形態１２は、図１８〜図２１と
比較して、メモリセルアレイ３００がさらに多くのメモ
リセル評価部３で構成される場合に適用され、メモリセ
ルアレイ３００とパッド２との間に介在するデコーダＤ
Ｘ，ＤＹがさらに設けられている。
【００８２】図２２について、メモリセルアレイ３００
内は２５６個（行×列＝１６×１６）のメモリセル評価
部３がアレイ状に配置されている。デコーダＤＸの入力
には配線Ｌ１〜Ｌ４が接続されている。デコーダＤＹの
入力には配線Ｌ５〜Ｌ８が接続されている。デコーダＤ
Ｘの出力には、各行に対応した１６本の出力線が延びて
おり、それぞれの出力線には各行内のＰＮ接合素子３１
２が接続されている。デコーダＤＹの出力には、各列に
対応した１６本の出力線が延びており、それぞれの出力
線には各列内のＭＯＳトランジスタＰＴのドレイン電極
が接続されている。配線Ｌ９にはメモリセルアレイ３０
０内の全てのキャパシタ３１１が接続されている。配線
Ｌ１０にはメモリセルアレイ３００内の全てのＭＯＳト
ランジスタＰＴのソース電極が接続されている。配線Ｌ
１１にはメモリセルアレイ３００内の全てのＭＯＳトラ
ンジスタＰＴのバックゲート電極が接続されている。
【００８３】図２３について、メモリセルアレイ３００
内は５１２個（行×列＝３２×１６）のメモリセル評価
部３がアレイ状に配置されている。デコーダＤＸの入力
には配線Ｌ１〜Ｌ５が接続されている。デコーダＤＹの
入力には配線Ｌ６〜Ｌ９が接続されている。デコーダＤ
Ｘの出力には、各行に対応した３２本の出力線が延びて
おり、それぞれの出力線には各行内のＰＮ接合素子３１
２が接続されている。デコーダＤＹの出力には、各列に
対応した１６本の出力線が延びており、それぞれの出力
線には各列内のＭＯＳトランジスタＰＴのドレイン電極
が接続されている。配線Ｌ１０にはメモリセルアレイ３
００内の全てのキャパシタ３１１及びＭＯＳトランジス
タＰＴのソース電極が接続されている。配線Ｌ１１には
メモリセルアレイ３００内の全てのＭＯＳトランジスタ
ＰＴのバックゲート電極が接続されている。
【００８４】図２４について、メモリセルアレイ３００
内は１０２４個（行×列＝３２×３２）のメモリセル評
価部３がアレイ状に配置されている。デコーダＤＸの入
力には配線Ｌ１〜Ｌ５が接続されている。デコーダＤＹ
の入力には配線Ｌ６〜Ｌ１０が接続されている。デコー
ダＤＸの出力には、各行に対応した３２本の出力線が延
びており、それぞれの出力線には各行内のＰＮ接合素子
３１２が接続されている。デコーダＤＹの出力には、各
列に対応した３２本の出力線が延びており、それぞれの
出力線には各列内のＭＯＳトランジスタＰＴのドレイン
電極が接続されている。配線Ｌ１１にはメモリセルアレ
イ３００内の全てのキャパシタ３１１及びＭＯＳトラン
ジスタＰＴのソース電極及びバックゲート電極が接続さ
れている。
【００８５】以上のように図２２〜図２４では、メモリ
セルアレイ内のメモリセル評価部３内の出力であるソー
ス電極は同一のパッド２に接続されている。
【００８６】次に動作について説明する。デコーダＤＸ
は、これに接続された複数のパッド２に印加されたアド
レス信号が示す出力線に順方向電位を印加する。順方向
電位が印加された出力線に接続されたメモリセル評価部
３内のストレージノード電極には電荷が注入される。デ
コーダＤＹは、これに接続された複数のパッド２に印加
されたアドレス信号が示す出力線に固定電位を印加する
ことによって、この出力線に接続されたメモリセル評価
部３がドレイン電流を流すことを可能にする。このよう
に、デコーダＤＸ，ＤＹは、アドレス信号に対応するメ
モリセル評価部３を駆動させる。ソース電極が接続され
たパッド２には、メモリセルアレイ３００内の全てのメ
モリセル評価部３が出力する電流が集中する。
【００８７】実施の形態１２による効果は次の通りであ
る。すなわち、デコーダＤＸ及びデコーダＤＹを設けた
ことによって、ｐ型半導体基板１上に形成できるパッド
２の数に制限があっても、実施の形態１１と比較して、
さらに多くのメモリセル評価部３を構成できる。
【００８８】実施の形態１３．実施の形態１３では、図
４に示すメモリセル評価用半導体装置の製造方法につい
て、図２５〜図３５を用いて説明する。
【００８９】ｐ型半導体基板１上に膜厚が０．３μｍ〜
０．５μｍのＬＯＣＯＳ構造の素子分離膜１ａを形成す
る（図２５）。
【００９０】次に、０．３ＭｅＶ〜１．５ＭｅＶのエネ
ルギーを有するホウ素（Ｂ）を疑似セル部３１の形成領
域に注入することによって、不純物濃度が１０12〜１０
14／ｃｍ2であるｐ型ウェル領域３１ｐを形成する。ま
た、０．５ＭｅＶ〜３．０ＭｅＶのエネルギーを有する
リン（Ｐ）をセンス部３２の形成領域に注入することに
よって、不純物濃度が１０12〜１０14／ｃｍ2であるｎ
型ウェル領域３２ｎを形成する（図２６）。
【００９１】次に、ｐ型ウェル領域３１ｐとｎ型ウェル
領域３２ｎとの間の素子分離膜１ａ上からｎ型ウェル領
域３２ｎ上までに延在し、材質がｄ−αｐｏｌｙ、膜厚
が０．２μｍであるゲート電極Ｇを形成する（図２
７）。
【００９２】次に、０．０１ＭｅＶ〜０．０５ＭｅＶの
エネルギーを有するリン（Ｐ）、又は、０．０３ＭｅＶ
〜０．１５ＭｅＶのエネルギーを有する砒素（Ａｓ）を
素子分離膜１ａ及びゲート電極Ｇをマスクとしてｐ型ウ
ェル領域３１ｐ及びｎ型ウェル領域３２ｎに注入するこ
とによって、不純物濃度が５×１０12〜１０14／ｃｍ2
である電極ＰＷ１２、ソース電極Ｓ及びドレイン電極Ｄ
を形成する（図２８）。
【００９３】次に、ゲート電極Ｇの側壁に、材質がＴＥ
ＯＳ、膜厚が０．０５μｍ〜０．３μｍであるサイドウ
ォールを形成する（図２９）。
【００９４】次に、０．０１ＭｅＶ〜０．０５ＭｅＶの
エネルギーを有するフッ化ホウ素（ＢＦ2）をｐ型ウェ
ル領域３１ｐ、ソース電極Ｓ及びドレイン電極Ｄに注入
することによって、不純物濃度が５×１０14〜１０16／
ｃｍ2の電極ＰＷ１１を形成し、ソース電極Ｓ及びドレ
イン電極ＤについてはＬＤＤ構造にする。また、０．０
１ＭｅＶ〜０．０５ＭｅＶのエネルギーを有するリン
（Ｐ）をｎ型ウェル領域３２ｎに注入することによっ
て、不純物濃度が５×１０14〜１０16／ｃｍ2のバック
ゲート電極ＮＷ２１を形成する（図３０）。
【００９５】次に、材質がＴＥＯＳ、膜厚が０．３μｍ
〜１．０μｍの層間絶縁膜１ｂを全面に形成する。そし
て、ｐ型ウェル領域３１ｐとｎ型ウェル領域３２ｎとの
間の素子分離膜１ａ上のゲート電極Ｇ、及び電極ＰＷ１
２が露出するように、層間絶縁膜１ｂに穴（storage co
ntact）を開ける。そして、電極ＰＷ１２には、０．０
５ＭｅＶ〜０．３ＭｅＶのエネルギーを有するリン
（Ｐ）を注入することによって、電極ＰＷ１２内に濃度
が５×１０12〜１０14／ｃｍ2の領域を形成する（図３
１）。
【００９６】次に、材質がｄ−αｐｏｌｙ、膜厚が０．
１μｍ〜０．３μｍであるストレージノード電極ＳＮを
全面に形成する。そして、０．０５ＭｅＶ〜０．３Ｍｅ
Ｖのエネルギーを有するリン（Ｐ）をストレージノード
電極ＳＮに注入する（図３２）。
【００９７】次に、レジストマスク（図示せず）を用い
てストレージノード電極ＳＮを整形する（図３３）。
【００９８】次に、材質がＳｉＯ2又はＳｉ3Ｎ4、膜厚
が０．０１μｍ〜０．０３μｍである誘電膜を全面に形
成する。その上に、材質がｉｎｔｅｒｐｏｌｙ、膜厚が
０．１μｍ〜０．３μｍである対向電極ＣＰを形成する
（図３４）。
【００９９】次に、レジストマスクを用いて誘電体膜及
び対向電極ＣＰを整形する（図３５）。
【０１００】次に、材質がＢＰＴＥＯＳ、膜厚が１．０
μｍの層間絶縁膜１ｃを形成する。そして、材質がＡｌ
Ｃｕ、膜厚が０．５μｍ〜１．０μｍであるアルミ配線
ＡＬを形成する。そして、パッド２を形成する。そし
て、材質がＳｉ3Ｎ4、膜厚が０．３μｍ〜１．０μｍで
あるパッシベーション膜１ｄを形成して、図４に示すメ
モリセル評価用半導体装置が完成する。
【０１０１】実施の形態１４．実施の形態１４では、図
１４に示すメモリセル評価用半導体装置の製造方法につ
いて、図３６〜図３８を用いて説明する。
【０１０２】ｐ型半導体基板１上に膜厚が０．３μｍ〜
０．５μｍのＬＯＣＯＳ構造の素子分離膜１ａを形成す
る（図３６）。
【０１０３】次に、１．０ＭｅＶ〜３．０ＭｅＶのエネ
ルギーを有するリン（Ｐ）を注入することによって、不
純物濃度が１０12〜１０14／ｃｍ2であるボトム層ＢＮ
をｐ型半導体基板１内の深い位置に形成する。そして、
０．３ＭｅＶ〜１．５ＭｅＶのエネルギーを有するホウ
素（Ｂ）を疑似セル部３１の形成領域に注入することに
よって、不純物濃度が１０12〜１０14／ｃｍ2であるｐ
型ウェル領域３１ｐを形成する。また、０．５ＭｅＶ〜
３．０ＭｅＶのエネルギーを有するリン（Ｐ）をセンス
部３２の形成領域に注入することによって、不純物濃度
が１０12〜１０14／ｃｍ2であるｎ型ウェル領域３２ｎ
を形成する（図３７）。
【０１０４】その後は、実施の形態１３で説明したよう
に図２７〜図２９に示す処理を経る。
【０１０５】次に、０．０１ＭｅＶ〜０．０５ＭｅＶの
エネルギーを有するフッ化ホウ素（ＢＦ2）をｐ型ウェ
ル領域３１ｐ、ソース電極Ｓ及びドレイン電極Ｄに注入
することによって、不純物濃度が５×１０14〜１０16／
ｃｍ2の電極ＰＷ１１を形成し、ソース電極Ｓ及びドレ
イン電極ＤについてはＬＤＤ構造にする。また、０．０
１ＭｅＶ〜０．０５ＭｅＶのエネルギーを有するリン
（Ｐ）をｎ型ウェル領域３２ｎ及びボトム層ＢＮに注入
することによって、不純物濃度が５×１０14〜１０16／
ｃｍ2のバックゲート電極ＮＷ２１及び電極ＢＮ１を形
成する（図３８）。
【０１０６】その後は、実施の形態１３で説明したよう
に、図３１〜図３５に示す処理を経て、層間絶縁膜１
ｃ、アルミ配線ＡＬ、パッド２、パッシベーション膜１
ｄを形成して、図１４に示すメモリセル評価用半導体装
置が完成する。
【０１０７】実施の形態１５．実施の形態１５では、図
２に示すメモリセル評価用半導体装置を用いた、メモリ
セル評価方法を説明する。
【０１０８】図３９は図２に示すメモリセル評価用半導
体装置の各部における信号を示すタイミングチャートで
ある。図３９において、ＶCPはキャパシタ３１１に接続
されたパッド２に与える電位、ＶPW11はＰＮ接合素子３
１２に接続されたパッド２に与える電位、ＶDはＭＯＳ
トランジスタＰＴのドレイン電極に接続されたパッド２
に与える電位、電位ＶSはＭＯＳトランジスタＰＴのソ
ース電極に接続されたパッド２に与える電位、電位ＶNW
21はバックゲート電極に接続されたパッド２に与える電
位、ＶSNはストレージノード電極ＳＮにおける電位、Ｉ
DはＭＯＳトランジスタＰＴのドレイン電極に接続され
たパッド２から流れ出るドレイン電流である。
【０１０９】まず、メモリセル評価用半導体装置をテス
タに設置する。テスタは、電位ＶCP、電位ＶPW11、電位
ＶD、電位ＶS、電位ＶNW21を各パッド２に与え、ドレイ
ン電流ＩDを観測して記録する。
【０１１０】テスタは、図３９に示す時刻０において、
評価対象の電源電圧であってＰＮ接合素子３１２の順方
向電位である５Ｖの電位ＶCP，ＶPW11，ＶS，ＶNW21及
び４．８Ｖの電位ＶDを各パッド２に与える。すると、
テスタによって観測されたドレイン電流ＩDは徐々に減
少して零になる。これは、ストレージノード電極ＳＮに
電荷が蓄積されて、ＭＯＳトランジスタＰＴがオフする
ためである。
【０１１１】次に、テスタは、ドレイン電流ＩDが零で
あることを確認して（時刻Ｔ１）、ＰＮ接合素子３１２
の逆方向電位である０Ｖの電位ＶPW11をパッド２に与え
る。
【０１１２】テスタによって観測されたドレイン電流Ｉ
Dは時刻Ｔ１において瞬時に上昇し、その後は徐々に上
昇する。このドレイン電流ＩDの瞬時の上昇は、図４０
に示すメモリセル評価部３の各部の容量が影響してい
る。寄生容量ＣSN、ＣJ、ＣS、ＣD、ＣGはそれぞれキャ
パシタ３１１、ＰＮ接合素子３１２、ＭＯＳトランジス
タＰＴのソース、ドレイン、ゲートが有する容量であ
る。ここで、時刻Ｔ１では、次式に示すΔストレージノ
ード電極ＳＮが生じることが知られている。
【０１１３】ΔＶSN＝−ＣJ×ΔＶPW11／（ＣSN＋ＣJ＋
ＣD＋ＣS＋ＣG）ここで、電位ＶS、電位ＶD、電位ＶNW2
1の電位差を小さくすれば、寄生容量ＣD、ＣS、ＣGを小
さくでき、寄生容量ＣD、ＣS、ＣGの影響を抑えること
ができる。図３９に示す電位を与えた場合では、図４１
に示すようにソース電極Ｓ、ドレイン電極Ｄ、電位ＶNW
21の電位差は最大０．２と小さい。
【０１１４】次に、テスタは、この記録と、テスタ内部
の記憶装置内にデータとして格納している図４２及び図
４３に示すゲート電圧（ＶSN）−ドレイン電流（ＩD）
特性とを対比することによって、電位ＶSNを求める。こ
のゲート電圧は電位ＶNW21を基準としている。電位ＶSN
は図３９に示す通りである。
【０１１５】ゲート電圧とドレイン電流とが比例してい
る領域は、線形領域と称される。図４２及び図４３で
は、ゲート電圧が−１．５Ｖ以下の領域が線形領域であ
る。線形以外の領域は飽和領域と称される。
【０１１６】また、時刻Ｔ１は、ゲート電圧、すなわ
ち、電位ＶSN−電位ＶNW21が零であるため、飽和領域に
含まれる。しかし、時刻Ｔ１付近には電位ＶSNの瞬時の
ドレイン電流ＩDの上昇による誤差があるため、飽和領
域を用いずに、線形領域を用いることが好ましい。
【０１１７】実施の形態１５による効果は次の通りであ
る。すなわち、ストレージノード電極ＳＮに電荷を注入
した後、電位ＶPW11を下げて、ドレイン電流ＩDを観測
して記録する。そして、この記録とゲート電圧−ドレイ
ン電流特性とを比較することによって、電位ＶSNを求め
ることができる。
【０１１８】実施の形態１６．実施の形態１６は、図２
に示すメモリセル評価用半導体装置を用いた、メモリセ
ル評価方法である。
【０１１９】図４３に示すように、飽和領域では、ドレ
イン電流ＩDは電位ＶSNに対して指数的に増加する。し
たがって、電位ＶSNの微小変化に対して、ドレイン電流
ＩDは大きく変化する。一方、電位ＶSNが−１Ｖより小
さい領域（線形領域）では、ドレイン電流ＩDは電位ＶS
Nに比例して増加する。したがって、線形領域では、飽
和領域と比較して、電位ＶSNの微小変化をドレイン電流
ＩDによって検出するのは困難である。
【０１２０】図４３に示す曲線は、ソース電極とバック
ゲート電極との電位差（＝ＶB）に応じて横軸方向に動
く。
【０１２１】例えば、図４４に示すように、電位ＶNW21
については順方向電位（５Ｖ）より高い６Ｖとし、その
他は実施の形態１５と同様にして、テスタによってドレ
イン電流ＩDを観測する。図４５に示すように、ソース
を基準にして見ると、電位ＶPW11（ＶB）は１Ｖであ
る。電位差ＶBが１Ｖのときは、図４６に示すように、
電位差ＶBが０Ｖの曲線と比較して約０．５Ｖシフトす
る。したがって、ＶBが１Ｖの曲線は、ＶBが０Ｖの曲線
と比較して、例えば−１．５Ｖ付近の感度がよくなる。
【０１２２】実施の形態１６による効果は次の通りであ
る。すなわち、電位ＶNW21を変えることによって、ＭＯ
ＳトランジスタＰＴの感度を調節できる。また、図４６
に示すように、飽和領域が感度の良くなる方向へシフト
するという効果を奏す。
【０１２３】実施の形態１７．実施の形態１７は、図２
に示すメモリセル評価用半導体装置を用いた、メモリセ
ル評価方法である。
【０１２４】一般に、測定器自身の容量や抵抗等がある
ため、テスタから出力した電圧と実際に素子の電極に印
加される電位にはズレがある。また、特に、ドレイン電
流ＩDが流れるパッド２での電位は一定ではなく小さい
範囲で変動することがある。図４７に電位ＶDをパラメ
ータとしたゲート電圧−ドレイン電流特性を示す。図４
７に示すように、線形領域では、電位ＶDの変化に対し
て曲線の変動が大きい。一方、飽和領域では、電位ＶD
の変化に対して曲線の変動が小さい。特に、ソース電極
Ｓを基準にして見た電位ＶDが−３Ｖ〜−６Ｖの範囲で
はほぼ同じ曲線である。そこで、実施の形態１７では、
電位ＶDを調節することによって、上記ズレやパッド２
での電位の変動を吸収する。
【０１２５】例えば図４８に示すように、電位ＶDにつ
いては０Ｖ以下に設定し、その他は実施の形態１５と同
様にしてドレイン電流ＩDを観測する。図４９に示すよ
うに、ソース電極Ｓを基準にして見ると、ドレイン電極
Ｄは−５Ｖである。したがって、上記ズレやパッド２で
の電位の変動を吸収することによって電位ＶDが変動し
ても、電位ＶDが−３Ｖ〜−６Ｖの範囲で変動する場合
は、電位ＶDが−５Ｖ一定である場合と同じになる。
【０１２６】実施の形態１７による効果は次の通りであ
る。すなわち、電位ＶDを０Ｖ以下に設定することによ
って、上記ズレやパッド２での電位の変動があっても、
ストレージノード電極ＳＮの電位の微小変化を安定して
評価できる。特に、飽和領域では、電位ＶDの変化に対
して曲線の変動が小さいため、線形領域と比較して、安
定した評価ができる。
【０１２７】実施の形態１８．実施の形態１８では、図
５に示すメモリセル評価用半導体装置を用いた、メモリ
セル評価方法を説明する。実施の形態１８は実施の形態
１５と主として同様であるが、タイミングチャートが異
なる。図５０は図５に示すメモリセル評価用半導体装置
の各部における信号を示すタイミングチャートである。
図５０において、ＶCPはキャパシタ３１１の一端に接続
されたパッド２に与える電位、ＶPW11はＰＮ接合素子３
１２の一端に接続されたパッド２に与える電位、ＶDは
ＭＯＳトランジスタＰＴのドレイン電極に接続されたパ
ッド２に与える電位、電位ＶSはＭＯＳトランジスタＰ
Ｔのソース電極に接続されたパッド２に与える電位、電
位ＶPW21はバックゲート電極に接続されたパッド２に与
える電位、ＶSNはストレージノード電極ＳＮにおける電
位、ＩDはＭＯＳトランジスタＰＴのドレイン電極に接
続された電極から流れ出るドレイン電流である。
【０１２８】図５０に示す時刻０において、電位ＶCP、
電位ＶPW11は電源電位ＶCC、電位ＶS及び電位ＶPW11２
１は０Ｖ、電位ＶDは０Ｖより高く電源電位ＶCCより低
い電位である。そして時刻Ｔ１では、電位ＶPW11の電位
を下げる。
【０１２９】実施の形態１８による効果は実施の形態１
５と同様である。
【０１３０】
【発明の効果】本発明請求項１によると、センス部に接
続されたパッドから出力される感知結果を観測すること
によって、評価対象のキャパシタの電位を評価できると
いう効果を奏す。
【０１３１】本発明請求項２によると、センス部の入力
がゲート絶縁膜によって絶縁されているため、キャパシ
タに蓄積された電荷がセンス部３２から流出しないとい
う効果を奏す。
【０１３２】本発明請求項３によると、半導体基板上に
形成されるパッドの数を削減できるという効果を奏す。
【０１３３】本発明請求項４によると、半導体基板上に
形成されるパッドの数を削減できるという効果を奏す。
【０１３４】本発明請求項５によると、半導体基板上に
形成されるパッドの数を削減できるという効果を奏す。
【０１３５】本発明請求項６によると、ｎ型のＭＯＳト
ランジスタのゲート容量は、ｐ型のＭＯＳトランジスタ
と比較して、小さくすることが可能であるため、センス
部が疑似セル部に与える影響を小さくできるという効果
を奏す。
【０１３６】本発明請求項７によると、半導体基板上に
形成されるパッドの数を削減できるという効果を奏す。
【０１３７】本発明請求項８によると、複数のセンス部
が出力した感知結果を統計的に評価できるという効果を
奏す。
【０１３８】本発明請求項９によると、半導体基板上に
形成できるパッドの数に制限があっても、多くのメモリ
セル評価部を半導体基板上に形成できるという効果を奏
す。
【０１３９】本発明請求項１０によると、疑似セル部形
成領域とセンス部形成領域とは互いに電気的に影響を受
けることが抑制された状態で動作することができるとい
う効果を奏す。
【０１４０】本発明請求項１１によると、疑似セル部形
成領域とセンス部形成領域とはウェル領域によって互い
に電気的に影響を受けずに動作することができるという
効果を奏す。
【０１４１】本発明請求項１２によると、疑似セル部形
成領域とセンス部形成領域とは、ボトム層によって、ボ
トム層より下の半導体基板から電気的な影響を受けるこ
となく動作することができるという効果を奏す。
【０１４２】本発明請求項１３によると、請求項１記載
のメモリセル評価用半導体装置を製造できるという効果
を奏す。
【０１４３】本発明請求項１４によると、請求項１２記
載のメモリセル評価用半導体装置を製造できるという効
果を奏す。
【０１４４】本発明請求項１５によると、まず、順方向
電位を印加することによって、キャパシタに電荷が注入
する。キャパシタの電位は、ＰＮ接合素子やキャパシタ
のリーク電流によって注入された電荷が移動することに
よって変動する。このキャパシタの電位の変動は、検出
されたドレイン電流とゲート電圧−ドレイン電流特性に
よって求めることができるという効果を奏す。
【０１４５】本発明請求項１６によると、ドレイン電流
が零になることは、キャパシタが充分に充電されたこと
を示す。したがって、キャパシタに充電されたことを確
認した上で、ＰＮ接合素子に逆方向電圧を印加すること
によってキャパシタに電荷を注入することを止めること
ができるという効果を奏す。
【０１４６】本発明請求項１７によると、パッド２に印
加される電位の変動があっても、キャパシタの電位の微
小変化を安定して評価できるという効果を奏す。
【０１４７】本発明請求項１８によると、ＭＯＳトラン
ジスタのゲート電圧−ドレイン電流特性のうちの飽和領
域を用いると、ゲート電圧を精度良く求めることができ
るという効果を奏す。
【０１４８】本発明請求項１９によると、飽和領域をシ
フトすることによって、所望のゲート電圧の微小変化を
精度良く求めることができるという効果を奏す。
【０１４９】本発明請求項２０によると、飽和領域が感
度が良くなる方向へシフトするという効果を奏す。
【図面の簡単な説明】
【図１】 本発明のメモリセル評価用半導体装置を示す
概念図である。
【図２】 本発明の実施の形態１におけるメモリセル評
価用半導体装置の概念図である。
【図３】 本発明の実施の形態１におけるメモリセル評
価用半導体装置の例を示すレイアウト図である。
【図４】 本発明の実施の形態１におけるメモリセル評
価用半導体装置の例を示す断面図である。
【図５】 本発明の実施の形態２におけるメモリセル評
価用半導体装置の概念図である。
【図６】 本発明の実施の形態２におけるメモリセル評
価用半導体装置の例を示すレイアウト図である。
【図７】 本発明の実施の形態２におけるメモリセル評
価用半導体装置の例を示す断面図である。
【図８】 本発明の実施の形態３におけるメモリセル評
価用半導体装置の概念図である。
【図９】 本発明の実施の形態４におけるメモリセル評
価用半導体装置の概念図である。
【図１０】 本発明の実施の形態５におけるメモリセル
評価用半導体装置の概念図である。
【図１１】 本発明の実施の形態６におけるメモリセル
評価用半導体装置の概念図である。
【図１２】 本発明の実施の形態６におけるメモリセル
評価用半導体装置の概念図である。
【図１３】 本発明の実施の形態６におけるメモリセル
評価用半導体装置の概念図である。
【図１４】 本発明の実施の形態７におけるメモリセル
評価用半導体装置の例を示す断面図である。
【図１５】 本発明の実施の形態８におけるメモリセル
評価用半導体装置の例を示す断面図である。
【図１６】 本発明の実施の形態９におけるメモリセル
評価用半導体装置の例を示す断面図である。
【図１７】 本発明の実施の形態１０におけるメモリセ
ル評価用半導体装置の例を示す断面図である。
【図１８】 本発明の実施の形態１１におけるメモリセ
ル評価用半導体装置の概念図である。
【図１９】 本発明の実施の形態１１におけるメモリセ
ル評価用半導体装置の概念図である。
【図２０】 本発明の実施の形態１１におけるメモリセ
ル評価用半導体装置の概念図である。
【図２１】 本発明の実施の形態１１におけるメモリセ
ル評価用半導体装置の概念図である。
【図２２】 本発明の実施の形態１２におけるメモリセ
ル評価用半導体装置の概念図である。
【図２３】 本発明の実施の形態１２におけるメモリセ
ル評価用半導体装置の概念図である。
【図２４】 本発明の実施の形態１２におけるメモリセ
ル評価用半導体装置の概念図である。
【図２５】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図２６】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図２７】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図２８】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図２９】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３０】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３１】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３２】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３３】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３４】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３５】 本発明の実施の形態１３におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３６】 本発明の実施の形態１４におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３７】 本発明の実施の形態１４におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３８】 本発明の実施の形態１４におけるメモリセ
ル評価用半導体装置の製造方法の説明図である。
【図３９】 本発明の実施の形態１５におけるメモリセ
ル評価方法を説明するためのタイミングチャートであ
る。
【図４０】 本発明のメモリセル評価用半導体装置の寄
生容量を示す図である。
【図４１】 本発明の実施の形態１５におけるメモリセ
ル評価方法の説明図である。
【図４２】 ゲート電圧−ドレイン電流特性を示すグラ
フである。
【図４３】 ゲート電圧−ドレイン電流特性を示すグラ
フである。
【図４４】 本発明の実施の形態１６におけるメモリセ
ル評価方法を説明するためのタイミングチャートであ
る。
【図４５】 本発明の実施の形態１６におけるメモリセ
ル評価方法の説明図である。
【図４６】 ゲート電圧−ドレイン電流特性を示すグラ
フである。
【図４７】 ゲート電圧−ドレイン電流特性を示すグラ
フである。
【図４８】 本発明の実施の形態１７におけるメモリセ
ル評価方法を説明するためのタイミングチャートであ
る。
【図４９】 本発明の実施の形態１７におけるメモリセ
ル評価方法の説明図である。
【図５０】 本発明の実施の形態１８におけるメモリセ
ル評価方法を説明するためのタイミングチャートであ
る。
【図５１】 ＤＲＡＭに含まれるメモリセルの動作を説
明するための図である。
【図５２】 ＤＲＡＭに含まれるメモリセルの動作を説
明するための図である。
【図５３】 ＤＲＡＭに含まれるメモリセルの動作を説
明するための図である。
【図５４】 ＤＲＡＭに含まれるメモリセルの動作を説
明するための図である。
【図５５】 データの消失とリフレッシュ動作実行間隔
との関係を統計的に表したグラフである。
【図５６】 リフレッシュ動作実行間隔を延す手法を説
明するためのグラフである。
【図５７】 リフレッシュ動作実行間隔を延す手法を説
明するためのグラフである。
【図５８】 リフレッシュ動作実行間隔を延す手法を説
明するための図である。
【図５９】 リフレッシュ動作実行間隔を延す手法を説
明するための図である。
【図６０】 リフレッシュ動作実行間隔を延す手法を説
明するためのグラフである。
【符号の説明】
１ 半導体基板、２ パッド、３ メモリセル評価部、
３１ 疑似セル部、３２ センス部、３１１ キャパシ
タ、３１２ ＰＮ接合素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６９１ 21/8242 (72)発明者 小森 重樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に形成された複数のパッドと、 一端が前記複数のパッドのうちの１つに接続されたキャ
    パシタと、一端が前記キャパシタの他端に接続されて他
    端が前記複数のパッドのうちの１つに接続されたＰＮ接
    合素子とを有する疑似セル部、及び前記キャパシタの他
    端に接続されて前記キャパシタの電位を感知して感知結
    果を前記複数のパッドのうちの１つに出力するためのセ
    ンス部を有する、前記半導体基板に形成された少なくと
    も１つのメモリセル評価部と、を備えたメモリセル評価
    用半導体装置。
  2. 【請求項２】 前記センス部は、 前記キャパシタの他端に接続されたゲート電極と、 前記複数のパッドのうちの１つに接続されたソース電極
    と、 前記複数のパッドのうちの１つに接続されたドレイン電
    極と、 前記複数のパッドのうちの１つに接続されたバックゲー
    ト電極とを有するＭＯＳトランジスタを備えた請求項１
    記載のメモリセル評価用半導体装置。
  3. 【請求項３】 前記ＭＯＳトランジスタはｐ型であっ
    て、 前記ソース電極に接続されたパッドと、前記キャパシタ
    の一端に接続されたパッドとは同一である請求項２記載
    のメモリセル評価用半導体装置。
  4. 【請求項４】 前記ＭＯＳトランジスタはｐ型であっ
    て、 前記ソース電極に接続されたパッドと、前記キャパシタ
    の一端に接続されたパッドと、前記バックゲート電極に
    接続されたパッドとは同一である請求項２記載のメモリ
    セル評価用半導体装置。
  5. 【請求項５】 前記ソース電極に接続されたパッドと、
    前記バックゲート電極に接続されたパッドとは同一であ
    る請求項２記載のメモリセル評価用半導体装置。
  6. 【請求項６】 前記ＭＯＳトランジスタはｎ型である請
    求項２記載のメモリセル評価用半導体装置。
  7. 【請求項７】 前記ドレイン電極に接続されたパッド
    と、前記キャパシタの一端に接続されたパッドとは同一
    である請求項６記載のメモリセル評価用半導体装置。
  8. 【請求項８】 前記少なくとも１つのメモリセル評価部
    は複数であり、 前記複数のメモリセル評価部にそれぞれ含まれるセンス
    部が出力する感知結果が与えられるパッドは同一である
    請求項１記載のメモリセル評価用半導体装置。
  9. 【請求項９】 前記複数のパッドのうちのいくつかに接
    続され、前記いくつかのパッドに印加されたアドレス信
    号に対応する前記メモリセル評価部を駆動するためのデ
    コーダをさらに備えた請求項８記載のメモリセル評価用
    半導体装置。
  10. 【請求項１０】 前記疑似セル部を形成するために前記
    半導体基板に設けられた疑似セル部形成領域と、 前記センス部を形成するために前記半導体基板に設けら
    れたセンス部形成領域と、をさらに備え、 前記疑似セル部形成領域と前記センス部形成領域とは電
    気的に分離している請求項１記載のメモリセル評価用半
    導体装置。
  11. 【請求項１１】 前記疑似セル部形成領域と前記センス
    部形成領域は同じ極性のウェル構造であり、 前記疑似セル部形成領域と前記センス部形成領域との間
    に形成されたウェル領域をさらに備えた請求項１０記載
    のメモリセル評価用半導体装置。
  12. 【請求項１２】 前記疑似セル部を形成するために前記
    半導体基板に設けられた疑似セル部形成領域と、 前記センス部を形成するために前記半導体基板に設けら
    れたセンス部形成領域と、 前記疑似セル部形成領域及び前記センス部形成領域より
    下方に形成されたボトム層と、をさらに備えた請求項１
    記載のメモリセル評価用半導体装置。
  13. 【請求項１３】 半導体基板上に素子分離領域を形成し
    て、疑似セル部形成領域及びセンス部形成領域を区画す
    る工程と、 前記疑似セル部形成領域及び前記センス部形成領域にそ
    れぞれ不純物を注入する工程と、 前記センス部形成領域内にＭＯＳトランジスタを形成す
    る工程と、 前記疑似セル部形成領域の一部に、前記疑似セル部形成
    領域に注入されている前記不純物と異なる極性の不純物
    を注入する工程と、 前記異なる極性の不純物が注入された領域と前記ＭＯＳ
    トランジスタのゲート電極とに接続されたストレージノ
    ード電極、この電極に誘電体を介して対向する電極を有
    し、評価対象と同じ形状であるキャパシタを形成する工
    程と、を備えたメモリセル評価用半導体装置の製造方
    法。
  14. 【請求項１４】 前記疑似セル部形成領域及びセンス部
    形成領域を区画する工程の前に、前記疑似セル部形成領
    域及びセンス部形成領域より下方に不純物を注入する工
    程をさらに備えた請求項１３記載のメモリセル評価用半
    導体装置の製造方法。
  15. 【請求項１５】 半導体基板と、 前記半導体基板に形成された複数のパッドと、 一端が前記複数のパッドのうちの１つに接続されたキャ
    パシタと、一端が前記キャパシタの他端に接続されて他
    端が前記複数のパッドのうちの１つに接続されたＰＮ接
    合素子とを有する疑似セル部、及び前記キャパシタの他
    端に接続されて前記キャパシタの電位を感知して感知結
    果を前記複数のパッドのうちの１つに出力するためのセ
    ンス部を有する、前記半導体基板に形成された少なくと
    も１つのメモリセル評価部と、を備え、 前記センス部は、 前記キャパシタの他端に接続されたゲート電極と、 前記複数のパッドのうちの１つに接続されたソース電極
    と、 前記複数のパッドのうちの１つに接続されたドレイン電
    極とを有するＭＯＳトランジスタを備えたメモリセル評
    価用半導体装置を用いたメモリセル評価方法であって、 （ａ） 前記ＰＮ接合素子の他端に接続されたパッドに
    前記ＰＮ接合素子の順方向電位を印加するステップと、 （ｂ） 前記ドレイン電極に接続されたパッドと前記ソ
    ース電極に接続されたパッドとの間に流れるドレイン電
    流を検出するステップと、 （ｃ） 前記ＭＯＳトランジスタのゲート電圧−ドレイ
    ン電流特性と前記（ｂ）ステップにおいて検出されたド
    レイン電流とを対比することによって、前記ＭＯＳトラ
    ンジスタのゲート電圧を求めるステップと、を備えたメ
    モリセル評価方法。
  16. 【請求項１６】 前記（ａ）ステップは、（ａ−１）
    前記ドレイン電極に接続されたパッドと前記ソース電極
    に接続されたパッドとの間に流れるドレイン電流が零に
    なることを検出するステップと、（ａ−２） 前記（ａ
    −１）ステップによってドレイン電極が零になることを
    検出すると、前記ＰＮ接合素子の他端に接続されたパッ
    ドに前記ＰＮ接合素子の逆方向電圧を印加するステップ
    と、を備えた請求１５記載のメモリセル評価方法。
  17. 【請求項１７】 （ｄ） 前記ドレイン電極に接続され
    たパッドに０Ｖ以下の電位を与えておくステップをさら
    に備えた請求項１５記載のメモリセル評価方法。
  18. 【請求項１８】 （ｃ−１） 前記（ｃ）ステップは、
    前記ＭＯＳトランジスタのゲート電圧−ドレイン電流特
    性のうちの飽和領域を用いて前記ゲート電圧を求めるス
    テップを備えた請求項１５記載のメモリセル評価方法。
  19. 【請求項１９】 前記ＭＯＳトランジスタのバックゲー
    ト電極は前記複数のパッドのうちの１つに接続され、 （ｄ） 前記バックゲート電極に接続されたパッドに前
    記飽和領域をシフトさせるための電位を与えるステップ
    をさらに備えた請求項１５記載のメモリセル評価方法。
  20. 【請求項２０】 前記（ｄ）ステップにおいて前記バッ
    クゲート電極に接続されたパッドに与える電位は、前記
    ソース電極に接続されたパッドに与える電位よりも高い
    請求項１９記載のメモリセル評価方法。
JP10009591A 1998-01-21 1998-01-21 メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法 Pending JPH11213698A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP10009591A JPH11213698A (ja) 1998-01-21 1998-01-21 メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法
US09/112,506 US5978294A (en) 1998-01-21 1998-07-09 Memory cell evaluation semiconductor device, method of fabricating the same and memory cell evaluation method
TW087112089A TW373077B (en) 1998-01-21 1998-07-24 Memory cell evaluation semiconductor device, method of fabricating the same and memory cell evaluation method
DE19838857A DE19838857A1 (de) 1998-01-21 1998-08-26 Speicherzellenbeurteilungshalbleitervorrichtung, Verfahren zur Herstellung derselben und Speicherzellenbeurteilungsverfahren
KR1019980038389A KR19990066763A (ko) 1998-01-21 1998-09-17 메모리셀 평가용 반도체 장치와 그 제조 방법 및메모리셀 평가 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10009591A JPH11213698A (ja) 1998-01-21 1998-01-21 メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法

Publications (1)

Publication Number Publication Date
JPH11213698A true JPH11213698A (ja) 1999-08-06

Family

ID=11724581

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10009591A Pending JPH11213698A (ja) 1998-01-21 1998-01-21 メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法

Country Status (5)

Country Link
US (1) US5978294A (ja)
JP (1) JPH11213698A (ja)
KR (1) KR19990066763A (ja)
DE (1) DE19838857A1 (ja)
TW (1) TW373077B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008058313A (ja) * 2006-08-30 2008-03-13 Dongbu Hitek Co Ltd 漏れ電流測定方法及び装置
KR100932131B1 (ko) 2007-12-24 2009-12-16 주식회사 동부하이텍 능동 소자의 특성 측정용 반도체 소자 및 이를 이용한 그특성 측정 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445032B1 (en) 1998-05-04 2002-09-03 International Business Machines Corporation Floating back gate electrically erasable programmable read-only memory(EEPROM)
US6069819A (en) * 1999-09-09 2000-05-30 International Business Machines Corp. Variable threshold voltage DRAM cell
US7709313B2 (en) * 2005-07-19 2010-05-04 International Business Machines Corporation High performance capacitors in planar back gates CMOS

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0006753B1 (en) * 1978-06-30 1983-02-16 Fujitsu Limited Semiconductor integrated circuit device
JPH0896597A (ja) * 1994-09-21 1996-04-12 Sumitomo Metal Ind Ltd 半導体メモリ回路及びそのリーク電流の測定方法及び半導体基板の評価方法
JP3029396B2 (ja) * 1995-02-08 2000-04-04 松下電器産業株式会社 半導体集積回路装置及びリフレッシュタイマー周期調整方法
KR100326586B1 (ko) * 1995-09-21 2002-07-22 삼성전자 주식회사 강유전체커패시터의분극반전현상방지방법
US5793671A (en) * 1997-01-21 1998-08-11 Advanced Micro Devices, Inc. Static random access memory cell utilizing enhancement mode N-channel transistors as load elements

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008058313A (ja) * 2006-08-30 2008-03-13 Dongbu Hitek Co Ltd 漏れ電流測定方法及び装置
JP4549372B2 (ja) * 2006-08-30 2010-09-22 ドンブ ハイテック カンパニー リミテッド 漏れ電流測定方法及び装置
KR100932131B1 (ko) 2007-12-24 2009-12-16 주식회사 동부하이텍 능동 소자의 특성 측정용 반도체 소자 및 이를 이용한 그특성 측정 방법

Also Published As

Publication number Publication date
US5978294A (en) 1999-11-02
KR19990066763A (ko) 1999-08-16
DE19838857A1 (de) 1999-07-22
TW373077B (en) 1999-11-01
KR100294839B1 (ja) 2001-08-07

Similar Documents

Publication Publication Date Title
US7450458B2 (en) Dynamic random access memories and method for testing performance of the same
KR100466559B1 (ko) 반도체 메모리 장치
US20060142988A1 (en) Design methodology and manufacturing method for semiconductor memory
US8971099B1 (en) Method of measuring threshold voltage of MOS transistor in SRAM array
US20050225350A1 (en) Capacitance measurement method of micro structures of integrated circuits
US7205567B2 (en) Semiconductor product having a semiconductor substrate and a test structure and method
US6323689B1 (en) Semiconductor integrated circuit including output buffer circuit having high resistance to electro-static discharge
JPH11213698A (ja) メモリセル評価用半導体装置及びその製造方法並びにメモリセル評価方法
US4465973A (en) Pad for accelerated memory test
US7583538B2 (en) Semiconductor memory and read method of the same
KR20070111299A (ko) 반도체 장치의 구조 및 그 제조 방법
KR100323238B1 (ko) Ｍｏｓｆｅｔ의 오버래핑길이 및 오버래핑용량 측정방법및 그측정장치
US6377067B1 (en) Testing method for buried strap and deep trench leakage current
US20050260776A1 (en) Structure and method for extraction of parasitic junction capacitance in deep submicron technology
CN113629038B (zh) 测试阵列结构、晶圆结构与晶圆测试方法
JP3196813B2 (ja) 半導体メモリ
US6975102B2 (en) Apparatus and method for analyzing capacitance of insulator
CN115083501A (zh) 一种测试元件组及其测试方法
US7196537B2 (en) Integrated circuit
JP3770721B2 (ja) キャパシタ寄生抵抗の測定方法、およびその評価方法
JP2002110944A (ja) 半導体記憶装置及びその評価方法並びにその評価方法を用いた半導体記憶装置の開発方法
US20240202305A1 (en) Two-transistor chip and three-transistor chip identification bit cells
JP2951142B2 (ja) メモリセル容量の評価用半導体装置および評価方法
KR100317497B1 (ko) 플래쉬 메모리 소자의 테스트 패턴 및 테스트 방법
KR20060006589A (ko) 반도체 소자의 테스트 장치