KR20060006589A - 반도체 소자의 테스트 장치 - Google Patents
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Abstract
본 발명은 반도체 소자의 테스트 장치에 관한 것으로, 특히 제 1문턱 전압을 갖는 제 1트랜지스터와, 제 1트랜지스터의 소오스에 드레인이 연결되어 있으며 제 1문턱 전압보다 낮은 제 2문턱 전압을 갖는 제 2트랜지스터와, 제 1트랜지스터의 드레인에 전원 전압이 인가되는 패드와, 제 2트랜지스터의 소오스에 접지 전압이 인가되는 패드와, 제 1 및 제 2트랜지스터의 공통 노드에 연결되어 문턱 전압 또는 전류를 측정하기 위한 다른 패드를 포함한다. 그러므로 본 발명의 테스트 장치는 두 개의 트랜지스터를 직렬로 연결하여 시리즈 트랜지스터를 구성하되, 그 중의 한 트랜지스터는 정상의 문턱 전압을 갖도록 하며 다른 트랜지스터는 이보다 문턱 전압이 낮도록 설계함으로써 이들 시리즈 트랜지스터의 공통 노드에 걸리는 전압 또는 전류를 측정하여 시리즈 트랜지스터의 성능을 정확하게 테스트할 수 있다.
테스트 장치, 시리즈 트랜지스터, 문턱 전압
Description
도 1은 본 발명에 따른 반도체 소자의 테스트 장치를 나타낸 회로도,
도 2는 본 발명에 따른 반도체 소자의 테스트 장치를 나타낸 레이아웃도,
도 3은 도 2의 A-A'선에 의해 자른 반도체 소자의 테스트 장치의 수직 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
10 : 게이트 전극
12 : 낮은 문턱 전압 조절 영역
20 : 소오스/드레인 영역
30 : 콘택 전극
32 : 웰 픽업 전극
34 : 웰 픽업부
TR1 : 제 1트랜지스터
TR2 : 제 2트랜지스터
본 발명은 반도체 소자의 테스트 장치에 관한 것으로서, 특히 두 개 트랜지스터를 직렬로 연결한 시리즈 트랜지스터의 성능을 테스트할 수 있는 반도체 소자의 테스트 장치에 관한 것이다.
현재 반도체 소자로서, DRAM(Dynamic Random Access Memory)은 SRAM(Static Random Access Memory)과는 달리 주기적으로 수 초 마다 한번씩 새로운 전하를 가함으로써 메모리 셀을 재생시켜 주는 리프레시(refresh) 동작을 수행한다. 즉, 외부로부터 리프레시 어드레스가 입력되면, 로우 어드레스에 의해 선택된 어느 한 워드 라인에 연결된 모든 메모리 셀 트랜지스터들을 센스 앰프(sense amplifier)에 의해 증폭한 후에 다시 저장한다.
그런데 이러한 DRAM 등의 반도체 소자에 사용되는 트랜지스터는 적어도 2개 이상의 트랜지스터들이 직렬로 연결된 시리즈 트랜지스터를 포함하여 구성된다. 하지만 이러한 시리즈 트랜지스터는 동일한 문턱 전압을 갖기 때문에 각 트랜지스터의 성능, 예를 들어 문턱 전압 또는 전류량을 정확하게 측정하는데 어려움이 있다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 두 개의 트랜지스터를 직렬로 연결하여 시리즈 트랜지스터를 구성하되, 그 중의 한 트랜지스터는 일반적인 트랜지스터 사양이며 다른 트랜지스터는 문턱 전압이 낮도록 설계함으로써 이들 시리즈 트랜지스터의 공통 노드에 걸리는 전압 또는 전류를 측정하여 시리즈 트랜지스터의 성능을 정확하게 테스트할 수 있는 반도체 소자의 테스트 장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 적어도 두 개 이상의 트랜지스터가 직렬로 연결된 시리즈 트랜지스터에 있어서, 제 1문턱 전압을 갖는 제 1트랜지스터와, 제 1트랜지스터의 소오스에 드레인이 연결되어 있으며 제 1문턱 전압보다 낮은 제 2문턱 전압을 갖는 제 2트랜지스터와, 제 1트랜지스터의 드레인에 전원 전압이 인가되는 패드와, 제 2트랜지스터의 소오스에 접지 전압이 인가되는 패드와, 제 1 및 제 2트랜지스터의 공통 노드에 연결되어 문턱 전압 또는 전류를 측정하기 위한 다른 패드를 포함한다.
상기 목적을 달성하기 위하여 본 발명의 다른 장치는 적어도 두 개 이상의 트랜지스터가 직렬로 연결된 시리즈 트랜지스터에 있어서, 제 1문턱 전압을 갖는 제 1트랜지스터와, 제 1트랜지스터의 소오스에 드레인이 연결되어 있으며 제 1문턱 전압보다 낮은 제 2문턱 전압을 갖는 제 2트랜지스터와, 제 1트랜지스터의 드레인에 접지 전압이 인가되는 패드와, 제 2트랜지스터의 소오스에 전원 전압이 인가되 는 패드와, 제 1 및 제 2트랜지스터의 공통 노드에 연결되어 문턱 전압 또는 전류를 측정하기 위한 다른 패드를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 1은 본 발명에 따른 반도체 소자의 테스트 장치를 나타낸 회로도이다. 도 1을 참조하면, 본 발명에 따른 반도체 소자의 테스트 장치인 시리즈 트랜지스터는 다음과 같은 구성을 갖는다.
전원 전압(Vdd)이 인가되는 패드(즉, 콘택 전극)에 드레인이 연결되어 있으며 제 1문턱 전압을 갖는 제 1트랜지스터(TR1)와, 제 1트랜지스터(TR1)의 소오스에 드레인이 연결되어 있으며 접지 전압(Vss)이 인가되는 패드에 소오스가 연결되어 있으며 제 2문턱 전압을 갖는 제 2트랜지스터(TR2)로 구성된다. 이때 제 1문턱 전압은 일반 트랜지스터에서의 정상적인 문턱 전압(Normal Vt)인 0.7V보다 낮은 문턱 전압(Low Vt)을, 그리고 제 2문턱 전압은 정상 문턱 전압인 0.7V를 갖는다.
여기서 제 1트랜지스터(TR1)와 제 2트랜지스터(TR2)는 하나의 액티브 영역에 형성되므로 이들 트랜지스터(TR1, TR2)의 웰에는 공통으로 백바이어스 전압(Vbb)이 인가되는 패드가 연결되어 있다. 도 2에서는 이를 웰 픽업 전극으로 명명하였다.
한편 도 1에서는 전원 전압이 인가되는 패드 부분을 제 1노드(Node1)로, 제 1트랜지스터(TR1)의 게이트에 구동 전원(Vg)이 인가되는 부분을 제 2노드(Node2)로, 제 1 및 제 2트랜지스터(TR1, TR2)의 소오스 및 드레인이 서로 연결된 부분을 제 3노드(Node3)로 정의하였다. 그리고 제 2트랜지스터(TR2)의 게이트에 구동 전 원(Vg)이 인가되는 부분을 제 4노드(Node4)로, 제 2트랜지스터(TR2)의 소오스에 접지 전원이 인가되는 부분을 제 5노드(Node5)로, 제 1 및 제 2트랜지스터(TR1, TR2)의 웰에 백바이어스 전압이 인가되는 부분을 제 6노드(Node6)로 정의하였다.
도 2는 본 발명에 따른 반도체 소자의 테스트 장치를 나타낸 레이아웃도이다. 도 2를 참조하면, 본 발명에 따른 반도체 소자의 테스트 장치인 시리즈 트랜지스터는 반도체 기판의 동일한 액티브 영역(2)에 형성된다. 그리고 액티브 영역(2)에 낮은 문턱 전압 조절 영역(12)을 갖는 제 1트랜지스터(TR1)의 게이트 라인(10)이 배치되어 있으며 그리고 역시 동일한 액티브 영역(2)에서 제 1트랜지스터(TR1)에 이웃해서 제 2트랜지스터(TR2)의 게이트 라인(10)이 배치되어 있다. 이때 제 1트랜지스터(TR1)의 액티브 영역(2)내 드레인 영역(20)에는 전원 전압이 인가되는 콘택 전극(30)이 형성되어 있으며 제 2트랜지스터(TR2)의 소오스 영역(20)에는 접지 전압이 인가되는 콘택 전극(30)이 형성되어 있다. 그리고 제 1 및 제 2트랜지스터(TR1, TR2) 사이에는 소오스 및 드레인 영역에 걸리는 문턱 전압 또는 전류량을 측정하기 위한 공통의 콘택 전극(30)이 형성되어 있다. 여기서, 제 1트랜지스터(TR1)의 소오스 영역 및 제 2트랜지스터(TR2)의 드레인 영역은 공통 영역으로 사용된다.
또한 본 발명의 레이아웃도에서는 제 1 및 제 2트랜지스터(TR1, TR2)의 액티브 영역(2)에 인접되는 부분에 이들 트랜지스터의 웰에 공통으로 백바이어스 전압(Vbb)을 인가하기 위한 웰 픽업 전극(32)이 형성되어 있다.
도 3은 도 2의 A-A'선에 의해 자른 반도체 소자의 테스트 장치의 수직 단면 도이다. 도 3을 참조하면, 본 발명의 일 실시예에서는 도 1의 시리즈 트랜지스터를 구성하는 제 1 및 제 2트랜지스터를 모두 NMOS 타입으로 예를 들었다.
반도체 기판의 액티브 영역(2) 상부에 제 1 및 제 2트랜지스터(TR1, TR2)의 게이트 라인(10)이 서로 나란히 형성되어 있다. 이때 이들 게이트 라인(10) 하부에는 각각 게이트 절연막(4)이 내재되어 있다. 또한 각 게이트 라인(10) 양쪽의 액티브 영역(2)에는 N형 도펀트, 예를 들어 인(P) 또는 비소(As)가 고농도(N+)로 주입된 소오스/드레인 영역(20)이 형성되어 있다. 그리고 이들 트랜지스터들(TR1, TR2)과 소정 거리 이격된 액티브 영역(2)에는 N형 도펀트가 고농도(N+)로 주입된 웰 픽업부(34)가 형성되어 있다. 제 1 및 제 2트랜지스터(TR1, TR2)의 게이트 라인(10)과 소오스/드레인 영역(20) 상부에는 콘택 전극(30)이 형성되어 있으며 웰 픽업부(34) 상부에도 웰 픽업 전극(32)이 형성되어 있다. 이때 웰 픽업 전극(32)은 도 1의 백 바이어스 전압이 인가되는 패드인 콘택 전극이다.
이상과 같이 구성된 본 발명에 따른 반도체 소자의 테스트 장치인 시리즈 트랜지스터는 다음과 같이 트랜지스터의 성능을 테스트한다.
제 1노드(Node1)에 전원 전압(Vdd)을, 제 2노드(Node2)에 제 1트랜지스터(TR1)의 구동 전원(Vg)을, 제 4노드(Node4)에 제 2트랜지스터(TR2)의 구동 전원(Vg)을, 제 5노드(Node5)에 접지 전압(Vss)을, 그리고 제 6노드(Node6)에 백 바이어스 전압(Vbb)을 인가한다.
본 발명에서는 제 1 및 제 2트랜지스터(TR1, TR2)의 공통 노드인 제 3노드(Node3)를 통해 제 1 및 제 2트랜지스터(TR1, TR2)에 걸리는 문턱 전압 또는 전류 를 측정하고, 측정된 값이 기설정된 값과 동일한지를 비교하여 해당 시리즈 트랜지스터의 성능이 정확한지를 테스트한다. 즉, 제 1노드 내지 제 6노드(Node1, Node2, Node4, Node5, Node6)에 설정된 전압을 인가하였을 때 본 발명의 시리즈 트랜지스터는 제 1 및 제 2트랜지스터의 문턱 전압이 서로 다르기 때문에 각 트랜지스터의 문턱 전압 영향에 따라 전류량이 변화되므로 측정된 문턱 전압 또는 전류량에 따라 각 트랜지스터의 성능을 정확하게 구동되는지를 테스트할 수 있다.
한편, 본 발명은 상술한 실시예에서는 시리즈 트랜지스터에서 문턱 전압이 낮은 제 1트랜지스터의 드레인에 전원 전압을 인가하며 문턱 전압이 정상인 제 2트랜지스터의 소오스에 접지 전압을 인가하였다. 하지만, 본 발명의 다른 실시예에서는 제 1트랜지스터의 드레인에 접지 전압을 인가하며 제 2트랜지스터의 소오스에 전원 전압을 인가하도록 설계를 변경할 수 있다. 즉, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
이상 설명한 바와 같이, 본 발명은 두 개의 트랜지스터를 직렬로 연결하여 시리즈 트랜지스터를 구성하되, 그 중의 한 트랜지스터는 일반적인 정상의 문턱 전압을 갖도록 하며 다른 트랜지스터는 문턱 전압이 낮도록 설계함으로써 이들 시리즈 트랜지스터의 공통 노드에 걸리는 전압 또는 전류를 측정하여 시리즈 트랜지스터의 성능을 정확하게 테스트할 수 있다.
Claims (4)
- 적어도 두 개 이상의 트랜지스터가 직렬로 연결된 시리즈 트랜지스터에 있어서,제 1문턱 전압을 갖는 제 1트랜지스터;상기 제 1트랜지스터의 소오스에 드레인이 연결되어 있으며 상기 제 1문턱 전압보다 낮은 제 2문턱 전압을 갖는 제 2트랜지스터;상기 제 1트랜지스터의 드레인에 전원 전압이 인가되는 패드;상기 제 2트랜지스터의 소오스에 접지 전압이 인가되는 패드; 및상기 제 1 및 제 2트랜지스터의 공통 노드에 연결되어 문턱 전압 또는 전류를 측정하기 위한 다른 패드를 포함하는 반도체 소자의 테스트 장치.
- 제 1항에 있어서,상기 제 1 및 제 2트랜지스터의 웰에는 백바이어스 전압이 인가되며 상기 제 1 및 제 2트랜지스터의 게이트 라인에는 각 구동 전압이 인가되는 것을 특징으로 하는 반도체 소자의 테스트 장치.
- 적어도 두 개 이상의 트랜지스터가 직렬로 연결된 시리즈 트랜지스터에 있어 서,제 1문턱 전압을 갖는 제 1트랜지스터;상기 제 1트랜지스터의 소오스에 드레인이 연결되어 있으며 상기 제 1문턱 전압보다 낮은 제 2문턱 전압을 갖는 제 2트랜지스터;상기 제 1트랜지스터의 드레인에 접지 전압이 인가되는 패드;상기 제 2트랜지스터의 소오스에 전원 전압이 인가되는 패드; 및상기 제 1 및 제 2트랜지스터의 공통 노드에 연결되어 문턱 전압 또는 전류를 측정하기 위한 다른 패드를 포함하는 반도체 소자의 테스트 장치.
- 제 3항에 있어서,상기 제 1 및 제 2트랜지스터의 웰에는 백바이어스 전압이 인가되며 상기 제 1 및 제 2트랜지스터의 게이트 라인에는 각 구동 전압이 인가되는 것을 특징으로 하는 반도체 소자의 테스트 장치.
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7733710B2 (en) | 2007-09-28 | 2010-06-08 | Samsung Electronics Co., Ltd. | Measuring high voltages in an integrated circuit using a common measurement pad |
| CN102645569A (zh) * | 2012-03-27 | 2012-08-22 | 北京大学 | Mos器件阈值电压波动性的测量电路及测量方法 |
| KR101409372B1 (ko) * | 2008-07-17 | 2014-06-18 | 삼성전자 주식회사 | 테스트 장치 및 반도체 집적 회로 장치 |
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2004
- 2004-07-16 KR KR1020040055693A patent/KR20060006589A/ko not_active Application Discontinuation
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