JP4336758B2 - メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置に関し、特に負性微分抵抗デバイスを有するメモリ装置におけるメモリセルの配置に関するものである。
【０００２】
【従来の技術】
半導体ランダムアクセスメモリ（以下、単にＲＡＭという）、特に１個のトランジスタと１個のコンデンサ素子とから構成される１Ｔ／１Ｃ（１トランジスタ／１コンデンサ）型のダイナミックＲＡＭ（ＤＲＡＭ）は、その構成の単純さの故に、ギガビット台の集積度に到達しつつある。しかしながら、１Ｔ／１Ｃ型のＤＲＡＭは、コンデンサ素子上に蓄積されたビット情報としての電荷がリーク電流として一定の時間割合で消失されていくので、毎秒数〜数千回の程度で周期的にリフレッシュ動作を行う必要がある。
一方、スタティックＲＡＭ（ＳＲＡＭ）は、リフレッシュ動作を必要とせず、かつ、一般にＤＲＡＭよりも高速である。しかしながら、ＳＲＡＭはフリップフロップ回路を要するためにＤＲＡＭに比して構成が複雑であり、６個のトランジスタで構成するか、あるいは、４個のトランジスタと２個のポリシリコン負荷抵抗で構成するのが一般的であり、その結果、ＤＲＡＭよりも集積度が低くなってしまう。
したがって、ＤＲＡＭと同程度の集積度を有し、かつ、ＳＲＡＭのようにリフレッシュ動作を必要としないメモリ構成が望まれている。
【０００３】
このようなメモリ構成として、例えば、特開平１０−６９７６６号公報に、ＲＴＤ（Resonant Tunneling Diode：共鳴トンネルダイオード）やトンネルダイオードを用いたＳＲＡＭセルが開示されている。
図１１は、この従来例のメモリセルの構成を示す回路図である。図１２は、図１１のメモリセルにおけるラッチ回路の動作説明図である。
図１１に示すように、このメモリセルは、ゲートおよびドレインがワード線９０２とビット線９０１とにそれぞれ接続されているｎチャネルＦＥＴ９０４と、ｎチャネルＦＥＴ９０４のソースとセルプレートＣＰとの間に接続されたセル容量９０６と、電源電位ＶＤＤとＶＳＳとの間に直列接続された第１および第２の負性抵抗デバイス９０５、９０７とを具備している。直列接続された第１および第２の負性抵抗デバイス９０５、９０７の共通点は、ｎチャネルＦＥＴ９０４のソースとセル容量９０６との接続点であるメモリノードＳＮに接続されている。
メモリセルが待機時、即ち、ワード線電位が低く、ｎチャネルＦＥＴ９０４がオフ状態にあるとき、メモリセルはセル容量９０６に蓄積された電荷により、メモリ内容を保持している。通常のＤＲＡＭにおいては、リーク電流によりセル容量に蓄積した電荷量が変化し、スタティックに情報を保持することができない。一方、負性抵抗デバイス９０５、９０７よりなる直列回路には、図１２に示すように、２つの安定な動作点９１２、９１３が存在する。したがって、負性抵抗デバイス９０５、９０７よりなる直列回路はラッチ回路を形成し、メモリノードＳＮの電圧は、２つの安定な動作点９１２、９１３に対応する２つの電圧のいずれかに決まり、スタティックに情報を保持することが可能になる。
【０００４】
【発明が解決しようとする課題】
上述の従来のメモリセルにおいて、負性抵抗デバイス９０５、９０７の電流レベルは、消費電力の観点から、できるだけ低いことが望ましい。しかし、上述の双安定性を確保するためには、負性抵抗デバイス９０５、９０７のピーク電流値は、最低限、リーク電流よりも大きくする必要があり、ピーク電流値が大きいほど、動作マージンは高くなる。これらの要求を満たすためには、負性抵抗デバイス９０５、９０７のピーク電流とバレイ電流との比、すなわち、ピークバレイ比（ＰＶ比）はできるだけ大きいことが望ましい。しかるに、上述の従来技術のメモリセルに用いられている負性抵抗デバイスのＰＶ比としては、現在までのところ、たかだか１０程度の値が報告されているにすぎない。また、ＲＴＤやトンネルダイオードなどの負性抵抗デバイスはバイポーラデバイスであって、半導体メモリ装置として多用されているＭＯＳ構造の集積回路との整合性が悪いという問題点がある。
そこで、特開２００１−１５７５７号公報に、負性抵抗素子としてＭＯＳトランジスタを使用したメモリセルが開示されている。このＭＯＳトランジスタは、数桁に及ぶＰＶ比が達成可能であり、また、当然ながら、ＭＯＳ構造の半導体メモリ装置との整合性が良い。
ところで、半導体メモリ装置において、メモリセルは多数配列されるため、メモリセル１個当りの寸法が、半導体メモリ装置全体のレイアウト面積に与える影響は非常に大きい。したがって、半導体メモリ装置においては、メモリセルを可能な限り小さくレイアウトすることが極めて重要である。
現在のＤＲＡＭのメモリセルには、折り返し（Ｆｏｌｄｅｄ）ビット線方式と呼ばれる配置方式が使用されており、最小寸法（デザインルール）をＦとすると、理論上では、最小セル面積が８Ｆ２となる。したがって、負性抵抗デバイスを用いたリフレッシュ動作の不要なメモリ装置においても、そのメモリセル面積は、できる限り現行メモリセルの理論的最小セル面積である８Ｆ２に近い値、最大でも１６Ｆ２以下に抑えることが望ましい。
【０００５】
本発明は、これらの従来技術に鑑みてなされたものであって、その目的は、大きなＰＶ比を有する負性抵抗デバイスを用いたリフレッシュ動作の不要なメモリ装置において、現行ＤＲＡＭのメモリセルの理論的最小セル面積である８Ｆ２に近い値、最大でも１６Ｆ２以下のセル面積を与えるメモリセルの配置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を解決するために、本発明によれば、複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された、ゲート電極が前記ワード線に接続され、ソース領域が前記ビット線に接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタと隣接して形成された負性抵抗素子として機能する第２の電界効果トランジスタと、一方の電極が前記第１の電界効果トランジスタのドレインと前記第２の電界効果トランジスタのソースとに接続されたセル容量と、前記第２のトランジスタのソース領域上に該ソース領域に下面側の端子が接続されて形成された、電流経路が縦方向の抵抗素子と、を有し、前記抵抗素子の表面側の端子と前記第２の電界効果トランジスタのゲート電極とが第１の電位に固定され、前記第２の電界効果トランジスタのドレイン電極が第２の電位に固定され、前記基板が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが異なる導電型のトランジスタであるときには第2の電位に固定され、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが同一導電型のトランジスタであるときには第１の電位に固定されていることを特徴とするメモリ装置、が提供される。
【０００７】
また、本発明によれば、複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された、ゲート電極が前記ワード線に接続され、ソース領域が前記ビット線に接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタの上に絶縁層を介して形成された負性抵抗素子として機能する第２の電界効果トランジスタと、一方の電極が前記第１の電界効果トランジスタのドレインと前記第２の電界効果トランジスタのソースとに接続されたセル容量と、前記第２のトランジスタのソース領域上に該ソース領域に下面側の端子が接続されて形成された、電流経路が縦方向の抵抗素子と、を有し、前記抵抗素子の表面側の端子と前記第２の電界効果トランジスタのゲート電極とが第１の電位に固定され、前記第２の電界効果トランジスタのドレイン電極が第２の電位に固定され、前記基板が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが異なる導電型のトランジスタであるときには第2の電位に固定され、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが同一導電型のトランジスタであるときには第１の電位に固定されていることを特徴とするメモリ装置、が提供される。
【０００８】
また、本発明によれば、複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された共通ドレイン領域とその上に積層して形成された第１のチャネル領域と第１のソース領域と第１のゲート電極とを有し、前記第１のゲート電極が前記ワード線に、前記第１のソース領域が前記ビット線に接続された第１の縦型電界効果トランジスタと、第２のゲート電極と前記共通ドレイン領域とその上に積層して形成された第２のチャネル領域および第２のソース領域とを有し負性抵抗素子として機能する第２の縦型電界効果トランジスタと、前記共通ドレイン領域とその上に積層して形成された第３のチャネル領域および第３のソース領域とを有し前記第２のゲート電極をゲート電極とする第３の縦型電界効果トランジスタと、一方の電極が前記共通ドレイン領域に接続されたセル容量と、を有し、前記第３の縦型電界効果トランジスタのソース電極と前記第２のゲート電極とが第１の電位に固定され、前記第２の縦型電界効果トランジスタのソース電極が第２の電位に固定され、前記基板が第１の電位に固定されていることを特徴とするメモリ装置、が提供される。
【０００９】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態のメモリ装置を構成するメモリセルの断面図である。図２は、図１のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕である。図３は、図１のメモリセルに用いた第２の電界効果トランジスタのソース−ドレイン間電流電圧特性〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕である。
図１に示すように、本実施の形態のメモリ装置を構成するメモリセルは、第２の電位に固定された基板１０３上に形成された第１の電界効果トランジスタ１０４と、第１の電界効果トランジスタ１０４に隣接し、そのチャネル領域が基板１０３から電気的に絶縁された構造を有する第２の電界効果トランジスタ１０５と、セル容量１０６と、第２の電界効果トランジスタ１０５のソース領域１０５Ｓ上にソース領域１０５Ｓと一端を接続して形成された抵抗素子１０７と、を有しており、第１の電界効果トランジスタ１０４のゲート電極１０４Ｇがワード線１０２に接続され、ソース領域１０４Ｓがビット線１０１に接続され、ドレイン領域１０４Ｄがセル容量１０６および第２の電界効果トランジスタ１０５のソース１０５Ｓ領域に接続されており、抵抗素子１０７の他端と第２の電界効果トランジスタ１０５のゲート電極１０５Ｇとがともに第１の電位に固定され、第２の電界効果トランジスタ１０５のドレイン領域１０５Ｄが第２の電位に固定されている。
【００１０】
図２（ａ）は、図１のメモリセルを紙面上方から下方に向かって観察した平面図を９０゜右回転して示している。第１の電界効果トランジスタ１０４のソース領域１０４Ｓ、ゲート電極１０４Ｇおよびドレイン領域１０４Ｄが並ぶ方向と、第２の電界効果トランジスタ１０５のソース領域１０５Ｓ、ゲート電極１０５Ｇおよびドレイン領域１０５Ｄが並ぶ方向が平行で、かつ、それらの方向に対して、第１の電界効果トランジスタ１０４のドレイン領域１０４Ｄと第２の電界効果トランジスタ１０５のソース領域１０５Ｓとが並ぶ方向が直交するように、第１の電界効果トランジスタ１０４と第２の電界効果トランジスタ１０５とが形成されている。第２の電界効果トランジスタ１０５のソース領域１０５Ｓの上に、抵抗素子１０７が接続されている。図１は、図２（ａ）のＡ−Ａ線に沿った断面図である。
【００１１】
このメモリセルの動作を第１の電界効果トランジスタ１０４としてｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタ１０５としてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位として接地電圧（０Ｖ）を用いた場合について説明する。第２の電界効果トランジスタ１０５のチャネル部と基板１０３との間にはＳｉＯ２層よりなる絶縁層１１６およびトレンチ１０９が形成され、第２の電界効果トランジスタ１０５のチャネル部と基板１０３とが電気的に分離されている。
図３（ａ）は、第２の電界効果トランジスタ１０５の、ゲート電極１０５Ｇに電源電圧ＶＤＤを印加した状態での、ソース−ドレイン間の電流電圧特性を示している。ここで、ゲート電極１０５Ｇに正電圧ＶＤＤを印加したときに、少なくともチャネル表面近傍において、チャネル領域に接するドレイン端の電界強度が、電子や正孔などのキャリアのバンド間トンネリングを生じさせ得る強さ（およそ１ＭＶ/ｃｍ以上）となるように、ゲート絶縁膜厚、不純物ドープ量など、第２の電界効果トランジスタ１０５の素子構造が適切に設計されている。図３（ａ）は、電源電圧ＶＤＤとして３．３Ｖを用いて、ゲート絶縁膜厚５ｎｍのときに得られた特性である。ソース領域に正電圧が印加されると、ドレイン端にはバンド間トンネリングが生じるに十分の電界が形成されているので、ドレイン領域の価電子帯内の電子はチャネル領域の伝導帯に容易にトンネルし、チャネル領域の伝導帯にトンネルした電子は、ソース領域とチャネル領域との間のエネルギー障壁を乗り越えて外部に流れ、トンネル電流を形成する〔図３（ａ）の領域１〕。ソース領域への印加電圧をさらに増加させると、ドレイン端の電界強度が弱くなるため、トンネル確率が低下し、ソース−ドレイン間電流が減少する〔図３（ａ）の領域２〕。もし、ゲート端の電界強度がバンド間トンネリングを維持し得る電界強度よりも弱くなれば、ソース−ドレイン間電流は完全に流れなくなる。さらにソース領域への印加電圧を高くすると、ソース領域とチャネル領域で形成されるｐｎ接合をよぎる通常の拡散電流が流れる〔図３（ａ）の領域３〕。
このとき、トンネル電流は、ゲート電圧により誘起されるチャネル表面での電界強度が強いほど大きくなる。したがって、ＶＤＤを大きくしたり、ゲート絶縁膜を薄くすることが、トンネル電流の増加には有効である。また、ドレイン領域における不純物ドープ量、ゲート長など素子パラメータを適切に設定することで、負性抵抗素子のピークバレイ電流比を２桁以上にすることが可能である。
【００１２】
このような負性抵抗特性を有する第２の電界効果トランジスタ１０５のソース領域１０５Ｓと抵抗素子１０７の一端とを接続し、ゲート電極１０５Ｇと抵抗素子１０７の他端とを接続し、ゲート電極１０５Ｇに電源電圧ＶＤＤ、ドレイン領域１０５Ｄに接地電位を印加した状態で、第２の電界効果トランジスタ１０５のソース領域１０５Ｓに０Ｖから電源電圧ＶＤＤまでの電圧を印加するとき、図３（ｂ）に示すように、抵抗素子１０７の抵抗値を調整することによって、抵抗素子１０７の電流曲線１１１と第２の電界効果トランジスタ１０５のソース−ドレイン間の電流曲線１１０とが３点で交差するように、抵抗素子１０７と第２の電界効果トランジスタ１０５との動作を定めることができる。ここで、抵抗素子１０７の電流曲線１１１には、メモリノード１０８からのリーク電流ＩＬが加算されている。抵抗素子１０７の電流曲線１１１と第２の電界効果トランジスタ１０５のソース−ドレイン間の電流曲線１１０とが交差する２点１１２、１１３が安定動作点となる。したがって、第２の電界効果トランジスタ１０５のソースと抵抗素子１０７とを接続することによって、２点１１２、１１３を安定動作点とするラッチ回路が構成される。
【００１３】
メモリセルが待機状態にあるときは、このラッチ回路により、第２の電界効果トランジスタ１０５のソース領域１０５Ｓに接続されているメモリーノード１０８の電位が双安定点１１２、１１３のいずれかの電位に保持される。これによって、本実施の形態のメモリ装置は、ＳＲＡＭ動作を行うことが可能である。ラッチ回路の保持電流レベルは消費電力の観点からできるだけ低いことが望ましい。ただし、双安定性を確保するためには、第２の電界効果トランジスタ１０５の負性抵抗特性のピーク電流値は、少なくともセルのリーク電流ＩＬよりも大きく設定される必要がある。セル間のリーク電流値の特性揺らぎを考慮すると、ピーク電流値は、平均リーク電流値（約１〜１０ｆＡ）の５０〜１００倍程度に設定されるのが望ましい。ここで、上述のように、負性抵抗素子である第２の電界効果トランジスタ１０５のピークバレイ電流比を、２桁以上にすることが可能である。したがって、バレー電流は、例えばリーク電流値と同レベルとなるような小さな値と設定することが可能になる。これによって、ピークバレイ電流比が１０程度であった従来の負性抵抗デバイスを用いたメモリセルに比して、待機消費電力を小さくすることができる。また、従来のリフレッシュを行うＤＲＡＭと比較すると、例えば、ＶＤＤが３．３Ｖ、ビット線容量およびセル容量がそれぞれ２７０ｆＦおよび２７ｆＦ、セルの平均リーク電流レベルが１ｆＡ、第２の電界効果トランジスタのピーク電流値とピークバレイ電流比がそれぞれ１００ｆＡと１００のとき、同じＶＤＤ、ビット線容量、セル容量ならびにセルリーク電流レベルを有し、１２８ミリ秒ごとにリフレッシュを行うＤＲＡＭに対して、本実施の形態のメモリセルの待機消費電力は、約３桁程度小さくなる。
【００１４】
図２（ｂ）に、図２（ａ）のメモリセルを行および列に配列したメモリセルアレイの４ビット×４ビット分が示されている。全てのメモリセルに渡って、第１の電界効果トランジスタおよび第２の電界効果トランジスタのそれぞれのソース領域、ゲート電極およびドレイン領域がビット線１０１に沿って並ぶように配列されており、第１の電界効果トランジスタのゲート電極はワード線１０２に、ソース領域はビット線１０１に、また、第２の電界効果トランジスタのゲート電極は電源電位ＶＤＤに、それぞれ接続されている。同一のセンスアンプに対して平行に配置された１対のビット線は、折り返しビット線を成している。メモリセルの列方向および行方向の配置の１周期がいずれも４Ｆであるから、この配置における各メモリセルの占める面積は、４Ｆ×４Ｆ＝１６Ｆ２である。
【００１５】
メモリセルの読み出し／書き込み動作は従来の１Ｔ／１Ｃ型ＤＲＡＭとまったく同じである。すなわち、読み出し動作では、ビット線１０１をプリチャージした状態で、選択されたワード線１０２の電位をＶＤＤに昇圧し、第１の電界効果トランジスタ１０４をオンさせる。このとき、セル容量１０６に蓄積されていた電荷によりビット線１０１に電位変化が生じ、これをメモリセル外部に配置したセンスアンプにより増幅する。センスアンプにより増幅されたビット線１０１上のデータは、セル容量１０６に蓄積されていた電荷量に応じて“Ｈ”状態または“Ｌ”状態としてメモリセル外部に読み出されるとともに、第１の電界効果トランジスタ１０４を通じてメモリセル内に戻され、データの再書き込みが行われる。また、書き込み動作では、読み出し動作と同様にビットライン１０１に各メモリセルから読み出したデータを保持した段階で、書き変えを行うメモリセルのみビットライン電圧を入力情報に応じて強制的に変換し、セル情報を書き換える。
【００１６】
読み出し動作中ならびに書き込み動作中にワード線１０２の電位がＶＤＤに変化すると、第２の電界効果トランジスタ１０５と抵抗素子１０７よりなるラッチ回路の両端の電圧がともにＶＤＤとなるので、このラッチ回路はメモリノード１０８の電位をＶＤＤにまで持ち上げるように働く。しかしながら、上述のように、ラッチ回路の電流レベルは第１の電界効果トランジスタ１０４やセンスアンプの駆動電流よりも十分小さいので、メモリノード１０８の電位をＶＤＤにまで持ち上げる時定数はメモリセルのアクセス時間よりも大きくなる。例えば、ラッチ回路のピーク電流レベルが１００ｆＡでビット線容量が２７０ｆＦの場合、メモリノード１０８の電位をＶＤＤにまで持ち上げる時定数は３秒以上となる。これはセルの平均的なアクセス時間８０ナノ秒に比べて十分長く、この状況ではラッチ回路がメモリセルのアクセス動作に及ぼす影響は無視できる。
【００１７】
上述のように、本実施の形態のメモリ装置では、第２の電界効果トランジスタの電流レベルは、ラッチ回路の双安定性を損なわない範囲でできるだけ小さく設定される。その結果、本実施の形態のメモリ装置では、読み出し動作および書き込み動作へのラッチ回路の影響が無視できるため、（１）通常のＤＲＡＭと同等のアクセス時間を有しつつ、（２）ＤＲＡＭよりも低い待機消費電力を達成することができる。また、第２の電界効果トランジスタが高いピークバレイ電流比を有するため、従来のメモリ装置に比して、動作マージンの拡大および低消費電力動作を達成できる。そして、本実施の形態のメモリ装置は、各メモリセルの占める面積を、現行のＤＲＡＭのそれに匹敵する１６Ｆ２という値に保持しながら、これらの特性を実現している。
なお、第２の電界効果トランジスタ１０５のゲート電極１０５Ｇに印加される電位と、抵抗素子１０７のメモリノード１０８と逆の側の端子に印加される電位とは、必ずしも同一でなくてもよい。
【００１８】
〔第２の実施の形態〕
図４は、本発明の第２の実施の形態のメモリ装置を構成するメモリセル２個分の断面図である。図５は、図４のメモリセルのレイアウト図である。
図４に示すように、本実施の形態のメモリ装置を構成するメモリセルであるセル１およびセル２は、それぞれ、第２の電位に固定された基板２０３上に形成された第１の電界効果トランジスタ２０４と、第１の電界効果トランジスタ２０４の上部に絶縁層２１６を介して形成された第２の電界効果トランジスタ２０５と、セル容量２０６と、第２の電界効果トランジスタ２０５のソース領域２０５Ｓ上にソース領域２０５Ｓと一端を接して形成された抵抗素子２０７と、から構成され、第１の電界効果トランジスタ２０４のゲート電極２０４Ｇがワード線２０２に接続され、ソース領域２０４Ｓがビット線２０１に接続され、ドレイン領域２０４Ｄがセル容量２０６および第２の電界効果トランジスタ２０５のソース領域２０５Ｓに接続されており、抵抗素子２０７の他端と第２の電界効果トランジスタ２０５のゲート電極２０５Ｇがともに第１の電位に固定され、第２の電界効果トランジスタ２０５のドレイン電極２０５Ｄが第２の電位に固定されている。
【００１９】
図５は、図４のメモリセルを紙面上方から下方に向かって観察し、行および列に配列したメモリセルアレイを８ビット分示している。太い枠で囲まれた領域が、図４に示す積層構造の第２の電界効果トランジスタの領域である上層部を表している。塗りつぶしの丸印および白抜きの丸印を印した部分が、それぞれ、第１の電界効果トランジスタのドレイン領域２０４Ｄとセル容量、第２の電界効果トランジスタのソース領域２０５Ｓとセル容量の接続される部分である。第１の電界効果トランジスタのソース領域２０４Ｓおよび第２の電界効果トランジスタのドレイン領域２０５Ｄがセル１とセル２とで共有されている。全てのメモリセルに渡って、第１の電界効果トランジスタのソース領域２０４Ｓ、ゲート電極２０４Ｇおよびドレイン領域２０４Ｄが並ぶ方向と、第２の電界効果トランジスタのソース領域２０５Ｓ、ゲート電極２０５Ｇおよびドレイン領域２０５Ｄが並ぶ方向が平行で、かつ、それらの方向に対して、第１の電界効果トランジスタのドレイン領域２０４Ｄと第２の電界効果トランジスタのソース領域２０５Ｓとが並ぶ方向が直交するように、第１の電界効果トランジスタと第２の電界効果トランジスタとが形成されている。第２の電界効果トランジスタのソース領域２０５Ｓの上のセル容量に接続された部分に隣接した部分に抵抗素子２０７が接続されている。
第１の電界効果トランジスタおよび第２の電界効果トランジスタのそれぞれのソース領域、ゲート電極およびドレイン領域がビット線２０１に沿って並ぶように配列されており、第１の電界効果トランジスタのゲート電極はワード線２０２に、ソース領域はビット線２０１に、また、第２の電界効果トランジスタのゲート電極は電源電位ＶＤＤに、それぞれ接続されている。列方向に並ぶメモリセル２個分の列方向および行方向の配置の１周期が、それぞれ、８Ｆおよび２Ｆであるから、この配置における各メモリセルの占める面積は、（８Ｆ×２Ｆ）／２＝８Ｆ２である。
【００２０】
本実施の形態のメモリ装置として、第１の電界効果トランジスタ２０４にｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタ２０５にｐチャネルＭＯＳＦＥＴ、第１の電位に電源電圧ＶＤＤ、第２の電位にアース電圧（０Ｖ）を用いた場合、おのおのの回路要素間の接続が第１の実施の形態と同じなので、その動作は第１の実施の形態と同様となる。さらに、本実施の形態のメモリ装置は、第２の電界効果トランジスタ２０５と抵抗素子２０７とからなるラッチ回路を、第１の電界効果トランジスタ２０４上に積層させているため、そのセル面積が第１の実施の形態の場合に比べて小さくなり、通常のＤＲＡＭと同等の８Ｆ２のセル面積を実現できるという特徴を有する。
【００２１】
〔第３の実施の形態〕
図６は、本発明の第３の実施の形態のメモリ装置を構成するメモリセルの断面図である。
図６に示すように、本実施の形態のメモリ装置を構成するメモリセルは、第２の電位に固定された基板５０３上に形成された第１の電界効果トランジスタ５０４と、第１の電界効果トランジスタ５０４に隣接し、そのチャネル領域が基板５０３から電気的に絶縁された構造を有する第２の電界効果トランジスタ５０５と、セル容量５０６と、第２の電界効果トランジスタ５０５のソース領域５０５Ｓ上にソース領域５０５Ｓと一端を接続して形成された抵抗素子５０７と、を有しており、第１の電界効果トランジスタ５０４のゲート電極５０４Ｇがワード線５０２に接続され、ソース領域５０４Ｓがビット線５０１に接続され、ドレイン領域５０４Ｄがセル容量５０６および第２の電界効果トランジスタ５０５のソース領域５０５Ｓに接続されており、抵抗素子５０７の他端と第２の電界効果トランジスタ５０５のゲート電極５０５Ｇとがともに第１の電位に固定されており、第２の電界効果トランジスタ５０５のドレイン領域５０５Ｄがそのチャネル領域と基板５０３との間に形成され、第２の電界効果トランジスタ５０５のドレイン領域５０５Ｄが基板５０３を通して第２の電位に固定されている。第２の電界効果トランジスタ５０５のゲート電極５０５Ｇは、そのチャネル側壁に接して設けられている。
【００２２】
図７は、図６のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕である。図７（ａ）は、図６のメモリセルを紙面上方から下方に向かって観察した平面図を９０゜右回転して示している。第１の電界効果トランジスタのソース領域５０４Ｓ、ゲート電極５０４Ｇおよびドレイン領域５０４Ｄを結ぶ方向と、第２の電界効果トランジスタのソース領域５０５Ｓおよびゲート電極５０５Ｇを結ぶ方向が平行で、かつ、それらの方向に対して、第１の電界効果トランジスタのドレイン領域５０４Ｄと第２の電界効果トランジスタのソース領域５０５Ｓとを結ぶ方向が直角になるように、第１の電界効果トランジスタと第２の電界効果トランジスタとが形成されている。第２の電界効果トランジスタのソース領域５０５Ｓの上に、抵抗素子５０７が接続されている。図６は、図７（ａ）のＢ−Ｂ線に沿った断面図である。
図７（ｂ）に、図７（ａ）のメモリセルを行および列に配列したメモリセルアレイの４ビット×４ビット分が示されている。全てのメモリセルに渡って、第１の電界効果トランジスタのソース領域、ゲート電極、ドレイン領域および第２の電界効果トランジスタのソース領域、ゲート電極がビット線５０１に沿って並ぶように配列されており、第１の電界効果トランジスタのゲート電極はワード線５０２に、ソース領域はビット線５０１に、また、第２の電界効果トランジスタのゲート電極は電源電位ＶＤＤに、それぞれ接続されている。同一のセンスアンプに対して平行に配置された１対のビット線は、折り返しビット線を成している。行方向に並んだメモリセル２個分の列方向および行方向の配置の１周期が、それぞれ、４Ｆおよび（５Ｆ＋２Ｆ）であるから、この配置における各メモリセルの占める面積は、（４Ｆ×７Ｆ）／２＝１４Ｆ２である。
第１の電界効果トランジスタ５０４としてｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタ５０５としてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いた場合、第２のトランジスタ５０５のドレイン領域５０５Ｄと基板５０３とはともにｐ型となる。したがって、基板５０３の一部を第２の電界効果トランジスタ５０５のドレイン領域５０５Ｄとすることができる。このとき、基板５０３の電位をアース電圧（０Ｖ）に接続すると、第２のトランジスタ５０５のドレイン領域５０５Ｄもアース電圧（０Ｖ）に接続される。本実施の形態の場合には、第1の実施の形態の場合のように基板との間に絶縁層を形成することなく、第２の電界効果トランジスタ５０５のチャネル領域が基板５０３から電気的に絶縁される。したがって、第２の電界効果トランジスタ５０５のソース−ドレイン間電流電圧特性には、負性抵抗が現れる。
以上説明したように、本実施の形態のメモリ装置は、そのおのおのの回路要素間の接続が第１の実施の形態と同じなので、第１の実施の形態と同様の回路動作を示す。本実施の形態のメモリ装置は、それらの回路動作をセル面積１４Ｆ２で実現可能である。
【００２３】
〔第４の実施の形態〕
図８は、本発明の第４の実施の形態のメモリ装置を構成するメモリセルの断面図である。
図８に示すように、本実施の形態のメモリ装置を構成するメモリセルは、第１の電位に固定された基板６０３と、基板６０３上にドレイン、チャネル、ソース領域が順次積層され、チャネル側壁に接してゲートが形成されている、第１の電界効果トランジスタ６０４と第２の電界効果トランジスタ６０５と第３の電界効果トランジスタ
とよりなる３個の縦型電界効果トランジスタと、セル容量６０６と、を有しており、第１の電界効果トランジスタ６０４、第２の電界効果トランジスタ６０５および第３の電界効果トランジスタ６１４のドレイン領域が互いに接続されて基板上で共通のドレイン領域６１５を形成し、セル容量６０６の一端が共通のドレイン領域６１５に接続され、第１の電界効果トランジスタ６０４のゲート電極６０４Ｇがワード線６０２に接続され、そのソース領域６０４Ｓがビット線６０１に接続され、第３の電界効果トランジスタ６１４のゲート電極を兼ねる第２の電界効果トランジスタのゲート電極６０５Ｇおよび第３の電界効果トランジスタ６１４のソース領域６１４Ｓがともに第１の電位に固定され、第２の電界効果トランジスタ６０５のソース領域６０５Ｓが第２の電位に固定されている。第１の電界効果トランジスタ６０４、第２の電界効果トランジスタ６０５および第３の電界効果トランジスタ６１４のそれぞれのドレイン領域を全てセル容量６０６の一端に接続するために、それらのドレイン領域を共通にし、かつ、それら３個の電界効果トランジスタをコンパクトに形成するために、３個の電界効果トランジスタ全てに縦型構造を採用している。
【００２４】
図９（ａ）は、図８のメモリセルを紙面上方から下方に向かって観察した平面図を９０゜右回転して示している。第１の電界効果トランジスタのソース領域６０４Ｓ、ゲート電極６０４Ｇおよび共通のドレイン領域６１５が並ぶ方向と、第２の電界効果トランジスタのソース領域６０５Ｓおよびゲート電極６０５Ｇが並ぶ方向が平行で、かつ、それらの方向に対して、共通のドレイン領域６１５と第２の電界効果トランジスタのソース領域６０５Ｓとが並ぶ方向が直角になるように、第１の電界効果トランジスタと第２の電界効果トランジスタとが形成されている。第２の電界効果トランジスタのゲート電極６０５Ｇに隣接して、第３の電界効果トランジスタ６１４が形成されている。図８は、図９（ａ）のＣ−Ｃ線に沿った断面図である。
【００２５】
図９（ｂ）に、図９（ａ）のメモリセルを行および列に配列したメモリセルアレイの４ビット×４ビット分が示されている。全てのメモリセルに渡って、第１の電界効果トランジスタのソース領域、ゲート電極、ドレイン領域および第２の電界効果トランジスタのソース領域、ゲート電極がビット線６０１に沿って並ぶように配列されており、第１の電界効果トランジスタのゲート電極はワード線６０２に、ソース領域はビット線６０１に、また、第２の電界効果トランジスタのゲート電極は第１の電位に、それぞれ接続されている。同一のセンスアンプに対して平行に配置された１対のビット線は、折り返しビット線を成している。この配置における各メモリセルの占める面積は、第１の実施の形態と同様に、１６Ｆ２である。
【００２６】
ここで、第１の電界効果トランジスタ６０４、第２の電界効果トランジスタ６０５および第３の電界効果トランジスタ６１４としてｎチャネルＭＯＳＦＥＴ、第１の電位としてアース電圧、第２の電位として電源電圧ＶＤＤを用いる。また、図１０（ａ）に示すように、第２の電界効果トランジスタ６０５は、ソース電圧およびゲート電圧をそれぞれ電源電圧ＶＤＤと０Ｖに固定した状態で、そのソース−ドレイン間電流電圧特性に負性抵抗特性を示す素子である。一方、第３の電界効果トランジスタ６１４は、ソース電圧およびゲート電圧が０Ｖに固定され、そのソース−ドレイン間電流電圧特性が飽和特性を示す。
【００２７】
図１０（ｂ）は、図８中の第２の電界効果トランジスタ６０５と第３の電界効果トランジスタ６１４とで構成される回路において、共通のドレイン６１５の電圧を０Ｖから電源電圧ＶＤＤまで掃引したときに、第２の電界効果トランジスタ６０５のソース−ドレイン間に流れる電流６１０と、第３の電界効果トランジスタ６１４のソース−ドレイン間に流れる電流６１１とを示している。第３の電界効果トランジスタ６１４のゲート電極６０５Ｇとソース領域６１４Ｓとがともにアース電圧に接続されているために、そのソース−ドレイン間には逆方向飽和電流が流れるだけである。図８中の第２の電界効果トランジスタ６０５と第３の電界効果トランジスタ６１４とで構成される回路は、２つの安定点６１２、６１３を持つラッチ回路を形成している。
本実施の形態のメモリ装置も、前述の実施の形態と同様の回路動作を示す。さらに、本実施の形態のメモリ装置では、第２の電界効果トランジスタ６０５のドレイン領域とゲート電極との間に、抵抗素子ではなく、第３の電界効果トランジスタを挿入しているため、その飽和特性により保持電流レベルを低減することができる。
【００２８】
本発明の第１および第２の実施の形態では、第１の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いた場合について述べたが、これ以外にも、第１の電界効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第１の電位としてアース電圧、第２の電位として電源電圧ＶＤＤを用いることも可能である。また、第１の電界効果トランジスタおよび第２の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第１の電位としてアース電圧（０Ｖ）、第２の電位として電源電圧ＶＤＤを用いることも可能である。さらには、第１の電界効果トランジスタおよび第２の電界効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧を用いることも可能である。
【００２９】
本発明の第３の実施の形態のメモリセルでは、第１の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いた場合について述べたが、これ以外にも、第１の電界効果トランジスタとしてＰチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第１の電位としてアース電圧（０Ｖ）、第２の電位として電源電圧ＶＤＤを用いた場合においても、基板がｎ型で、第２の電界効果トランジスタのドレイン領域と基板との極性が等しくなるから、基板の一部を第２の電界効果トランジスタのドレイン領域とすることができ、基板に電源電圧ＶＤＤを印加すると、第２の電界効果トランジスタのドレイン領域にも電源電圧ＶＤＤが印加されるため、上述のメモリセルと同様の動作が得られる。
【００３０】
本発明の第１から第３の実施の形態における抵抗素子として、ダイオードを用いることも可能である。このとき、ダイオードは逆方向に電圧が印加されるように接続される。
【００３１】
本発明の第４の実施の形態においては、第１の電界効果トランジスタから第３の電界効果トランジスタまでｎチャネルＭＯＳＦＥＴを用い、第１の電位としてアース電圧（０Ｖ）、第２の電位として電源電圧ＶＤＤを用いた場合について述べたが、これ以外にも、第１の電界効果トランジスタから第３の電界効果トランジスタまでｐチャネルＭＯＳＦＥＴを用い、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いることも可能である。
【００３２】
以上、本発明をその好適な実施の形態に基づいて説明したが、本発明のメモリ装置は、上述した実施の形態のみに制限されるものではなく、本願発明の要旨を変更しない範囲で種々の変化を施したメモリ装置も、本発明の範囲に含まれる。例えば、基板としてＳｉを用いたが、Ｓｉに限らず、任意の半導体が使用可能である。また、セル容量は、半導体基板上に積層して形成したが、半導体基板内部にトレンチ型に形成してもよい。
【００３３】
【発明の効果】
以上説明したように、本発明のメモリ装置は、通常の１Ｔ／１Ｃ型のＤＲＡＭ構成のメモリセルのメモリノードと２つの基準電位との間に、高いピークバレイ電流比を示す電界効果トランジスタ構造を有する負性抵抗デバイスと抵抗素子とを接続し、従来のスタティックに情報を保持できるメモリ装置に比して広い動作マージンと低い消費電力動作とを、１６Ｆ２〜８Ｆ２という現在のＤＲＡＭに匹敵するセル面積において実現可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のメモリ装置を構成するメモリセルの断面図。
【図２】 図１のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕。
【図３】 図１のメモリセルに用いた第２の電界効果トランジスタのソース−ドレイン間電流電圧特性〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
【図４】 本発明の第２の実施の形態のメモリ装置を構成するメモリセル２個分の断面図。
【図５】 図４のメモリセルのレイアウト図。
【図６】 本発明の第３の実施の形態のメモリ装置を構成するメモリセルの断面図。
【図７】 図６のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕。
【図８】 本発明の第４の実施の形態のメモリ装置を構成するメモリセルの断面図。
【図９】 図８のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕。
【図１０】 図８のメモリセルに用いた第２の電界効果トランジスタのソース−ドレイン間電流電圧特性〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
【図１１】 従来のメモリセルの回路図。
【図１２】 図１１のメモリセルにおけるラッチ回路の動作説明図。
【符号の説明】
１０１、２０１、５０１、６０１、９０１ ビット線
１０２、２０２、５０２、６０２、９０２ ワード線
１０３、２０３、５０３、６０３ 基板
１０４、２０４、５０４、６０４ 第１の電界効果トランジスタ
１０４Ｄ、２０４Ｄ、５０４Ｄ 第１の電界効果トランジスタのドレイン領域
１０４Ｇ、２０４Ｇ、５０４Ｇ、６０４Ｇ 第１の電界効果トランジスタのゲート電極
１０４Ｓ、２０４Ｓ、５０４Ｓ、６０４Ｓ 第１の電界効果トランジスタのソース領域
１０５、２０５、５０５、６０５ 第２の電界効果トランジスタ
１０５Ｄ、２０５Ｄ、５０５Ｄ 第２の電界効果トランジスタのドレイン領域
１０５Ｇ、２０５Ｇ、５０５Ｇ、６０５Ｇ 第２の電界効果トランジスタのゲート電極
１０５Ｓ、２０５Ｓ、５０５Ｓ、６０５Ｓ 第５の電界効果トランジスタのソース領域
１０６、２０６、５０６、６０６、９０６ セル容量
１０７、２０７、５０７、６０７ 抵抗素子
１０８ メモリノード
１０９ トレンチ
１１０、６１０ 第２の電界効果トランジスタの動作曲線
１１１ 抵抗素子の動作曲線
１１２、１１３、６１２、６１３、９１２、９１３ 安定点
１１６、２１６ 絶縁層
６１１ 第３の電界効果トランジスタの動作曲線
６１４ 第３の電界効果トランジスタ
６１４Ｓ 第３の電界効果トランジスタのソース領域
６１５ 共通のドレイン
９０４ ｎチャネルＭＯＳＦＥＴ
９０５ 第１の負性抵抗素子
９０７ 第２の負性抵抗素子
９１０ 第２の負性抵抗素子の動作曲線
９１１ 第１の負性抵抗素子の動作曲線
ＣＰ セルプレート
ＳＮ メモリノード
【発明の属する技術分野】
本発明は、メモリ装置に関し、特に負性微分抵抗デバイスを有するメモリ装置におけるメモリセルの配置に関するものである。
【０００２】
【従来の技術】
半導体ランダムアクセスメモリ（以下、単にＲＡＭという）、特に１個のトランジスタと１個のコンデンサ素子とから構成される１Ｔ／１Ｃ（１トランジスタ／１コンデンサ）型のダイナミックＲＡＭ（ＤＲＡＭ）は、その構成の単純さの故に、ギガビット台の集積度に到達しつつある。しかしながら、１Ｔ／１Ｃ型のＤＲＡＭは、コンデンサ素子上に蓄積されたビット情報としての電荷がリーク電流として一定の時間割合で消失されていくので、毎秒数〜数千回の程度で周期的にリフレッシュ動作を行う必要がある。
一方、スタティックＲＡＭ（ＳＲＡＭ）は、リフレッシュ動作を必要とせず、かつ、一般にＤＲＡＭよりも高速である。しかしながら、ＳＲＡＭはフリップフロップ回路を要するためにＤＲＡＭに比して構成が複雑であり、６個のトランジスタで構成するか、あるいは、４個のトランジスタと２個のポリシリコン負荷抵抗で構成するのが一般的であり、その結果、ＤＲＡＭよりも集積度が低くなってしまう。
したがって、ＤＲＡＭと同程度の集積度を有し、かつ、ＳＲＡＭのようにリフレッシュ動作を必要としないメモリ構成が望まれている。
【０００３】
このようなメモリ構成として、例えば、特開平１０−６９７６６号公報に、ＲＴＤ（Resonant Tunneling Diode：共鳴トンネルダイオード）やトンネルダイオードを用いたＳＲＡＭセルが開示されている。
図１１は、この従来例のメモリセルの構成を示す回路図である。図１２は、図１１のメモリセルにおけるラッチ回路の動作説明図である。
図１１に示すように、このメモリセルは、ゲートおよびドレインがワード線９０２とビット線９０１とにそれぞれ接続されているｎチャネルＦＥＴ９０４と、ｎチャネルＦＥＴ９０４のソースとセルプレートＣＰとの間に接続されたセル容量９０６と、電源電位ＶＤＤとＶＳＳとの間に直列接続された第１および第２の負性抵抗デバイス９０５、９０７とを具備している。直列接続された第１および第２の負性抵抗デバイス９０５、９０７の共通点は、ｎチャネルＦＥＴ９０４のソースとセル容量９０６との接続点であるメモリノードＳＮに接続されている。
メモリセルが待機時、即ち、ワード線電位が低く、ｎチャネルＦＥＴ９０４がオフ状態にあるとき、メモリセルはセル容量９０６に蓄積された電荷により、メモリ内容を保持している。通常のＤＲＡＭにおいては、リーク電流によりセル容量に蓄積した電荷量が変化し、スタティックに情報を保持することができない。一方、負性抵抗デバイス９０５、９０７よりなる直列回路には、図１２に示すように、２つの安定な動作点９１２、９１３が存在する。したがって、負性抵抗デバイス９０５、９０７よりなる直列回路はラッチ回路を形成し、メモリノードＳＮの電圧は、２つの安定な動作点９１２、９１３に対応する２つの電圧のいずれかに決まり、スタティックに情報を保持することが可能になる。
【０００４】
【発明が解決しようとする課題】
上述の従来のメモリセルにおいて、負性抵抗デバイス９０５、９０７の電流レベルは、消費電力の観点から、できるだけ低いことが望ましい。しかし、上述の双安定性を確保するためには、負性抵抗デバイス９０５、９０７のピーク電流値は、最低限、リーク電流よりも大きくする必要があり、ピーク電流値が大きいほど、動作マージンは高くなる。これらの要求を満たすためには、負性抵抗デバイス９０５、９０７のピーク電流とバレイ電流との比、すなわち、ピークバレイ比（ＰＶ比）はできるだけ大きいことが望ましい。しかるに、上述の従来技術のメモリセルに用いられている負性抵抗デバイスのＰＶ比としては、現在までのところ、たかだか１０程度の値が報告されているにすぎない。また、ＲＴＤやトンネルダイオードなどの負性抵抗デバイスはバイポーラデバイスであって、半導体メモリ装置として多用されているＭＯＳ構造の集積回路との整合性が悪いという問題点がある。
そこで、特開２００１−１５７５７号公報に、負性抵抗素子としてＭＯＳトランジスタを使用したメモリセルが開示されている。このＭＯＳトランジスタは、数桁に及ぶＰＶ比が達成可能であり、また、当然ながら、ＭＯＳ構造の半導体メモリ装置との整合性が良い。
ところで、半導体メモリ装置において、メモリセルは多数配列されるため、メモリセル１個当りの寸法が、半導体メモリ装置全体のレイアウト面積に与える影響は非常に大きい。したがって、半導体メモリ装置においては、メモリセルを可能な限り小さくレイアウトすることが極めて重要である。
現在のＤＲＡＭのメモリセルには、折り返し（Ｆｏｌｄｅｄ）ビット線方式と呼ばれる配置方式が使用されており、最小寸法（デザインルール）をＦとすると、理論上では、最小セル面積が８Ｆ２となる。したがって、負性抵抗デバイスを用いたリフレッシュ動作の不要なメモリ装置においても、そのメモリセル面積は、できる限り現行メモリセルの理論的最小セル面積である８Ｆ２に近い値、最大でも１６Ｆ２以下に抑えることが望ましい。
【０００５】
本発明は、これらの従来技術に鑑みてなされたものであって、その目的は、大きなＰＶ比を有する負性抵抗デバイスを用いたリフレッシュ動作の不要なメモリ装置において、現行ＤＲＡＭのメモリセルの理論的最小セル面積である８Ｆ２に近い値、最大でも１６Ｆ２以下のセル面積を与えるメモリセルの配置を提供することである。
【０００６】
【課題を解決するための手段】
上記目的を解決するために、本発明によれば、複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された、ゲート電極が前記ワード線に接続され、ソース領域が前記ビット線に接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタと隣接して形成された負性抵抗素子として機能する第２の電界効果トランジスタと、一方の電極が前記第１の電界効果トランジスタのドレインと前記第２の電界効果トランジスタのソースとに接続されたセル容量と、前記第２のトランジスタのソース領域上に該ソース領域に下面側の端子が接続されて形成された、電流経路が縦方向の抵抗素子と、を有し、前記抵抗素子の表面側の端子と前記第２の電界効果トランジスタのゲート電極とが第１の電位に固定され、前記第２の電界効果トランジスタのドレイン電極が第２の電位に固定され、前記基板が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが異なる導電型のトランジスタであるときには第2の電位に固定され、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが同一導電型のトランジスタであるときには第１の電位に固定されていることを特徴とするメモリ装置、が提供される。
【０００７】
また、本発明によれば、複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された、ゲート電極が前記ワード線に接続され、ソース領域が前記ビット線に接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタの上に絶縁層を介して形成された負性抵抗素子として機能する第２の電界効果トランジスタと、一方の電極が前記第１の電界効果トランジスタのドレインと前記第２の電界効果トランジスタのソースとに接続されたセル容量と、前記第２のトランジスタのソース領域上に該ソース領域に下面側の端子が接続されて形成された、電流経路が縦方向の抵抗素子と、を有し、前記抵抗素子の表面側の端子と前記第２の電界効果トランジスタのゲート電極とが第１の電位に固定され、前記第２の電界効果トランジスタのドレイン電極が第２の電位に固定され、前記基板が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが異なる導電型のトランジスタであるときには第2の電位に固定され、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが同一導電型のトランジスタであるときには第１の電位に固定されていることを特徴とするメモリ装置、が提供される。
【０００８】
また、本発明によれば、複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された共通ドレイン領域とその上に積層して形成された第１のチャネル領域と第１のソース領域と第１のゲート電極とを有し、前記第１のゲート電極が前記ワード線に、前記第１のソース領域が前記ビット線に接続された第１の縦型電界効果トランジスタと、第２のゲート電極と前記共通ドレイン領域とその上に積層して形成された第２のチャネル領域および第２のソース領域とを有し負性抵抗素子として機能する第２の縦型電界効果トランジスタと、前記共通ドレイン領域とその上に積層して形成された第３のチャネル領域および第３のソース領域とを有し前記第２のゲート電極をゲート電極とする第３の縦型電界効果トランジスタと、一方の電極が前記共通ドレイン領域に接続されたセル容量と、を有し、前記第３の縦型電界効果トランジスタのソース電極と前記第２のゲート電極とが第１の電位に固定され、前記第２の縦型電界効果トランジスタのソース電極が第２の電位に固定され、前記基板が第１の電位に固定されていることを特徴とするメモリ装置、が提供される。
【０００９】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態のメモリ装置を構成するメモリセルの断面図である。図２は、図１のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕である。図３は、図１のメモリセルに用いた第２の電界効果トランジスタのソース−ドレイン間電流電圧特性〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕である。
図１に示すように、本実施の形態のメモリ装置を構成するメモリセルは、第２の電位に固定された基板１０３上に形成された第１の電界効果トランジスタ１０４と、第１の電界効果トランジスタ１０４に隣接し、そのチャネル領域が基板１０３から電気的に絶縁された構造を有する第２の電界効果トランジスタ１０５と、セル容量１０６と、第２の電界効果トランジスタ１０５のソース領域１０５Ｓ上にソース領域１０５Ｓと一端を接続して形成された抵抗素子１０７と、を有しており、第１の電界効果トランジスタ１０４のゲート電極１０４Ｇがワード線１０２に接続され、ソース領域１０４Ｓがビット線１０１に接続され、ドレイン領域１０４Ｄがセル容量１０６および第２の電界効果トランジスタ１０５のソース１０５Ｓ領域に接続されており、抵抗素子１０７の他端と第２の電界効果トランジスタ１０５のゲート電極１０５Ｇとがともに第１の電位に固定され、第２の電界効果トランジスタ１０５のドレイン領域１０５Ｄが第２の電位に固定されている。
【００１０】
図２（ａ）は、図１のメモリセルを紙面上方から下方に向かって観察した平面図を９０゜右回転して示している。第１の電界効果トランジスタ１０４のソース領域１０４Ｓ、ゲート電極１０４Ｇおよびドレイン領域１０４Ｄが並ぶ方向と、第２の電界効果トランジスタ１０５のソース領域１０５Ｓ、ゲート電極１０５Ｇおよびドレイン領域１０５Ｄが並ぶ方向が平行で、かつ、それらの方向に対して、第１の電界効果トランジスタ１０４のドレイン領域１０４Ｄと第２の電界効果トランジスタ１０５のソース領域１０５Ｓとが並ぶ方向が直交するように、第１の電界効果トランジスタ１０４と第２の電界効果トランジスタ１０５とが形成されている。第２の電界効果トランジスタ１０５のソース領域１０５Ｓの上に、抵抗素子１０７が接続されている。図１は、図２（ａ）のＡ−Ａ線に沿った断面図である。
【００１１】
このメモリセルの動作を第１の電界効果トランジスタ１０４としてｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタ１０５としてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位として接地電圧（０Ｖ）を用いた場合について説明する。第２の電界効果トランジスタ１０５のチャネル部と基板１０３との間にはＳｉＯ２層よりなる絶縁層１１６およびトレンチ１０９が形成され、第２の電界効果トランジスタ１０５のチャネル部と基板１０３とが電気的に分離されている。
図３（ａ）は、第２の電界効果トランジスタ１０５の、ゲート電極１０５Ｇに電源電圧ＶＤＤを印加した状態での、ソース−ドレイン間の電流電圧特性を示している。ここで、ゲート電極１０５Ｇに正電圧ＶＤＤを印加したときに、少なくともチャネル表面近傍において、チャネル領域に接するドレイン端の電界強度が、電子や正孔などのキャリアのバンド間トンネリングを生じさせ得る強さ（およそ１ＭＶ/ｃｍ以上）となるように、ゲート絶縁膜厚、不純物ドープ量など、第２の電界効果トランジスタ１０５の素子構造が適切に設計されている。図３（ａ）は、電源電圧ＶＤＤとして３．３Ｖを用いて、ゲート絶縁膜厚５ｎｍのときに得られた特性である。ソース領域に正電圧が印加されると、ドレイン端にはバンド間トンネリングが生じるに十分の電界が形成されているので、ドレイン領域の価電子帯内の電子はチャネル領域の伝導帯に容易にトンネルし、チャネル領域の伝導帯にトンネルした電子は、ソース領域とチャネル領域との間のエネルギー障壁を乗り越えて外部に流れ、トンネル電流を形成する〔図３（ａ）の領域１〕。ソース領域への印加電圧をさらに増加させると、ドレイン端の電界強度が弱くなるため、トンネル確率が低下し、ソース−ドレイン間電流が減少する〔図３（ａ）の領域２〕。もし、ゲート端の電界強度がバンド間トンネリングを維持し得る電界強度よりも弱くなれば、ソース−ドレイン間電流は完全に流れなくなる。さらにソース領域への印加電圧を高くすると、ソース領域とチャネル領域で形成されるｐｎ接合をよぎる通常の拡散電流が流れる〔図３（ａ）の領域３〕。
このとき、トンネル電流は、ゲート電圧により誘起されるチャネル表面での電界強度が強いほど大きくなる。したがって、ＶＤＤを大きくしたり、ゲート絶縁膜を薄くすることが、トンネル電流の増加には有効である。また、ドレイン領域における不純物ドープ量、ゲート長など素子パラメータを適切に設定することで、負性抵抗素子のピークバレイ電流比を２桁以上にすることが可能である。
【００１２】
このような負性抵抗特性を有する第２の電界効果トランジスタ１０５のソース領域１０５Ｓと抵抗素子１０７の一端とを接続し、ゲート電極１０５Ｇと抵抗素子１０７の他端とを接続し、ゲート電極１０５Ｇに電源電圧ＶＤＤ、ドレイン領域１０５Ｄに接地電位を印加した状態で、第２の電界効果トランジスタ１０５のソース領域１０５Ｓに０Ｖから電源電圧ＶＤＤまでの電圧を印加するとき、図３（ｂ）に示すように、抵抗素子１０７の抵抗値を調整することによって、抵抗素子１０７の電流曲線１１１と第２の電界効果トランジスタ１０５のソース−ドレイン間の電流曲線１１０とが３点で交差するように、抵抗素子１０７と第２の電界効果トランジスタ１０５との動作を定めることができる。ここで、抵抗素子１０７の電流曲線１１１には、メモリノード１０８からのリーク電流ＩＬが加算されている。抵抗素子１０７の電流曲線１１１と第２の電界効果トランジスタ１０５のソース−ドレイン間の電流曲線１１０とが交差する２点１１２、１１３が安定動作点となる。したがって、第２の電界効果トランジスタ１０５のソースと抵抗素子１０７とを接続することによって、２点１１２、１１３を安定動作点とするラッチ回路が構成される。
【００１３】
メモリセルが待機状態にあるときは、このラッチ回路により、第２の電界効果トランジスタ１０５のソース領域１０５Ｓに接続されているメモリーノード１０８の電位が双安定点１１２、１１３のいずれかの電位に保持される。これによって、本実施の形態のメモリ装置は、ＳＲＡＭ動作を行うことが可能である。ラッチ回路の保持電流レベルは消費電力の観点からできるだけ低いことが望ましい。ただし、双安定性を確保するためには、第２の電界効果トランジスタ１０５の負性抵抗特性のピーク電流値は、少なくともセルのリーク電流ＩＬよりも大きく設定される必要がある。セル間のリーク電流値の特性揺らぎを考慮すると、ピーク電流値は、平均リーク電流値（約１〜１０ｆＡ）の５０〜１００倍程度に設定されるのが望ましい。ここで、上述のように、負性抵抗素子である第２の電界効果トランジスタ１０５のピークバレイ電流比を、２桁以上にすることが可能である。したがって、バレー電流は、例えばリーク電流値と同レベルとなるような小さな値と設定することが可能になる。これによって、ピークバレイ電流比が１０程度であった従来の負性抵抗デバイスを用いたメモリセルに比して、待機消費電力を小さくすることができる。また、従来のリフレッシュを行うＤＲＡＭと比較すると、例えば、ＶＤＤが３．３Ｖ、ビット線容量およびセル容量がそれぞれ２７０ｆＦおよび２７ｆＦ、セルの平均リーク電流レベルが１ｆＡ、第２の電界効果トランジスタのピーク電流値とピークバレイ電流比がそれぞれ１００ｆＡと１００のとき、同じＶＤＤ、ビット線容量、セル容量ならびにセルリーク電流レベルを有し、１２８ミリ秒ごとにリフレッシュを行うＤＲＡＭに対して、本実施の形態のメモリセルの待機消費電力は、約３桁程度小さくなる。
【００１４】
図２（ｂ）に、図２（ａ）のメモリセルを行および列に配列したメモリセルアレイの４ビット×４ビット分が示されている。全てのメモリセルに渡って、第１の電界効果トランジスタおよび第２の電界効果トランジスタのそれぞれのソース領域、ゲート電極およびドレイン領域がビット線１０１に沿って並ぶように配列されており、第１の電界効果トランジスタのゲート電極はワード線１０２に、ソース領域はビット線１０１に、また、第２の電界効果トランジスタのゲート電極は電源電位ＶＤＤに、それぞれ接続されている。同一のセンスアンプに対して平行に配置された１対のビット線は、折り返しビット線を成している。メモリセルの列方向および行方向の配置の１周期がいずれも４Ｆであるから、この配置における各メモリセルの占める面積は、４Ｆ×４Ｆ＝１６Ｆ２である。
【００１５】
メモリセルの読み出し／書き込み動作は従来の１Ｔ／１Ｃ型ＤＲＡＭとまったく同じである。すなわち、読み出し動作では、ビット線１０１をプリチャージした状態で、選択されたワード線１０２の電位をＶＤＤに昇圧し、第１の電界効果トランジスタ１０４をオンさせる。このとき、セル容量１０６に蓄積されていた電荷によりビット線１０１に電位変化が生じ、これをメモリセル外部に配置したセンスアンプにより増幅する。センスアンプにより増幅されたビット線１０１上のデータは、セル容量１０６に蓄積されていた電荷量に応じて“Ｈ”状態または“Ｌ”状態としてメモリセル外部に読み出されるとともに、第１の電界効果トランジスタ１０４を通じてメモリセル内に戻され、データの再書き込みが行われる。また、書き込み動作では、読み出し動作と同様にビットライン１０１に各メモリセルから読み出したデータを保持した段階で、書き変えを行うメモリセルのみビットライン電圧を入力情報に応じて強制的に変換し、セル情報を書き換える。
【００１６】
読み出し動作中ならびに書き込み動作中にワード線１０２の電位がＶＤＤに変化すると、第２の電界効果トランジスタ１０５と抵抗素子１０７よりなるラッチ回路の両端の電圧がともにＶＤＤとなるので、このラッチ回路はメモリノード１０８の電位をＶＤＤにまで持ち上げるように働く。しかしながら、上述のように、ラッチ回路の電流レベルは第１の電界効果トランジスタ１０４やセンスアンプの駆動電流よりも十分小さいので、メモリノード１０８の電位をＶＤＤにまで持ち上げる時定数はメモリセルのアクセス時間よりも大きくなる。例えば、ラッチ回路のピーク電流レベルが１００ｆＡでビット線容量が２７０ｆＦの場合、メモリノード１０８の電位をＶＤＤにまで持ち上げる時定数は３秒以上となる。これはセルの平均的なアクセス時間８０ナノ秒に比べて十分長く、この状況ではラッチ回路がメモリセルのアクセス動作に及ぼす影響は無視できる。
【００１７】
上述のように、本実施の形態のメモリ装置では、第２の電界効果トランジスタの電流レベルは、ラッチ回路の双安定性を損なわない範囲でできるだけ小さく設定される。その結果、本実施の形態のメモリ装置では、読み出し動作および書き込み動作へのラッチ回路の影響が無視できるため、（１）通常のＤＲＡＭと同等のアクセス時間を有しつつ、（２）ＤＲＡＭよりも低い待機消費電力を達成することができる。また、第２の電界効果トランジスタが高いピークバレイ電流比を有するため、従来のメモリ装置に比して、動作マージンの拡大および低消費電力動作を達成できる。そして、本実施の形態のメモリ装置は、各メモリセルの占める面積を、現行のＤＲＡＭのそれに匹敵する１６Ｆ２という値に保持しながら、これらの特性を実現している。
なお、第２の電界効果トランジスタ１０５のゲート電極１０５Ｇに印加される電位と、抵抗素子１０７のメモリノード１０８と逆の側の端子に印加される電位とは、必ずしも同一でなくてもよい。
【００１８】
〔第２の実施の形態〕
図４は、本発明の第２の実施の形態のメモリ装置を構成するメモリセル２個分の断面図である。図５は、図４のメモリセルのレイアウト図である。
図４に示すように、本実施の形態のメモリ装置を構成するメモリセルであるセル１およびセル２は、それぞれ、第２の電位に固定された基板２０３上に形成された第１の電界効果トランジスタ２０４と、第１の電界効果トランジスタ２０４の上部に絶縁層２１６を介して形成された第２の電界効果トランジスタ２０５と、セル容量２０６と、第２の電界効果トランジスタ２０５のソース領域２０５Ｓ上にソース領域２０５Ｓと一端を接して形成された抵抗素子２０７と、から構成され、第１の電界効果トランジスタ２０４のゲート電極２０４Ｇがワード線２０２に接続され、ソース領域２０４Ｓがビット線２０１に接続され、ドレイン領域２０４Ｄがセル容量２０６および第２の電界効果トランジスタ２０５のソース領域２０５Ｓに接続されており、抵抗素子２０７の他端と第２の電界効果トランジスタ２０５のゲート電極２０５Ｇがともに第１の電位に固定され、第２の電界効果トランジスタ２０５のドレイン電極２０５Ｄが第２の電位に固定されている。
【００１９】
図５は、図４のメモリセルを紙面上方から下方に向かって観察し、行および列に配列したメモリセルアレイを８ビット分示している。太い枠で囲まれた領域が、図４に示す積層構造の第２の電界効果トランジスタの領域である上層部を表している。塗りつぶしの丸印および白抜きの丸印を印した部分が、それぞれ、第１の電界効果トランジスタのドレイン領域２０４Ｄとセル容量、第２の電界効果トランジスタのソース領域２０５Ｓとセル容量の接続される部分である。第１の電界効果トランジスタのソース領域２０４Ｓおよび第２の電界効果トランジスタのドレイン領域２０５Ｄがセル１とセル２とで共有されている。全てのメモリセルに渡って、第１の電界効果トランジスタのソース領域２０４Ｓ、ゲート電極２０４Ｇおよびドレイン領域２０４Ｄが並ぶ方向と、第２の電界効果トランジスタのソース領域２０５Ｓ、ゲート電極２０５Ｇおよびドレイン領域２０５Ｄが並ぶ方向が平行で、かつ、それらの方向に対して、第１の電界効果トランジスタのドレイン領域２０４Ｄと第２の電界効果トランジスタのソース領域２０５Ｓとが並ぶ方向が直交するように、第１の電界効果トランジスタと第２の電界効果トランジスタとが形成されている。第２の電界効果トランジスタのソース領域２０５Ｓの上のセル容量に接続された部分に隣接した部分に抵抗素子２０７が接続されている。
第１の電界効果トランジスタおよび第２の電界効果トランジスタのそれぞれのソース領域、ゲート電極およびドレイン領域がビット線２０１に沿って並ぶように配列されており、第１の電界効果トランジスタのゲート電極はワード線２０２に、ソース領域はビット線２０１に、また、第２の電界効果トランジスタのゲート電極は電源電位ＶＤＤに、それぞれ接続されている。列方向に並ぶメモリセル２個分の列方向および行方向の配置の１周期が、それぞれ、８Ｆおよび２Ｆであるから、この配置における各メモリセルの占める面積は、（８Ｆ×２Ｆ）／２＝８Ｆ２である。
【００２０】
本実施の形態のメモリ装置として、第１の電界効果トランジスタ２０４にｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタ２０５にｐチャネルＭＯＳＦＥＴ、第１の電位に電源電圧ＶＤＤ、第２の電位にアース電圧（０Ｖ）を用いた場合、おのおのの回路要素間の接続が第１の実施の形態と同じなので、その動作は第１の実施の形態と同様となる。さらに、本実施の形態のメモリ装置は、第２の電界効果トランジスタ２０５と抵抗素子２０７とからなるラッチ回路を、第１の電界効果トランジスタ２０４上に積層させているため、そのセル面積が第１の実施の形態の場合に比べて小さくなり、通常のＤＲＡＭと同等の８Ｆ２のセル面積を実現できるという特徴を有する。
【００２１】
〔第３の実施の形態〕
図６は、本発明の第３の実施の形態のメモリ装置を構成するメモリセルの断面図である。
図６に示すように、本実施の形態のメモリ装置を構成するメモリセルは、第２の電位に固定された基板５０３上に形成された第１の電界効果トランジスタ５０４と、第１の電界効果トランジスタ５０４に隣接し、そのチャネル領域が基板５０３から電気的に絶縁された構造を有する第２の電界効果トランジスタ５０５と、セル容量５０６と、第２の電界効果トランジスタ５０５のソース領域５０５Ｓ上にソース領域５０５Ｓと一端を接続して形成された抵抗素子５０７と、を有しており、第１の電界効果トランジスタ５０４のゲート電極５０４Ｇがワード線５０２に接続され、ソース領域５０４Ｓがビット線５０１に接続され、ドレイン領域５０４Ｄがセル容量５０６および第２の電界効果トランジスタ５０５のソース領域５０５Ｓに接続されており、抵抗素子５０７の他端と第２の電界効果トランジスタ５０５のゲート電極５０５Ｇとがともに第１の電位に固定されており、第２の電界効果トランジスタ５０５のドレイン領域５０５Ｄがそのチャネル領域と基板５０３との間に形成され、第２の電界効果トランジスタ５０５のドレイン領域５０５Ｄが基板５０３を通して第２の電位に固定されている。第２の電界効果トランジスタ５０５のゲート電極５０５Ｇは、そのチャネル側壁に接して設けられている。
【００２２】
図７は、図６のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕である。図７（ａ）は、図６のメモリセルを紙面上方から下方に向かって観察した平面図を９０゜右回転して示している。第１の電界効果トランジスタのソース領域５０４Ｓ、ゲート電極５０４Ｇおよびドレイン領域５０４Ｄを結ぶ方向と、第２の電界効果トランジスタのソース領域５０５Ｓおよびゲート電極５０５Ｇを結ぶ方向が平行で、かつ、それらの方向に対して、第１の電界効果トランジスタのドレイン領域５０４Ｄと第２の電界効果トランジスタのソース領域５０５Ｓとを結ぶ方向が直角になるように、第１の電界効果トランジスタと第２の電界効果トランジスタとが形成されている。第２の電界効果トランジスタのソース領域５０５Ｓの上に、抵抗素子５０７が接続されている。図６は、図７（ａ）のＢ−Ｂ線に沿った断面図である。
図７（ｂ）に、図７（ａ）のメモリセルを行および列に配列したメモリセルアレイの４ビット×４ビット分が示されている。全てのメモリセルに渡って、第１の電界効果トランジスタのソース領域、ゲート電極、ドレイン領域および第２の電界効果トランジスタのソース領域、ゲート電極がビット線５０１に沿って並ぶように配列されており、第１の電界効果トランジスタのゲート電極はワード線５０２に、ソース領域はビット線５０１に、また、第２の電界効果トランジスタのゲート電極は電源電位ＶＤＤに、それぞれ接続されている。同一のセンスアンプに対して平行に配置された１対のビット線は、折り返しビット線を成している。行方向に並んだメモリセル２個分の列方向および行方向の配置の１周期が、それぞれ、４Ｆおよび（５Ｆ＋２Ｆ）であるから、この配置における各メモリセルの占める面積は、（４Ｆ×７Ｆ）／２＝１４Ｆ２である。
第１の電界効果トランジスタ５０４としてｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタ５０５としてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いた場合、第２のトランジスタ５０５のドレイン領域５０５Ｄと基板５０３とはともにｐ型となる。したがって、基板５０３の一部を第２の電界効果トランジスタ５０５のドレイン領域５０５Ｄとすることができる。このとき、基板５０３の電位をアース電圧（０Ｖ）に接続すると、第２のトランジスタ５０５のドレイン領域５０５Ｄもアース電圧（０Ｖ）に接続される。本実施の形態の場合には、第1の実施の形態の場合のように基板との間に絶縁層を形成することなく、第２の電界効果トランジスタ５０５のチャネル領域が基板５０３から電気的に絶縁される。したがって、第２の電界効果トランジスタ５０５のソース−ドレイン間電流電圧特性には、負性抵抗が現れる。
以上説明したように、本実施の形態のメモリ装置は、そのおのおのの回路要素間の接続が第１の実施の形態と同じなので、第１の実施の形態と同様の回路動作を示す。本実施の形態のメモリ装置は、それらの回路動作をセル面積１４Ｆ２で実現可能である。
【００２３】
〔第４の実施の形態〕
図８は、本発明の第４の実施の形態のメモリ装置を構成するメモリセルの断面図である。
図８に示すように、本実施の形態のメモリ装置を構成するメモリセルは、第１の電位に固定された基板６０３と、基板６０３上にドレイン、チャネル、ソース領域が順次積層され、チャネル側壁に接してゲートが形成されている、第１の電界効果トランジスタ６０４と第２の電界効果トランジスタ６０５と第３の電界効果トランジスタ
とよりなる３個の縦型電界効果トランジスタと、セル容量６０６と、を有しており、第１の電界効果トランジスタ６０４、第２の電界効果トランジスタ６０５および第３の電界効果トランジスタ６１４のドレイン領域が互いに接続されて基板上で共通のドレイン領域６１５を形成し、セル容量６０６の一端が共通のドレイン領域６１５に接続され、第１の電界効果トランジスタ６０４のゲート電極６０４Ｇがワード線６０２に接続され、そのソース領域６０４Ｓがビット線６０１に接続され、第３の電界効果トランジスタ６１４のゲート電極を兼ねる第２の電界効果トランジスタのゲート電極６０５Ｇおよび第３の電界効果トランジスタ６１４のソース領域６１４Ｓがともに第１の電位に固定され、第２の電界効果トランジスタ６０５のソース領域６０５Ｓが第２の電位に固定されている。第１の電界効果トランジスタ６０４、第２の電界効果トランジスタ６０５および第３の電界効果トランジスタ６１４のそれぞれのドレイン領域を全てセル容量６０６の一端に接続するために、それらのドレイン領域を共通にし、かつ、それら３個の電界効果トランジスタをコンパクトに形成するために、３個の電界効果トランジスタ全てに縦型構造を採用している。
【００２４】
図９（ａ）は、図８のメモリセルを紙面上方から下方に向かって観察した平面図を９０゜右回転して示している。第１の電界効果トランジスタのソース領域６０４Ｓ、ゲート電極６０４Ｇおよび共通のドレイン領域６１５が並ぶ方向と、第２の電界効果トランジスタのソース領域６０５Ｓおよびゲート電極６０５Ｇが並ぶ方向が平行で、かつ、それらの方向に対して、共通のドレイン領域６１５と第２の電界効果トランジスタのソース領域６０５Ｓとが並ぶ方向が直角になるように、第１の電界効果トランジスタと第２の電界効果トランジスタとが形成されている。第２の電界効果トランジスタのゲート電極６０５Ｇに隣接して、第３の電界効果トランジスタ６１４が形成されている。図８は、図９（ａ）のＣ−Ｃ線に沿った断面図である。
【００２５】
図９（ｂ）に、図９（ａ）のメモリセルを行および列に配列したメモリセルアレイの４ビット×４ビット分が示されている。全てのメモリセルに渡って、第１の電界効果トランジスタのソース領域、ゲート電極、ドレイン領域および第２の電界効果トランジスタのソース領域、ゲート電極がビット線６０１に沿って並ぶように配列されており、第１の電界効果トランジスタのゲート電極はワード線６０２に、ソース領域はビット線６０１に、また、第２の電界効果トランジスタのゲート電極は第１の電位に、それぞれ接続されている。同一のセンスアンプに対して平行に配置された１対のビット線は、折り返しビット線を成している。この配置における各メモリセルの占める面積は、第１の実施の形態と同様に、１６Ｆ２である。
【００２６】
ここで、第１の電界効果トランジスタ６０４、第２の電界効果トランジスタ６０５および第３の電界効果トランジスタ６１４としてｎチャネルＭＯＳＦＥＴ、第１の電位としてアース電圧、第２の電位として電源電圧ＶＤＤを用いる。また、図１０（ａ）に示すように、第２の電界効果トランジスタ６０５は、ソース電圧およびゲート電圧をそれぞれ電源電圧ＶＤＤと０Ｖに固定した状態で、そのソース−ドレイン間電流電圧特性に負性抵抗特性を示す素子である。一方、第３の電界効果トランジスタ６１４は、ソース電圧およびゲート電圧が０Ｖに固定され、そのソース−ドレイン間電流電圧特性が飽和特性を示す。
【００２７】
図１０（ｂ）は、図８中の第２の電界効果トランジスタ６０５と第３の電界効果トランジスタ６１４とで構成される回路において、共通のドレイン６１５の電圧を０Ｖから電源電圧ＶＤＤまで掃引したときに、第２の電界効果トランジスタ６０５のソース−ドレイン間に流れる電流６１０と、第３の電界効果トランジスタ６１４のソース−ドレイン間に流れる電流６１１とを示している。第３の電界効果トランジスタ６１４のゲート電極６０５Ｇとソース領域６１４Ｓとがともにアース電圧に接続されているために、そのソース−ドレイン間には逆方向飽和電流が流れるだけである。図８中の第２の電界効果トランジスタ６０５と第３の電界効果トランジスタ６１４とで構成される回路は、２つの安定点６１２、６１３を持つラッチ回路を形成している。
本実施の形態のメモリ装置も、前述の実施の形態と同様の回路動作を示す。さらに、本実施の形態のメモリ装置では、第２の電界効果トランジスタ６０５のドレイン領域とゲート電極との間に、抵抗素子ではなく、第３の電界効果トランジスタを挿入しているため、その飽和特性により保持電流レベルを低減することができる。
【００２８】
本発明の第１および第２の実施の形態では、第１の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いた場合について述べたが、これ以外にも、第１の電界効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第１の電位としてアース電圧、第２の電位として電源電圧ＶＤＤを用いることも可能である。また、第１の電界効果トランジスタおよび第２の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第１の電位としてアース電圧（０Ｖ）、第２の電位として電源電圧ＶＤＤを用いることも可能である。さらには、第１の電界効果トランジスタおよび第２の電界効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧を用いることも可能である。
【００２９】
本発明の第３の実施の形態のメモリセルでは、第１の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとしてｐチャネルＭＯＳＦＥＴ、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いた場合について述べたが、これ以外にも、第１の電界効果トランジスタとしてＰチャネルＭＯＳＦＥＴ、第２の電界効果トランジスタとしてｎチャネルＭＯＳＦＥＴ、第１の電位としてアース電圧（０Ｖ）、第２の電位として電源電圧ＶＤＤを用いた場合においても、基板がｎ型で、第２の電界効果トランジスタのドレイン領域と基板との極性が等しくなるから、基板の一部を第２の電界効果トランジスタのドレイン領域とすることができ、基板に電源電圧ＶＤＤを印加すると、第２の電界効果トランジスタのドレイン領域にも電源電圧ＶＤＤが印加されるため、上述のメモリセルと同様の動作が得られる。
【００３０】
本発明の第１から第３の実施の形態における抵抗素子として、ダイオードを用いることも可能である。このとき、ダイオードは逆方向に電圧が印加されるように接続される。
【００３１】
本発明の第４の実施の形態においては、第１の電界効果トランジスタから第３の電界効果トランジスタまでｎチャネルＭＯＳＦＥＴを用い、第１の電位としてアース電圧（０Ｖ）、第２の電位として電源電圧ＶＤＤを用いた場合について述べたが、これ以外にも、第１の電界効果トランジスタから第３の電界効果トランジスタまでｐチャネルＭＯＳＦＥＴを用い、第１の電位として電源電圧ＶＤＤ、第２の電位としてアース電圧（０Ｖ）を用いることも可能である。
【００３２】
以上、本発明をその好適な実施の形態に基づいて説明したが、本発明のメモリ装置は、上述した実施の形態のみに制限されるものではなく、本願発明の要旨を変更しない範囲で種々の変化を施したメモリ装置も、本発明の範囲に含まれる。例えば、基板としてＳｉを用いたが、Ｓｉに限らず、任意の半導体が使用可能である。また、セル容量は、半導体基板上に積層して形成したが、半導体基板内部にトレンチ型に形成してもよい。
【００３３】
【発明の効果】
以上説明したように、本発明のメモリ装置は、通常の１Ｔ／１Ｃ型のＤＲＡＭ構成のメモリセルのメモリノードと２つの基準電位との間に、高いピークバレイ電流比を示す電界効果トランジスタ構造を有する負性抵抗デバイスと抵抗素子とを接続し、従来のスタティックに情報を保持できるメモリ装置に比して広い動作マージンと低い消費電力動作とを、１６Ｆ２〜８Ｆ２という現在のＤＲＡＭに匹敵するセル面積において実現可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態のメモリ装置を構成するメモリセルの断面図。
【図２】 図１のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕。
【図３】 図１のメモリセルに用いた第２の電界効果トランジスタのソース−ドレイン間電流電圧特性〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
【図４】 本発明の第２の実施の形態のメモリ装置を構成するメモリセル２個分の断面図。
【図５】 図４のメモリセルのレイアウト図。
【図６】 本発明の第３の実施の形態のメモリ装置を構成するメモリセルの断面図。
【図７】 図６のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕。
【図８】 本発明の第４の実施の形態のメモリ装置を構成するメモリセルの断面図。
【図９】 図８のメモリセルの平面図〔（ａ）〕と、レイアウト図〔（ｂ）〕。
【図１０】 図８のメモリセルに用いた第２の電界効果トランジスタのソース−ドレイン間電流電圧特性〔（ａ）〕と、ラッチ回路の動作説明図〔（ｂ）〕。
【図１１】 従来のメモリセルの回路図。
【図１２】 図１１のメモリセルにおけるラッチ回路の動作説明図。
【符号の説明】
１０１、２０１、５０１、６０１、９０１ ビット線
１０２、２０２、５０２、６０２、９０２ ワード線
１０３、２０３、５０３、６０３ 基板
１０４、２０４、５０４、６０４ 第１の電界効果トランジスタ
１０４Ｄ、２０４Ｄ、５０４Ｄ 第１の電界効果トランジスタのドレイン領域
１０４Ｇ、２０４Ｇ、５０４Ｇ、６０４Ｇ 第１の電界効果トランジスタのゲート電極
１０４Ｓ、２０４Ｓ、５０４Ｓ、６０４Ｓ 第１の電界効果トランジスタのソース領域
１０５、２０５、５０５、６０５ 第２の電界効果トランジスタ
１０５Ｄ、２０５Ｄ、５０５Ｄ 第２の電界効果トランジスタのドレイン領域
１０５Ｇ、２０５Ｇ、５０５Ｇ、６０５Ｇ 第２の電界効果トランジスタのゲート電極
１０５Ｓ、２０５Ｓ、５０５Ｓ、６０５Ｓ 第５の電界効果トランジスタのソース領域
１０６、２０６、５０６、６０６、９０６ セル容量
１０７、２０７、５０７、６０７ 抵抗素子
１０８ メモリノード
１０９ トレンチ
１１０、６１０ 第２の電界効果トランジスタの動作曲線
１１１ 抵抗素子の動作曲線
１１２、１１３、６１２、６１３、９１２、９１３ 安定点
１１６、２１６ 絶縁層
６１１ 第３の電界効果トランジスタの動作曲線
６１４ 第３の電界効果トランジスタ
６１４Ｓ 第３の電界効果トランジスタのソース領域
６１５ 共通のドレイン
９０４ ｎチャネルＭＯＳＦＥＴ
９０５ 第１の負性抵抗素子
９０７ 第２の負性抵抗素子
９１０ 第２の負性抵抗素子の動作曲線
９１１ 第１の負性抵抗素子の動作曲線
ＣＰ セルプレート
ＳＮ メモリノード
Claims (10)
- 複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された、ゲート電極が前記ワード線に接続され、ソース領域が前記ビット線に接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタと隣接して形成された負性抵抗素子として機能する第２の電界効果トランジスタと、一方の電極が前記第１の電界効果トランジスタのドレインと前記第２の電界効果トランジスタのソースとに接続されたセル容量と、前記第２のトランジスタのソース領域上に該ソース領域に下面側の端子が接続されて形成された、電流経路が縦方向の抵抗素子と、を有し、前記抵抗素子の表面側の端子と前記第２の電界効果トランジスタのゲート電極とが第１の電位に固定され、前記第２の電界効果トランジスタのドレイン電極が第２の電位に固定され、前記基板が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが異なる導電型のトランジスタであるときには第2の電位に固定され、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが同一導電型のトランジスタであるときには第１の電位に固定されていることを特徴とするメモリ装置。
- 前記第１の電界効果トランジスタの形成領域と前記第２の電界効果トランジスタの形成領域とが、絶縁物により完全に分離されていることを特徴とする請求項１に記載のメモリ装置。
- 前記第２の電界効果トランジスタが、前記基板上に直接形成されたドレイン領域と、前記ドレイン領域上に形成されたチャネル領域と、前記チャネル領域上に形成されたソース領域およびゲート電極を具備することを特徴とする請求項１に記載のメモリ装置。
- 前記第２の電界効果トランジスタが、前記基板上に順次形成されたドレイン領域、チャネル領域およびソース領域からなる積層構造と、前記積層構造の少なくとも一部の側壁に面して形成されたゲート電極と、を具備することを特徴とする請求項１に記載のメモリ装置。
- 複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された、ゲート電極が前記ワード線に接続され、ソース領域が前記ビット線に接続された第１の電界効果トランジスタと、前記第１の電界効果トランジスタの上に絶縁層を介して形成された負性抵抗素子として機能する第２の電界効果トランジスタと、一方の電極が前記第１の電界効果トランジスタのドレインと前記第２の電界効果トランジスタのソースとに接続されたセル容量と、前記第２のトランジスタのソース領域上に該ソース領域に下面側の端子が接続されて形成された、電流経路が縦方向の抵抗素子と、を有し、前記抵抗素子の表面側の端子と前記第２の電界効果トランジスタのゲート電極とが第１の電位に固定され、前記第２の電界効果トランジスタのドレイン電極が第２の電位に固定され、前記基板が、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが異なる導電型のトランジスタであるときには第2の電位に固定され、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが同一導電型のトランジスタであるときには第１の電位に固定されていることを特徴とするメモリ装置。
- 隣接する２つの前記第１の電界効果トランジスタでソース領域が共有され、隣接する２つの前記第２の電界効果トランジスタでドレイン領域が共有されることを特徴とする請求項５に記載のメモリ装置。
- 前記抵抗素子が、ダイオード素子であることを特徴とする請求項１から６のいずれかに記載のメモリ装置。
- 前記第１の電界効果トランジスタの少なくともソース領域とゲート電極とが並ぶ方向が前記第２の電界効果トランジスタの少なくともソース領域とゲート電極とが並ぶ方向に一致し、前記第１の電界効果トランジスタのドレイン領域と前記第２の電界効果トランジスタのソース領域とが並ぶ方向が前記第１の電界効果トランジスタの少なくともソース領域とゲート電極とが並ぶ方向に直交していることを特徴とする請求項１から７のいずれかに記載のメモリ装置。
- 複数本のビット線と前記複数本のビット線と交差する複数本のワード線との各交差点にメモリセルが配置されたメモリ装置であって、前記メモリセルが、基板上に形成された共通ドレイン領域とその上に積層して形成された第１のチャネル領域と第１のソース領域と第１のゲート電極とを有し、前記第１のゲート電極が前記ワード線に、前記第１のソース領域が前記ビット線に接続された第１の縦型電界効果トランジスタと、第２のゲート電極と前記共通ドレイン領域とその上に積層して形成された第２のチャネル領域および第２のソース領域とを有し負性抵抗素子として機能する第２の縦型電界効果トランジスタと、前記共通ドレイン領域とその上に積層して形成された第３のチャネル領域および第３のソース領域とを有し前記第２のゲート電極をゲート電極とする第３の縦型電界効果トランジスタと、一方の電極が前記共通ドレイン領域に接続されたセル容量と、を有し、前記第３の縦型電界効果トランジスタのソース電極と前記第２のゲート電極とが第１の電位に固定され、前記第２の縦型電界効果トランジスタのソース電極が第２の電位に固定され、前記基板が第１の電位に固定されていることを特徴とするメモリ装置。
- 前記メモリセルが折り返しビット方式で配置されていることを特徴とする請求項１から９のいずれかに記載のメモリ装置。
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