KR20050044397A - 메모리 장치 - Google Patents

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KR20050044397A
KR20050044397A KR1020047007113A KR20047007113A KR20050044397A KR 20050044397 A KR20050044397 A KR 20050044397A KR 1020047007113 A KR1020047007113 A KR 1020047007113A KR 20047007113 A KR20047007113 A KR 20047007113A KR 20050044397 A KR20050044397 A KR 20050044397A
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우에무라테츠야
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닛본 덴끼 가부시끼가이샤
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Abstract

메모리 장치는, 메모리 제 1 MOSFET와, 저항 소자와, 제 2 MOSFET를 구비하고 있다. 복수의 메모리 셀은, 매트릭스 형상으로 배치되고, 복수의 메모리 셀의 각각은, 워드선과 비트선에 접속되고, 메모리 용량을 갖고 있다. 제 1 MOSFET은, 기판상에 형성되었고, 그 소스 영역은 상기 비트선에 접속되고, 그 게이트 전극은 상기 워드선에 접속되고, 그 드레인 영역은 메모리 용량에 접속되어 있다. 제 2 MOSFET은, 기판으로부터 전기적으로 절연된 채널 영역을 갖고 있다. 제 2 MOSFET의 소스 영역은 상기 저항 소자를 통하여 제 1 전위에 접속되고, 또한 제 1 MOSFET의 상기 드레인 영역에 접속되어 있다. 제 2 MOSFET의 게이트 전극은 제 2 전위에 접속되고, 그 드레인 영역은 제 3 전위에 접속되어 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은, 메모리 장치에 관한 것으로, 특히 부성(負性) 미분(微分) 저항 디바이스를 갖는 메모리 장치에 있어서의 메모리 셀의 배치에 관한 것이다.
반도체 랜덤 액세스 메모리(이하, 단지 "RAM"이라고도 한다), 특히 1개의 트랜지스터와 1개의 컨덴서 소자로 구성되는 1T/1C(1트랜지스터/1컨덴서)형의 다이내믹 RAM(DRAM)이 알려져 있다. IT/1C형의 DRAM은, 구성이 단순하기 때문에, 기가비트 대(台)의 집적도에 도달하고 있다. 그러나, 1T/1C형의 DRAM은, 컨덴서 소자상에 축적된 비트 데이터로서의 전하가 리크 전류로서 일정한 시간 비율로 소실하여 가기 때문에, 매초 수 내지 수천회 정도로 주기적으로 리프레시 동작을 행할 필요가 있다.
한편, 스태틱 RAM(SRAM)은, 리프레시 동작을 필요로 하지 않고, 또한, 일반적으로 DRAM보다도 고속이다. 그러나, SRAM은, 플립플롭 회로를 필요로 하고, 6개의 트랜지스터로 구성되던지, 또는, 4개의 트랜지스터와 2개의 폴리실리콘 부하 저항으로 구성되는 것이 일반적이다. 그 결과, SRAM은, DRAM에 비하여 구성이 복잡하고, 일반적으로 DRAM보다도 집적도가 낮다.
따라서 DRAM과 같은 정도의 집적도를 가지며, 또한, SRAM과 같이 리프레시 동작을 필요로 하지 않는 메모리 구성이 요망되고 있다.
이와 같은 메모리 구성으로서, 예를 들면, 특개평10-69766호 공보에, RTD(Resonant Tunneling Diode)나 터널 다이오드를 이용한 SRAM 셀이 개시되어 있다.
도 1은, 이 종래예의 메모리 셀의 구성을 도시한 회로도이다. 도 2는, 도 1의 메모리 셀에 있어서의 래치 회로의 동작을 도시한 도면이다.
도 1에 도시된 바와 같이, 메모리 셀은, n채널 FET(904)와, 셀 용량(906)과, 부성저항(負性抵抗) 디바이스(905, 907)를 구비하고 있다. n채널 FET(904)의 게이트 및 드레인은, 워드선(902)과 비트선(901)에 각각 접속되어 있다. 셀 용량(906)은, n채널 FET(904)의 소스와 셀 플레이트(CP)와의 사이에 접속되어 있다. 부성저항 디바이스(905, 907)는, 전원 전위(VDD와 VSS)와의 사이에 직렬 접속되어 있다. 직렬 접속된 부성저항 디바이스(905, 907)의 공통 노드는, n채널 FET(904)의 소스와 셀 용량(906)과의 접속 노드인 메모리 노드(SN)에 접속되어 있다.
메모리 셀의 대기시, 즉, 워드선 전위가 낮고, n채널 FET(904)가 오프 상태에 있는 때, 메모리 셀은, 셀 용량(906)에 축적된 전하에 의해, 데이터를 보존하고 있다. 통상의 DRAM에서는, 리크 전류에 의해 셀 용량에 축적한 전하량이 변화하고, 스태틱하게 데이터를 보존할 수가 없다. 한편, 부성저항 디바이스(905, 907)를 구비하는 열회로(列回路)에는, 도 2에 도시된 바와 같이, 2개의 안정된 동작점(912, 913)이 존재한다. 따라서 부성저항 디바이스(905, 907)를 구비하는 직렬 회로는, 래치 회로를 형성하고, 메모리 노드(SN)의 전압은, 2개의 안정된 동작점(912, 913)에 대응하는 2개의 전압의 어느 하나로 정해진다. 이렇게, 스태틱하게 데이터를 보존하는 것이 가능하다.
상술한 종래의 메모리 셀에 있어서, 부성저항 디바이스(905, 907)의 전류 레벨은, 소비 전력의 관점에서, 가능한 한 낮은 것이 바람직하다. 그러나, 상술한 쌍안정성을 확보하기 위해서는, 부성저항 디바이스(905, 907)의 피크 전류치는, 적어도 리크 전류보다도 커야할 필요가 있다. 피크 전류치가 클수록, 동작 마진은 높아진다. 이들의 요구를 충족시키기 위해서는, 부성저항 디바이스(905, 907)의 피크 전류와 밸리 전류와의 비, 즉, 피크밸리비(PV비)는 가능한 한 큰 것이 바람직하다. 그러나, 상술한 종래 기술의 메모리 셀에 이용되고 있는 부성저항 디바이스의 PV비는, 현재까지, 기껏해야 10 정도의 값이 보고되어 있는데 지나지 않는다.
또한, RTD나 터널 다이오드 등의 부성저항 디바이스는 바이폴러 디바이스로서, 반도체 메모리 장치로서 많이 이용되고 있는 MOS 구조의 집적 회로와의 정합성이 나쁘다.
특개2001-15757호 공보에는, 부성저항 소자로서 MOS 트랜지스터를 사용한 메모리 셀이 개시되어 있다. 이 MOS 트랜지스터는, 몇자리(桁)에 이르는 PV비가 달성 가능하고, 또한, 당연히, MOS 구조의 반도체 메모리 장치와의 정합성이 좋다.
그런데, 반도체 메모리 장치에 있어서, 메모리 셀은 다수 배열되기 때문에, 메모리 셀(1) 1개당의 치수가, 반도체 메모리 장치 전체의 레이아웃 면적에 주는 영향은 매우 크다. 따라서 반도체 메모리 장치에서는, 메모리 셀을 가능한 한 작게 레이아웃하는 것이 극히 중요하다.
현재의 DRAM의 메모리 셀에는, 폴디드(Folded) 비트선 방식이라고 불리는 배치 방식이 사용되고 있다. 최소 치수(디자인 룰)를 F라고 하면, 이론상으로는, 최소 셀 면적이 8F2로 된다. 따라서 부성저항 디바이스를 이용한 리프레시 동작이 불필요한 메모리 장치에 있어서도, 메모리 셀 면적은, 가능한 한 현행 메모리 셀의 이론적 최소 셀 면적인 8F2에 가까운 값, 최대라도 16F2 이하로 억제하는 것이 바람직하다.
상기 설명에 관련하여, 스태틱 RAM이 특개평4-214289호 공보에 개시되어 있다. 이 종래예의 스태틱 RAM에서는, 전원과 접지의 사이에 저항과 부성저항 소자가 직렬로 접속되어 있다. MOSFET의 소스/드레인의 한쪽이 비트선과 접속되고, 그 다른쪽이 저항과 부성저항 소자의 중간 노드에 접속되어 있다. MOSFET의 게이트는, 워드선에 접속되어 있다.
또한, 반도체 장치가 특개평5-291533호 공보에 개시되어 있다. 이 종래예의 반도체 장치에서는, 반도체 기판상에 소스, 드레인 및 게이트를 갖는 제 1 MOSFET가 형성되어 있다. 그 게이트는, 저항을 통하여 전원에 접속되어 있다. 제 2 MOSFET의 소스/드레인 전극의 한쪽이 비트선에 접속되고, 다른쪽이 제 1 MOSFET의 게이트에 접속되어 있다. 제 2 MOSFET의 게이트는 워드선에 접속되어 있다. 제 1 MOSFET의 게이트 전극과 기판의 사이에 캐패시터가 접속되고, 메모리 셀 데이터를 보존한다.
또한, 반도체 장치가, 특개2001-15757호 공보에 개시되어 있다. 이 종래예의 반도체 장치는, 반도체 기판에 형성된 채널 영역을 갖는다. 채널 영역상에는 게이트 절연막이 형성되고, 게이트 절연막상에는 게이트 전극이 형성되어 있다. 소스 영역과 드레인 영역은 채널 영역을 끼우도록 형성되어 있다. 드레인 영역은, 제 1 영역과 제 2 영역을 가지며, 제 1 영역은, 제 2 영역보다 불순물 농도가 낮고, 제 2 영역은 접지되어 있다. 제 1 영역은 게이트 전극의 아래에 있고, 제 2 영역은 제 1 영역 아래에도 있다.
도 1은 종래의 메모리 셀의 회로 구성을 도시한 회로도.
도 2은 도 1의 메모리 셀에 있어서의 래치 회로의 동작을 도시한 도면.
도 3은 본 발명의 제 1 실시예에 의한 메모리 장치에 있어서, 메모리 셀의 구성을 도시한 단면도.
도 4a는, 본 발명의 제 1 실시예에 의한 메모리 장치에 있어서, 메모리 셀의 평면도, 도 4b는 메모리 장치의 레이아웃을 도시한 도면.
도 5a는, 본 발명의 제 1 실시예에 의한 메모리 장치에 있어서, 메모리 셀에 이용되는 전계 효과 트랜지스터의 소스 드레인 사이 전류 전압 특성을 도시한 도면, 도 5b는 래치 회로의 동작을 도시한 도면.
도 6은, 본 발명의 제 2 실시예에 의한 메모리 장치에 있어서, 2개의 메모리 셀을 도시한 단면도.
도 7은 본 발명의 제 2 실시예에 의한 메모리 장치에 있어서의 메모리 셀의 레이아웃을 도시한 도면.
도 8은, 본 발명의 제 3 실시예에 의한 메모리 장치에 있어서, 메모리 셀의 단면도.
도 9a는 본 발명의 제 3 실시예에 의한 메모리 장치에 있어서의 메모리 셀의 평면도, 도 9b는 레이아웃도.
도 10는, 본 발명의 제 4 실시예에 의한 메모리 장치에 있어서, 메모리 셀의 구성을 도시한 단면도.
도 11a는, 본 발명의 제 4 실시예에 의한 메모리 장치에 있어서, 메모리 셀에 이용된 전계 효과 트랜지스터의 소스-드레인 사이 전류 전압 특성을 도시한 도면, 도 11b는 래치 회로의 동작을 도시한 도면.
도 12는, 본 발명의 제 5 실시예에 의한 메모리 장치에 있어서, 메모리 셀의 구성을 도시한 단면도.
도 13은, 본 발명의 제 6 실시예에 의한 메모리 장치에 있어서, 메모리 셀의 구성을 도시한 단면도.
도 14a는 본 발명의 제 6 실시예에 의한 메모리 장치에 있어서의 메모리 셀의 평면도, 도 14b는 레이아웃도.
도 15a는, 본 발명의 제 6 실시예에 의한 메모리 장치에 있어 메모리 셀에 이용된 전계 효과 트랜지스터의 소스 드레인 사이 전류 전압 특성을 도시한 도면, 도 15b는 래치 회로의 동작을 도시한 도면.
따라서 본 발명의 목적은, 큰 PV비를 갖는 부성저항 디바이스를 이용한 리프레시 동작이 불필요한 메모리 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 현행의 DRAM의 메모리 셀과 동등한 셀 면적의 메모리 셀을 갖는 리프레시 동작이 불필요한 메모리 장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 현행의 DRAM의 메모리 셀의 이론적 최소 셀 면적인 8F2에 가까운 값, 최대라도 16F2 이하의 셀 면적을 주는 메모리 셀의 배치, 큰 PV비를 갖는 부성저항 디바이스를 이용한 리프레시 동작이 불필요한 메모리 장치를 제공하는 것이다.
본 발명의 제 1 양상에서는, 메모리 장치는, 메모리 제 1 MOSFET와, 저항 소자와, 제 2 MOSFET를 구비하고 있다. 복수의 메모리 셀은, 매트릭스 형상으로 배치되고, 복수의 메모리 셀의 각각은, 워드선과 비트선에 접속되고, 메모리 용량을 갖고 있다. 제 1 MOSFET은, 기판상에 형성되고, 그 소스 영역은 상기 비트선에 접속되고, 그 게이트 전극은 상기 워드선에 접속되고, 그 드레인 영역은 메모리 용량에 접속되어 있다. 제 2 MOSFET은, 기판으로부터 전기적으로 절연된 채널 영역을 갖고 있다. 제 2 MOSFET의 소스 영역은 상기 저항 소자를 통하여 제 1 전위에 접속되고, 또한 제 1 MOSFET의 상기 드레인 영역에 접속되어 있다. 제 2 MOSFET의 게이트 전극은, 제 2 전위에 접속되고, 그 드레인 영역은, 제 3 전위에 접속되어 있다.
여기서, 상기 제 2 MOSFET은 부성저항 특성을 갖는다.
또한, 메모리 장치는, 기판에 형성된 트랜치와, 트랜치에 접속되고 제 2 MOSFET의 채널 영역을 기판으로부터 전기적으로 절연하도록 기판중에 형성된 절연막을 더 포함한다. 제 2 MOSFET은, 트랜치와 절연막에 의해 둘러싸인 영역에 형성되어 있어도 좋다.
또한, 메모리 장치는, 기판상에 제 1 MOSFET를 덮도록 형성된 층간 절연막을 더 포함하고, 제 2 MOSFET은, 층간 절연막상에 형성되어 있어도 좋다. 이 경우, 제 1 MOSFET의 소스 영역은, 다른 제 1 MOSFET의 소스 영역과 공통이고, 제 2 MOSFET의 드레인 영역은, 다른 제 2 MOSFET의 드레인 영역과 공통인 것이 바람직하다.
또한, 메모리 장치는, 기판에 형성된 트랜치를 더 포함하고, 제 2 MOSFET의 드레인 영역은, 트랜치에 접속되고, 제 2 MOSFET의 채널 영역을 기판으로부터 전기적으로 절연하도록 기판중에 형성되어 있어도 좋다.
또한, 메모리 장치는, 기판에 형성된 트랜치를 더 포함하여도 좋다. 제 2 MOSFET의 소스 영역, 채널 영역 및 드레인 영역은, 트랜치에 접속되도록 기판의 표면부터 차례로 형성되고, 제 2 MOSFET의 게이트 전극은, 게이트 산화막을 통하여, 소스 영역과 채널 영역의 측면에 접속되고, 드레인 영역의 상면에 접속되도록 형성되어 있는 것이 바람직하다.
여기서, 기판과 제 2 MOSFET의 드레인 영역은, 같은 도전형이고, 제 2 MOSFET의 드레인 영역은, 기판을 통하여 제 3 전위에 접속되어 있어도 좋다. 그밖에, 기판과 제 2 MOSFET의 드레인 영역은, 다른 도전형이라도 좋다.
또한, 메모리 장치는, 제 1 MOSFET의 드레인과 제 2 MOSFET의 드레인 영역으로서 기판상에 형성된 드레인 불순물 영역과, 제 1 MOSFET의 채널 영역과 소스 영역은, 드레인 불순물 영역의 위에 차례로 형성되고, 제 1 MOSFET의 상기 게이트 전극은, 게이트 산화막을 통하여, 소스 영역과 채널 영역의 측면에 접속되고, 드레인 불순물 영역의 상면에 접속되도록 형성되고, 제 2 MOSFET의 채널 영역과 소스 영역은, 드레인 불순물 영역의 위에 차례로 형성되고, 제 2 MOSFET의 상기 게이트 전극은, 게이트 산화막을 통하여, 소스 영역과 채널 영역의 측면에 접속되고, 드레인 불순물 영역의 상면에 접속되도록 형성되어 있어도 좋다.
저항 소자는, 저항이라도 좋다. 또한, 저항 소자는, 역바이어스되는 다이오드라도 좋다. 저항 소자는, 포화 동작을 하는 트랜지스터라도 좋다.
저항 소자는, 포화 동작을 하는 제 3 MOSFET인 때, 제 3 MOSFET의 채널 영역과 소스 영역은, 드레인 불순물 영역의 위에 차례로 형성되고, 제 3 MOSFET의 게이트 전극은, 게이트 산화막을 통하여, 소스 영역과 채널 영역의 측면에 접속되고, 드레인 불순물 영역의 상면에 접속되도록 형성되어 있어도 좋다. 이 경우, 제 2 MOSFET의 게이트 전극은, 제 3 MOSFET의 게이트 전극과 공통인 것이 바람직하다.
제 1 MOSFET의 소스 영역, 채널 영역 및 드레인 영역의 제 1 방향은, 제 2 MOSFET의 소스 영역, 채널 영역 및 드레인 영역의 제 2 방향과 평행이고, 제 1 MOSFET의 드레인 영역과 제 2 MOSFET의 소스 영역의 제 3 방향은 제 1 방향과 직교하고 있어도 좋다.
또한, 복수의 메모리 셀은, 폴디드 비트 방식으로 비트선에 접속되어 있어도 좋다.
제 1 전위와 제 2 전위는 같은 전위라도 좋고, 제 2 전위와 제 3 전위는 같은 전위라도 좋다.
본 발명의 제 2의 양상에서는, 메모리 장치는, 매트릭스 형상으로 배치된 복수의 메모리 셀과, 상기 복수의 메모리 셀의 각각은, 워드선과 비트선에 접속되고, 용량 소자를 가지며, 소스 영역이 상기 비트선에 접속되고, 게이트 전극이 상기 워드선에 접속되고, 드레인 영역은 상기 용량 소자에 접속된 제 1 MOSFET와, 상기 제 1 MOSFET의 상기 드레인에 접속되고, 부성저항 특성을 갖는 쌍안정 회로를 구비한다.
쌍안정 회로의 전류치는, 제 1 MOSFET의 전류치보다 작은 것이 바람직하다.
또한, 쌍안정 회로는, 부하와, 부성저항 특성을 갖는 부성저항 소자를 구비하는 것이 바람직하다.
부성저항 특성에 있어서의 피크밸리 전류비는 10 이상이다.
저항 소자는, 저항이라도 좋다. 또한, 저항 소자는, 역바이어스되는 다이오드라도 좋다. 저항 소자는, 포화 동작을 하는 트랜지스터라도 좋다.
다음에, 본 발명의 메모리 장치에 관해, 첨부 도면을 참조하여 상세히 설명한다.
[제 1 실시예]
도 3은 본 발명의 제 1 실시예에 의한 메모리 장치에 있어서의 메모리 셀의 구성을 도시한 단면도이다. 도 4a는 도 3의 메모리 셀의 평면도를 도시하고, 도 4b는 도 3의 메모리 셀의 레이아웃도이다. 도 5a는 도 3의 메모리 셀에 이용한 전계 효과 트랜지스터의 소스 드레인 사이 전류 전압 특성을 도시하고, 도 5b는 도 3의 메모리 셀의 래치 회로의 동작을 도시한 도면이다.
도 3에 도시된 바와 같이, 제 1 실시예의 메모리 장치에 있어서의 메모리 셀은, 전계 효과 트랜지스터(104)와, 전계 효과 트랜지스터(105)와, 셀 용량(106)과, 저항 소자(107)를 구비하고 있다. 전계 효과 트랜지스터(104)는, 기판(103)상에 형성되어 있다. 전계 효과 트랜지스터(105)는, 전계 효과 트랜지스터(104)에 인접하여 마련되고, 전계 효과 트랜지스터(105)의 채널 영역이 기판(103)으로부터 전기적으로 절연된 구조를 갖는다. 저항 소자(107)는, 전계 효과 트랜지스터(105)의 소스 영역(105S)상에 마련되고, 소스 영역(105S)과 일단에서 접속되어 있다. 전계 효과 트랜지스터(104)의 게이트 전극(104G)은 워드선(102)에 접속되고, 소스 영역(104S)은 비트선(101)에 접속되고, 드레인 영역(104D)은 셀 용량(106) 및 전계 효과 트랜지스터(105)의 소스(105S) 영역에 접속되어 있다. 저항 소자(107)의 타단과 전계 효과 트랜지스터(105)의 게이트 전극(105G)은, 함께 제 1 전위에 고정되고, 전계 효과 트랜지스터(105)의 드레인 영역(105D)이 제 2 전위에 고정되어 있다.
도 4a는 도 3의 메모리 셀의 평면도를 도시하고 있다. 도 3은 도 4a의 A-A선에 따른 단면도이다. 전계 효과 트랜지스터(104)의 소스 영역(104S), 게이트 전극(104G) 및 드레인 영역(104D)이 나열하는 방향과, 전계 효과 트랜지스터(105)의 소스 영역(105S), 게이트 전극(105G) 및 드레인 영역(105D)이 나열하는 방향이 평행이다. 또한, 그들의 방향에 대해, 전계 효과 트랜지스터(104)의 드레인 영역(104D)과 전계 효과 트랜지스터(105)의 소스 영역(105S)이 나열하는 방향은 직교하고 있다. 이와 같은 배치 관계로 전계 효과 트랜지스터(104)와 전계 효과 트랜지스터(105)가 형성되어 있다. 전계 효과 트랜지스터(105)의 소스 영역(105S)의 위에, 저항 소자(107)가 접속되어 있다.
이 메모리 셀의 동작을 전계 효과 트랜지스터(104)로서 n채널 MOSFET, 전계 효과 트랜지스터(105)로서 p채널 MOSFET, 제 1 전위로서 전원 전압(VDD), 제 2 전위로서 접지 전압(0V)을 이용한 경우에 관해 설명한다. 전계 효과 트랜지스터(105)의 채널부와 기판(103)과의 사이에는 SiO2층과 같은 절연층(116) 및 트랜치(109)가 형성되고, 전계 효과 트랜지스터(105)의 채널부와 기판(103)이 전기적으로 분리되어 있다.
도 5a는, 전계 효과 트랜지스터(105)의 게이트 전극(105G)에 전원 전압(VDD)이 인가된 상태에서의, 소스-드레인 사이의 전류 전압 특성을 도시하고 있다. 여기서, 게이트 전극(105G)에 정전압(VDD)이 인가된 때에, 적어도 채널 표면 부근에 있어서, 채널 영역에 접하는 드레인 단의 전계 강도가, 전자나 정공 등의 캐리어의 밴드 사이 터널링을 생기게 할 수 있는 강도(대략 1MV/㎝ 이상)가 되도록, 게이트 절연막 두께, 불순물 도프량 등, 전계 효과 트랜지스터(105)의 소자 구조가 적절하게 설계되어 있다. 도 5a는, 전원 전압(VDD)으로서 3.3V를 이용하고, 게이트 절연막의 막두께가 5nm인 때에 얻어지는 특성을 도시하고 있다.
드레인 단에는 밴드 사이 터널링이 생기는데 충분한 전계가 형성되어 있기 때문에, 소스 영역에 정전압이 인가되면, 드레인 영역의 가전자대(價電子帶) 내의 전자는 채널 영역의 전도대로 용이하게 터널한다. 채널 영역의 전도대로 터널한 전자는, 소스 영역과 채널 영역과의 사이의 에너지 장벽을 타고넘어 외부로 흐르고, 터널 전류를 형성한다[도 5a의 영역 1].
소스 영역에의 인가 전압이 더욱 증가하면, 드레인 단의 전계 강도가 약해진다. 이 때문에, 터널 확률이 저하되고, 소스-드레인 사이 전류가 감소한다[도 5a의 영역 2]. 만약 게이트 단의 전계 강도가 밴드 사이 터널링을 유지할 수 있는 전계 강도보다 약하면, 소스-드레인 사이 전류는 완전하게 흐르지 않게 된다.
더욱 소스 영역에의 인가 전압이 증가하면, 소스 영역과 채널 영역에서 형성되는 pn 접합을 지나가는 통상의 확산 전류가 흐른다[도 5a의 영역 3].
이상의 설명에서, 터널 전류는, 게이트 전압에 의해 야기되는 채널 표면에서의 전계 강도가 강할수록 커진다. 따라서 전원 전압(VDD)이 큰 것이, 또는 게이트 절연막이 얇은 것이, 터널 전류의 증가에는 유효하다. 또한, 드레인 영역에 있어서의 불순물의 도프량, 게이트 길이 등의 소자 패러미터를 적절하게 설정함으로써, 부성저항 소자의 피크밸리 전류비를 2자리(桁) 이상으로 하는 것이 가능하다.
이와 같은 부성저항 특성을 갖는 전계 효과 트랜지스터(105)의 소스 영역(105S)과 저항 소자(107)의 일단이 접속되고, 게이트 전극(105G)과 저항 소자(107)의 타단이 접속되고, 게이트 전극(105G)에 전원 전압(VDD)이 드레인 영역(105D)에 접지 전위가 인가되었다고 한다. 또한, 전계 효과 트랜지스터(105)의 소스 영역(105S)에 0V로부터 전원 전압(VDD)까지 인가 전압이 증가된다고 한다. 이 경우, 도 5b에 도시된 바와 같이, 저항 소자(107)의 저항치를 조정함에 의해, 저항 소자(107)의 전류 곡선(111)과 전계 효과 트랜지스터(105)의 소스 드레인사이의 전류 곡선(110)이 3점에서 교차하도록, 저항 소자(107)와 전계 효과 트랜지스터(105)와의 동작을 정할 수 있다. 여기서, 저항 소자(107)의 전류 곡선(111)에는, 메모리 노드(108)로부터의 리크 전류(IL)가 가산되어 있다. 저항 소자(107)의 전류 곡선(111)과 전계 효과 트랜지스터(105)의 소스 드레인 사이의 전류 곡선(110)이 교차하는 2점(112, 113)이 안정 동작점으로 된다. 따라서 전계 효과 트랜지스터(105)의 소스와 저항 소자(107)를 접속함에 의해, 2점(112, 113)을 안정 동작점으로 하는 래치 회로를 형성할 수 있다.
메모리 셀이 대기 상태에 있는 때는, 이 래치 회로에 의해, 전계 효과 트랜지스터(105)의 소스 영역(105S)에 접속되어 있는 메모리 노드(108)의 전위가 쌍안정 점(112, 113)의 어느 하나의 전위로 유지된다. 이로써, 제 1 실시예의 메모리 장치는, SRAM 동작을 행하는 것이 가능하다.
래치 회로의 보존 전류 레벨은 소비 전력의 관점에서 될 수 있는 한 낮은 것이 바람직하다. 단, 쌍안정성을 확보하기 위해서는, 전계 효과 트랜지스터(105)의 부성저항 특성의 피크 전류치는, 적어도 셀의 리크 전류(IL)보다도 크게 설정될 필요가 있다. 셀 사이의 리크 전류치의 특성 요동을 고려하면, 피크 전류치는, 평균 리크 전류치(약 1 내지 10fA)의 50 내지 100배 정도로 설정되는 것이 바람직하다. 여기서, 상술한 바와 같이, 부성저항 소자인 전계 효과 트랜지스터(105)의 피크밸리 전류비를, 2자리 이상으로 하는 것이 가능하다. 따라서 밸리 전류를, 예를 들면 리크 전류치와 같은 레벨이 되는 작은 값으로 설정하는 것이 가능해진다. 이로써, 피크밸리 전류(PV)비가 10 정도였던 종래의 부성저항 디바이스를 이용한 메모리 셀에 비하여, 대기(待期) 소비 전력을 작게 할 수 있다. 또한, 종래의 리프레시를 행하는 DRAM과의 비교를 위해, 예를 들면, 전원 전압(VDD)이 3.3V, 비트선 용량 및 셀 용량이 각각 270fF 및 27fF, 셀의 평균 리크 전류 레벨이 1fA, 전계 효과 트랜지스터의 피크 전류치와 피크밸리 전류비가 각각 100fA와 10O이라고 한다. 이 때, 같은 전원 전압(VDD), 비트선 용량, 셀 용량 및 셀 리크 전류 레벨을 가지며, 128밀리초마다 리프레시를 행하는 DRAM에 비하여, 본 실시예의 메모리 셀의 대기 소비 전력은, 약 3자리 정도 작아진다.
도 4b는, 도 4a의 메모리 셀이 행 및 열로 배열된 메모리 셀 어레이의 4비트×4비트분을 도시하고 있다. 모든 메모리 셀에 있어서, 전계 효과 트랜지스터(104) 및 전계 효과 트랜지스터(105)의 각각의 소스 영역, 게이트 전극 및 드레인 영역이, 비트선(101)에 따라 나열하도록 배열되어 있다. 전계 효과 트랜지스터(104)의 게이트 전극(104G)은 워드선(102)에 접속되고, 소스 영역(104S)은 비트선(101)에 접속되어 있다. 또한, 전계 효과 트랜지스터(105)의 게이트 전극(105G)은 전원 전위(VDD)에 접속되어 있다. 동일한 센스 앰프에 대해, 평행하게 배치된 1 쌍의 비트선은, 폴디드 비트선을 이루고 있다. 메모리 셀의 열방향 및 행방향의 배치의 1주기가 모두 4F이기 때문에, 이 배치에 있어서 각 메모리 셀이 차지하는 면적은, 4F×4F=16F2이다.
메모리 셀의 판독/기록 동작은 종래의 1T/1C형 DRAM과 완전히 같다. 즉, 판독 동작에서는, 비트선(101)이 프리차지된 상태에서, 선택된 워드선(102)의 전위가 전원 전압(VDD)으로 승압되고 전계 효과 트랜지스터(104)가 온 된다. 이 때, 셀 용량(106)에 축적되어 있는 전하에 의해 비트선(101)에 전위 변화가 생기고, 이 전위 변화가 센스 앰프에 의해 증폭된다. 센스 앰프에 의해 증폭된, 비트선(101)상의 데이터는, 셀 용량(106)에 축적되어 있던 전하량에 응하여 "H"상태 또는 "L"상태로서 메모리 셀 어레이의 외부로 판독된다. 동시에, 전계 효과 트랜지스터(104)를 통하여 메모리 셀 내로 되돌아오고, 데이터의 재기록이 행하여진다. 또한, 기록 동작에서는, 판독 동작과 마찬가지로, 기록 데이터가 보존된 단계에서, 선택된 워드선(102)의 전위가 전원 전압(VDD)으로 승압되고 전계 효과 트랜지스터(104)가 온 되고, 기록이 행하여지는 메모리 셀에 관련되는 비트 라인 전압이 입력 정보에 응하여 강제적으로 변환되고 셀 정보가 기록된다.
판독 동작중 및 기록 동작중에 워드선(102)의 전위가 VDD로 변화하면, 전계 효과 트랜지스터(105)와 저항 소자(107)를 구비하는 래치 회로의 전압이 VDD이기 때문에, 래치 회로는 메모리 노드(108)의 전위를 VDD로까지 끌어올리도록 작용한다. 그러나, 상술한 바와 같이, 래치 회로의 전류 레벨은 전계 효과 트랜지스터(104)나 센스 앰프의 구동 전류보다도 충분히 작기 때문에, 메모리 노드(108)의 전위를 VDD로까지 끌어올리는 시정수는 메모리 셀의 액세스 시간보다도 커진다. 예를 들면, 래치 회로의 피크 전류 레벨이 100fA이고 비트선 용량이 270fF인 경우, 메모리 노드(108)의 전위를 VDD로까지 끌어올리는 시정수는 3초 이상으로 된다. 이것은 셀의 평균적인 액세스 시간 80나노초에 비하여 충분히 길고, 이 상황에서는 래치 회로가 메모리 셀의 액세스 동작에 미치는 영향은 무시할 수 있다.
상술한 바와 같이, 제 1 실시예의 메모리 장치에서는, 전계 효과 트랜지스터(105)의 전류 레벨은, 래치 회로의 쌍안정성을 손상시키지 않는 범위에서 가능한 한 작게 설정된다. 그 결과, 제 1 실시예의 메모리 장치에서는, 판독 동작 및 기록 동작에의 래치 회로의 영향을 무시할 수 있다. 이 때문에, (1)통상의 DRAM과 동등한 액세스 시간을 가지면서, (2)DRAM보다도 낮은 대기 소비 전력을 달성할 수 있다.
또한, 전계 효과 트랜지스터(105)가 높은 피크밸리 전류비를 갖기 때문에, 종래의 메모리 장치에 비하여, 동작 마진의 확대 및 저소비 전력 동작을 달성할 수 있다.
또한, 제 1 실시예의 메모리 장치는, 각 메모리 셀이 차지하는 면적을, 현행의 DRAM과 동등한 16F2라는 값으로 유지하면서, 상기 효과를 실현하고 있다.
또한, 전계 효과 트랜지스터(105)의 게이트 전극(105G)에 인가되는 전위와, 저항 소자(107)의 메모리 노드(108)와 반대의 측의 단자에 인가되는 전위와는, 반드시 동일하지 않아도 좋다.
[제 2 실시예]
도 6은, 본 발명의 제 2 실시예의 메모리 장치를 구성하는 메모리 셀 2개분의 단면도이다. 도 7은 도 6의 메모리 셀의 레이아웃도이다.
도 6에 도시된 바와 같이, 제 2 실시예의 메모리 장치에 있어서의 메모리 셀인 셀(1)과 셀(2)의 각각은, 전계 효과 트랜지스터(204)와, 전계 효과 트랜지스터(205)와, 셀 용량(206)과, 저항 소자(207)를 구비하고 있다. 전계 효과 트랜지스터(204)는, 기판(203)상에 형성되어 있다. 전계 효과 트랜지스터(205)는, 전계 효과 트랜지스터(204)의 상부에 절연층(216)을 사이에 두고 형성되어 있다. 저항 소자(207)는, 전계 효과 트랜지스터(205)의 소스 영역(205S)상에 소스 영역(205S)과 일단을 접하고 형성되어 있다. 전계 효과 트랜지스터(204)의 게이트 전극(204G)이 워드선(202)에 접속되고, 소스 영역(204S)이 비트선(201)에 접속되고, 드레인 영역(204D)이 셀 용량(206)과 전계 효과 트랜지스터(205)의 소스 영역(205S)에 접속되어 있다. 저항 소자(207)의 타단과 전계 효과 트랜지스터(205)의 게이트 전극(205G)이 함께 제 1 전위에 고정되고, 전계 효과 트랜지스터(205)의 드레인 전극(200D)이 제 2 전위에 고정되어 있다.
도 7은, 도 6에 도시된 메모리 셀이 8비트분 행 및 열 방향으로 배열된 메모리 셀 어레이를 도시하고 있다. 굵은 테두리로 둘러싸인 영역이, 도 6에 도시된 적층 구조의 전계 효과 트랜지스터(205)의 영역을 나타내고 있다. 빈틈없이 칠하여진 동그라미와 속이 하얀 동그라미를 표시한 부분이, 각각, 전계 효과 트랜지스터(204)의 드레인 영역(204D)과 셀 용량(206)이 접속되는 부분과, 전계 효과 트랜지스터(205)의 소스 영역(205S)과 셀 용량(206)이 접속되는 부분을 나타내고 있다. 전계 효과 트랜지스터(204)의 소스 영역(204S) 및 전계 효과 트랜지스터(205)의 드레인 영역(205D)이 셀(1)과 셀(2)에서 공유되어 있다. 모든 메모리 셀에 걸쳐서, 전계 효과 트랜지스터(204)의 소스 영역(204S), 게이트 전극(204G) 및 드레인 영역(204D)이 나열하는 방향과, 전계 효과 트랜지스터(205)의 소스 영역(205S), 게이트 전극(205G) 및 드레인 영역(205D)이 나열하는 방향이 평행이다. 또한, 그들의 방향에 대해, 전계 효과 트랜지스터(204)의 드레인 영역(204D)과 전계 효과 트랜지스터(205)의 소스 영역(205S)이 나열하는 방향이 직교하고 있다. 이와 같이, 전계 효과 트랜지스터(204)와 전계 효과 트랜지스터(205)가 형성되어 있다. 전계 효과 트랜지스터(205)의 소스 영역(205S)의 위에, 소스 영역(205S)이 셀 용량(206)에 접속된 부분에 인접하여 저항 소자(207)가 마련되어 있다.
전계 효과 트랜지스터(204) 및 전계 효과 트랜지스터(205)의 각각의 소스 영역, 게이트 전극 및 드레인 영역이 비트선(201)에 따라 나열하도록 배열되어 있다. 전계 효과 트랜지스터(204)의 게이트 전극(204G)은, 워드선(202)에 접속되고, 소스 영역(204S)은 비트선(201)에 접속되어 있다. 또한, 전계 효과 트랜지스터(205)의 게이트 전극(205G)은 전원 전위(VDD)에 접속되어 있다. 메모리 셀 2개분의 열방향 및 행방향의 배치의 1주기가, 각각, 8F 및 2F이기 때문에, 이 배치에 있어서의 각 메모리 셀의 셀 면적은, (8F×2F)/2=8F2이다.
제 2 실시예의 메모리 장치로서, 전계 효과 트랜지스터(204)에 n채널 MOSFET, 전계 효과 트랜지스터(205)에 p채널 MOSFET, 제 1 전위에 전원 전압(VDD), 제 2 전위에 접지 전압(OV)을 이용한다고 한다. 이 경우, 각 회로 요소 사이의 접속이 제 1 실시예와 같기 때문에, 그 동작은 제 1 실시예와 마찬가지로 된다. 또한, 제 2 실시예의 메모리 장치에서는, 전계 효과 트랜지스터(205)와 저항 소자(207)를 구비하는 래치 회로가, 전계 효과 트랜지스터(204)상에 적층되어 있다. 따라서, 셀 면적이, 제 1 실시예의 경우에 비하여 작아지고, 통상의 DRAM과 동등한 8F2의 셀 면적을 실현할 수 있다.
[제 3 실시예]
도 8은 본 발명의 제 3 실시예의 메모리 장치에 있어서의 메모리 셀의 단면도이다. 도 9a는 도 8의 메모리 셀의 평면도이고, 도 9b는 도 8의 메모리 장치의 레이아웃도이다. 도 8은 도 9a의 B-B선에 따른 단면도이다.
도 8에 도시된 바와 같이, 제 3 실시예의 메모리 장치에 있어서의 메모리 셀은, 제 1 실시예와 마찬가지로, 전계 효과 트랜지스터(304)와, 전계 효과 트랜지스터(305)와, 셀 용량(306)과, 저항 소자(307)를 구비하고 있다. 전계 효과 트랜지스터(304)는 기판(303)상에 형성되어 있다. 전계 효과 트랜지스터(305)는, 전계 효과 트랜지스터(304)에 인접하여 마련되고, 그 채널 영역이 기판(303)으로부터 전기적으로 절연된 구조를 갖는다. 저항 소자(307)는, 전계 효과 트랜지스터(305)의 소스 영역(305S)상에, 소스 영역(305S)과 일단이 접속되도록 형성되어 있다.
전계 효과 트랜지스터(304)의 게이트 전극(304G)이 워드선(302)에 접속되고, 소스 영역(304S)이 비트선(301)에 접속되고, 드레인 영역(304D)이, 셀 용량(306)과 전계 효과 트랜지스터(305)의 소스 영역(305S)에 접속되어 있다. 저항 소자(307)의 타단과 전계 효과 트랜지스터(305)의 게이트 전극(305G)이 함께 제 1 전위에 고정되어 있다. 제 1 실시예와 다른 점은, 전계 효과 트랜지스터(305)의 드레인 영역(305D)이, 그 채널 영역과 기판(303)과의 사이에 형성되고, 전계 효과 트랜지스터(305)의 드레인 영역(305D)이 기판(303)을 통하여 제 2 전위에 고정되어 있는 점에 있다.
도 9a는, 도 8의 메모리 셀의 평면도를 도시하고 있다. 전계 효과 트랜지스터(304)의 소스 영역(304S), 게이트 전극(304G) 및 드레인 영역(304D)을 잇는 방향과, 전계 효과 트랜지스터의 소스 영역(305S) 및 게이트 전극(305G)을 잇는 방향은 평행이다. 또한, 그들의 방향에 대해, 전계 효과 트랜지스터(304)의 드레인 영역(304D)과 전계 효과 트랜지스터(305)의 소스 영역(305S)을 잇는 방향은 직교하고 있다. 이와 같이 전계 효과 트랜지스터(304)와 전계 효과 트랜지스터(305)가 형성되어 있다. 전계 효과 트랜지스터의 소스 영역(305S)의 위에, 저항 소자(307)가 접속되어 있다.
도 9b는, 도 9a의 메모리 셀이 4비트×4비트분 행 및 열로 배열된 메모리 셀 어레이를 도시하고 있다. 모든 메모리 셀에 걸쳐서, 전계 효과 트랜지스터(304)의 소스 영역(304S), 게이트 전극(304G), 드레인 영역(304D) 및 전계 효과 트랜지스터(305)의 소스 영역(305S), 게이트 전극(305G)이 비트선(301)에 따라 나열하도록 배열되어 있다. 전계 효과 트랜지스터(304)의 게이트 전극(304G)은 워드선(302)에 접속되고, 소스 영역(304S)은 비트선(301)에 접속되어 있다. 또한, 전계 효과 트랜지스터(305)의 게이트 전극(305G)은 전원 전위(VDD)에 접속되어 있다. 동일한 센스 앰프에 대해 평행하게 배치된 1쌍의 비트선은, 폴디드 비트선을 형성하고 있다. 메모리 셀 2개분의 열방향 및 행방향의 배치의 1주기가, 각각, 4F 및 (5F＋2F)이기 때문에, 이 배치에 있어서의 각 메모리 셀의 셀 면적은, (4F×7F)/2=14F2이다.
전계 효과 트랜지스터(304)로서 n채널 MOSFET, 전계 효과 트랜지스터(305)로서 p채널 MOSFET, 제 1 전위로서 전원 전압(VDD), 제 2 전위로서 어스 전압(0V)이 이용된다고 한다. 이 경우, 제 2 트랜지스터(305)의 드레인 영역(305D)과 기판(303)은 함께 p형으로 된다. 따라서 기판(303)의 일부를 전계 효과 트랜지스터(305)의 드레인 영역(305D)으로 할 수 있다. 이 때, 기판(303)이 어스 전압(0V)에 접속되면, 전계 효과 트랜지스터(305)의 드레인 영역(305D)도 어스 전압(0V)에 접속된다. 제 3 실시예의 경우에는, 제 1 실시예와 달리, 전계 효과 트랜지스터(305)와 기판(303)과의 사이에 절연층을 형성하는 일 없이, 전계 효과 트랜지스터(305)의 채널 영역이 기판(303)으로부터 전기적으로 절연된다. 따라서 전계 효과 트랜지스터(305)의 소스 드레인 사이 전류 전압 특성에는, 부성저항이 나타난다.
이상 설명한 바와 같이, 제 3 실시예의 메모리 장치는, 그 각각의 회로 요소 사이의 접속이 제 1 실시예와 같기 때문에, 제 1 실시예와 마찬가지의 회로 동작을 나타낸다. 제 3 실시예의 메모리 장치는, 그들의 회로 동작을 셀 면적 14F2로 실현 가능하다.
[제 4 실시예]
도 10은 본 발명의 제 4 실시예의 메모리 장치에 있어서의 메모리 셀의 단면도이다.
도 10에 도시된 바와 같이, 제 4 실시예의 메모리 장치에 있어서의 메모리 셀은, 전계 효과 트랜지스터(404)와, 전계 효과 트랜지스터(405)와, 셀 용량(406)과, 저항 소자(407)를 구비하고 있다. 전계 효과 트랜지스터(404)는, 기판(403)상에 형성되어 있다. 전계 효과 트랜지스터(405)는, 전계 효과 트랜지스터(404)에 인접하여 마련되고, 그 채널 영역이 기판(403)으로부터 전기적으로 절연된 구조를 갖는다. 저항 소자(407)는, 전계 효과 트랜지스터(405)의 소스 영역(405S)상에, 소스 영역(405S)과 일단을 접속하고 형성되어 있다. 전계 효과 트랜지스터(404)의 게이트 전극(404G)이 워드선(402)에 접속되고, 소스 영역(404S)이 비트선(401)에 접속되고, 드레인 영역(404D)이 셀 용량(406)과 전계 효과 트랜지스터(405)의 소스 영역(405S)에 접속되어 있다. 저항 소자(407)의 타단과 전계 효과 트랜지스터(405)의 게이트 전극(405G)이 함께 제 1 전위에 고정되어 있고, 전계 효과 트랜지스터(405)의 드레인 영역(405D)이 제 2 전위에 고정되어 있다. 제 4 실시예의 메모리 셀은, 제 1 실시예와는, 전계 효과 트랜지스터(405)의 드레인 영역(405D)이, 그 채널 영역과 기판(403)과의 사이에 형성되어 있는 점에 차이가 있다.
제 4 실시예의 메모리 장치에 있어서의 메모리 셀의 평면도 및 레이아웃도는, 각각, 도 4a와 도 4b에 도시한 제 1 실시예의 그것들과 마찬가지이고, 셀 면적은 16F2로 된다.
전계 효과 트랜지스터(404) 및 전계 효과 트랜지스터(405)로서 함께 n채널 MOSFET, 제 1 전위로서 어스 전압(0V), 제 2 전위로서 전원 전압(VDD)을 이용한다고 한다. 이 경우, 전계 효과 트랜지스터(405)의 드레인 영역(405D)과 기판(403)과의 사이에 형성되는 pn 접합에는 역바이어스 전압이 인가되고, 양자는 전기적으로 분리된다. 따라서 제 4 실시예의 메모리 셀에서도, 전계 효과 트랜지스터(405)의 채널 영역이 기판(403)으로부터 분리되어 있다.
도 11a에 도시된 바와 같이, 전계 효과 트랜지스터(405)에서는, 제 1 실시예와 마찬가지로, 게이트 절연막 두께, 불순물 도프량 등, 소자 구조를 적절하게 설계함에 의해, 드레인 전압 및 게이트 전압이 각각 전원 전압(VDD)과 0V에 고정된 상태에 있어서, 그 소스-드레인 사이 전류 전압 특성이 부성저항 특성을 나타낸다. 전계 효과 트랜지스터(405)의 소스 영역(405S)과 게이트 전극(405G)과의 사이에 적당한 저항치의 저항 소자(407)가 삽입되고, 전계 효과 트랜지스터(405)의 드레인 전압과 게이트 전압이 각각 전원 전압(VDD)과 OV로 고정된 상태에서, 전계 효과 트랜지스터(405)의 소스 영역(405S)에 인가된 전압이 0V로부터 전원 전압(VDD)까지 소인(掃引)되면, 도 11b에 도시된 바와 같이, 저항 소자(407)의 전류 곡선(411)과 전계 효과 트랜지스터(405)의 전류 곡선(410b)이 3점에서 교차한다. 여기서, 저항 소자(407)의 전류 곡선(411)에는, 메모리 노드(408)로부터의 리크 전류(IL)가 가산되어 있다. 따라서 전계 효과 트랜지스터(405)의 소스 영역(405S)과 게이트 전극(405G)과의 사이에 적당한 저항치의 저항 소자(407)를 삽입함에 의해, 2점(412, 413)을 안정 동작점으로 하는 래치 회로가 구성된다.
제 4 실시예의 메모리 장치는, 전술한 실시예와 같은 회로 동작을 행한다.
[제 5 실시예]
도 12는, 본 발명의 제 5 실시예의 메모리 장치에 있어서의 메모리 셀의 단면도이다.
도 12에 도시된 바와 같이, 제 5 실시예의 메모리 장치에 있어서의 메모리 셀은, 제 3 실시예와 마찬가지로, 전계 효과 트랜지스터(504)와, 전계 효과 트랜지스터(505)와, 셀 용량(506)과, 저항 소자(507)를 구비하고 있다. 전계 효과 트랜지스터(504)는, 기판(503)상에 형성되어 있다. 전계 효과 트랜지스터(505)는, 전계 효과 트랜지스터(504)에 인접하여 마련되고, 그 채널 영역이 기판(503)으로부터 전기적으로 절연된 구조를 갖는다. 저항 소자(507)는, 전계 효과 트랜지스터(505)의 소스 영역(505S)상에, 소스 영역(505S)과 일단을 접속하도록 형성되어 있다. 전계 효과 트랜지스터(504)의 게이트 전극(504G)이 워드선(502)에 접속되고, 소스 영역(504S)이 비트선(501)에 접속되고, 드레인 영역(504D)이 셀 용량(506)과 전계 효과 트랜지스터(505)의 소스 영역(505S)에 접속되어 있다. 저항 소자(507)의 타단과 전계 효과 트랜지스터(505)의 게이트 전극(505G)이 함께 제 1 전위에 고정되어 있다. 전계 효과 트랜지스터(505)의 드레인 영역(505D)이 그 채널 영역과 기판(503)과의 사이에 형성되고, 전계 효과 트랜지스터(505)의 드레인 영역(505D)이 기판(503)을 통하여 제 2 전위에 고정되어 있다. 제 5 실시예가 제 3 실시예와 다른 점은, 전계 효과 트랜지스터(505)의 게이트 전극(505G)이, 그 채널 측벽에 접하여 마련되어 있다는 것에 있다.
제 5 실시예의 메모리 장치에 있어서의 각 메모리 셀의 평면도 및 레이아웃도는, 각각, 도 9a 및 9b에 도시된 제 3 실시예의 그것들과 마찬가지이고, 셀 면적은 14F2로 된다.
제 5 실시예의 메모리 장치도, 전술한 실시예의 메모리 장치와 같은 회로 동작을 나타낸다.
[제 6 실시예]
도 13은, 본 발명의 제 6 실시예의 메모리 장치에 있어서의 메모리 셀의 단면도이다. 도 14a는 도 13의 메모리 셀의 평면도를 도시하고 있다. 도 13은 도 14a의 C-C선에 따른 단면도이다.
도 13에 도시된 바와 같이, 제 6 실시예의 메모리 장치에 있어서의 메모리 셀은, 기판(603)과, 전계 효과 트랜지스터(604)와, 전계 효과 트랜지스터(605)와 전계 효과 트랜지스터(614)로 이루어지는 3개의 종형 전계 효과 트랜지스터와, 셀 용량(606)을 구비하고 있다. 3개의 종형 전계 효과 트랜지스터에서는, 기판(603)상에 드레인, 채널, 소스 영역이 순차적으로 적층되고, 채널 측벽에 접하여 게이트가 형성되어 있다. 전계 효과 트랜지스터(604), 전계 효과 트랜지스터(605) 및 전계 효과 트랜지스터(614)의 드레인 영역은, 서로 접속되고, 기판상에서 공통의 드레인 영역(615)으로서 형성되어 있다. 셀 용량(606)의 일단이 공통의 드레인 영역(615)에 접속되고, 전계 효과 트랜지스터(604)의 게이트 전극(604G)이 워드선(602)에 접속되고, 그 소스 영역(604S)이 비트선(601)에 접속되고, 전계 효과 트랜지스터(614)의 게이트 전극을 겸하는 전계 효과 트랜지스터(605)의 게이트 전극(605G) 및 전계 효과 트랜지스터(614)의 소스 영역(614S)이 함께 제 1 전위에 고정되어 있다. 전계 효과 트랜지스터(605)의 소스 영역(605S)이 제 2 전위에 고정되어 있다. 이렇게 하여, 전계 효과 트랜지스터(604), 전계 효과 트랜지스터(605) 및 전계 효과 트랜지스터(614)의 공통 드레인 영역이 전부 셀 용량(606)의 일단에 접속되어 있다. 또한, 그들 3개의 전계 효과 트랜지스터는 전부 종형 구조를 채용하고, 컴팩트하게 형성되어 있다.
도 14a에 도시된 바와 같이, 전계 효과 트랜지스터(604)의 소스 영역(604S), 게이트 전극(604G) 및 공통의 드레인 영역(615)이 나열하는 방향과, 전계 효과 트랜지스터(605)의 소스 영역(605S) 및 게이트 전극(605G)이 나열하는 방향이 평행이다. 또한, 그들의 방향에 대해, 공통의 드레인 영역(615)과 전계 효과 트랜지스터(605)의 소스 영역(605S)이 나열하는 방향이 직교하고 있다. 이렇게 하여, 전계 효과 트랜지스터(604)와 전계 효과 트랜지스터(605)가 형성되어 있다. 전계 효과 트랜지스터(605)의 게이트 전극(605G)에 인접하여, 전계 효과 트랜지스터(614)가 형성되어 있다.
도 14b는, 4비트×4비트분의 도 14a의 메모리 셀이 행 및 열로 배열된 메모리 셀 어레이를 도시하고 있다. 모든 메모리 셀에 걸쳐서, 전계 효과 트랜지스터(604)의 소스 영역(604S), 게이트 전극(604G), 드레인 영역(604D) 및 전계 효과 트랜지스터(605)의 소스 영역(605S), 게이트 전극(605G)이 비트선(601)에 따라 나열하도록 배열되어 있다. 전계 효과 트랜지스터(604)의 게이트 전극(604G)은 워드선(602)에 접속되고, 소스 영역(604S)은 비트선(601)에 접속되어 있다. 또한, 전계 효과 트랜지스터(605)의 게이트 전극(605G)은 제 1 전위에 접속되어 있다. 동일한 센스 앰프에 대해 평행하게 배치된 1 쌍의 비트선은, 폴디드 비트선을 이루고 있다. 이 배치에 있어서의 각 메모리 셀의 셀 면적은, 제 1 실시예와 마찬가지로, 16F2이다.
여기서, 전계 효과 트랜지스터(604), 전계 효과 트랜지스터(605) 및 전계 효과 트랜지스터(614)로서 n채널 MOSFET, 제 1 전위로서 어스 전압, 제 2 전위로서 전원 전압(VDD)을 이용한다고 한다. 또한, 도 15a에 도시된 바와 같이, 전계 효과 트랜지스터(605)는, 소스 전압 및 게이트 전압이 각각 전원 전압(VDD)과 OV에 고정된 상태에서, 그 소스-드레인 사이 전류 전압 특성에 부성저항 특성을 나타낸다. 한편, 전계 효과 트랜지스터(614)는, 소스 전압 및 게이트 전압이 0V에 고정되고, 그 소스 드레인 사이 전류 전압 특성이 포화 특성을 나타낸다.
도 14b는, 도 13에서의 전계 효과 트랜지스터(605)와 전계 효과 트랜지스터(614)를 구비하는 회로에 있어서, 공통의 드레인(615)의 전압이 0V로부터 전원 전압(VDD)까지 소인된 때에, 전계 효과 트랜지스터(605)의 소스-드레인 사이에 흐르는 전류(610)와, 전계 효과 트랜지스터(614)의 소스-드레인 사이에 흐르는 전류(611)를 나타내고 있다. 전계 효과 트랜지스터(614)의 게이트 전극(605G)과 소스 영역(614S)이 함께 접지 전압에 접속되어 있기 때문에, 그 소스-드레인 사이에는 역방향 포화 전류가 흐를뿐이다. 도 13에서의 전계 효과 트랜지스터(605)와 전계 효과 트랜지스터(614)를 구비하는 회로는, 2개의 안정점(612, 613)을 갖는 래치 회로를 형성하고 있다.
제 6 실시예의 메모리 장치도, 전술한 실시예와 같은 회로 동작을 나타낸다. 또한, 제 6 실시예의 메모리 장치에서는, 전계 효과 트랜지스터(605)의 드레인 영역(605D)과 게이트 전극(605G)와의 사이에, 저항 소자가 아니라, 전계 효과 트랜지스터가 삽입되어 있다. 이 때문에, 그 포화 특성에 의해 유지 전류 레벨을 저감할 수 있다.
본 발명의 제 1 및 제 2 실시예에서는, 전계 효과 트랜지스터(104, 204)로서 n채널 MOSFET, 전계 효과 트랜지스터(105, 205)로서 p채널 MOSFET, 제 1 전위로서 전원 전압(VDD), 제 2 전위로서 접지 전압(OV)을 이용한 경우에 관해 기술하였다. 그러나, 이 이외에도, 전계 효과 트랜지스터(104, 204)로서 p채널 MOSFET, 전계 효과 트랜지스터(105, 205)로서 n채널 MOSFET, 제 1 전위로서 접지 전압, 제 2 전위로서 전원 전압(VDD)을 이용하는 것도 가능하다. 또한, 전계 효과 트랜지스터(104, 204) 및 전계 효과 트랜지스터(105, 205)로서 n채널 MOSFET, 제 1 전위로서 접지 전압(0V), 제 2 전위로서 전원 전압(VDD)을 이용하는 것도 가능하다. 나아가서는, 전계 효과 트랜지스터(104, 204) 및 전계 효과 트랜지스터(105, 205)로서 p채널 MOSFET, 제 1 전위로서 전원 전압(VDD), 제 2 전위로서 어스 전압을 이용하는 것도 가능하다.
본 발명의 제 3 및 제 5 실시예의 메모리 셀에서는, 전계 효과 트랜지스터(304, 504)로서 n채널 MOSFET, 전계 효과 트랜지스터(305, 505)로서 p채널 MOSFET, 제 1 전위로서 전원 전압(VDD), 제 2 전위로서 접지 전압(0V)을 이용한 경우에 관해 기술하였다. 그러나, 이 이외에도, 전계 효과 트랜지스터(304, 504)로서 p채널 MOSFET, 전계 효과 트랜지스터(305, 505)로서 n채널 MOSFET, 제 1 전위로서 접지 전압(0V), 제 2 전위로서 전원 전압(VDD)을 이용하여도 좋다. 이 경우에 있어서도, 기판이 n형이고, 전계 효과 트랜지스터(305, 505)의 드레인 영역과 기판의 극성이 동등하게 되기 때문에, 기판의 일부를 전계 효과 트랜지스터의 드레인 영역으로 할 수 있다. 또한, 기판에 전원 전압(VDD)이 인가되면, 전계 효과 트랜지스터(305, 505)의 드레인 영역에도 전원 전압(VDD)이 인가되기 때문에, 상술한 메모리 셀과 같은 동작을 얻을 수 있다.
본 발명의 제 4 실시예의 메모리 셀에서는, 전계 효과 트랜지스터(404) 및 전계 효과 트랜지스터(405)로서 n채널 MOSFET, 제 1 전위로서 접지 전압(0V), 제 2 전위로서 전원 전압(VDD)을 이용한 경우가 설명되었다. 그러나, 이 이외에도, 전계 효과 트랜지스터(404) 및 전계 효과 트랜지스터(405)로서 p채널 MOSFET, 제 1 전위로서 전원 전압(VDD), 제 2 전위로서 접지 전압(0V)을 이용하는 것도 가능하다.
본 발명의 제 1부터 제 5 실시예에 있어서의 저항 소자로서, 다이오드를 이용하는 것도 가능하다. 이 때, 다이오드는 역방향으로 전압이 인가되도록 접속된다.
본 발명의 제 6 실시예에서는, 전계 효과 트랜지스터(604)로부터 전계 효과 트랜지스터(614)까지 n채널 MOSFET를 이용하고, 제 1 전위로서 접지 전압(0V), 제 2 전위로서 전원 전압(VDD)을 이용한 경우가 설명되었다. 그러나, 이 이외에도, 전계 효과 트랜지스터(604)로부터 전계 효과 트랜지스터(614)까지 p채널 MOSFET를 이용하고, 제 1 전위로서 전원 전압(VDD), 제 2 전위로서 접지 전압(0V)을 이용하는 것도 가능하다.
이상, 본 발명이 그 알맞는 실시예에 의거하여 설명되었지만, 본 발명의 메모리 장치는, 상술한 실시예만으로 제한되는 것이 아니다. 본원 발명의 요지를 변경하지 않는 범위에서 여러가지의 변화를 시행한 메모리 장치도, 본 발명의 범위에 포함된다. 예를 들면, 기판으로서 Si가 사용되었지만, Si에 한하지 않고, 임의의 반도체가 사용 가능하다. 또한, 셀 용량은, 반도체 기판상에 적층하여 형성하였지만, 반도체 기판 내부에 트랜치형으로 형성하여도 좋다.
이상 설명한 바와 같이, 본 발명의 메모리 장치는, 통상의 1T/1C형의 DRAM 구성의 메모리 셀의 메모리 노드와 2개의 기준 전위와의 사이에, 높은 피크밸리 전류비를 나타내는 전계 효과 트랜지스터 구조를 갖는 부성저항 디바이스와 저항 소자가 접속되어 있다. 이렇게 하여, 스태틱하게 정보를 보존할 수 있는 종래의 메모리 장치에 비하여, 넓은 동작 마진과 낮은 소비 전력 동작을 실현할 수 있고, 16F2 내지 8F2라는 현재의 DRAM에 필적하는 셀 면적으로 실현 가능하다.

Claims (26)

  1. 매트릭스 형상으로 배치된 복수의 메모리 셀과,
    기판상에 형성된 제 1 MOSFET과,
    저항 소자와,
    상기 기판으로부터 전기적으로 절연된 채널 영역을 갖는 제 2 MOSFET을 포함하며,
    상기 복수의 메모리 셀의 각각은, 워드선과 비트선에 접속되고 메모리 용량을 가지며, 상기 제 1 MOSFET의 소스 영역은 상기 비트선에 접속되고, 그 게이트 전극은 상기 워드선에 접속되고, 그 드레인 영역은 상기 메모리 용량에 접속되고, 상기 제 2 MOSFET의 소스 영역은 상기 저항 소자를 통하여 제 1 전위에 접속되고, 또한 상기 소스 영역은 상기 제 1 MOSFET의 상기 드레인 영역에 접속되고, 상기 제 2 MOSFET의 게이트 전극은, 제 2 전위에 접속되고, 그 드레인 영역은 제 3 전위에 접속되 것을 특징으로 하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제 2 MOSFET은 부성저항 특성을 갖는 것을 특징으로 하는 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 기판에 형성된 트랜치와,
    상기 트랜치에 접속되고, 상기 제 2 MOSFET의 상기 채널 영역을 상기 기판으로부터 전기적으로 절연하도록 상기 기판중에 형성된 절연막을 더 포함하고,
    상기 제 2 MOSFET은, 상기 트랜치와 상기 절연막에 의해 둘러싸인 영역에 형성되어 있는 것을 특징으로 하는 메모리 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 기판상에 상기 제 1 MOSFET를 덮도록 형성된 층간 절연막을 더 포함하고,
    상기 제 2 MOSFET은, 상기 층간 절연막상에 형성되어 있는 것을 특징으로 하는 메모리 장치.
  5. 제 4항에 있어서,
    상기 제 1 MOSFET의 상기 소스 영역은, 다른 제 1 MOSFET의 소스 영역과 공통이고,
    상기 제 2 MOSFET의 상기 드레인 영역은, 다른 제 2 MOSFET의 드레인 영역과 공통인 것을 특징으로 하는 메모리 장치.
  6. 제 1항 또는 제 2항에 있어서,
    상기 기판에 형성된 트랜치를 더 포함하고,
    상기 제 2 MOSFET의 상기 드레인 영역은, 상기 트랜치에 접속되고, 상기 제 2 MOSFET의 상기 채널 영역을 상기 기판으로부터 전기적으로 절연하도록 상기 기판중에 형성되어 있는 것을 특징으로 하는 메모리 장치.
  7. 제 1항 또는 제 2항에 있어서,
    상기 기판에 형성된 트랜치를 더 포함하고,
    상기 제 2 MOSFET의 상기 소스 영역, 상기 채널 영역, 및 상기 드레인 영역은, 상기 트랜치에 접속되도록 상기 기판의 표면에서 차례로 형성되고,
    상기 제 2 MOSFET의 상기 게이트 전극은, 게이트 산화막을 통하여, 상기 소스 영역과 상기 채널 영역의 측면에 접속되고, 상기 드레인 영역의 상면에 접속되도록 형성되어 있는 것을 특징으로 하는 메모리 장치.
  8. 제 6항 또는 제 7항에 있어서,
    상기 기판과 상기 제 2 MOSFET의 상기 드레인 영역은, 같은 도전형이고,
    상기 제 2 MOSFET의 상기 드레인 영역은, 상기 기판을 통하여 상기 제 3 전위에 접속되어 있는 것을 특징으로 하는 메모리 장치.
  9. 제 6항 또는 제 7항에 있어서,
    상기 기판과 상기 제 2 MOSFET의 상기 드레인 영역은, 다른 도전형인 것을 특징으로 하는 메모리 장치.
  10. 제 1항 또는 제 2항에 있어서,
    상기 제 1 MOSFET의 상기 드레인과 상기 제 2 MOSFET의 상기 드레인 영역으로서 상기 기판상에 형성된 드레인 불순물 영역과,
    상기 제 1 MOSFET의 채널 영역과 상기 소스 영역은, 상기 드레인 불순물 영역의 위에 차례로 형성되고, 상기 제 1 MOSFET의 상기 게이트 전극은, 게이트 산화막을 통하여, 상기 소스 영역과 상기 채널 영역의 측면에 접속되고, 상기 드레인 불순물 영역의 상면에 접속되도록 형성되고,
    상기 제 2 MOSFET의 채널 영역과 상기 소스 영역은, 상기 드레인 불순물 영역의 위에 차례로 형성되고, 상기 제 2 MOSFET의 상기 게이트 전극은, 게이트 산화막을 통하여, 상기 소스 영역과 상기 채널 영역의 측면에 접속되고, 상기 드레인 불순물 영역의 상면에 접속되도록 형성되어 있는 것을 특징으로 하는 메모리 장치.
  11. 제 1항 내지 제 10항중 어느 한 항에 있어서,
    상기 저항 소자는, 저항인 것을 특징으로 하는 메모리 장치.
  12. 제 1항 내지 제 10항중 어느 한 항에 있어서,
    상기 저항 소자는, 역바이어스되는 다이오드인 것을 특징으로 하는 메모리 장치.
  13. 제 1항 내지 제 9항중 어느 한 항에 있어서,
    상기 저항 소자는, 포화 동작을 하는 트랜지스터인 것을 특징으로 하는 메모리 장치.
  14. 제 10항에 있어서,
    상기 저항 소자는, 포화 동작을 하는 제 3 MOSFET이고,
    상기 제 3 MOSFET의 채널 영역과 소스 영역은, 상기 드레인 불순물 영역의 위에 차례로 형성되고, 상기 제 3 MOSFET의 게이트 전극은, 게이트 산화막을 통하여, 상기 소스 영역과 상기 채널 영역의 측면에 접속되고, 상기 드레인 불순물 영역의 상면에 접속되도록 형성되어 있는 것을 특징으로 하는 메모리 장치.
  15. 제 14항에 있어서,
    상기 제 2 MOSFET의 상기 게이트 전극은, 상기 제 3 MOSFET의 상기 게이트 전극과 공통인 것을 특징으로 하는 메모리 장치.
  16. 제 1항 내지 제 15항중 어느 한 항에 있어서,
    상기 제 1 MOSFET의 상기 소스 영역, 상기 채널 영역 및 상기 드레인 영역의 제 1 방향은, 상기 제 2 MOSFET의 상기 소스 영역, 상기 채널 영역 및 상기 드레인 영역의 제 2 방향과 평행이고, 상기 제 1 MOSFET의 상기 드레인 영역과 상기 제 2 MOSFET의 상기 소스 영역의 제 3 방향은 상기 제 1 방향과 직교하고 있는 것을 특징으로 하는 메모리 장치.
  17. 제 1항 내지 제 16항중 어느 한 항에 있어서,
    상기 복수의 메모리 셀은, 폴디드 비트 방식으로 비트선에 접속되어 있는 것을 특징으로 하는 메모리 장치.
  18. 제 1항 내지 제 9항중 어느 한 항에 있어서,
    상기 제 1 전위와 상기 제 2 전위는 같은 전위인 것을 특징으로 하는 메모리 장치.
  19. 제 9항에 있어서,
    상기 제 2 전위와 상기 제 3 전위는 같은 전위인 것을 특징으로 하는 메모리 장치.
  20. 매트릭스 형상으로 배치된 복수의 메모리 셀과,
    소스 영역이 상기 비트선에 접속되고, 게이트 전극이 상기 워드선에 접속되고, 드레인 영역이 상기 용량 소자에 접속된 제 1 MOSFET와,
    상기 제 1 MOSFET의 상기 드레인에 접속되고, 부성저항 특성을 갖는 쌍안정 회로를 구비하며,
    상기 복수의 메모리 셀의 각각은, 워드선과 비트선에 접속되고, 용량 소자를 갖는 것을 특징으로 하는 메모리 장치.
  21. 제 20항에 있어서,
    상기 쌍안정 회로의 전류치는, 상기 제 1 MOSFET의 전류치보다 작은 것을 특징으로 하는 메모리 장치.
  22. 제 20항에 있어서,
    상기 쌍안정 회로는,
    부하와,
    상기 부성저항 특성을 갖는 부성저항 소자를 구비하는 것을 특징으로 하는 메모리 장치.
  23. 제 22항에 있어서,
    상기 부성저항 특성에 있어서의 피크밸리 전류비는 10 이상인 것을 특징으로 하는 메모리 장치.
  24. 제 22항 또는 제 23항에 있어서,
    상기 부하는, 저항인 것을 특징으로 하는 메모리 장치.
  25. 제 22항 또는 제 23항에 있어서,
    상기 부하는, 역바이어스되는 다이오드인 것을 특징으로 하는 메모리 장치.
  26. 제 22항 또는 제 23항에 있어서,
    상기 부하는, 포화 동작을 하는 트랜지스터인 것을 특징으로 하는 메모리 장치.
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