JP2001068632A - 半導体記憶装置および製造方法 - Google Patents
半導体記憶装置および製造方法Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
- G11C11/38—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic) using tunnel diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/561—Multilevel memory cell aspects
- G11C2211/5614—Multilevel memory cell comprising negative resistance, quantum tunneling or resonance tunneling elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 ピーク／バレー比の小さいトンネルダイオー
ドに対してデータホールド特性およびデータ読み出し／
書き込み特性の安定を確保することができる半導体記憶
装置および製造方法を提供する。 【解決手段】 トンネルダイオードを形成するグランド
直接コンタクトの底部にトンネル絶縁膜を配置してトン
ネルダイオードのピーク／バレー比を向上させることが
でき、記憶ノード直接コンタクトの底部にトンネル絶縁
膜を配置して高抵抗負荷の抵抗値をさらに高めることが
でき、高抵抗負荷に印加される電源電圧をビット線に印
加される電源電圧に対して高く設定してカラム電流を抑
制しつつデータホールド特性を向上させることができ
る。アクセストランジスタのドレイン領域側をＰ-型活
性領域としてドレイン抵抗を高め、ビット線直接コンタ
クトの底部にトンネル絶縁膜を配置することにより、カ
ラム電流を抑制し安定したデータ読み出し／書き込み特
性を確保することができる。
ドに対してデータホールド特性およびデータ読み出し／
書き込み特性の安定を確保することができる半導体記憶
装置および製造方法を提供する。 【解決手段】 トンネルダイオードを形成するグランド
直接コンタクトの底部にトンネル絶縁膜を配置してトン
ネルダイオードのピーク／バレー比を向上させることが
でき、記憶ノード直接コンタクトの底部にトンネル絶縁
膜を配置して高抵抗負荷の抵抗値をさらに高めることが
でき、高抵抗負荷に印加される電源電圧をビット線に印
加される電源電圧に対して高く設定してカラム電流を抑
制しつつデータホールド特性を向上させることができ
る。アクセストランジスタのドレイン領域側をＰ-型活
性領域としてドレイン抵抗を高め、ビット線直接コンタ
クトの底部にトンネル絶縁膜を配置することにより、カ
ラム電流を抑制し安定したデータ読み出し／書き込み特
性を確保することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よび製造方法に関し、特に負性抵抗を用いたスタティッ
ク・ランダム・アクセス・メモリ（Static Random Acce
ss memory : ＳＲＡＭ）およびその製造方法に関する。
よび製造方法に関し、特に負性抵抗を用いたスタティッ
ク・ランダム・アクセス・メモリ（Static Random Acce
ss memory : ＳＲＡＭ）およびその製造方法に関する。
【０００２】
【従来の技術】記憶保持用のＳＲＡＭ等の半導体記憶装
置は、その記憶容量に比例してチップ面積が増大する傾
向にある。チップ面積の増大は、歩留まりの低下を招
き、製造コストを増大させる要因となるため、ＳＲＡＭ
等のメモリの構成単位となるメモリセルの面積をできる
だけ縮小することは極めて重要な問題である。
置は、その記憶容量に比例してチップ面積が増大する傾
向にある。チップ面積の増大は、歩留まりの低下を招
き、製造コストを増大させる要因となるため、ＳＲＡＭ
等のメモリの構成単位となるメモリセルの面積をできる
だけ縮小することは極めて重要な問題である。
【０００３】メモリには上述のＳＲＡＭの他、ダイナミ
ック・ランダム・アクセス・メモリ（Dynamic Random A
ccess memory : ＤＲＡＭ）、エレクトリカリィ・イレ
ーサブル・プログラマブル・リード・オンリ・メモリ
（Electrically Erasable Programmable Read Only Mem
ory : ＥＥＰＲＯＭ）等の多種多様な種類のメモリがあ
るが、大容量を目的とするメモリとしては、従来ＤＲＡ
Ｍが用いられることが多かった。ＤＲＡＭの利点は、１
個のキャパシタ＋１個のトランジスタという構成でメモ
リセルを構築できる点、ＥＥＰＲＯＭと比較して書き込
み速度が速い点等にあり、さまざまな電子機器で最も多
用されてきたメモリである。
ック・ランダム・アクセス・メモリ（Dynamic Random A
ccess memory : ＤＲＡＭ）、エレクトリカリィ・イレ
ーサブル・プログラマブル・リード・オンリ・メモリ
（Electrically Erasable Programmable Read Only Mem
ory : ＥＥＰＲＯＭ）等の多種多様な種類のメモリがあ
るが、大容量を目的とするメモリとしては、従来ＤＲＡ
Ｍが用いられることが多かった。ＤＲＡＭの利点は、１
個のキャパシタ＋１個のトランジスタという構成でメモ
リセルを構築できる点、ＥＥＰＲＯＭと比較して書き込
み速度が速い点等にあり、さまざまな電子機器で最も多
用されてきたメモリである。
【０００４】しかし、ＤＲＡＭではメモリセルの面積を
さらに縮小することは困難であるという問題があった。
その理由として、ＤＲＡＭではキャパシタに電荷を蓄積
することにより情報を保持しているが、デバイスプロセ
ス設計における設計基準または設計ルールで設定された
サイズの縮小に合わせて、このキャパシタのサイズを縮
小することが困難だからである。
さらに縮小することは困難であるという問題があった。
その理由として、ＤＲＡＭではキャパシタに電荷を蓄積
することにより情報を保持しているが、デバイスプロセ
ス設計における設計基準または設計ルールで設定された
サイズの縮小に合わせて、このキャパシタのサイズを縮
小することが困難だからである。
【０００５】この点の解決策として、ＢＳＴ等の高誘電
体膜を利用したキャパシタが提案されているが、未だ研
究段階であり実用性に乏しいという問題がある。
体膜を利用したキャパシタが提案されているが、未だ研
究段階であり実用性に乏しいという問題がある。
【０００６】さらに、複数のＩＣまたはＬＳＩで構成し
ていたシステム機能を１つのチップで実現したシステム
ＬＳＩでは、今後、システムＬＳＩの中でメモリセルを
利用するという利用形態が多くなる可能性があるが、ス
タック型キャパシタを使用するＤＲＡＭを利用する場
合、メモリセルアレイと他のロジック領域との境界にお
いて層間絶縁膜の平坦性が悪化してパターニング等の障
害になるという問題があった。
ていたシステム機能を１つのチップで実現したシステム
ＬＳＩでは、今後、システムＬＳＩの中でメモリセルを
利用するという利用形態が多くなる可能性があるが、ス
タック型キャパシタを使用するＤＲＡＭを利用する場
合、メモリセルアレイと他のロジック領域との境界にお
いて層間絶縁膜の平坦性が悪化してパターニング等の障
害になるという問題があった。
【０００７】一方、ＳＲＡＭ、特に完全（フル）ＣＭＯ
Ｓ（Complementary Metal Oxide Semiconductor）型Ｓ
ＲＡＭは、基板上に配線以外のメモリセル構造を形成す
るため、上述のスタック型キャパシタを使用するＤＲＡ
Ｍと比較して層間絶縁膜の平坦性が悪化する等の問題も
少ない。しかし、フルＣＭＯＳ型ＳＲＡＭは、基板上
に、２個のアクセストランジスタ、２個のドライバトラ
ンジスタおよび２個の負荷トランジスタの合せて６個の
トランジスタを形成するため、ＤＲＡＭと比較して必然
的にメモリセルの面積が増大するという問題があった。
Ｓ（Complementary Metal Oxide Semiconductor）型Ｓ
ＲＡＭは、基板上に配線以外のメモリセル構造を形成す
るため、上述のスタック型キャパシタを使用するＤＲＡ
Ｍと比較して層間絶縁膜の平坦性が悪化する等の問題も
少ない。しかし、フルＣＭＯＳ型ＳＲＡＭは、基板上
に、２個のアクセストランジスタ、２個のドライバトラ
ンジスタおよび２個の負荷トランジスタの合せて６個の
トランジスタを形成するため、ＤＲＡＭと比較して必然
的にメモリセルの面積が増大するという問題があった。
【０００８】上述のメモリセルの面積の増大という問題
を解決するために、負性抵抗を利用したＳＲＡＭが提案
されている。このＳＲＡＭは、トンネルダイオードと呼
ばれる負性抵抗素子、高抵抗負荷素子およびアクセスト
ランジスタと呼ばれるＭＯＳ型トランジスタ素子により
構成されるため、これら３個の素子のみでＳＲＡＭメモ
リセルを形成することができる。一方、トンネルダイオ
ードはＰＮ接合部を急峻にする必要があるためＣＭＯＳ
プロセスにおける熱処理に対応することができず、この
ようなＳＲＡＭの実現は困難であるとも言われてきた
が、最近になり、不純物の熱拡散を抑制する目的でトン
ネルダイオードのＰＮ接合の間に酸化膜を挿入し、性能
の高いトンネルダイオードを製造する方法が提案された
（K. Morita et al., "High Performance CMOS Compati
ble Bistable Operation at Extremely Low Supply Vol
tage by a Novel Si Interband Tunneling Diode", 56
th Annual DEVICE RESEARCH CONFERENCE (DRC), Extend
ed Abstructs, pp. 42-43）。
を解決するために、負性抵抗を利用したＳＲＡＭが提案
されている。このＳＲＡＭは、トンネルダイオードと呼
ばれる負性抵抗素子、高抵抗負荷素子およびアクセスト
ランジスタと呼ばれるＭＯＳ型トランジスタ素子により
構成されるため、これら３個の素子のみでＳＲＡＭメモ
リセルを形成することができる。一方、トンネルダイオ
ードはＰＮ接合部を急峻にする必要があるためＣＭＯＳ
プロセスにおける熱処理に対応することができず、この
ようなＳＲＡＭの実現は困難であるとも言われてきた
が、最近になり、不純物の熱拡散を抑制する目的でトン
ネルダイオードのＰＮ接合の間に酸化膜を挿入し、性能
の高いトンネルダイオードを製造する方法が提案された
（K. Morita et al., "High Performance CMOS Compati
ble Bistable Operation at Extremely Low Supply Vol
tage by a Novel Si Interband Tunneling Diode", 56
th Annual DEVICE RESEARCH CONFERENCE (DRC), Extend
ed Abstructs, pp. 42-43）。
【０００９】しかし、上述のトンネルダイオードを製造
する方法で製造されたトンネルダイオードはメモリセル
アレイとしての動作例がなく、さらに、トンネルダイオ
ードの電圧電流特性において低電圧における極大値（以
下「ピーク値」という）と高電圧における極小値（以下
「バレー値」という）との比（以下「ピーク／バレー
比」という）は約２程度と小さい。したがってこのトン
ネルダイオードを利用したＳＲＡＭはデータホールドの
安定性に欠けるという問題があった。
する方法で製造されたトンネルダイオードはメモリセル
アレイとしての動作例がなく、さらに、トンネルダイオ
ードの電圧電流特性において低電圧における極大値（以
下「ピーク値」という）と高電圧における極小値（以下
「バレー値」という）との比（以下「ピーク／バレー
比」という）は約２程度と小さい。したがってこのトン
ネルダイオードを利用したＳＲＡＭはデータホールドの
安定性に欠けるという問題があった。
【００１０】
【発明が解決しようとする課題】上述のように、フルＣ
ＭＯＳ型ＳＲＡＭは、基板上に６個のトランジスタを形
成するため、ＤＲＡＭと比較して必然的にメモリセルの
面積が増大するという問題があった。この問題を解決す
るために製造されたトンネルダイオードは、ピーク／バ
レー比が小さいため、データホールドの安定性に欠ける
という問題があった。さらに、上述のトンネルダイオー
ドでも、メモリセルを選択するビット線等のカラム電流
が必要以上に大きいと、読み出しの際に選択されたビッ
トのデータを破壊するため安定したデータ読み出し／書
き込み特性を確保することが困難であるという問題があ
った。
ＭＯＳ型ＳＲＡＭは、基板上に６個のトランジスタを形
成するため、ＤＲＡＭと比較して必然的にメモリセルの
面積が増大するという問題があった。この問題を解決す
るために製造されたトンネルダイオードは、ピーク／バ
レー比が小さいため、データホールドの安定性に欠ける
という問題があった。さらに、上述のトンネルダイオー
ドでも、メモリセルを選択するビット線等のカラム電流
が必要以上に大きいと、読み出しの際に選択されたビッ
トのデータを破壊するため安定したデータ読み出し／書
き込み特性を確保することが困難であるという問題があ
った。
【００１１】そこで、本発明の目的は、上記問題を解決
するためになされたものであり、単位面積当たりのビッ
ト密度を上げることによりメモリセルの面積を縮小させ
ることができる半導体記憶装置および製造方法を提供す
ることにある。
するためになされたものであり、単位面積当たりのビッ
ト密度を上げることによりメモリセルの面積を縮小させ
ることができる半導体記憶装置および製造方法を提供す
ることにある。
【００１２】さらに本発明の他の目的は、ピーク／バレ
ー比の小さいトンネルダイオードであってもデータホー
ルドの安定性を向上させ、カラム電流を抑制することに
より安定したデータ読み出し／書き込み特性を確保する
ことができる半導体記憶装置および製造方法を提供する
ことにある。
ー比の小さいトンネルダイオードであってもデータホー
ルドの安定性を向上させ、カラム電流を抑制することに
より安定したデータ読み出し／書き込み特性を確保する
ことができる半導体記憶装置および製造方法を提供する
ことにある。
【００１３】
【課題を解決するための手段】この発明の半導体記憶装
置は、ビット線とワード線とにより選択される半導体記
憶装置であって、ドレイン側が前記ビット線に接続さ
れ、ゲート側が前記ワード線に接続されたアクセストラ
ンジスタと、前記アクセストランジスタのドレイン領域
側にある記憶ノードと電源との間に接続された負荷抵抗
と、前記アクセストランジスタのドレイン領域側にある
記憶ノードとグランドとの間に接続された負性抵抗部と
を備え、前記負性抵抗部は、相対的に不純物濃度の濃い
Ｐ型の活性領域上に形成されたトンネル効果を生じさせ
るトンネル絶縁膜と該トンネル絶縁膜上に形成されたＮ
型ポリシリコンとを有するものである。
置は、ビット線とワード線とにより選択される半導体記
憶装置であって、ドレイン側が前記ビット線に接続さ
れ、ゲート側が前記ワード線に接続されたアクセストラ
ンジスタと、前記アクセストランジスタのドレイン領域
側にある記憶ノードと電源との間に接続された負荷抵抗
と、前記アクセストランジスタのドレイン領域側にある
記憶ノードとグランドとの間に接続された負性抵抗部と
を備え、前記負性抵抗部は、相対的に不純物濃度の濃い
Ｐ型の活性領域上に形成されたトンネル効果を生じさせ
るトンネル絶縁膜と該トンネル絶縁膜上に形成されたＮ
型ポリシリコンとを有するものである。
【００１４】ここで、この発明の半導体記憶装置は、前
記アクセストランジスタのソース領域と前記ビット線と
の間、または前記負荷抵抗と前記記憶ノードとの間のい
ずれか一方または両方に抵抗を設けることができるもの
である。
記アクセストランジスタのソース領域と前記ビット線と
の間、または前記負荷抵抗と前記記憶ノードとの間のい
ずれか一方または両方に抵抗を設けることができるもの
である。
【００１５】ここで、この発明の半導体記憶装置におい
て、前記抵抗は、相対的に不純物濃度の濃い第一導電型
（好適には、Ｐ+型）の活性領域上と該活性領域上のポ
リシコンとの間に形成されたトンネル絶縁膜とすること
ができるものである。
て、前記抵抗は、相対的に不純物濃度の濃い第一導電型
（好適には、Ｐ+型）の活性領域上と該活性領域上のポ
リシコンとの間に形成されたトンネル絶縁膜とすること
ができるものである。
【００１６】ここで、この発明の半導体記憶装置におい
て、前記半導体記憶装置は、前記ビット線の電位が、前
記負性抵抗部に流れる電流が極大を示す場合における該
負性抵抗部両端のピーク電圧と前記負性抵抗部に流れる
電流が極小を示す場合における該負性抵抗部両端のバレ
ー電圧との間に設定された状態で、読み出し動作を行な
うことができるものである。
て、前記半導体記憶装置は、前記ビット線の電位が、前
記負性抵抗部に流れる電流が極大を示す場合における該
負性抵抗部両端のピーク電圧と前記負性抵抗部に流れる
電流が極小を示す場合における該負性抵抗部両端のバレ
ー電圧との間に設定された状態で、読み出し動作を行な
うことができるものである。
【００１７】ここで、この発明の半導体記憶装置は、前
記負性抵抗部はトンネルダイオードとすることができる
ものである。
記負性抵抗部はトンネルダイオードとすることができる
ものである。
【００１８】この発明の半導体記憶装置は、第一導電型
（好適には、Ｐ型）の半導体基板と、前記第一導電型の
半導体基板の主面に形成された第二導電型（好適には、
Ｎ型）のウェルと、前記第二導電型のウェル上に形成さ
れ相対的に不純物濃度の濃い第一導電型（好適には、Ｐ
+型）の第一活性領域と、ソース領域側が前記第一活性
領域内に形成された記憶ノードと接続されたアクセスト
ランジスタと、前記第一活性領域および前記アクセスト
ランジスタを除く前記第二導電型のウェル上に形成され
た相対的に不純物濃度の濃い第一導電型の第二活性領域
と、前記記憶ノード上部に形成された記憶ノード直接コ
ンタクトと、前記記憶ノードと電源配線との間に接続さ
れた負荷抵抗と、前記第二活性領域上部に形成されたビ
ット線直接コンタクトと、前記ビット線直接コンタクト
を介して形成されたビット線と、前記第一活性領域上部
に形成されたグランド直接コンタクトと、前記グランド
直接コンタクト上にポリシリコンを成膜させて形成され
たグランドポリシコン配線と、前記グランドポリシリコ
ン配線上に配置されたグランドコンタクトと、前記グラ
ンドコンタクト上に形成されたグランド配線とを備え、
前記グランド直接コンタクトの底部にトンネル効果を生
じさせるトンネル絶縁膜を配置したものである。
（好適には、Ｐ型）の半導体基板と、前記第一導電型の
半導体基板の主面に形成された第二導電型（好適には、
Ｎ型）のウェルと、前記第二導電型のウェル上に形成さ
れ相対的に不純物濃度の濃い第一導電型（好適には、Ｐ
+型）の第一活性領域と、ソース領域側が前記第一活性
領域内に形成された記憶ノードと接続されたアクセスト
ランジスタと、前記第一活性領域および前記アクセスト
ランジスタを除く前記第二導電型のウェル上に形成され
た相対的に不純物濃度の濃い第一導電型の第二活性領域
と、前記記憶ノード上部に形成された記憶ノード直接コ
ンタクトと、前記記憶ノードと電源配線との間に接続さ
れた負荷抵抗と、前記第二活性領域上部に形成されたビ
ット線直接コンタクトと、前記ビット線直接コンタクト
を介して形成されたビット線と、前記第一活性領域上部
に形成されたグランド直接コンタクトと、前記グランド
直接コンタクト上にポリシリコンを成膜させて形成され
たグランドポリシコン配線と、前記グランドポリシリコ
ン配線上に配置されたグランドコンタクトと、前記グラ
ンドコンタクト上に形成されたグランド配線とを備え、
前記グランド直接コンタクトの底部にトンネル効果を生
じさせるトンネル絶縁膜を配置したものである。
【００１９】ここで、この発明の半導体記憶装置は、前
記ビット直接コンタクトと前記ビット線との間には、前
記ビット線直接コンタクト上にポリシリコンを成膜させ
て形成されたビット線コンタクトパットと、前記ビット
線コンタクトパット上に配置されたビット線コンタクト
とを備え、前記ビット線は、前記ビット線コンタクト上
に形成され、前記ビット線直接コンタクトの底部にトン
ネル効果を生じさせるトンネル絶縁膜を配置することが
できるものである。
記ビット直接コンタクトと前記ビット線との間には、前
記ビット線直接コンタクト上にポリシリコンを成膜させ
て形成されたビット線コンタクトパットと、前記ビット
線コンタクトパット上に配置されたビット線コンタクト
とを備え、前記ビット線は、前記ビット線コンタクト上
に形成され、前記ビット線直接コンタクトの底部にトン
ネル効果を生じさせるトンネル絶縁膜を配置することが
できるものである。
【００２０】ここで、この発明の半導体記憶装置におい
て、前記ビット線コンタクトパットと、前記グランドポ
リシコン配線と、前記電源配線および前記負荷抵抗とは
同一レイヤで形成されることができるものである。
て、前記ビット線コンタクトパットと、前記グランドポ
リシコン配線と、前記電源配線および前記負荷抵抗とは
同一レイヤで形成されることができるものである。
【００２１】ここで、この発明の半導体記憶装置は、前
記半導体基板上に、各々の形状がＴ字形の活性領域をフ
ィールド酸化膜で分離することによりアレイ状に配置し
て形成することができるものである。
記半導体基板上に、各々の形状がＴ字形の活性領域をフ
ィールド酸化膜で分離することによりアレイ状に配置し
て形成することができるものである。
【００２２】ここで、この発明の半導体記憶装置は、前
記アクセストランジスタのドレイン領域の不純物濃度を
相対的に薄い第一導電型（好適には、Ｐ―型）とするこ
とができるものである。
記アクセストランジスタのドレイン領域の不純物濃度を
相対的に薄い第一導電型（好適には、Ｐ―型）とするこ
とができるものである。
【００２３】この発明の半導体記憶装置の製造方法は、
第一導電型（好適には、Ｐ型）の半導体基板の主面にフ
ィールド酸化膜で分離された活性領域をアレイ状に配置
する工程と、前記活性領域上に第二導電型（好適には、
Ｎ型）のウェルを形成する工程と、アレイ状に配置され
た前記各活性領域の一方の張り出し部分と他方の張り出
し部分とに各々ワード線を兼ねたアクセストランジスタ
を互いに平行に形成する工程と、前記アクセストランジ
スタのドレイン領域側に、相対的に不純物濃度の薄い第
一導電型（好適には、Ｐ―型）の領域を形成する工程
と、前記相対的に不純物濃度の薄い第一導電型の領域を
除く一方の前記第二導電型のウェル上に相対的に不純物
濃度の濃い第一導電型（好適には、Ｐ+型）の第一活性
領域を形成し、他方の前記第二導電型のウェル上に相対
的に不純物濃度の濃い第一導電型の第二活性領域を形成
する工程と、前記第一活性領域内に記憶ノードを形成す
る工程と、前記第一活性領域上部のグランド直接コンタ
クト、前記記憶ノード上部の記憶ノード直接コンタクト
および前記第二活性領域上部のビット線直接コンタクト
を同時に開孔する工程と、前記グランド直接コンタク
ト、前記記憶ノード直接コンタクトおよび前記ビット線
直接コンタクトの各底部にトンネル効果を生じさせるト
ンネル絶縁膜を形成する工程と、前記グランド直接コン
タクト、前記記憶ノード直接コンタクトおよび前記ビッ
ト線直接コンタクト上にノンドープポリシリコン膜を形
成し、前記グランド直接コンタクト上に形成されたノン
ドープポリシリコン膜は相対的に不純物濃度の濃い第二
導電型化させてグランドポリシリコン配線を形成し、前
記記憶ノード直接コンタクト上に形成されたノンドープ
ポリシリコン膜の一部は相対的に不純物濃度の薄い第一
導電型化させて負荷抵抗を形成し、他の部分は相対的に
不純物濃度の濃い第一導電型化させて電源配線を形成
し、前記ビット線直接コンタクト上に形成されたノンド
ープポリシリコン膜は相対的に不純物濃度の濃い第一導
電型化させてビット線コンタクトパットを形成し、前記
グランドポリシリコン配線、前記負荷抵抗、前記電源配
線および前記ビット線コンタクトパットを同一レイヤで
形成する工程と、前記グランド直接コンタクトの底部に
トンネルダイオードを形成する工程とを備えたものであ
る。
第一導電型（好適には、Ｐ型）の半導体基板の主面にフ
ィールド酸化膜で分離された活性領域をアレイ状に配置
する工程と、前記活性領域上に第二導電型（好適には、
Ｎ型）のウェルを形成する工程と、アレイ状に配置され
た前記各活性領域の一方の張り出し部分と他方の張り出
し部分とに各々ワード線を兼ねたアクセストランジスタ
を互いに平行に形成する工程と、前記アクセストランジ
スタのドレイン領域側に、相対的に不純物濃度の薄い第
一導電型（好適には、Ｐ―型）の領域を形成する工程
と、前記相対的に不純物濃度の薄い第一導電型の領域を
除く一方の前記第二導電型のウェル上に相対的に不純物
濃度の濃い第一導電型（好適には、Ｐ+型）の第一活性
領域を形成し、他方の前記第二導電型のウェル上に相対
的に不純物濃度の濃い第一導電型の第二活性領域を形成
する工程と、前記第一活性領域内に記憶ノードを形成す
る工程と、前記第一活性領域上部のグランド直接コンタ
クト、前記記憶ノード上部の記憶ノード直接コンタクト
および前記第二活性領域上部のビット線直接コンタクト
を同時に開孔する工程と、前記グランド直接コンタク
ト、前記記憶ノード直接コンタクトおよび前記ビット線
直接コンタクトの各底部にトンネル効果を生じさせるト
ンネル絶縁膜を形成する工程と、前記グランド直接コン
タクト、前記記憶ノード直接コンタクトおよび前記ビッ
ト線直接コンタクト上にノンドープポリシリコン膜を形
成し、前記グランド直接コンタクト上に形成されたノン
ドープポリシリコン膜は相対的に不純物濃度の濃い第二
導電型化させてグランドポリシリコン配線を形成し、前
記記憶ノード直接コンタクト上に形成されたノンドープ
ポリシリコン膜の一部は相対的に不純物濃度の薄い第一
導電型化させて負荷抵抗を形成し、他の部分は相対的に
不純物濃度の濃い第一導電型化させて電源配線を形成
し、前記ビット線直接コンタクト上に形成されたノンド
ープポリシリコン膜は相対的に不純物濃度の濃い第一導
電型化させてビット線コンタクトパットを形成し、前記
グランドポリシリコン配線、前記負荷抵抗、前記電源配
線および前記ビット線コンタクトパットを同一レイヤで
形成する工程と、前記グランド直接コンタクトの底部に
トンネルダイオードを形成する工程とを備えたものであ
る。
【００２４】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００２５】実施の形態１.図１は、本発明の実施の形
態１における半導体記憶装置、すなわち負性抵抗トンネ
ルダイオードを利用したＳＲＡＭメモリセルの等価回路
を示す。図１において、符号１はビット線ＢＩＴ、２は
ビット線コンタクトＢＣ、５はアクセストランジスタＴ
Ｇ、５ａはワード線ＷＬ、６は電源配線Ｖｃｃ、１６は
記憶ノードＳＮ、７は電源配線Ｖｃｃ６と記憶ノードＳ
Ｎ１６との間に接続された高抵抗負荷ＨＲ、１２はグラ
ンド、１０ａは記憶ノードＳＮ１６とグランド１２との
間に接続されたトンネルダイオードＴＤである。トンネ
ルダイオードＴＤ１０ａを用いたＳＲＡＭでは、情報は
記憶ノードＳＮ１６に蓄積される。続いて符号４ａはビ
ット線コンタクト抵抗である。
態１における半導体記憶装置、すなわち負性抵抗トンネ
ルダイオードを利用したＳＲＡＭメモリセルの等価回路
を示す。図１において、符号１はビット線ＢＩＴ、２は
ビット線コンタクトＢＣ、５はアクセストランジスタＴ
Ｇ、５ａはワード線ＷＬ、６は電源配線Ｖｃｃ、１６は
記憶ノードＳＮ、７は電源配線Ｖｃｃ６と記憶ノードＳ
Ｎ１６との間に接続された高抵抗負荷ＨＲ、１２はグラ
ンド、１０ａは記憶ノードＳＮ１６とグランド１２との
間に接続されたトンネルダイオードＴＤである。トンネ
ルダイオードＴＤ１０ａを用いたＳＲＡＭでは、情報は
記憶ノードＳＮ１６に蓄積される。続いて符号４ａはビ
ット線コンタクト抵抗である。
【００２６】図２は、本発明の実施の形態１におけるト
ンネルダイオードＴＤ１０ａを用いたＳＲＡＭのデータ
ホールド時の動作原理を示す。図２において、横軸は記
憶ノードＳＮ１６のグランド１２に対する電圧、縦軸は
トンネルダイオードＴＤ１０ａまたは高抵抗負荷ＨＲ７
に流れる電流を示し、符号６９はトンネルダイオードＴ
Ｄ１０ａを流れるトンネルダイオード電流、７０は高抵
抗負荷ＨＲ７を流れる負荷電流、７１はデータホールド
安定化対策を施した場合における高抵抗負荷ＨＲ７を流
れる負荷電流である。データホールド状態では、記憶ノ
ードＳＮ１６の電位は高抵抗負荷ＨＲ７から供給される
負荷電流７０とトンネルダイオードＴＤ１０ａを流れる
トンネルダイオード電流６９との釣り合いにより決定さ
れる。トンネルダイオードＴＤ１０ａは負性抵抗特性を
有するため、図９に示されるように、負荷電流７０の曲
線とトンネルダイオード電流６９の曲線とが交わる釣り
合いの点（安定点）がＡ点、Ｂ点およびＣ点の３箇所に
存在する。データホールド特性に直接関係があるのは、
このうちの２点（２値、例えばＡ点とＣ点）だけである
から、結局トンネルダイオードＴＤ１０ａを用いたＳＲ
ＡＭにおいては、高抵抗負荷ＨＲ７およびトンネルダイ
オードＴＤ１０ａの２つの素子で２値のデータを記憶で
きることになる。この結果チップサイズを縮小させるこ
とができコストを低減させることができる。トンネルダ
イオード電流６９が極大を示すピーク電流Ｉｐ（電圧Ｖ
ｐ）と極小を示すバレー電流Ｉｖ（電圧Ｖｖ）とのピー
ク電流（Ｉｐ）／バレー電流（Ｉｖ）比が比較的大きく
ない場合は、高抵抗負荷ＨＲ７の抵抗値と電源配線Ｖｃ
ｃ６の電圧とを高めることにより、負荷電流の曲線は図
中の矢印で示されるように曲線７０から曲線７１へ変化
する。したがって、記憶ノードＳＮ１６の電位に対する
負荷電流の傾きが小さくなるため、安定点ＡがＡ１へ移
動し安定点ＣがＣ１へ移動して２つの安定点（２値）間
の電圧の差を曲線７０の場合よりも広げることができ
る。この結果、スタティックノイズマージンを向上さ
せ、データホールド特性を向上させることができる。な
お、図１のＨＲ７とＳＮ１６との間に記憶ノード直接コ
ンタクトＳＮＤＣ抵抗を設けて、負荷ＨＲ７の抵抗を上
昇させることもできる。
ンネルダイオードＴＤ１０ａを用いたＳＲＡＭのデータ
ホールド時の動作原理を示す。図２において、横軸は記
憶ノードＳＮ１６のグランド１２に対する電圧、縦軸は
トンネルダイオードＴＤ１０ａまたは高抵抗負荷ＨＲ７
に流れる電流を示し、符号６９はトンネルダイオードＴ
Ｄ１０ａを流れるトンネルダイオード電流、７０は高抵
抗負荷ＨＲ７を流れる負荷電流、７１はデータホールド
安定化対策を施した場合における高抵抗負荷ＨＲ７を流
れる負荷電流である。データホールド状態では、記憶ノ
ードＳＮ１６の電位は高抵抗負荷ＨＲ７から供給される
負荷電流７０とトンネルダイオードＴＤ１０ａを流れる
トンネルダイオード電流６９との釣り合いにより決定さ
れる。トンネルダイオードＴＤ１０ａは負性抵抗特性を
有するため、図９に示されるように、負荷電流７０の曲
線とトンネルダイオード電流６９の曲線とが交わる釣り
合いの点（安定点）がＡ点、Ｂ点およびＣ点の３箇所に
存在する。データホールド特性に直接関係があるのは、
このうちの２点（２値、例えばＡ点とＣ点）だけである
から、結局トンネルダイオードＴＤ１０ａを用いたＳＲ
ＡＭにおいては、高抵抗負荷ＨＲ７およびトンネルダイ
オードＴＤ１０ａの２つの素子で２値のデータを記憶で
きることになる。この結果チップサイズを縮小させるこ
とができコストを低減させることができる。トンネルダ
イオード電流６９が極大を示すピーク電流Ｉｐ（電圧Ｖ
ｐ）と極小を示すバレー電流Ｉｖ（電圧Ｖｖ）とのピー
ク電流（Ｉｐ）／バレー電流（Ｉｖ）比が比較的大きく
ない場合は、高抵抗負荷ＨＲ７の抵抗値と電源配線Ｖｃ
ｃ６の電圧とを高めることにより、負荷電流の曲線は図
中の矢印で示されるように曲線７０から曲線７１へ変化
する。したがって、記憶ノードＳＮ１６の電位に対する
負荷電流の傾きが小さくなるため、安定点ＡがＡ１へ移
動し安定点ＣがＣ１へ移動して２つの安定点（２値）間
の電圧の差を曲線７０の場合よりも広げることができ
る。この結果、スタティックノイズマージンを向上さ
せ、データホールド特性を向上させることができる。な
お、図１のＨＲ７とＳＮ１６との間に記憶ノード直接コ
ンタクトＳＮＤＣ抵抗を設けて、負荷ＨＲ７の抵抗を上
昇させることもできる。
【００２７】図３は、本発明の実施の形態１におけるト
ンネルダイオードＴＤ１０ａを用いたＳＲＡＭのデータ
読み出し方法を示す。図３で図２と同じ符号を付した曲
線、点等は同じ意味を有する曲線、点等であるため説明
は省略する。図３において、符号７２ａはアクセストラ
ンジスタＴＧ５をオンにした場合に記憶ノードＳＮ１６
へ流れる電流である。電流７２ａは、アクセストランジ
スタＴＧ５と高項抵抗負荷ＨＲ７とで決まる負荷電流で
ある。読み出しを行なう場合、まずビット線ＢＩＴ１の
電位をトンネルダイオードＴＤ１０ａのピーク電流Ｉｐ
時の電圧Ｖｐとバレー電流Ｉｖ時の電圧Ｖｖとの間の電
圧Ｖｂｉｔに設定する。ここで、Ｖｅｑはビット線ＢＩ
Ｔ１の電位Ｖｂｉｔと記憶ノードＳＮ１６の電位とが等
しくなる場合の電位を示す。次にアクセストランジスタ
ＴＧ５をオンにする。この時、記憶ノードＳＮ１６の電
位がハイレベル（Ｃ２点）にある場合、Ｃ２点の電位は
ビット線ＢＩＴ１の電位Ｖｂｉｔより高いため電流は記
憶ノードＳＮ１６からビット線ＢＩＴ１方向へ流れる
（７２ａ）。逆に、記憶ノードＳＮ１６の電位がローレ
ベル（Ａ１点）にある場合、Ａ２点の電位はビット線Ｂ
ＩＴ１の電位Ｖｂｉｔより低いため電流はビット線ＢＩ
Ｔ１から記憶ノードＳＮ１６方向へ流れる（７２ａ）。
つまり、記憶ノードＳＮ１６がハイレベルの場合はビッ
ト線の電位Ｖｂｉｔが高くなり、逆に記憶ノードＳＮ１
６がローレベルの場合はビット線ＢＩＴ１の電位Ｖｂｉ
ｔが低下する。このビット線ＢＩＴ１の電圧Ｖｂｉｔの
変化をセンスアンプ等で検知することにより、記憶ノー
ドＳＮ１６が蓄積していたデータを検知することができ
る。データ読み出し時においても、トンネルダイオード
電流６９は負荷電流７２に対して３つの安定点（交点）
を有する必要がある。データ読み出し中に必要以上に大
きなカラム電流が流れた場合、単安定（１つの交点）状
態になりメモリセル内のデータを完全に破壊してしまう
ため、図１に示したビット線コンタクト抵抗４ａによ
り、カラム電流を抑制し最適化する必要がある。
ンネルダイオードＴＤ１０ａを用いたＳＲＡＭのデータ
読み出し方法を示す。図３で図２と同じ符号を付した曲
線、点等は同じ意味を有する曲線、点等であるため説明
は省略する。図３において、符号７２ａはアクセストラ
ンジスタＴＧ５をオンにした場合に記憶ノードＳＮ１６
へ流れる電流である。電流７２ａは、アクセストランジ
スタＴＧ５と高項抵抗負荷ＨＲ７とで決まる負荷電流で
ある。読み出しを行なう場合、まずビット線ＢＩＴ１の
電位をトンネルダイオードＴＤ１０ａのピーク電流Ｉｐ
時の電圧Ｖｐとバレー電流Ｉｖ時の電圧Ｖｖとの間の電
圧Ｖｂｉｔに設定する。ここで、Ｖｅｑはビット線ＢＩ
Ｔ１の電位Ｖｂｉｔと記憶ノードＳＮ１６の電位とが等
しくなる場合の電位を示す。次にアクセストランジスタ
ＴＧ５をオンにする。この時、記憶ノードＳＮ１６の電
位がハイレベル（Ｃ２点）にある場合、Ｃ２点の電位は
ビット線ＢＩＴ１の電位Ｖｂｉｔより高いため電流は記
憶ノードＳＮ１６からビット線ＢＩＴ１方向へ流れる
（７２ａ）。逆に、記憶ノードＳＮ１６の電位がローレ
ベル（Ａ１点）にある場合、Ａ２点の電位はビット線Ｂ
ＩＴ１の電位Ｖｂｉｔより低いため電流はビット線ＢＩ
Ｔ１から記憶ノードＳＮ１６方向へ流れる（７２ａ）。
つまり、記憶ノードＳＮ１６がハイレベルの場合はビッ
ト線の電位Ｖｂｉｔが高くなり、逆に記憶ノードＳＮ１
６がローレベルの場合はビット線ＢＩＴ１の電位Ｖｂｉ
ｔが低下する。このビット線ＢＩＴ１の電圧Ｖｂｉｔの
変化をセンスアンプ等で検知することにより、記憶ノー
ドＳＮ１６が蓄積していたデータを検知することができ
る。データ読み出し時においても、トンネルダイオード
電流６９は負荷電流７２に対して３つの安定点（交点）
を有する必要がある。データ読み出し中に必要以上に大
きなカラム電流が流れた場合、単安定（１つの交点）状
態になりメモリセル内のデータを完全に破壊してしまう
ため、図１に示したビット線コンタクト抵抗４ａによ
り、カラム電流を抑制し最適化する必要がある。
【００２８】図４は、本発明の実施の形態１におけるト
ンネルダイオードＴＤ１０ａを用いたＳＲＡＭのローレ
ベルデータ書き込み方法を示す。図４で図２および図３
と同じ符号を付した曲線、点等は同じ意味を有する曲
線、点等であるため説明は省略する。図４において、符
号７３ａはアクセストランジスタＴＧ５をオンにした場
合に記憶ノードＳＮ１６へ流れる電流である。電流７３
は電流７３ａ＋電流７１の負荷電流である。ロ−レベル
データ書き込みを行なう場合、まずビット線ＢＩＴ１の
電位をローレベル電位に設定する（Ｖｂｉｔ＝０Ｖ）。
次にアクセストランジスタＴＧ５をオンにする。カラム
電流は記憶ノードＳＮ１６からビット線ＢＩＴ１方向へ
流れ、記憶ノードＳＮ１６の電位はローレベル電位（Ａ
３点）まで低下する。カラム電流が必要以上の電流であ
る場合は、ハイレベルの安定点（交点）を残してしまう
ため、図８に示したビット線コンタクト抵抗４ａにより
カラム電流を最適化する必要がある。
ンネルダイオードＴＤ１０ａを用いたＳＲＡＭのローレ
ベルデータ書き込み方法を示す。図４で図２および図３
と同じ符号を付した曲線、点等は同じ意味を有する曲
線、点等であるため説明は省略する。図４において、符
号７３ａはアクセストランジスタＴＧ５をオンにした場
合に記憶ノードＳＮ１６へ流れる電流である。電流７３
は電流７３ａ＋電流７１の負荷電流である。ロ−レベル
データ書き込みを行なう場合、まずビット線ＢＩＴ１の
電位をローレベル電位に設定する（Ｖｂｉｔ＝０Ｖ）。
次にアクセストランジスタＴＧ５をオンにする。カラム
電流は記憶ノードＳＮ１６からビット線ＢＩＴ１方向へ
流れ、記憶ノードＳＮ１６の電位はローレベル電位（Ａ
３点）まで低下する。カラム電流が必要以上の電流であ
る場合は、ハイレベルの安定点（交点）を残してしまう
ため、図８に示したビット線コンタクト抵抗４ａにより
カラム電流を最適化する必要がある。
【００２９】図５は、本発明の実施の形態１におけるト
ンネルダイオードＴＤ１０ａを用いたＳＲＡＭのハイレ
ベルデータ書き込み方法を示す。図５で図２ないし図４
と同じ符号を付した曲線、点等は同じ意味を有する曲
線、点等であるため説明は省略する。図５において、符
号７４ａはアクセストランジスタＴＧ５をオンにした場
合に記憶ノードＳＮ１６へ流れる負荷電流である。電流
７４は電流７１＋電流７４ａの負荷電流である。ハイレ
ベルデータ書き込みを行なう場合、まずビット線ＢＩＴ
１の電位をハイレベル電位に設定する（Ｖｂｉｔ＝Ｖｈ
ｉｇｈ）。次にアクセストランジスタＴＧ５をオンにす
る。カラム電流はビット線ＢＩＴ１から記憶ノードＳＮ
１６方向へ流れ、記憶ノードＳＮ１６の電位はハイレベ
ル電位（Ｃ３点）まで上昇する。カラム電流が必要以下
の電流である場合は、ローレベルの安定点（交点）を残
してしまうため、図１に示したビット線コンタクト抵抗
４ａにより、カラム電流を最適化する必要がある。
ンネルダイオードＴＤ１０ａを用いたＳＲＡＭのハイレ
ベルデータ書き込み方法を示す。図５で図２ないし図４
と同じ符号を付した曲線、点等は同じ意味を有する曲
線、点等であるため説明は省略する。図５において、符
号７４ａはアクセストランジスタＴＧ５をオンにした場
合に記憶ノードＳＮ１６へ流れる負荷電流である。電流
７４は電流７１＋電流７４ａの負荷電流である。ハイレ
ベルデータ書き込みを行なう場合、まずビット線ＢＩＴ
１の電位をハイレベル電位に設定する（Ｖｂｉｔ＝Ｖｈ
ｉｇｈ）。次にアクセストランジスタＴＧ５をオンにす
る。カラム電流はビット線ＢＩＴ１から記憶ノードＳＮ
１６方向へ流れ、記憶ノードＳＮ１６の電位はハイレベ
ル電位（Ｃ３点）まで上昇する。カラム電流が必要以下
の電流である場合は、ローレベルの安定点（交点）を残
してしまうため、図１に示したビット線コンタクト抵抗
４ａにより、カラム電流を最適化する必要がある。
【００３０】以上より、実施の形態１によれば、アクセ
ストランジスタＴＧ５、高抵抗負荷ＨＲ７およびトンネ
ルダイオードＴＤ１０ａの３つの素子で２値のデータの
読み出し書き込みができるため、チップサイズを縮小さ
せることができコストを低減させることができる。ピー
ク電流（Ｉｐ）／バレー電流（Ｉｖ）比が比較的大きく
ない場合であっても、高抵抗負荷ＨＲ７の抵抗値と電源
配線Ｖｃｃ６の電圧とを高めることにより、記憶ノード
ＳＮ１６の電位に対する負荷電流の傾きを小さくするこ
とができるため、安定点が移動して２つの安定点（２
値）間の電圧の差を広げることができる。この結果、ス
タティックノイズマージンを向上させ、データホールド
特性を向上させることができる。
ストランジスタＴＧ５、高抵抗負荷ＨＲ７およびトンネ
ルダイオードＴＤ１０ａの３つの素子で２値のデータの
読み出し書き込みができるため、チップサイズを縮小さ
せることができコストを低減させることができる。ピー
ク電流（Ｉｐ）／バレー電流（Ｉｖ）比が比較的大きく
ない場合であっても、高抵抗負荷ＨＲ７の抵抗値と電源
配線Ｖｃｃ６の電圧とを高めることにより、記憶ノード
ＳＮ１６の電位に対する負荷電流の傾きを小さくするこ
とができるため、安定点が移動して２つの安定点（２
値）間の電圧の差を広げることができる。この結果、ス
タティックノイズマージンを向上させ、データホールド
特性を向上させることができる。
【００３１】実施の形態２.図６は、本発明の実施の形
態２における半導体記憶装置の断面図を模式的に示す。
図６において、符号２１はＰ型シリコン基板（半導体基
板）、１８はＰ型シリコン基板上に形成されたＮウェル
（Ｎ−ＷＥＬＬ）、１７ａはＮウェル１８上に形成され
たＰ+型活性領域（第一活性領域）、１７ｂはＮウェル
１８上に形成されたＰ+型活性領域（第二活性領域）、
１５はＮウェル１８上に形成されたＰ-型活性領域、１
４はＰ+型にドープされたポリシリコン、１３はポリシ
リコン１４上に形成されたタングステンシリサイドＷＳ
ｉ等のシリサイド合金である。シリサイド合金１３とポ
リシリコン１４とによりトランジスタＴＧ５のゲート電
極が形成されており、Ｐ+型活性領域１７ａ、Ｐ+型活性
領域１７ｂおよびＰ-型活性領域１５によりアクセスト
ランジスタＴＧ５のソースドレイン領域が形成されてい
る。
態２における半導体記憶装置の断面図を模式的に示す。
図６において、符号２１はＰ型シリコン基板（半導体基
板）、１８はＰ型シリコン基板上に形成されたＮウェル
（Ｎ−ＷＥＬＬ）、１７ａはＮウェル１８上に形成され
たＰ+型活性領域（第一活性領域）、１７ｂはＮウェル
１８上に形成されたＰ+型活性領域（第二活性領域）、
１５はＮウェル１８上に形成されたＰ-型活性領域、１
４はＰ+型にドープされたポリシリコン、１３はポリシ
リコン１４上に形成されたタングステンシリサイドＷＳ
ｉ等のシリサイド合金である。シリサイド合金１３とポ
リシリコン１４とによりトランジスタＴＧ５のゲート電
極が形成されており、Ｐ+型活性領域１７ａ、Ｐ+型活性
領域１７ｂおよびＰ-型活性領域１５によりアクセスト
ランジスタＴＧ５のソースドレイン領域が形成されてい
る。
【００３２】続いて、符号１９は特に材料は指定されな
いが、好適には後述されるトンネル絶縁膜の成膜におい
て記憶ノード直接コンタクトＳＮＤＣ８等の形状を変化
させないような材料で形成された第一層間絶縁膜であ
り、この第一層間絶縁膜１９にコンタクト開孔部として
ビット線（ＢＩＴ）直接コンタクト（ＢＤＣ）４、記憶
ノード直接コンタクト（ＳＮＤＣ）８、グランド直接コ
ンタクトＧＤＣ１０がある。第一層間絶縁膜１９上およ
びコンタクト開孔部内にポリシリコン３、６および９が
あり、ポリシリコン３をビット線コンタクトパット（Ｂ
ＣＰ）と呼び、ポリシリコン９をグランドポリシリコン
（Ｐｏｌｙ−Ｓｉ）配線（ＧＰＬ）と呼ぶ。ポリシリコ
ン３および６はＰ型ポリシリコンであり、ポリシリコン
９はＮ型ポリシリコンである。ポリシリコン６は、Ｐ＋
部６ａと６ｂとの間にＰ−部７を有する構成であり、Ｐ
＋部６ａは電源配線Ｖｃｃに対応し、Ｐ−部７は負荷抵
抗ＨＲに対応している。
いが、好適には後述されるトンネル絶縁膜の成膜におい
て記憶ノード直接コンタクトＳＮＤＣ８等の形状を変化
させないような材料で形成された第一層間絶縁膜であ
り、この第一層間絶縁膜１９にコンタクト開孔部として
ビット線（ＢＩＴ）直接コンタクト（ＢＤＣ）４、記憶
ノード直接コンタクト（ＳＮＤＣ）８、グランド直接コ
ンタクトＧＤＣ１０がある。第一層間絶縁膜１９上およ
びコンタクト開孔部内にポリシリコン３、６および９が
あり、ポリシリコン３をビット線コンタクトパット（Ｂ
ＣＰ）と呼び、ポリシリコン９をグランドポリシリコン
（Ｐｏｌｙ−Ｓｉ）配線（ＧＰＬ）と呼ぶ。ポリシリコ
ン３および６はＰ型ポリシリコンであり、ポリシリコン
９はＮ型ポリシリコンである。ポリシリコン６は、Ｐ＋
部６ａと６ｂとの間にＰ−部７を有する構成であり、Ｐ
＋部６ａは電源配線Ｖｃｃに対応し、Ｐ−部７は負荷抵
抗ＨＲに対応している。
【００３３】通常はコンタクト開孔部の底部でポリシリ
コンと活性領域とが接しているが、本実施の形態２にお
いては、各コンタクトＢＤＣ４、ＳＮＤＣ８およびＧＤ
Ｃ１０に対応して、トンネル絶縁膜４ｔ、８ｔおよび１
０ｔが形成されており、ポリシリコンと活性領域とは直
接接していない。
コンと活性領域とが接しているが、本実施の形態２にお
いては、各コンタクトＢＤＣ４、ＳＮＤＣ８およびＧＤ
Ｃ１０に対応して、トンネル絶縁膜４ｔ、８ｔおよび１
０ｔが形成されており、ポリシリコンと活性領域とは直
接接していない。
【００３４】続いて、符号２０は第一層間絶縁膜１９と
同様に特に材料等は指定されない第二層間絶縁膜であ
り、この第二層間絶縁膜２０にコンタクト開孔部として
ビット線コンタクト（ＢＣ）２、グランドコンタクトＧ
Ｃ１１がある。コンタクト開孔部内には各々タングステ
ン等の金属２ａ、１１ａが埋め込まれている。第二層間
絶縁膜２０上にアルミ、銅またはそれらの合金からなる
ビット線ＢＩＴ１とＧＮＤ線１２とがあり、ビット線コ
ンタクトＢＣ２、ＧＮＤコンタクトＧＣ１１を通して各
々ポリシリコンＢＣＰ３、ポリシリコンＧＰＬ９へつな
がっている。第一層間絶縁膜１９と第二層間絶縁膜２０
とは酸化シリコンを含む膜等であるが、トンネル絶縁膜
４ｔ等の成膜において、各直接コンタクトの形状または
形成後の電気的性質に影響を及ぼさなければ、他の材料
であっても良い。
同様に特に材料等は指定されない第二層間絶縁膜であ
り、この第二層間絶縁膜２０にコンタクト開孔部として
ビット線コンタクト（ＢＣ）２、グランドコンタクトＧ
Ｃ１１がある。コンタクト開孔部内には各々タングステ
ン等の金属２ａ、１１ａが埋め込まれている。第二層間
絶縁膜２０上にアルミ、銅またはそれらの合金からなる
ビット線ＢＩＴ１とＧＮＤ線１２とがあり、ビット線コ
ンタクトＢＣ２、ＧＮＤコンタクトＧＣ１１を通して各
々ポリシリコンＢＣＰ３、ポリシリコンＧＰＬ９へつな
がっている。第一層間絶縁膜１９と第二層間絶縁膜２０
とは酸化シリコンを含む膜等であるが、トンネル絶縁膜
４ｔ等の成膜において、各直接コンタクトの形状または
形成後の電気的性質に影響を及ぼさなければ、他の材料
であっても良い。
【００３５】次に、トンネル効果を起こすトンネルダイ
オード１０ａの構成について説明する。Ｐ＋活性領域１
７ａ（Ｐ型）とＧＮＤポリシリコン配線ＧＰＬ９（Ｎ
型）との間にトンネル絶縁膜１０ｔが挟まれており、Ｇ
ＮＤポリシリコン配線ＧＰＬ９側がＧＮＤ線１２につな
がり、Ｐ＋活性領域１７ａ側が記憶ノードＳＮ１６に対
応している。記憶ノードＳＮ１６側の電位が変化するこ
とでトンネル電流がＰ＋活性領域１７ａ、トンネル絶縁
膜１０ｔおよびＧＮＤポリシリコン配線ＧＰＬ９を通し
てＧＮＤ１２側へ流れる。
オード１０ａの構成について説明する。Ｐ＋活性領域１
７ａ（Ｐ型）とＧＮＤポリシリコン配線ＧＰＬ９（Ｎ
型）との間にトンネル絶縁膜１０ｔが挟まれており、Ｇ
ＮＤポリシリコン配線ＧＰＬ９側がＧＮＤ線１２につな
がり、Ｐ＋活性領域１７ａ側が記憶ノードＳＮ１６に対
応している。記憶ノードＳＮ１６側の電位が変化するこ
とでトンネル電流がＰ＋活性領域１７ａ、トンネル絶縁
膜１０ｔおよびＧＮＤポリシリコン配線ＧＰＬ９を通し
てＧＮＤ１２側へ流れる。
【００３６】メモリセルを選択するビット線ＢＩＴ１等
のカラム電流が過剰であると、読み出しの際に選択され
たビットのデータが破壊されるため、ビット線直接コン
タクトＢＤＣ４の底部にトンネル効果を生じさせるトン
ネル絶縁膜を挿入して抵抗値を高めている。同様に、記
憶ノード直接コンタクトＳＮＤＣ８の底部にトンネル絶
縁膜を挿入して、高抵抗負荷７の抵抗値を高めている。
さらに、グランド直接コンタクトＧＤＣ１０の底部にト
ンネル絶縁膜を挿入して、トンネルダイオード１０ａの
ピーク／バレー比を向上させている。上述のように、ビ
ット線直接コンタクトＢＤＣ４、記憶ノード直接コンタ
クトＳＮＤＣ８およびグランド直接コンタクトＧＤＣ１
０等のすべてのベリット（埋め込み型）コンタクトの底
部にトンネル絶縁膜を挿入して、各々の抵抗値を高めて
いる。後述されるように、これらのトンネル絶縁膜は一
工程で形成することができる。トンネルダイオード１０
ａはＰ+型活性領域１７ａとグランド直接コンタクトＧ
ＤＣ１０との接触部分に形成される。トンネル絶縁膜に
より、トンネルダイオードのＰＮ接合間において電子は
トンネル効果により価電子帯へ入りこむが、不純物の相
互拡散は防止される。したがって後の工程における熱処
理等によりトンネルダイオード１０ａの性能が著しく低
下されずに済ませることができる。なお、アクセストラ
ンジスタの性能等に応じて、トンネル絶縁膜４ｔまたは
８ｔを除去することもできる。
のカラム電流が過剰であると、読み出しの際に選択され
たビットのデータが破壊されるため、ビット線直接コン
タクトＢＤＣ４の底部にトンネル効果を生じさせるトン
ネル絶縁膜を挿入して抵抗値を高めている。同様に、記
憶ノード直接コンタクトＳＮＤＣ８の底部にトンネル絶
縁膜を挿入して、高抵抗負荷７の抵抗値を高めている。
さらに、グランド直接コンタクトＧＤＣ１０の底部にト
ンネル絶縁膜を挿入して、トンネルダイオード１０ａの
ピーク／バレー比を向上させている。上述のように、ビ
ット線直接コンタクトＢＤＣ４、記憶ノード直接コンタ
クトＳＮＤＣ８およびグランド直接コンタクトＧＤＣ１
０等のすべてのベリット（埋め込み型）コンタクトの底
部にトンネル絶縁膜を挿入して、各々の抵抗値を高めて
いる。後述されるように、これらのトンネル絶縁膜は一
工程で形成することができる。トンネルダイオード１０
ａはＰ+型活性領域１７ａとグランド直接コンタクトＧ
ＤＣ１０との接触部分に形成される。トンネル絶縁膜に
より、トンネルダイオードのＰＮ接合間において電子は
トンネル効果により価電子帯へ入りこむが、不純物の相
互拡散は防止される。したがって後の工程における熱処
理等によりトンネルダイオード１０ａの性能が著しく低
下されずに済ませることができる。なお、アクセストラ
ンジスタの性能等に応じて、トンネル絶縁膜４ｔまたは
８ｔを除去することもできる。
【００３７】電源配線Ｖｃｃ６、高抵抗負荷ＨＲ７およ
びグランドポリシリコン配線ＧＰＬ９は、ノンドープポ
リシコンを成膜、パターニングして、不純物を注入振り
分けすることにより形成する。不純物の注入振り分け
は、具体的には、電源配線Ｖｃｃ６はＰ+型化し、高抵
抗負荷ＨＲ７はＰ-型化し、グランドポリシリコン配線
ＧＰＬ９はＮ+型化して形成する。上述のように、高抵
抗負荷ＨＲ７の抵抗値をさらに高めた上で、高抵抗負荷
ＨＲ７に印加される電源電圧をビット線ＢＩＴ１に印加
される電源電圧に対して高く設定することにより、カラ
ム電流を抑制しつつデータホールド特性を向上させるこ
とができる。抵抗負荷ＨＲ７へ注入される不純物濃度を
調整することにより、高抵抗負荷ＨＲ７を流れる負荷電
流の合せ込み等の調整を行なうことができる。
びグランドポリシリコン配線ＧＰＬ９は、ノンドープポ
リシコンを成膜、パターニングして、不純物を注入振り
分けすることにより形成する。不純物の注入振り分け
は、具体的には、電源配線Ｖｃｃ６はＰ+型化し、高抵
抗負荷ＨＲ７はＰ-型化し、グランドポリシリコン配線
ＧＰＬ９はＮ+型化して形成する。上述のように、高抵
抗負荷ＨＲ７の抵抗値をさらに高めた上で、高抵抗負荷
ＨＲ７に印加される電源電圧をビット線ＢＩＴ１に印加
される電源電圧に対して高く設定することにより、カラ
ム電流を抑制しつつデータホールド特性を向上させるこ
とができる。抵抗負荷ＨＲ７へ注入される不純物濃度を
調整することにより、高抵抗負荷ＨＲ７を流れる負荷電
流の合せ込み等の調整を行なうことができる。
【００３８】メモリセルを選択するビット線ＢＩＴ１等
のカラム電流を抑制するために、アクセストランジスタ
ＴＧ５のドレイン領域側１５をＰ-型活性領域としてド
レイン抵抗を高めている。カラム電流の抑制は、書き込
みの良否、アクセス時間の遅延等を考慮して、アクセス
トランジスタＴＧ５のスレシホールド電圧Ｖｔｈとドレ
イン領域１５のＰ型不純物濃度とを調整して最適化する
ことが望ましい。
のカラム電流を抑制するために、アクセストランジスタ
ＴＧ５のドレイン領域側１５をＰ-型活性領域としてド
レイン抵抗を高めている。カラム電流の抑制は、書き込
みの良否、アクセス時間の遅延等を考慮して、アクセス
トランジスタＴＧ５のスレシホールド電圧Ｖｔｈとドレ
イン領域１５のＰ型不純物濃度とを調整して最適化する
ことが望ましい。
【００３９】以上より、実施の形態２によれば、トンネ
ルダイオード１０ａを形成するグランド直接コンタクト
１０の底部にトンネル絶縁膜を配置することにより、負
性抵抗を用いたＳＲＡＭを実現することができる。記憶
ノード直接コンタクトＳＮＤＣ８の底部にトンネル絶縁
膜を配置することにより高抵抗負荷ＨＲ７の抵抗値をさ
らに高めることができ、高抵抗負荷ＨＲ７に印加される
電源電圧をビット線ＢＩＴ１に印加される電源電圧に対
して高く設定することにより、カラム電流を抑制しつつ
データホールド特性を向上させることができる。アクセ
ストランジスタＴＧ５のドレイン領域側１５をＰ-型活
性領域としてドレイン抵抗を高めることにより、カラム
電流を抑制し、安定したデータ読み出し／書き込み特性
を確保することができる。ビット線直接コンタクトＢＤ
Ｃ４の底部にトンネル絶縁膜を配置することにより、カ
ラム電流を抑制し、安定したデータ読み出し／書き込み
特性を確保することができる。
ルダイオード１０ａを形成するグランド直接コンタクト
１０の底部にトンネル絶縁膜を配置することにより、負
性抵抗を用いたＳＲＡＭを実現することができる。記憶
ノード直接コンタクトＳＮＤＣ８の底部にトンネル絶縁
膜を配置することにより高抵抗負荷ＨＲ７の抵抗値をさ
らに高めることができ、高抵抗負荷ＨＲ７に印加される
電源電圧をビット線ＢＩＴ１に印加される電源電圧に対
して高く設定することにより、カラム電流を抑制しつつ
データホールド特性を向上させることができる。アクセ
ストランジスタＴＧ５のドレイン領域側１５をＰ-型活
性領域としてドレイン抵抗を高めることにより、カラム
電流を抑制し、安定したデータ読み出し／書き込み特性
を確保することができる。ビット線直接コンタクトＢＤ
Ｃ４の底部にトンネル絶縁膜を配置することにより、カ
ラム電流を抑制し、安定したデータ読み出し／書き込み
特性を確保することができる。
【００４０】実施の形態３.図７（ａ）ないし（ｃ）
は、本発明の実施の形態３における半導体記憶装置の平
面図を模式的に示す。図７（ａ）ないし（ｃ）で図６と
同じ符号を付した部分は同じ機能を有するものであるた
め説明は省略する。図７（ａ）に示されるように、フィ
ールド工程において、Ｔ字型の活性領域（シリコン基
板）２１ａ、２１ｂ、１５および２１ｃ、３１ａ、３１
ｂ、１５および３１ｃ、４１ａ、４１ｂ、１５および４
１ｃ等（以下、Ｔ字型全体を示す場合は符号２１、３１
または４１等を用いる）とアレイ状に配置された複数の
Ｔ字型の活性領域２１、３１または４１等を相互に分離
するためのフィールド酸化膜２２を形成する。Ｔ字型の
活性領域２１等を囲むようににＮウェル１８を形成しゲ
ート絶縁膜を成長させた後、アクセストランジスタのゲ
ート電極兼ワード線（第一ゲート）５ａを形成する。記
憶ノードＳＮ１６はＴ字型の活性領域２１の張り出し部
分２１ａおよび２１ｂ、Ｔ字型の活性領域３１の張り出
し部分３１ａおよび３１ｂ、Ｔ字型の活性領域４１の張
り出し部分４１ａおよび４１ｂ等に形成されるため、Ｔ
字型の活性領域２１、３１または４１等には各々２個の
メモリセル２１ａおよび２１ｂ、３１ａおよび３１ｂま
たは４１ａおよび４１ｂ等を形成することができる。ア
クセストランジスタＴＧ兼ワード線ＷＬ（第一ゲート）
５はメモリセル列２１ａ、３１ａまたは４１ａ等の選択
に用いられるため、各Ｔ字型の活性領域２１、３１およ
び４１等を横断するように２対平行に配置する。２対の
一方はメモリセル列２１ａ、３１ａまたは４１ａ等の選
択に用いられ、他方はメモリセル列２１ｂ、３１ｂまた
は４１ｂ等の選択に用いられる。この２対のワード線Ｗ
Ｌ（第一ゲート）５ａは独立して動作するため、１個の
Ｔ字型の活性領域２１等に形成された２個のメモリセル
２１ａおよび２１ｂ等は、完全に独立したものとするこ
とができる。上述のように複数のＴ字型の活性領域２１
等をアレイ状に配置し、１個のＴ字型の活性領域２１等
に独立して動作することができるメモリセルを２個設け
ることにより、単位面積当たりのビット密度を高めるこ
とができるため、チップサイズの縮小を実現することが
できる。
は、本発明の実施の形態３における半導体記憶装置の平
面図を模式的に示す。図７（ａ）ないし（ｃ）で図６と
同じ符号を付した部分は同じ機能を有するものであるた
め説明は省略する。図７（ａ）に示されるように、フィ
ールド工程において、Ｔ字型の活性領域（シリコン基
板）２１ａ、２１ｂ、１５および２１ｃ、３１ａ、３１
ｂ、１５および３１ｃ、４１ａ、４１ｂ、１５および４
１ｃ等（以下、Ｔ字型全体を示す場合は符号２１、３１
または４１等を用いる）とアレイ状に配置された複数の
Ｔ字型の活性領域２１、３１または４１等を相互に分離
するためのフィールド酸化膜２２を形成する。Ｔ字型の
活性領域２１等を囲むようににＮウェル１８を形成しゲ
ート絶縁膜を成長させた後、アクセストランジスタのゲ
ート電極兼ワード線（第一ゲート）５ａを形成する。記
憶ノードＳＮ１６はＴ字型の活性領域２１の張り出し部
分２１ａおよび２１ｂ、Ｔ字型の活性領域３１の張り出
し部分３１ａおよび３１ｂ、Ｔ字型の活性領域４１の張
り出し部分４１ａおよび４１ｂ等に形成されるため、Ｔ
字型の活性領域２１、３１または４１等には各々２個の
メモリセル２１ａおよび２１ｂ、３１ａおよび３１ｂま
たは４１ａおよび４１ｂ等を形成することができる。ア
クセストランジスタＴＧ兼ワード線ＷＬ（第一ゲート）
５はメモリセル列２１ａ、３１ａまたは４１ａ等の選択
に用いられるため、各Ｔ字型の活性領域２１、３１およ
び４１等を横断するように２対平行に配置する。２対の
一方はメモリセル列２１ａ、３１ａまたは４１ａ等の選
択に用いられ、他方はメモリセル列２１ｂ、３１ｂまた
は４１ｂ等の選択に用いられる。この２対のワード線Ｗ
Ｌ（第一ゲート）５ａは独立して動作するため、１個の
Ｔ字型の活性領域２１等に形成された２個のメモリセル
２１ａおよび２１ｂ等は、完全に独立したものとするこ
とができる。上述のように複数のＴ字型の活性領域２１
等をアレイ状に配置し、１個のＴ字型の活性領域２１等
に独立して動作することができるメモリセルを２個設け
ることにより、単位面積当たりのビット密度を高めるこ
とができるため、チップサイズの縮小を実現することが
できる。
【００４１】上述のように、Ｔ字型の活性領域２１等に
はメモリセルが形成され、さらに後述されるようにトン
ネルダイオード１０ａが形成されるため、Ｔ字型の活性
領域２１等をＰ+型化してＰ+活性領域１７ａおよび１７
ｂ（図６参照）としておく。アクセストランジスタＴＧ
５のドレイン領域１５は、メモリセル２１ａ等を選択す
るカラム電流を抑制するためにＰ-型化しておく。カラ
ム電流の最適化は、このドレイン領域１５のＰ型不純物
濃度により調節することができる。
はメモリセルが形成され、さらに後述されるようにトン
ネルダイオード１０ａが形成されるため、Ｔ字型の活性
領域２１等をＰ+型化してＰ+活性領域１７ａおよび１７
ｂ（図６参照）としておく。アクセストランジスタＴＧ
５のドレイン領域１５は、メモリセル２１ａ等を選択す
るカラム電流を抑制するためにＰ-型化しておく。カラ
ム電流の最適化は、このドレイン領域１５のＰ型不純物
濃度により調節することができる。
【００４２】Ｐ+活性領域１７ａおよび１７ｂ等上に第
一層間絶縁膜１９（図６参照）を成膜して平坦化した
後、グランド直接コンタクトＧＤＣ１０、記憶ノード直
接コンタクトＳＮＤＣ８およびビット線直接コンタクト
ＢＤＣ４の開孔を行なう。Ｔ字型活性領域２１等の形状
が図７（ａ）に示されるような形状であれば、Ｐ+活性
領域１７ａおよび１７ｂ等上の各直接コンタクトＧＤＣ
１０、ＳＮＤＣ８およびＢＤＣ４等の位置は図７（ｂ）
に示されるように一義的に決定される。
一層間絶縁膜１９（図６参照）を成膜して平坦化した
後、グランド直接コンタクトＧＤＣ１０、記憶ノード直
接コンタクトＳＮＤＣ８およびビット線直接コンタクト
ＢＤＣ４の開孔を行なう。Ｔ字型活性領域２１等の形状
が図７（ａ）に示されるような形状であれば、Ｐ+活性
領域１７ａおよび１７ｂ等上の各直接コンタクトＧＤＣ
１０、ＳＮＤＣ８およびＢＤＣ４等の位置は図７（ｂ）
に示されるように一義的に決定される。
【００４３】図６および図７（ｂ）に示されるように、
グランド直接コンタクトＧＤＣ１０、記憶ノード直接コ
ンタクトＳＮＤＣ８およびビット線直接コンタクトＢＤ
Ｃ４の各底部のＳｉ基板上（１７ａ、１７ｂ等）にトン
ネル絶縁膜を形成した後、各直接コンタクトＧＤＣ１
０、ＳＮＤＣ８およびＢＤＣ４等上にわたりポリシリコ
ン（Ｐｏｌｙ−Ｓｉ）膜を成膜してパターニングを施
し、ビット線コンタクトパットＢＣＰ３、高抵抗負荷Ｈ
Ｒ７、電源配線Ｖｃｃ６、グランドポリシリコン配線Ｇ
ＰＬ９を形成する。ビット線コンタクトパットＢＣＰ
３、高抵抗負荷ＨＲ７、電源配線Ｖｃｃ６、グランドポ
リシリコン配線ＧＰＬ９等は、実施の形態１で説明され
たように不純物注入の打ち分けにより形成することがで
きる。グランド直接コンタクトＧＤＣ１０の底部にはト
ンネルダイオード１０ａが形成される。
グランド直接コンタクトＧＤＣ１０、記憶ノード直接コ
ンタクトＳＮＤＣ８およびビット線直接コンタクトＢＤ
Ｃ４の各底部のＳｉ基板上（１７ａ、１７ｂ等）にトン
ネル絶縁膜を形成した後、各直接コンタクトＧＤＣ１
０、ＳＮＤＣ８およびＢＤＣ４等上にわたりポリシリコ
ン（Ｐｏｌｙ−Ｓｉ）膜を成膜してパターニングを施
し、ビット線コンタクトパットＢＣＰ３、高抵抗負荷Ｈ
Ｒ７、電源配線Ｖｃｃ６、グランドポリシリコン配線Ｇ
ＰＬ９を形成する。ビット線コンタクトパットＢＣＰ
３、高抵抗負荷ＨＲ７、電源配線Ｖｃｃ６、グランドポ
リシリコン配線ＧＰＬ９等は、実施の形態１で説明され
たように不純物注入の打ち分けにより形成することがで
きる。グランド直接コンタクトＧＤＣ１０の底部にはト
ンネルダイオード１０ａが形成される。
【００４４】図６および図７（ｃ）に示されるように、
ビット線コンタクトパットＢＣＰ３、高抵抗負荷ＨＲ
７、電源配線Ｖｃｃ６、グランドポリシリコン配線ＧＰ
Ｌ９等上にわたり第二層間絶縁膜２０を成膜した後、ビ
ット線コンタクトＢＣ２およびグランドコンタクトＧＣ
１１を開孔する。ビット線コンタクトＢＣ２は、下部が
ビット線直接コンタクトＢＤＣ４上のビット線コンタク
トパットＢＣＰ３と接続され、上部がビット線ＢＩＴ１
と接続される。グランドコンタクトＧＣ１１は、下部が
グランド直接コンタクトＧＤＣ１０上のグランドポリシ
リコン配線ＧＰＬ９と接続され、上部がグランド配線Ｇ
ＮＤ１２と接続される。グランドポリシリコン配線ＧＰ
Ｌ９は酸化膜エッチングの際に選択比がとれるポリシリ
コンで形成されているため、グランドポリシリコン配線
ＧＰＬ９の突き抜けが問題とならない限り、グランドコ
ンタクトＧＣ１１はグランドポリシリコン配線ＧＰＬ９
上のどの位置に落とすこともできる。したがって、シリ
コン基板２１上にグランド杭打ちの領域を設ける必要性
をなくすことができるため、チップサイズの縮小につな
げることができる。
ビット線コンタクトパットＢＣＰ３、高抵抗負荷ＨＲ
７、電源配線Ｖｃｃ６、グランドポリシリコン配線ＧＰ
Ｌ９等上にわたり第二層間絶縁膜２０を成膜した後、ビ
ット線コンタクトＢＣ２およびグランドコンタクトＧＣ
１１を開孔する。ビット線コンタクトＢＣ２は、下部が
ビット線直接コンタクトＢＤＣ４上のビット線コンタク
トパットＢＣＰ３と接続され、上部がビット線ＢＩＴ１
と接続される。グランドコンタクトＧＣ１１は、下部が
グランド直接コンタクトＧＤＣ１０上のグランドポリシ
リコン配線ＧＰＬ９と接続され、上部がグランド配線Ｇ
ＮＤ１２と接続される。グランドポリシリコン配線ＧＰ
Ｌ９は酸化膜エッチングの際に選択比がとれるポリシリ
コンで形成されているため、グランドポリシリコン配線
ＧＰＬ９の突き抜けが問題とならない限り、グランドコ
ンタクトＧＣ１１はグランドポリシリコン配線ＧＰＬ９
上のどの位置に落とすこともできる。したがって、シリ
コン基板２１上にグランド杭打ちの領域を設ける必要性
をなくすことができるため、チップサイズの縮小につな
げることができる。
【００４５】上述のように、ビット線コンタクトＢＣ２
およびグランドコンタクトＧＣ１１を開孔した後、アル
ミニウムＡｌ等の金属を成膜してパターニングすること
により、グランド配線ＧＮＤ１２とビット線ＢＩＴ１と
を形成する。図７（ｃ）に示されるように、グランド配
線ＧＮＤ１２とビット線ＢＩＴ１とは交互に配置してあ
る。各メモリセルのグランド浮きが問題にならない限り
グランド配線ＧＮＤ１２を適当数省略することができる
ため、配線ピッチの条件を緩和することもできる。
およびグランドコンタクトＧＣ１１を開孔した後、アル
ミニウムＡｌ等の金属を成膜してパターニングすること
により、グランド配線ＧＮＤ１２とビット線ＢＩＴ１と
を形成する。図７（ｃ）に示されるように、グランド配
線ＧＮＤ１２とビット線ＢＩＴ１とは交互に配置してあ
る。各メモリセルのグランド浮きが問題にならない限り
グランド配線ＧＮＤ１２を適当数省略することができる
ため、配線ピッチの条件を緩和することもできる。
【００４６】以上より、実施の形態３によれば、複数の
Ｔ字型の活性領域２１等をアレイ状に配置し、１個のＴ
字型の活性領域２１等に独立して動作することができる
メモリセルを２個設けることにより、単位面積当たりの
ビット密度を高めることができるため、チップサイズの
縮小を実現することができる。グランドポリシリコン配
線ＧＰＬ９の突き抜けが問題とならない限り、グランド
コンタクトＧＣ１１はグランドポリシリコン配線ＧＰＬ
９上のどの位置に落とすこともできるため、シリコン基
板２１上にグランド杭打ちの領域を設ける必要性をなく
すことができ、チップサイズの縮小につなげることがで
きる。
Ｔ字型の活性領域２１等をアレイ状に配置し、１個のＴ
字型の活性領域２１等に独立して動作することができる
メモリセルを２個設けることにより、単位面積当たりの
ビット密度を高めることができるため、チップサイズの
縮小を実現することができる。グランドポリシリコン配
線ＧＰＬ９の突き抜けが問題とならない限り、グランド
コンタクトＧＣ１１はグランドポリシリコン配線ＧＰＬ
９上のどの位置に落とすこともできるため、シリコン基
板２１上にグランド杭打ちの領域を設ける必要性をなく
すことができ、チップサイズの縮小につなげることがで
きる。
【００４７】実施の形態４.図８ないし図１２は、本発
明の実施の形態４における半導体記憶装置の製造方法
（プロセスフロー）を示すものであり、各図の（ａ）は
半導体記憶装置の断面図、（ｂ）は平面図を示す。図８
ないし図１２において図６または図７と同じ符号を付し
た部分は同じ機能を有するものであるため説明は省略す
る。
明の実施の形態４における半導体記憶装置の製造方法
（プロセスフロー）を示すものであり、各図の（ａ）は
半導体記憶装置の断面図、（ｂ）は平面図を示す。図８
ないし図１２において図６または図７と同じ符号を付し
た部分は同じ機能を有するものであるため説明は省略す
る。
【００４８】図８に示されるように、Ｐ型活性領域２１
（シリコン基板）をフィールド酸化膜２２で分離して各
々がＴ字形の形状のＰ型活性領域２１をアレイ状に配置
する。実施の形態３で説明されたように、単位面積当た
りのビット密度を高めるためにＴ字形の形状を用いる。
（シリコン基板）をフィールド酸化膜２２で分離して各
々がＴ字形の形状のＰ型活性領域２１をアレイ状に配置
する。実施の形態３で説明されたように、単位面積当た
りのビット密度を高めるためにＴ字形の形状を用いる。
【００４９】図９に示されるように、メモリセルのＴ字
形のＰ型活性領域２１上にＮウェル１８を形成する。Ｎ
ウェルの形成法は、Ｐ型活性領域２１間の分離マージン
およびチップ上のＡｌ配線等から放出される微量の放射
線によるソフトエラーに対する耐性等が許す限り、Ｎウ
ェルの底部の方がイオン密度の濃いレトログレーデッド
ウェル形成法であっても、逆にＮウェルの上部の方がイ
オン密度の濃い熱拡散ウェル形成法であってもよい。こ
の後チャネルドープを行なって、アクセストランジスタ
ＴＧ５の閾値電圧Ｖｔｈの最適化を行なう。ゲート酸化
膜を成膜した後、ワード線ＷＬ（第一ゲート）５を形成
する。ワード線ＷＬ５ａは、メモリセルアレイ上を長く
走るため低抵抗とする必要がある。そこでＰ型不純物を
ドープしたポリシリコン（Ｄ−ｐｏｌｙ）１４上にタン
グステンシリサイドＷＳｉ等のシリサイド合金１３を成
膜させたシリサイド構造を用いている。しかし、ワード
線ＷＬ５ａの材料は低抵抗材料であれば何を使用しても
よいことはもちろんであり、金属や別の材料、例えばチ
タンシリサイドＴｉＳｉ等でシリサイド構造を形成する
こともできる。ワード線ＷＬ（第一ゲート）５ａは、ア
レイ状に配置された各Ｐ型活性領域２１等の左側の張り
出し部分２１ａ等と右側の張り出し部分２１ｂ等と上
に、各々平行に形成する。
形のＰ型活性領域２１上にＮウェル１８を形成する。Ｎ
ウェルの形成法は、Ｐ型活性領域２１間の分離マージン
およびチップ上のＡｌ配線等から放出される微量の放射
線によるソフトエラーに対する耐性等が許す限り、Ｎウ
ェルの底部の方がイオン密度の濃いレトログレーデッド
ウェル形成法であっても、逆にＮウェルの上部の方がイ
オン密度の濃い熱拡散ウェル形成法であってもよい。こ
の後チャネルドープを行なって、アクセストランジスタ
ＴＧ５の閾値電圧Ｖｔｈの最適化を行なう。ゲート酸化
膜を成膜した後、ワード線ＷＬ（第一ゲート）５を形成
する。ワード線ＷＬ５ａは、メモリセルアレイ上を長く
走るため低抵抗とする必要がある。そこでＰ型不純物を
ドープしたポリシリコン（Ｄ−ｐｏｌｙ）１４上にタン
グステンシリサイドＷＳｉ等のシリサイド合金１３を成
膜させたシリサイド構造を用いている。しかし、ワード
線ＷＬ５ａの材料は低抵抗材料であれば何を使用しても
よいことはもちろんであり、金属や別の材料、例えばチ
タンシリサイドＴｉＳｉ等でシリサイド構造を形成する
こともできる。ワード線ＷＬ（第一ゲート）５ａは、ア
レイ状に配置された各Ｐ型活性領域２１等の左側の張り
出し部分２１ａ等と右側の張り出し部分２１ｂ等と上
に、各々平行に形成する。
【００５０】ワード線ＷＬ（第一ゲート）５ａ形成後、
図１０に示されるように、ホウ素Ｂ等のＰ型不純物をド
ープすることにより、アクセストランジスタＴＧ５のド
レイン領域側にＰ-活性領域１５を形成する。実施の形
態２等で説明されたように、データ読み込み時のデータ
破壊を防止するためにカラム電流を抑制する必要がある
からである。Ｐ-活性領域１５を除くその他の活性領域
はＰ+型化する。このＰ -活性領域１５は、トンネルダイ
オードが０．４Ｖ程度で動作することから、ＭＯＳトラ
ンジスタの線形領域に相当する部分である。この後、第
一層間絶縁膜１９（図１参照）を成膜して平坦化する。
第一層間絶縁膜１９の材料は特に指定されないが、後の
工程におけるトンネル絶縁膜の成膜において、各直接コ
ンタクト１０等の形状が変化しないような材料が好適で
ある。
図１０に示されるように、ホウ素Ｂ等のＰ型不純物をド
ープすることにより、アクセストランジスタＴＧ５のド
レイン領域側にＰ-活性領域１５を形成する。実施の形
態２等で説明されたように、データ読み込み時のデータ
破壊を防止するためにカラム電流を抑制する必要がある
からである。Ｐ-活性領域１５を除くその他の活性領域
はＰ+型化する。このＰ -活性領域１５は、トンネルダイ
オードが０．４Ｖ程度で動作することから、ＭＯＳトラ
ンジスタの線形領域に相当する部分である。この後、第
一層間絶縁膜１９（図１参照）を成膜して平坦化する。
第一層間絶縁膜１９の材料は特に指定されないが、後の
工程におけるトンネル絶縁膜の成膜において、各直接コ
ンタクト１０等の形状が変化しないような材料が好適で
ある。
【００５１】図１１に示されるように、グランド直接コ
ンタクトＧＤＣ１０、記憶ノード直接コンタクトＳＮＤ
Ｃ８およびビット線直接コンタクトＢＤＣ４の開孔を同
時に行なう。グランド直接コンタクトＧＤＣ１０、記憶
ノード直接コンタクトＳＮＤＣ８およびビット線直接コ
ンタクトＢＤＣ４の各底部のＳｉ基板上（１７ａ、１７
ｂ等）にトンネル絶縁膜を形成する。トンネル絶縁膜の
膜厚は、一般的には酸化膜を使用する場合、２．０ｎｍ
以下とする必要がある。このような極薄酸化膜を形成す
る方法には、短時間アニール（Rapid Thermal Annealin
g : ＲＴＡ）を用いる方法、酸化炉等の酸化装置を用い
る方法またはウェット酸化（ＷＥＴ処理）によるケミカ
ル酸化を用いる方法等を用いることができる。処理中に
直接コンタクト１０等の形状を著しく歪めない条件を満
たす方法であれば、いずれの方法であってもよい。上述
のように、ビット線直接コンタクトＢＤＣ４の底部にト
ンネル絶縁膜を配置することにより、カラム電流を抑制
し、安定したデータ読み出し／書き込み特性を確保する
ことができる。
ンタクトＧＤＣ１０、記憶ノード直接コンタクトＳＮＤ
Ｃ８およびビット線直接コンタクトＢＤＣ４の開孔を同
時に行なう。グランド直接コンタクトＧＤＣ１０、記憶
ノード直接コンタクトＳＮＤＣ８およびビット線直接コ
ンタクトＢＤＣ４の各底部のＳｉ基板上（１７ａ、１７
ｂ等）にトンネル絶縁膜を形成する。トンネル絶縁膜の
膜厚は、一般的には酸化膜を使用する場合、２．０ｎｍ
以下とする必要がある。このような極薄酸化膜を形成す
る方法には、短時間アニール（Rapid Thermal Annealin
g : ＲＴＡ）を用いる方法、酸化炉等の酸化装置を用い
る方法またはウェット酸化（ＷＥＴ処理）によるケミカ
ル酸化を用いる方法等を用いることができる。処理中に
直接コンタクト１０等の形状を著しく歪めない条件を満
たす方法であれば、いずれの方法であってもよい。上述
のように、ビット線直接コンタクトＢＤＣ４の底部にト
ンネル絶縁膜を配置することにより、カラム電流を抑制
し、安定したデータ読み出し／書き込み特性を確保する
ことができる。
【００５２】次に、各直接コンタクトＧＤＣ１０、ＳＮ
ＤＣ８およびＢＤＣ４等上にわたり同一レイヤでポリシ
リコン（Ｐｏｌｙ−Ｓｉ）膜を成膜してパターニングを
施し、ビット線コンタクトパットＢＣＰ３、高抵抗負荷
ＨＲ７、電源配線Ｖｃｃ６、グランドポリシリコン配線
ＧＰＬ９を形成する。ビット線コンタクトパットＢＣＰ
３、高抵抗負荷ＨＲ７、電源配線Ｖｃｃ６、グランドポ
リシリコン配線ＧＰＬ９等は、実施の形態１で説明され
たように不純物注入の打ち分けにより形成することがで
きる。イオン注入により、グランドポリシリコン配線Ｇ
ＰＬ９はＮ+型化され、高抵抗負荷ＨＲ７はＰ-型化さ
れ、電源配線Ｖｃｃ６とビット線コンタクトパットＢＣ
Ｐ３とはＰ+型化される。次に、トンネルダイオード１
０ａがグランド直接コンタクトＧＤＣ１０の底部に形成
される。
ＤＣ８およびＢＤＣ４等上にわたり同一レイヤでポリシ
リコン（Ｐｏｌｙ−Ｓｉ）膜を成膜してパターニングを
施し、ビット線コンタクトパットＢＣＰ３、高抵抗負荷
ＨＲ７、電源配線Ｖｃｃ６、グランドポリシリコン配線
ＧＰＬ９を形成する。ビット線コンタクトパットＢＣＰ
３、高抵抗負荷ＨＲ７、電源配線Ｖｃｃ６、グランドポ
リシリコン配線ＧＰＬ９等は、実施の形態１で説明され
たように不純物注入の打ち分けにより形成することがで
きる。イオン注入により、グランドポリシリコン配線Ｇ
ＰＬ９はＮ+型化され、高抵抗負荷ＨＲ７はＰ-型化さ
れ、電源配線Ｖｃｃ６とビット線コンタクトパットＢＣ
Ｐ３とはＰ+型化される。次に、トンネルダイオード１
０ａがグランド直接コンタクトＧＤＣ１０の底部に形成
される。
【００５３】図１２に示されるように、ビット線コンタ
クトパットＢＣＰ３、高抵抗負荷ＨＲ７、電源配線Ｖｃ
ｃ６、グランドポリシリコン配線ＧＰＬ９等上にわたり
第二層間絶縁膜２０を成膜する。第二層間絶縁膜２０の
材料は、第一層間絶縁膜１９と同様に特に指定はされな
い。次に、ビット線コンタクトＢＣ２およびグランドコ
ンタクトＧＣ１１を開孔する。ビット線コンタクトＢＣ
２はビット線コンタクトパットＢＣＰ３上に接続され、
グランドコンタクトＧＣ１１はグランドポリシリコン配
線ＧＰＬ９上に接続される。実施の形態２で説明された
ように、グランドポリシリコン配線ＧＰＬ９の突き抜け
が問題とならない限り、グランドコンタクトＧＣ１１は
グランドポリシリコン配線ＧＰＬ９上のどの位置に落と
すこともできる。したがって、シリコン基板２１上にグ
ランド杭打ちの領域を設ける必要性をなくすことができ
るため、チップサイズの縮小につなげることができる。
クトパットＢＣＰ３、高抵抗負荷ＨＲ７、電源配線Ｖｃ
ｃ６、グランドポリシリコン配線ＧＰＬ９等上にわたり
第二層間絶縁膜２０を成膜する。第二層間絶縁膜２０の
材料は、第一層間絶縁膜１９と同様に特に指定はされな
い。次に、ビット線コンタクトＢＣ２およびグランドコ
ンタクトＧＣ１１を開孔する。ビット線コンタクトＢＣ
２はビット線コンタクトパットＢＣＰ３上に接続され、
グランドコンタクトＧＣ１１はグランドポリシリコン配
線ＧＰＬ９上に接続される。実施の形態２で説明された
ように、グランドポリシリコン配線ＧＰＬ９の突き抜け
が問題とならない限り、グランドコンタクトＧＣ１１は
グランドポリシリコン配線ＧＰＬ９上のどの位置に落と
すこともできる。したがって、シリコン基板２１上にグ
ランド杭打ちの領域を設ける必要性をなくすことができ
るため、チップサイズの縮小につなげることができる。
【００５４】以上より、実施の形態４によれば、複数の
Ｔ字型の活性領域２１等をアレイ状に配置することによ
り、単位面積当たりのビット密度を高めることができる
ため、チップサイズの縮小を実現することができる。ア
クセストランジスタＴＧ５のドレイン領域側１５をＰ-
型活性領域としてドレイン抵抗を高めることにより、カ
ラム電流を抑制し、安定したデータ読み出し／書き込み
特性を確保することができる。ビット線直接コンタクト
ＢＤＣ４の底部にトンネル絶縁膜を配置することによ
り、カラム電流を抑制し、安定したデータ読み出し／書
き込み特性を確保することができる。グランドポリシリ
コン配線ＧＰＬ９の突き抜けが問題とならない限り、グ
ランドコンタクトＧＣ１１はグランドポリシリコン配線
ＧＰＬ９上のどの位置に落とすこともできるため、シリ
コン基板２１上にグランド杭打ちの領域を設ける必要性
をなくすことができ、チップサイズの縮小につなげるこ
とができる。
Ｔ字型の活性領域２１等をアレイ状に配置することによ
り、単位面積当たりのビット密度を高めることができる
ため、チップサイズの縮小を実現することができる。ア
クセストランジスタＴＧ５のドレイン領域側１５をＰ-
型活性領域としてドレイン抵抗を高めることにより、カ
ラム電流を抑制し、安定したデータ読み出し／書き込み
特性を確保することができる。ビット線直接コンタクト
ＢＤＣ４の底部にトンネル絶縁膜を配置することによ
り、カラム電流を抑制し、安定したデータ読み出し／書
き込み特性を確保することができる。グランドポリシリ
コン配線ＧＰＬ９の突き抜けが問題とならない限り、グ
ランドコンタクトＧＣ１１はグランドポリシリコン配線
ＧＰＬ９上のどの位置に落とすこともできるため、シリ
コン基板２１上にグランド杭打ちの領域を設ける必要性
をなくすことができ、チップサイズの縮小につなげるこ
とができる。
【００５５】
【発明の効果】以上説明したように、本発明の半導体記
憶装置および製造方法によれば、ピーク／バレー比の小
さいトンネルダイオードであってもトンネルダイオード
を形成するグランド直接コンタクトの底部にトンネル絶
縁膜を配置することにより、トンネルダイオードのピー
ク／バレー比を向上させることができる半導体記憶装置
および製造方法を提供することができる。本発明の半導
体記憶装置および製造方法によれば、記憶ノード直接コ
ンタクトの底部にトンネル絶縁膜を配置することにより
高抵抗負荷の抵抗値をさらに高めることができ、高抵抗
負荷に印加される電源電圧をビット線に印加される電源
電圧に対して高く設定することにより、カラム電流を抑
制しつつデータホールド特性を向上させることができ
る。アクセストランジスタのドレイン領域側をＰ-型活
性領域としてドレイン抵抗を高めることにより、カラム
電流を抑制し、安定したデータ読み出し／書き込み特性
を確保することができる。ビット線直接コンタクトの底
部にトンネル絶縁膜を配置することにより、カラム電流
を抑制し、安定したデータ読み出し／書き込み特性を確
保することができる半導体記憶装置および製造方法を提
供することができる。さらに本発明の半導体記憶装置お
よび製造方法によれば、複数のＴ字型の活性領域２１等
をアレイ状に配置し、１個のＴ字型の活性領域２１等に
独立して動作することができるメモリセルを２個設ける
ことにより、単位面積当たりのビット密度を高めること
ができるため、チップサイズの縮小を実現することがで
きる。グランドポリシリコン配線ＧＰＬ９の突き抜けが
問題とならない限り、グランドコンタクトＧＣ１１はグ
ランドポリシリコン配線ＧＰＬ９上のどの位置に落とす
こともできるため、シリコン基板２１上にグランド杭打
ちの領域を設ける必要性をなくすことができ、チップサ
イズの縮小につなげることができる半導体記憶装置およ
び製造方法を提供することができる。
憶装置および製造方法によれば、ピーク／バレー比の小
さいトンネルダイオードであってもトンネルダイオード
を形成するグランド直接コンタクトの底部にトンネル絶
縁膜を配置することにより、トンネルダイオードのピー
ク／バレー比を向上させることができる半導体記憶装置
および製造方法を提供することができる。本発明の半導
体記憶装置および製造方法によれば、記憶ノード直接コ
ンタクトの底部にトンネル絶縁膜を配置することにより
高抵抗負荷の抵抗値をさらに高めることができ、高抵抗
負荷に印加される電源電圧をビット線に印加される電源
電圧に対して高く設定することにより、カラム電流を抑
制しつつデータホールド特性を向上させることができ
る。アクセストランジスタのドレイン領域側をＰ-型活
性領域としてドレイン抵抗を高めることにより、カラム
電流を抑制し、安定したデータ読み出し／書き込み特性
を確保することができる。ビット線直接コンタクトの底
部にトンネル絶縁膜を配置することにより、カラム電流
を抑制し、安定したデータ読み出し／書き込み特性を確
保することができる半導体記憶装置および製造方法を提
供することができる。さらに本発明の半導体記憶装置お
よび製造方法によれば、複数のＴ字型の活性領域２１等
をアレイ状に配置し、１個のＴ字型の活性領域２１等に
独立して動作することができるメモリセルを２個設ける
ことにより、単位面積当たりのビット密度を高めること
ができるため、チップサイズの縮小を実現することがで
きる。グランドポリシリコン配線ＧＰＬ９の突き抜けが
問題とならない限り、グランドコンタクトＧＣ１１はグ
ランドポリシリコン配線ＧＰＬ９上のどの位置に落とす
こともできるため、シリコン基板２１上にグランド杭打
ちの領域を設ける必要性をなくすことができ、チップサ
イズの縮小につなげることができる半導体記憶装置およ
び製造方法を提供することができる。
【図１】 本発明の実施の形態１における半導体記憶装
置、すなわち負性抵抗トンネルダイオードを利用したＳ
ＲＡＭメモリセルの等価回路を示す図である。
置、すなわち負性抵抗トンネルダイオードを利用したＳ
ＲＡＭメモリセルの等価回路を示す図である。
【図２】 本発明の実施の形態１におけるトンネルダイ
オードＴＤ１０ａを用いたＳＲＡＭの動作原理を示す図
である。
オードＴＤ１０ａを用いたＳＲＡＭの動作原理を示す図
である。
【図３】 本発明の実施の形態１におけるトンネルダイ
オードＴＤ１０ａを用いたＳＲＡＭのデータ読み出し方
法を示す図である。
オードＴＤ１０ａを用いたＳＲＡＭのデータ読み出し方
法を示す図である。
【図４】 本発明の実施の形態１におけるトンネルダイ
オードＴＤ１０ａを用いたＳＲＡＭのローレベルデータ
書き込み方法を示す図である。
オードＴＤ１０ａを用いたＳＲＡＭのローレベルデータ
書き込み方法を示す図である。
【図５】 本発明の実施の形態１におけるトンネルダイ
オードＴＤ１０ａを用いたＳＲＡＭのハイレベルデータ
書き込み方法を示す図である。
オードＴＤ１０ａを用いたＳＲＡＭのハイレベルデータ
書き込み方法を示す図である。
【図６】 本発明の実施の形態２における半導体記憶装
置の断面図を模式的に示す図である。
置の断面図を模式的に示す図である。
【図７】 本発明の実施の形態３における半導体記憶装
置の平面図を模式的に示す図である。
置の平面図を模式的に示す図である。
【図８】 本発明の実施の形態４における半導体記憶装
置の製造方法（プロセスフロー）を示す図である。
置の製造方法（プロセスフロー）を示す図である。
【図９】 本発明の実施の形態４における半導体記憶装
置の製造方法（プロセスフロー）を示す図である。
置の製造方法（プロセスフロー）を示す図である。
【図１０】 本発明の実施の形態４における半導体記憶
装置の製造方法（プロセスフロー）を示す図である。
装置の製造方法（プロセスフロー）を示す図である。
【図１１】 本発明の実施の形態４における半導体記憶
装置の製造方法（プロセスフロー）を示す図である。
装置の製造方法（プロセスフロー）を示す図である。
【図１２】 本発明の実施の形態４における半導体記憶
装置の製造方法（プロセスフロー）を示す図である。
装置の製造方法（プロセスフロー）を示す図である。
１ ビット線（ＢＩＴ）、 ２ ビット線コンタクト
（ＢＣ）、 ３ ビット線コンタクトパット（ＢＣ
Ｐ）、 ４ ビット線直接コンタクト（ＢＤＣ）、５
アクセストランジスタ（ＴＧ）兼ワード線（ＷＬ）、
６ 電源配線（Ｖｃｃ）、 ７ 負荷抵抗（ＨＲ）、
８ 記憶ノード直接コンタクト（ＳＮＤＣ）、 ９ Ｇ
ＮＤポリシリコン配線（ＧＰＬ）、 １０ ＧＮＤ直接
コンタクト（ＧＤＣ）、 １０ａ トンネルダイオー
ド、 １１ ＧＮＤコンタクト（ＧＣ）、 １２ ＧＮ
Ｄ線（ＧＮＤ）、 １３ シリサイド合金、 １４ ポ
リシリコン、 １５ Ｐ-活性領域（ドレイン領域）、
１６ 記憶ノード（ＳＮ）、１７、１７ａ、１７ｂ
Ｐ+活性領域、 １８ Ｎ-ウェル、 １９ 第一層間絶
縁膜、 ２０ 第二層間絶縁膜、 ２１ Ｐ型活性領域
（シリコン基板）、 ２２ 分離酸化膜（フィールド酸
化膜）、 ６９ トンネルダイオード電流、 ７０ 負
荷電流、 ７１ データホールド安定化対策をした場合
の負荷電流、 ７２、７３、７４ アクセストランジス
タをオンにした場合の負荷電流。
（ＢＣ）、 ３ ビット線コンタクトパット（ＢＣ
Ｐ）、 ４ ビット線直接コンタクト（ＢＤＣ）、５
アクセストランジスタ（ＴＧ）兼ワード線（ＷＬ）、
６ 電源配線（Ｖｃｃ）、 ７ 負荷抵抗（ＨＲ）、
８ 記憶ノード直接コンタクト（ＳＮＤＣ）、 ９ Ｇ
ＮＤポリシリコン配線（ＧＰＬ）、 １０ ＧＮＤ直接
コンタクト（ＧＤＣ）、 １０ａ トンネルダイオー
ド、 １１ ＧＮＤコンタクト（ＧＣ）、 １２ ＧＮ
Ｄ線（ＧＮＤ）、 １３ シリサイド合金、 １４ ポ
リシリコン、 １５ Ｐ-活性領域（ドレイン領域）、
１６ 記憶ノード（ＳＮ）、１７、１７ａ、１７ｂ
Ｐ+活性領域、 １８ Ｎ-ウェル、 １９ 第一層間絶
縁膜、 ２０ 第二層間絶縁膜、 ２１ Ｐ型活性領域
（シリコン基板）、 ２２ 分離酸化膜（フィールド酸
化膜）、 ６９ トンネルダイオード電流、 ７０ 負
荷電流、 ７１ データホールド安定化対策をした場合
の負荷電流、 ７２、７３、７４ アクセストランジス
タをオンにした場合の負荷電流。
Claims (11)
- 【請求項１】 ビット線とワード線とにより選択される
半導体記憶装置であって、 ドレイン側が前記ビット線に接続され、ゲート側が前記
ワード線に接続されたアクセストランジスタと、 前記アクセストランジスタのドレイン領域側にある記憶
ノードと電源との間に接続された負荷抵抗と、 前記アクセストランジスタのドレイン領域側にある記憶
ノードとグランドとの間に接続された負性抵抗部とを備
え、 前記負性抵抗部は、相対的に不純物濃度の濃いＰ型の活
性領域上に形成されたトンネル効果を生じさせるトンネ
ル絶縁膜と該トンネル絶縁膜上に形成されたＮ型ポリシ
リコンとを有することを特徴とする半導体記憶装置。 - 【請求項２】 前記アクセストランジスタのソース領域
と前記ビット線との間、または前記負荷抵抗と前記記憶
ノードとの間のいずれか一方または両方に抵抗を設けた
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記抵抗は、相対的に不純物濃度の濃い
第一導電型の活性領域上と該活性領域上のポリシコンと
の間に形成されたトンネル絶縁膜であることを特徴とす
る請求項２記載の半導体記憶装置。 - 【請求項４】 前記半導体記憶装置は、前記ビット線の
電位が、前記負性抵抗部に流れる電流が極大を示す場合
における該負性抵抗部両端のピーク電圧と前記負性抵抗
部に流れる電流が極小を示す場合における該負性抵抗部
両端のバレー電圧との間に設定された状態で、読み出し
動作を行なうことを特徴とする請求項１ないし３のいず
れかに記載の半導体記憶装置。 - 【請求項５】 前記負性抵抗部はトンネルダイオードで
あることを特徴とする請求項１ないし４のいずれかに記
載の半導体記憶装置。 - 【請求項６】 第一導電型の半導体基板と、 前記第一導電型の半導体基板の主面に形成された第二導
電型のウェルと、 前記第二導電型のウェル上に形成され相対的に不純物濃
度の濃い第一導電型の第一活性領域と、 ソース領域側が前記第一活性領域内に形成された記憶ノ
ードと接続されたアクセストランジスタと、 前記第一活性領域および前記アクセストランジスタを除
く前記第二導電型のウェル上に形成された相対的に不純
物濃度の濃い第一導電型の第二活性領域と、 前記記憶ノード上部に形成された記憶ノード直接コンタ
クトと、 前記記憶ノードと電源配線との間に接続された負荷抵抗
と、 前記第二活性領域上部に形成されたビット線直接コンタ
クトと、 前記ビット線直接コンタクトを介して形成されたビット
線と、 前記第一活性領域上部に形成されたグランド直接コンタ
クトと、 前記グランド直接コンタクト上にポリシリコンを成膜さ
せて形成されたグランドポリシコン配線と、 前記グランドポリシリコン配線上に配置されたグランド
コンタクトと、 前記グランドコンタクト上に形成されたグランド配線と
を備え、 前記グランド直接コンタクトの底部にトンネル効果を生
じさせるトンネル絶縁膜を配置したことを特徴とする半
導体記憶装置。 - 【請求項７】 前記ビット直接コンタクトと前記ビット
線との間には、 前記ビット線直接コンタクト上にポリシリコンを成膜さ
せて形成されたビット線コンタクトパットと、 前記ビット線コンタクトパット上に配置されたビット線
コンタクトとを備え、 前記ビット線は、前記ビット線コンタクト上に形成さ
れ、前記ビット線直接コンタクトの底部にトンネル効果
を生じさせるトンネル絶縁膜を配置したことを特徴とす
る請求項６記載の半導体記憶装置。 - 【請求項８】 前記ビット線コンタクトパットと、前記
グランドポリシコン配線と、前記電源配線および前記負
荷抵抗とは同一レイヤで形成されたことを特徴とする請
求項６または７記載の半導体記憶装置。 - 【請求項９】 前記半導体基板上に、各々の形状がＴ字
形の活性領域をフィールド酸化膜で分離することにより
アレイ状に配置して形成したことを特徴とする請求項６
ないし８のいずれかに記載の半導体記憶装置。 - 【請求項１０】 前記アクセストランジスタのドレイン
領域の不純物濃度を相対的に薄い第一導電型としたこと
を特徴とする請求項６ないし９のいずれかに記載の半導
体記憶装置。 - 【請求項１１】 第一導電型の半導体基板の主面にフィ
ールド酸化膜で分離された活性領域をアレイ状に配置す
る工程と、 前記活性領域上に第二導電型のウェルを形成する工程
と、 アレイ状に配置された前記各活性領域の一方の張り出し
部分と他方の張り出し部分とに各々ワード線を兼ねたア
クセストランジスタを互いに平行に形成する工程と、 前記アクセストランジスタのドレイン領域側に、相対的
に不純物濃度の薄い第一導電型の領域を形成する工程
と、 前記相対的に不純物濃度の薄い第一導電型の領域を除く
一方の前記第二導電型のウェル上に相対的に不純物濃度
の濃い第一導電型の第一活性領域を形成し、他方の前記
第二導電型のウェル上に相対的に不純物濃度の濃い第一
導電型の第二活性領域を形成する工程と、 前記第一活性領域内に記憶ノードを形成する工程と、 前記第一活性領域上部のグランド直接コンタクト、前記
記憶ノード上部の記憶ノード直接コンタクトおよび前記
第二活性領域上部のビット線直接コンタクトを同時に開
孔する工程と、 前記グランド直接コンタクト、前記記憶ノード直接コン
タクトおよび前記ビット線直接コンタクトの各底部にト
ンネル効果を生じさせるトンネル絶縁膜を形成する工程
と、 前記グランド直接コンタクト、前記記憶ノード直接コン
タクトおよび前記ビット線直接コンタクト上にノンドー
プポリシリコン膜を形成し、前記グランド直接コンタク
ト上に形成されたノンドープポリシリコン膜は相対的に
不純物濃度の濃い第二導電型化させてグランドポリシリ
コン配線を形成し、前記記憶ノード直接コンタクト上に
形成されたノンドープポリシリコン膜の一部は相対的に
不純物濃度の薄い第一導電型化させて負荷抵抗を形成
し、他の部分は相対的に不純物濃度の濃い第一導電型化
させて電源配線を形成し、前記ビット線直接コンタクト
上に形成されたノンドープポリシリコン膜は相対的に不
純物濃度の濃い第一導電型化させてビット線コンタクト
パットを形成し、前記グランドポリシリコン配線、前記
負荷抵抗、前記電源配線および前記ビット線コンタクト
パットを同一レイヤで形成する工程と、 前記グランド直接コンタクトの底部にトンネルダイオー
ドを形成する工程とを備えたことを特徴とする半導体記
憶装置の製造方法。
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