JPH05283641A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05283641A JPH05283641A JP4079609A JP7960992A JPH05283641A JP H05283641 A JPH05283641 A JP H05283641A JP 4079609 A JP4079609 A JP 4079609A JP 7960992 A JP7960992 A JP 7960992A JP H05283641 A JPH05283641 A JP H05283641A
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【目的】 高速かつ制御性に優れた高集積の半導体記憶
装置を提供することを目的とする。 【構成】 第１のＭＩＳＦＥＴに直列に接続され、ゲー
ト５，６が第１のＭＩＳＦＥＴのドレイン７にダイオー
ドを介して接続された第２のＭＩＳＦＥＴのゲート絶縁
膜３のソース７側をその他の部分より薄膜４に形成し
た。
装置を提供することを目的とする。 【構成】 第１のＭＩＳＦＥＴに直列に接続され、ゲー
ト５，６が第１のＭＩＳＦＥＴのドレイン７にダイオー
ドを介して接続された第２のＭＩＳＦＥＴのゲート絶縁
膜３のソース７側をその他の部分より薄膜４に形成し
た。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
特にダイナミックＲＡＭ用のメモリセルに関する。
特にダイナミックＲＡＭ用のメモリセルに関する。
【０００２】
【従来の技術】従来、１つのトランジスタと１つのキャ
パシタとから構成されるダイナミックＲＡＭが作成され
てきたが、高集積化に伴い記憶を保持するためのキャパ
シタの面積をできる限り小さくする必要があった。
パシタとから構成されるダイナミックＲＡＭが作成され
てきたが、高集積化に伴い記憶を保持するためのキャパ
シタの面積をできる限り小さくする必要があった。
【０００３】ところが、ノイズマージン或いはセンスア
ンプの感度の要請から、縮小化にも限界があるため、キ
ャパシタの構造を三次元化して表面積を増大し二次元的
に見た実効的な面積を減らそうというのが１〜４メガビ
ットＤＲＡＭ以降の試みであった。
ンプの感度の要請から、縮小化にも限界があるため、キ
ャパシタの構造を三次元化して表面積を増大し二次元的
に見た実効的な面積を減らそうというのが１〜４メガビ
ットＤＲＡＭ以降の試みであった。
【０００４】しかし、ますます三次元的構造は複雑にな
り、これを作成する事が加工技術的に極めて困難になっ
てきたため、セル自身に増幅機能を持たせたゲインセル
が提案され、その一つに電荷記憶用のキャパシタにトラ
ンジスタのゲート容量を使い、それを読み出す際に、そ
の情報をもとに電荷を電源線から供給する事で電荷量を
増幅するメモリセルがあった（Microelectronic Engine
ering 15(1991)367-370 ）。これによれば、大面積キャ
パシタが必要なく、蓄えられる電荷量はキャパシタに蓄
えられた量に制限されず電源線から供給されるので、微
細化及び大容量化に有効である。
り、これを作成する事が加工技術的に極めて困難になっ
てきたため、セル自身に増幅機能を持たせたゲインセル
が提案され、その一つに電荷記憶用のキャパシタにトラ
ンジスタのゲート容量を使い、それを読み出す際に、そ
の情報をもとに電荷を電源線から供給する事で電荷量を
増幅するメモリセルがあった（Microelectronic Engine
ering 15(1991)367-370 ）。これによれば、大面積キャ
パシタが必要なく、蓄えられる電荷量はキャパシタに蓄
えられた量に制限されず電源線から供給されるので、微
細化及び大容量化に有効である。
【０００５】図５は上述したダイナミックＲＡＭの回路
図である。図５（ａ）によれば、Ｍ２（第２のＭＯＳＦ
ＥＴ）のドレインは電源線（ＶDD）に接続され、Ｍ２の
ソ−スはＭ１（第１のＭＯＳＦＥＴ）のドレインに接続
され、Ｍ１のソ−スはビット線（ＢＬ）に接続されてい
る。さらに、Ｍ１のゲ−トにはワ−ド線（ＷＬ）が接続
され、Ｍ２のゲ−トとＭ１のドレインとの間にはスイッ
チング素子（Ｓ）が接続されている。図５（ｂ）はスイ
ッチング素子（Ｓ）として、ショットキ−ダイオード
（Ｄ）を用いた例であり、その他の構成は図５（ａ）と
同様なので、説明を割愛する。
図である。図５（ａ）によれば、Ｍ２（第２のＭＯＳＦ
ＥＴ）のドレインは電源線（ＶDD）に接続され、Ｍ２の
ソ−スはＭ１（第１のＭＯＳＦＥＴ）のドレインに接続
され、Ｍ１のソ−スはビット線（ＢＬ）に接続されてい
る。さらに、Ｍ１のゲ−トにはワ−ド線（ＷＬ）が接続
され、Ｍ２のゲ−トとＭ１のドレインとの間にはスイッ
チング素子（Ｓ）が接続されている。図５（ｂ）はスイ
ッチング素子（Ｓ）として、ショットキ−ダイオード
（Ｄ）を用いた例であり、その他の構成は図５（ａ）と
同様なので、説明を割愛する。
【０００６】次に、かかるダイナミックＲＡＭの動作を
述べる。
述べる。
【０００７】先ず、セルに“１”（Ｈｉｇｈ）を書き込
む際は、トランスファトランジスタであるＭ１のワード
線（ＷＬ）の電位を“１”（Ｈｉｇｈ）にして導通状態
とし、ショットキ−ダイオード（Ｄ）を通して、充電し
記憶用トランジスタであるＭ２のゲートの電位を“１”
（Ｈｉｇｈ）状態とする。これで１が書き込まれた事に
なる。この状態でＭ１のゲートがオフされても、ショッ
トキ−ダイオード（Ｄ）を通して逆向きに電流が流れな
いので、データは保持される。一方、読み出す時は、Ｍ
１のワード線（ＷＬ）の電位を“１”にし、Ｍ２に
“１”が保持されていれば、Ｍ２は導通状態にあるの
で、電源線（ＶDD）から電流が流れ込み、ビット線（Ｂ
Ｌ）の電位を上げ、“１”が読み出される。つまり、Ｍ
２のゲート容量を記憶容量として用い、Ｍ２の増幅作用
を利用して、記憶されている電荷量以上の情報が引き出
せる。一方、“０”が保持されている場合には、Ｍ２は
オフ状態にあるので、電源線（ＶDD）から電流は流れ
ず、従ってビット線（ＢＬ）の電位上昇はなく、“０”
が読み出されていた。
む際は、トランスファトランジスタであるＭ１のワード
線（ＷＬ）の電位を“１”（Ｈｉｇｈ）にして導通状態
とし、ショットキ−ダイオード（Ｄ）を通して、充電し
記憶用トランジスタであるＭ２のゲートの電位を“１”
（Ｈｉｇｈ）状態とする。これで１が書き込まれた事に
なる。この状態でＭ１のゲートがオフされても、ショッ
トキ−ダイオード（Ｄ）を通して逆向きに電流が流れな
いので、データは保持される。一方、読み出す時は、Ｍ
１のワード線（ＷＬ）の電位を“１”にし、Ｍ２に
“１”が保持されていれば、Ｍ２は導通状態にあるの
で、電源線（ＶDD）から電流が流れ込み、ビット線（Ｂ
Ｌ）の電位を上げ、“１”が読み出される。つまり、Ｍ
２のゲート容量を記憶容量として用い、Ｍ２の増幅作用
を利用して、記憶されている電荷量以上の情報が引き出
せる。一方、“０”が保持されている場合には、Ｍ２は
オフ状態にあるので、電源線（ＶDD）から電流は流れ
ず、従ってビット線（ＢＬ）の電位上昇はなく、“０”
が読み出されていた。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来の高集積ダイナミックＲＡＭにおいては、スイッ
チング素子として、ショットキーダイオードを用いてい
るので、電荷を引き抜く（“１”の状態を“０”に書き
換える）際に制御性の悪いダイオードの逆方向リーク電
流を用いるため、セルの動作マ−ジンが低下し、書き込
み情報の信頼性及び書き込み時間の制御性が低下すると
いう問題点があった。
た従来の高集積ダイナミックＲＡＭにおいては、スイッ
チング素子として、ショットキーダイオードを用いてい
るので、電荷を引き抜く（“１”の状態を“０”に書き
換える）際に制御性の悪いダイオードの逆方向リーク電
流を用いるため、セルの動作マ−ジンが低下し、書き込
み情報の信頼性及び書き込み時間の制御性が低下すると
いう問題点があった。
【０００９】また、スイッチング素子に理想的なダイオ
ードを用いた場合には、電荷をゲ−トより引き抜くため
に長時間を必要とし、高速のダイナミックＲＡＭが実現
できないという問題点があった。
ードを用いた場合には、電荷をゲ−トより引き抜くため
に長時間を必要とし、高速のダイナミックＲＡＭが実現
できないという問題点があった。
【００１０】本発明の目的は、上述した問題点に鑑み、
高速かつ制御性に優れた高集積の半導体記憶装置を提供
するものである。
高速かつ制御性に優れた高集積の半導体記憶装置を提供
するものである。
【００１１】
【課題を解決するための手段】本発明は上述した目的を
達成するため、第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと上記第２のＭＩＳＦＥＴのゲートとがダイオード
を介して接続され、上記第１のＭＩＳＦＥＴのソースが
ビット線に接続され、上記第１のＭＩＳＦＥＴのゲ−ト
がワ−ド線に接続され、上記第２のＭＩＳＦＥＴのドレ
インが電源線に接続された半導体記憶装置において、上
記第２のＭＩＳＦＥＴのゲート絶縁膜のソース側をその
他の部分より薄膜に形成したものであり、薄膜に形成し
たゲート絶縁膜の厚さを使用する電源電圧に対して電界
の値が８ＭＶ／ｃｍ以上になるような値に設定したもの
である。
達成するため、第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと上記第２のＭＩＳＦＥＴのゲートとがダイオード
を介して接続され、上記第１のＭＩＳＦＥＴのソースが
ビット線に接続され、上記第１のＭＩＳＦＥＴのゲ−ト
がワ−ド線に接続され、上記第２のＭＩＳＦＥＴのドレ
インが電源線に接続された半導体記憶装置において、上
記第２のＭＩＳＦＥＴのゲート絶縁膜のソース側をその
他の部分より薄膜に形成したものであり、薄膜に形成し
たゲート絶縁膜の厚さを使用する電源電圧に対して電界
の値が８ＭＶ／ｃｍ以上になるような値に設定したもの
である。
【００１２】また、第１のＭＩＳＦＥＴのドレインと第
２のＭＩＳＦＥＴのソースとが接続され、上記第１のＭ
ＩＳＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴ
のソースと上記第２のＭＩＳＦＥＴのゲートとがダイオ
ードを介して接続され、上記第１のＭＩＳＦＥＴのソー
スがビット線に接続され、上記第１のＭＩＳＦＥＴのゲ
−トがワ−ド線に接続され、上記第２のＭＩＳＦＥＴの
ドレインが電源線に接続された半導体記憶装置におい
て、上記第２のＭＩＳＦＥＴのゲート絶縁膜のソース側
をその他の部分よりバリア高さの低い絶縁材料により形
成したものであり、第２のＭＩＳＦＥＴのゲート絶縁膜
のソース側を窒化シリコン膜により形成し、上記ゲート
絶縁膜のその他の部分をシリコン酸化膜により形成した
ものである。
２のＭＩＳＦＥＴのソースとが接続され、上記第１のＭ
ＩＳＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴ
のソースと上記第２のＭＩＳＦＥＴのゲートとがダイオ
ードを介して接続され、上記第１のＭＩＳＦＥＴのソー
スがビット線に接続され、上記第１のＭＩＳＦＥＴのゲ
−トがワ−ド線に接続され、上記第２のＭＩＳＦＥＴの
ドレインが電源線に接続された半導体記憶装置におい
て、上記第２のＭＩＳＦＥＴのゲート絶縁膜のソース側
をその他の部分よりバリア高さの低い絶縁材料により形
成したものであり、第２のＭＩＳＦＥＴのゲート絶縁膜
のソース側を窒化シリコン膜により形成し、上記ゲート
絶縁膜のその他の部分をシリコン酸化膜により形成した
ものである。
【００１３】
【作用】本発明においては、第２のＭＩＳＦＥＴのゲー
ト絶縁膜のソース側をその他の部分より薄膜に形成する
か、あるいは高い誘電率の材料により形成したので、
“１”が書き込まれている場合に“０”を書き込む際、
第２のＭＩＳＦＥＴのゲート／ソース間にトンネル電流
が流れる。よって、速やかに“０”が書き込まれる。
ト絶縁膜のソース側をその他の部分より薄膜に形成する
か、あるいは高い誘電率の材料により形成したので、
“１”が書き込まれている場合に“０”を書き込む際、
第２のＭＩＳＦＥＴのゲート／ソース間にトンネル電流
が流れる。よって、速やかに“０”が書き込まれる。
【００１４】
【実施例】以下、本発明のダイナミックＲＡＭに係わる
実施例を図面に基づいて説明する。
実施例を図面に基づいて説明する。
【００１５】最初に、図１を参照してダイナミックＲＡ
Ｍの構成を説明する。
Ｍの構成を説明する。
【００１６】同図において、１はｐ型シリコン基板であ
る。このｐ型シリコン基板１上の素子分離領域にはシリ
コン酸化膜２が形成されている。ｐ型シリコン基板１の
能動領域上には第１のＭＯＳＦＥＴのゲート酸化膜３及
び第２のＭＯＳＦＥＴの薄い酸化膜４を含むゲート酸化
膜３が形成されている。そして、第１のＭＯＳＦＥＴの
ゲート酸化膜３上には単結晶化シリコン膜５が形成され
ると共に、第２のＭＯＳＦＥＴの薄い酸化膜４を含むゲ
ート酸化膜３上には単結晶化シリコン膜５，単結晶シリ
コン膜６，チタンシリサイド１０が順次形成され、第２
のＭＯＳＦＥＴのソース拡散層７あるいは第１のＭＯＳ
ＦＥＴのドレイン拡散層７上にもチタンシリサイド１０
が形成されている。また、第１及び第２のＭＯＳＦＥＴ
のゲートの両側のｐ型シリコン基板１表面部にはソース
／ドレイン拡散層７が形成されると共に、第１及び第２
のＭＯＳＦＥＴのゲートにはシリコン酸化膜の側壁８が
形成されている。さらに、チタンシリサイド１０上には
第１及び第２のＭＯＳＦＥＴを直列に接続するチタン膜
９が形成されている。そして、これら構成素子上には層
間絶縁膜１１が形成され、層間絶縁膜１１のソース／ド
レイン拡散層７及び単結晶化シリコン膜５上に開口部１
１ａが形成され、この開口部１１ａにはビット線１２、
ワード線１３及び電源線１４が個別に形成されている。
る。このｐ型シリコン基板１上の素子分離領域にはシリ
コン酸化膜２が形成されている。ｐ型シリコン基板１の
能動領域上には第１のＭＯＳＦＥＴのゲート酸化膜３及
び第２のＭＯＳＦＥＴの薄い酸化膜４を含むゲート酸化
膜３が形成されている。そして、第１のＭＯＳＦＥＴの
ゲート酸化膜３上には単結晶化シリコン膜５が形成され
ると共に、第２のＭＯＳＦＥＴの薄い酸化膜４を含むゲ
ート酸化膜３上には単結晶化シリコン膜５，単結晶シリ
コン膜６，チタンシリサイド１０が順次形成され、第２
のＭＯＳＦＥＴのソース拡散層７あるいは第１のＭＯＳ
ＦＥＴのドレイン拡散層７上にもチタンシリサイド１０
が形成されている。また、第１及び第２のＭＯＳＦＥＴ
のゲートの両側のｐ型シリコン基板１表面部にはソース
／ドレイン拡散層７が形成されると共に、第１及び第２
のＭＯＳＦＥＴのゲートにはシリコン酸化膜の側壁８が
形成されている。さらに、チタンシリサイド１０上には
第１及び第２のＭＯＳＦＥＴを直列に接続するチタン膜
９が形成されている。そして、これら構成素子上には層
間絶縁膜１１が形成され、層間絶縁膜１１のソース／ド
レイン拡散層７及び単結晶化シリコン膜５上に開口部１
１ａが形成され、この開口部１１ａにはビット線１２、
ワード線１３及び電源線１４が個別に形成されている。
【００１７】図２にダイナミックＲＡＭの回路図を示
す。同図によれば、Ｍ２（第２のＭＯＳＦＥＴ）のドレ
インは電源線（ＶDD）に接続され、Ｍ２のソ−スはＭ１
（第１のＭＯＳＦＥＴ）のドレインに接続されている。
Ｍ１のソ−スはビット線（ＢＬ）に接続され、Ｍ１のゲ
−トにはワ−ド線（ＷＬ）が接続され、Ｍ２のゲ−トと
Ｍ１のドレインとの間にはショットキ−ダイオード
（Ｄ）が接続されている。
す。同図によれば、Ｍ２（第２のＭＯＳＦＥＴ）のドレ
インは電源線（ＶDD）に接続され、Ｍ２のソ−スはＭ１
（第１のＭＯＳＦＥＴ）のドレインに接続されている。
Ｍ１のソ−スはビット線（ＢＬ）に接続され、Ｍ１のゲ
−トにはワ−ド線（ＷＬ）が接続され、Ｍ２のゲ−トと
Ｍ１のドレインとの間にはショットキ−ダイオード
（Ｄ）が接続されている。
【００１８】Ｍ２はソ−ス側とドレイン側とで共通のゲ
−トをもつ２つのトランジスタとみなすことができ、ソ
ース側のトランジスタはゲート酸化膜の厚さが薄くなっ
ていることから、ゲート／ソース間に電流が流れるパス
を生じる。
−トをもつ２つのトランジスタとみなすことができ、ソ
ース側のトランジスタはゲート酸化膜の厚さが薄くなっ
ていることから、ゲート／ソース間に電流が流れるパス
を生じる。
【００１９】従って、かかるダイナミックＲＡＭによれ
ば、“１”が書き込まれている場合に“０”を書き込む
際、Ｍ２のゲート／ソース間にトンネル電流が流れるの
で、速やかに“０”が書き込まれる。
ば、“１”が書き込まれている場合に“０”を書き込む
際、Ｍ２のゲート／ソース間にトンネル電流が流れるの
で、速やかに“０”が書き込まれる。
【００２０】次に、ダイナミックＲＡＭの製造方法を図
３により述べる。
３により述べる。
【００２１】先ず、ｐ型シリコン基板１上に素子分離用
のシリコン酸化膜２を形成する。続いて、ｐ型シリコン
基板１の能動領域上に第１及び第２のＭＯＳＦＥＴのゲ
ート酸化膜３を形成する。その後、薄い酸化膜４が残る
ようにゲート酸化膜３をパターニングする。このとき、
薄い酸化膜４の厚さは使用される電源電圧に対して電界
の値が８ＭＶ／ｃｍ以上になるような値に設定する（図
３ａ）。
のシリコン酸化膜２を形成する。続いて、ｐ型シリコン
基板１の能動領域上に第１及び第２のＭＯＳＦＥＴのゲ
ート酸化膜３を形成する。その後、薄い酸化膜４が残る
ようにゲート酸化膜３をパターニングする。このとき、
薄い酸化膜４の厚さは使用される電源電圧に対して電界
の値が８ＭＶ／ｃｍ以上になるような値に設定する（図
３ａ）。
【００２２】次に、全面にポリシリコン膜をＬＰＣＶＤ
法により堆積し、これにリンを拡散した後、熱あるいは
ビームアニール法によりリン濃度が１０20ｃｍ-3の単結
晶化シリコン膜５を形成する。その後、この単結晶化シ
リコン膜５上にｎ型不純物濃度が１０17ｃｍ-3程度のシ
リコン膜６をエピ成長させる（図３ｂ）。
法により堆積し、これにリンを拡散した後、熱あるいは
ビームアニール法によりリン濃度が１０20ｃｍ-3の単結
晶化シリコン膜５を形成する。その後、この単結晶化シ
リコン膜５上にｎ型不純物濃度が１０17ｃｍ-3程度のシ
リコン膜６をエピ成長させる（図３ｂ）。
【００２３】次に、第１及び第２のＭＯＳＦＥＴのゲー
ト形成のためにシリコン膜６，単結晶化シリコン膜５，
薄い酸化膜４を第２のＭＯＳＦＥＴのゲートに薄い酸化
膜４が残るように順次パターニングする。その後、ヒソ
をイオン注入し、第１及び第２のＭＯＳＦＥＴのゲート
の両側のｐ型シリコン基板１表面部に自己整合的にソー
ス／ドレイン拡散層７を形成する。かくして、直列に接
続された第１及び第２のＭＯＳＦＥＴが形成される（図
３ｃ）。
ト形成のためにシリコン膜６，単結晶化シリコン膜５，
薄い酸化膜４を第２のＭＯＳＦＥＴのゲートに薄い酸化
膜４が残るように順次パターニングする。その後、ヒソ
をイオン注入し、第１及び第２のＭＯＳＦＥＴのゲート
の両側のｐ型シリコン基板１表面部に自己整合的にソー
ス／ドレイン拡散層７を形成する。かくして、直列に接
続された第１及び第２のＭＯＳＦＥＴが形成される（図
３ｃ）。
【００２４】続いて、ゲートにシリコン酸化膜の側壁８
を通常のＬＤＤ工程と同様の手続きにより形成した後、
全面にチタンをスパッタリングした後、これをパターニ
ングし、第２のＭＯＳＦＥＴのソース拡散層７あるいは
第１のＭＯＳＦＥＴのドレイン拡散層７及び第２のＭＯ
ＳＦＥＴのシリコン膜６上にチタン膜９を形成する。こ
のとき、短時間アニールによって、チタン膜９とソース
／ドレイン拡散層７及びシリコン膜６との界面にチタン
シリサイド１０を形成し、理想的ダイオード特性を得る
ための良好なシヨットキー界面特性を確保する。かくし
て、第２のＭＯＳＦＥＴのソースあるいは第１のＭＯＳ
ＦＥＴのドレインと第２のＭＯＳＦＥＴのゲートとの間
はチタン膜９により接続される（図３ｄ）。
を通常のＬＤＤ工程と同様の手続きにより形成した後、
全面にチタンをスパッタリングした後、これをパターニ
ングし、第２のＭＯＳＦＥＴのソース拡散層７あるいは
第１のＭＯＳＦＥＴのドレイン拡散層７及び第２のＭＯ
ＳＦＥＴのシリコン膜６上にチタン膜９を形成する。こ
のとき、短時間アニールによって、チタン膜９とソース
／ドレイン拡散層７及びシリコン膜６との界面にチタン
シリサイド１０を形成し、理想的ダイオード特性を得る
ための良好なシヨットキー界面特性を確保する。かくし
て、第２のＭＯＳＦＥＴのソースあるいは第１のＭＯＳ
ＦＥＴのドレインと第２のＭＯＳＦＥＴのゲートとの間
はチタン膜９により接続される（図３ｄ）。
【００２５】その後、全面に層間絶縁膜１１を堆積し、
これをパターニングにして、第１のＭＯＳＦＥＴのソー
ス、第１のＭＯＳＦＥＴのゲート及び第２のＭＯＳＦＥ
Ｔのドレインとコンタクトをとるための開口部１１ａを
ソース／ドレイン拡散層７及び単結晶化シリコン膜５
（シリコン膜６を含む）上に夫々形成する。その後、全
面にアルミニウムをスパッタリングで堆積した後、これ
をパターニングし、当該開口部１１ａにビット線１２、
ワード線１３及び電源線１４を個別に形成して所望のメ
モリセルが完成する（図１）。
これをパターニングにして、第１のＭＯＳＦＥＴのソー
ス、第１のＭＯＳＦＥＴのゲート及び第２のＭＯＳＦＥ
Ｔのドレインとコンタクトをとるための開口部１１ａを
ソース／ドレイン拡散層７及び単結晶化シリコン膜５
（シリコン膜６を含む）上に夫々形成する。その後、全
面にアルミニウムをスパッタリングで堆積した後、これ
をパターニングし、当該開口部１１ａにビット線１２、
ワード線１３及び電源線１４を個別に形成して所望のメ
モリセルが完成する（図１）。
【００２６】さらに、他の実施例に係るダイナミックＲ
ＡＭの製造方法として、第２のＭＯＳＦＥＴのゲ−ト絶
縁膜に厚さの異なる酸化膜を用いる代わりにバリア高さ
の低い絶縁膜を用いる場合を図４により説明する。
ＡＭの製造方法として、第２のＭＯＳＦＥＴのゲ−ト絶
縁膜に厚さの異なる酸化膜を用いる代わりにバリア高さ
の低い絶縁膜を用いる場合を図４により説明する。
【００２７】先ず、ｐ型シリコン基板１上に素子分離用
のシリコン酸化膜２を形成した後、能動領域となるｐ型
シリコン基板１上に熱酸化により第１及び第２のＭＯＳ
ＦＥＴのゲート絶縁膜を形成した後、これをパターニン
グし、シリコン酸化膜３の島を形成する（図４ａ）。
のシリコン酸化膜２を形成した後、能動領域となるｐ型
シリコン基板１上に熱酸化により第１及び第２のＭＯＳ
ＦＥＴのゲート絶縁膜を形成した後、これをパターニン
グし、シリコン酸化膜３の島を形成する（図４ａ）。
【００２８】続いて、全面にシリコン窒化膜をＬＰＣＶ
Ｄ法により堆積した後、これをエッチバックし、シリコ
ン窒化膜２１とシリコン酸化膜３とが交互に並んだ領域
を形成する（図４ｂ）。
Ｄ法により堆積した後、これをエッチバックし、シリコ
ン窒化膜２１とシリコン酸化膜３とが交互に並んだ領域
を形成する（図４ｂ）。
【００２９】次に、全面にポリシリコン膜をＬＰＣＶＤ
法により堆積し、これにリンを拡散した後、熱あるいは
ビームアニール法によりリン濃度が１０20ｃｍ-3の単結
晶化シリコン膜５を形成する。その後、この単結晶化シ
リコン膜５上にｎ型不純物濃度が１０17ｃｍ-3程度のシ
リコン膜６をエピ成長させる。その後、第１及び第２の
ＭＯＳＦＥＴのゲート形成のために単結晶シリコン膜
６，単結晶化シリコン膜５，シリコン窒化膜２１を第２
のＭＯＳＦＥＴのゲートにシリコン窒化膜２１が残るよ
うに順次パターニングする。その後、ヒソをイオン注入
し、第１及び第２のＭＯＳＦＥＴのゲートの両側のｐ型
シリコン基板１表面部に自己整合的にソース／ドレイン
拡散層７を形成する（図４ｃ）。
法により堆積し、これにリンを拡散した後、熱あるいは
ビームアニール法によりリン濃度が１０20ｃｍ-3の単結
晶化シリコン膜５を形成する。その後、この単結晶化シ
リコン膜５上にｎ型不純物濃度が１０17ｃｍ-3程度のシ
リコン膜６をエピ成長させる。その後、第１及び第２の
ＭＯＳＦＥＴのゲート形成のために単結晶シリコン膜
６，単結晶化シリコン膜５，シリコン窒化膜２１を第２
のＭＯＳＦＥＴのゲートにシリコン窒化膜２１が残るよ
うに順次パターニングする。その後、ヒソをイオン注入
し、第１及び第２のＭＯＳＦＥＴのゲートの両側のｐ型
シリコン基板１表面部に自己整合的にソース／ドレイン
拡散層７を形成する（図４ｃ）。
【００３０】続いて、ゲートにシリコン酸化膜の側壁８
を通常のＬＤＤ工程と同様の手続きにより形成した後、
全面にチタンをスパッタリングした後、これをパターニ
ングし、第２のＭＯＳＦＥＴのソース拡散層７あるいは
第１のＭＯＳＦＥＴのドレイン拡散層７及び第２のＭＯ
ＳＦＥＴのシリコン膜６上にチタン膜９を形成する（図
４ｄ）。
を通常のＬＤＤ工程と同様の手続きにより形成した後、
全面にチタンをスパッタリングした後、これをパターニ
ングし、第２のＭＯＳＦＥＴのソース拡散層７あるいは
第１のＭＯＳＦＥＴのドレイン拡散層７及び第２のＭＯ
ＳＦＥＴのシリコン膜６上にチタン膜９を形成する（図
４ｄ）。
【００３１】尚、本実施例では、ｐ型基板を用いたが、
ｎ型基板を用いてもよく、その場合にはｐ型ＭＯＳＦＥ
Ｔ作成の場合に準じたプロセスを用いればよい。また、
ショットキー電極として、チタンあるいはチタンシリサ
イドを用いたが、電源電圧により仕事関数の異なる他の
金属あるいは金属シリサイドを用いてもよい。さらに、
ダイオードとしてショットキーダイオードを用いたが、
ｐｎ接合を用いたダイオードを用いてもよい。その場合
には不純物をドーピングしながらの選択エピ技術を用い
れば、プロセスが容易になる。
ｎ型基板を用いてもよく、その場合にはｐ型ＭＯＳＦＥ
Ｔ作成の場合に準じたプロセスを用いればよい。また、
ショットキー電極として、チタンあるいはチタンシリサ
イドを用いたが、電源電圧により仕事関数の異なる他の
金属あるいは金属シリサイドを用いてもよい。さらに、
ダイオードとしてショットキーダイオードを用いたが、
ｐｎ接合を用いたダイオードを用いてもよい。その場合
には不純物をドーピングしながらの選択エピ技術を用い
れば、プロセスが容易になる。
【００３２】
【発明の効果】以上説明したように本発明によれば、第
２のＭＩＳＦＥＴのゲート／ソース間にトンネル電流が
流れるので、高集積及び高速のデバイスが実現できる。
また、理想的な特性を示すダイオードが作成できるの
で、デバイス及びプロセスのマージンが増大でき、書き
込み情報の信頼性及び書き込み時間の制御性が向上でき
ると共に、特性のばらつきが極めて小さくできる。
２のＭＩＳＦＥＴのゲート／ソース間にトンネル電流が
流れるので、高集積及び高速のデバイスが実現できる。
また、理想的な特性を示すダイオードが作成できるの
で、デバイス及びプロセスのマージンが増大でき、書き
込み情報の信頼性及び書き込み時間の制御性が向上でき
ると共に、特性のばらつきが極めて小さくできる。
【図１】本発明のダイナミックＲＡＭの断面図である。
【図２】本発明のダイナミックＲＡＭの回路図である。
【図３】本発明のダイナミックＲＡＭの製造工程断面図
である。
である。
【図４】本発明の他のダイナミックＲＡＭの製造工程断
面図である。
面図である。
【図５】従来のダイナミックＲＡＭの回路図である。
１ ｐ型シリコン基板 ２ シリコン酸化膜 ３ ゲ−ト酸化膜 ４ 薄い酸化膜 ５ 単結晶シリコン膜 ６ 単結晶シリコン膜 ７ ソース／ドレイン拡散層 ８ 側壁 ９ チタン膜 １０ チタンシリサイド １１ 層間絶縁膜 １１ａ 開口部 １２ ビット線 １３ ワード線 １４ 電源線
Claims (4)
- 【請求項１】 第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと上記第２のＭＩＳＦＥＴのゲートとがダイオード
を介して接続され、上記第１のＭＩＳＦＥＴのソースが
ビット線に接続され、上記第１のＭＩＳＦＥＴのゲ−ト
がワ−ド線に接続され、上記第２のＭＩＳＦＥＴのドレ
インが電源線に接続された半導体記憶装置において、上
記第２のＭＩＳＦＥＴのゲート絶縁膜のソース側をその
他の部分より薄膜に形成したことを特徴とする半導体記
憶装置。 - 【請求項２】 薄膜に形成したゲート絶縁膜の厚さを使
用する電源電圧に対して電界の値が８ＭＶ／ｃｍ以上に
なるような値に設定したことを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項３】 第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと上記第２のＭＩＳＦＥＴのゲートとがダイオード
を介して接続され、上記第１のＭＩＳＦＥＴのソースが
ビット線に接続され、上記第１のＭＩＳＦＥＴのゲ−ト
がワ−ド線に接続され、上記第２のＭＩＳＦＥＴのドレ
インが電源線に接続された半導体記憶装置において、上
記第２のＭＩＳＦＥＴのゲート絶縁膜のソース側をその
他の部分より低いバリア高さをもつ材料により形成した
ことを特徴とする半導体記憶装置。 - 【請求項４】 第２のＭＩＳＦＥＴのゲート絶縁膜のソ
ース側を窒化シリコン膜により形成し、上記ゲート絶縁
膜のその他の部分をシリコン酸化膜により形成したこと
を特徴とする請求項３記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07960992A JP3146057B2 (ja) | 1992-04-01 | 1992-04-01 | 半導体記憶装置 |
| US08/407,040 US5463234A (en) | 1992-03-31 | 1995-03-17 | High-speed semiconductor gain memory cell with minimal area occupancy |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07960992A JP3146057B2 (ja) | 1992-04-01 | 1992-04-01 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05283641A true JPH05283641A (ja) | 1993-10-29 |
| JP3146057B2 JP3146057B2 (ja) | 2001-03-12 |
Family
ID=13694772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07960992A Expired - Fee Related JP3146057B2 (ja) | 1992-03-31 | 1992-04-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146057B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6861570B1 (en) | 1997-09-22 | 2005-03-01 | A. Bart Flick | Multilayer conductive appliance having wound healing and analgesic properties |
| US7214847B1 (en) | 1997-09-22 | 2007-05-08 | Argentum Medical, L.L.C. | Multilayer conductive appliance having wound healing and analgesic properties |
| US5814094A (en) | 1996-03-28 | 1998-09-29 | Becker; Robert O. | Iontopheretic system for stimulation of tissue healing and regeneration |
| US8455710B2 (en) | 1997-09-22 | 2013-06-04 | Argentum Medical, Llc | Conductive wound dressings and methods of use |
-
1992
- 1992-04-01 JP JP07960992A patent/JP3146057B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3146057B2 (ja) | 2001-03-12 |
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