JPH0646651B2 - ダイナミツクランダムアクセスメモリ装置 - Google Patents
ダイナミツクランダムアクセスメモリ装置Info
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- JPH0646651B2 JPH0646651B2 JP62058725A JP5872587A JPH0646651B2 JP H0646651 B2 JPH0646651 B2 JP H0646651B2 JP 62058725 A JP62058725 A JP 62058725A JP 5872587 A JP5872587 A JP 5872587A JP H0646651 B2 JPH0646651 B2 JP H0646651B2
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 〔概 要〕 ＤＲＡＭ装置であって、一導電型の半導体基板上に積層
状に形成された第１および第２の半導体層と、第１の半
導体層内に形成された逆導電型の埋込み層に達するよう
に第２の半導体層を貫通して形成されたトレンチの内部
に絶縁層を介して形成されたキャパシタと、該キャパシ
タへの電荷の充放電をスイッチングするＭＩＳトランジ
スタとを具備し、該キャパシタを、埋込み層にオーミッ
クに接続された第１の導電層と、該トランジスタのソー
スまたはドレインのいずれか一方の領域にオーミックに
接続された第２の導電層と、第１および第２の導電層間
に介在された誘電体層とにより形成し、半導体基板と埋
込み層と第２の半導体層とにより構成される寄生の接合
ゲート型トランジスタのチャネル部がピンチオフしない
程度に第１の半導体層の不純物濃度を高く設定すること
により、ＭＩＳトランジスタへの基板バイアスの供給を
確実なものにし、ＭＩＳトランジスタの動作信頼度を高
めるものである。
状に形成された第１および第２の半導体層と、第１の半
導体層内に形成された逆導電型の埋込み層に達するよう
に第２の半導体層を貫通して形成されたトレンチの内部
に絶縁層を介して形成されたキャパシタと、該キャパシ
タへの電荷の充放電をスイッチングするＭＩＳトランジ
スタとを具備し、該キャパシタを、埋込み層にオーミッ
クに接続された第１の導電層と、該トランジスタのソー
スまたはドレインのいずれか一方の領域にオーミックに
接続された第２の導電層と、第１および第２の導電層間
に介在された誘電体層とにより形成し、半導体基板と埋
込み層と第２の半導体層とにより構成される寄生の接合
ゲート型トランジスタのチャネル部がピンチオフしない
程度に第１の半導体層の不純物濃度を高く設定すること
により、ＭＩＳトランジスタへの基板バイアスの供給を
確実なものにし、ＭＩＳトランジスタの動作信頼度を高
めるものである。
本発明は、ダイナミックランダムアクセスメモリ（以下
ＤＲＡＭと称する）装置に関し、特にトレンチ型キャパ
シタを有するＤＲＡＭセルの構造に関する。
ＤＲＡＭと称する）装置に関し、特にトレンチ型キャパ
シタを有するＤＲＡＭセルの構造に関する。
トレンチ型キャパシタは、キャパシタ部が立体的（溝
状）に構成されたＭＯＳ構造で、256 ＫビットＤＲＡＭ
まで一般的に用いられてきたプレーナ型セルに比べて、
実効的なキャパシタ面積を広くとることができるため、
小型で大きな蓄積容量が得られるという特徴を有してい
る。
状）に構成されたＭＯＳ構造で、256 ＫビットＤＲＡＭ
まで一般的に用いられてきたプレーナ型セルに比べて、
実効的なキャパシタ面積を広くとることができるため、
小型で大きな蓄積容量が得られるという特徴を有してい
る。
しかしながら、トレンチ型キャパシタは以下に説明する
問題点を有し、さらに小型で蓄積容量が大きく、高集積
化に際して電気的な障害がなく、かつ長期的に信頼度が
保証される構造が要望されている。
問題点を有し、さらに小型で蓄積容量が大きく、高集積
化に際して電気的な障害がなく、かつ長期的に信頼度が
保証される構造が要望されている。
第３図(a) および(b) には従来形の一例としてのトレン
チ型キャパシタを有するＤＲＡＭセルの構成が示され、
(a) は模式断面図、(b) は等価回路図を示す。
チ型キャパシタを有するＤＲＡＭセルの構成が示され、
(a) は模式断面図、(b) は等価回路図を示す。
同図において、31はｐ−型シリコン(Si)からなる半導体
基板、32はセル領域を画定するための二酸化珪素（SiO
２）からなるフィールド絶縁層、33は蓄積電極として機
能する電子を含む反転層、34は誘電体層、35は対向電極
として機能する多結晶珪素（ポリSi）からなるセルプレ
ート、をそれぞれ示し、反転層33、誘電体層34およびセ
ルプレート35によりトレンチ型キャパシタが構成され
る。また、36はゲート絶縁層、37はポリSiからなるゲー
ト電極、38A および38B はそれぞれ高濃度（ｎ＋）の不
純物領域からなるソース領域およびドレイン領域を示
す。このソース領域およびドレイン領域38A および38B
と、ゲート電極37により金属酸化物半導体（ＭＯＳ）ト
ランジスタが構成される。
基板、32はセル領域を画定するための二酸化珪素（SiO
２）からなるフィールド絶縁層、33は蓄積電極として機
能する電子を含む反転層、34は誘電体層、35は対向電極
として機能する多結晶珪素（ポリSi）からなるセルプレ
ート、をそれぞれ示し、反転層33、誘電体層34およびセ
ルプレート35によりトレンチ型キャパシタが構成され
る。また、36はゲート絶縁層、37はポリSiからなるゲー
ト電極、38A および38B はそれぞれ高濃度（ｎ＋）の不
純物領域からなるソース領域およびドレイン領域を示
す。このソース領域およびドレイン領域38A および38B
と、ゲート電極37により金属酸化物半導体（ＭＯＳ）ト
ランジスタが構成される。
このような従来のトレンチ型セルにおいては、 第３図(a) に破線で示されるように、隣接セルと近
接していることに起因してそれぞれのセルの空乏層が互
いに連絡し、パンチスルー状態となり、それによって、
キャパシタ間が電気的に結合して蓄積情報の信頼度が損
なわれる、 基板中に蓄積電極すなわち反転層33から空乏層が広
く拡がり基板中に発生した小数キャリヤを捕獲し易く、
例えばα線入射によるソフトエラーを起こし易い、 キャパシタはトレンチ内に形成されたＭＯＳ構造の
反転層33とセルプレート35間の容量を用いるため、電源
電圧すなわちセルプレート35の電圧に対して反転層33を
形成するためのしきい値電圧分だけ低い電圧までしか書
込むことができず（第３図(b) の等価回路図参照）、電
源電圧の利用率が悪い、 書込みに際して論理レベルの電圧がそのままキャパ
シタのセルプレート35と反転層33の間に印加されるの
で、誘電体層34を薄くしてキャパシタ容量を一層増大さ
せた場合には、キャパシタに印加される電圧によって誘
電体層の損傷が生じ易く、そのためキャパシタの寿命が
短くなる、 という問題があった。
接していることに起因してそれぞれのセルの空乏層が互
いに連絡し、パンチスルー状態となり、それによって、
キャパシタ間が電気的に結合して蓄積情報の信頼度が損
なわれる、 基板中に蓄積電極すなわち反転層33から空乏層が広
く拡がり基板中に発生した小数キャリヤを捕獲し易く、
例えばα線入射によるソフトエラーを起こし易い、 キャパシタはトレンチ内に形成されたＭＯＳ構造の
反転層33とセルプレート35間の容量を用いるため、電源
電圧すなわちセルプレート35の電圧に対して反転層33を
形成するためのしきい値電圧分だけ低い電圧までしか書
込むことができず（第３図(b) の等価回路図参照）、電
源電圧の利用率が悪い、 書込みに際して論理レベルの電圧がそのままキャパ
シタのセルプレート35と反転層33の間に印加されるの
で、誘電体層34を薄くしてキャパシタ容量を一層増大さ
せた場合には、キャパシタに印加される電圧によって誘
電体層の損傷が生じ易く、そのためキャパシタの寿命が
短くなる、 という問題があった。
上述した問題点に対処するための一つのアプローチとし
て、例えば1986年のＩＥＤＭにおいて、ＤＩＥＴ(Diele
ctrically Encapsulated Trench)セルが提案されてい
る。
て、例えば1986年のＩＥＤＭにおいて、ＤＩＥＴ(Diele
ctrically Encapsulated Trench)セルが提案されてい
る。
第４図(a) および(b) にはＤＩＥＴセルの一例が示さ
れ、(a) は模式断面図、(b) は等価回路図を示す。
れ、(a) は模式断面図、(b) は等価回路図を示す。
同図において、36、37、38A および38B は第３図に示さ
れる要素と同一のものを示し、41はｐ−型Siからなる半
導体基板、42はフィールド絶縁層、43はトレンチ、44は
トレンチ内の側壁に形成された絶縁層、45は該絶縁層を
覆って形成された対向電極として機能する、ｐ＋型ポリ
Siからなる導電層（セルプレート）、46は誘電体層、47
は蓄積電極として機能する、ｎ＋型ポリSiからなる導電
層、48はドレイン領域38B と導電層47を接続するための
導電層、をそれぞれ示す。
れる要素と同一のものを示し、41はｐ−型Siからなる半
導体基板、42はフィールド絶縁層、43はトレンチ、44は
トレンチ内の側壁に形成された絶縁層、45は該絶縁層を
覆って形成された対向電極として機能する、ｐ＋型ポリ
Siからなる導電層（セルプレート）、46は誘電体層、47
は蓄積電極として機能する、ｎ＋型ポリSiからなる導電
層、48はドレイン領域38B と導電層47を接続するための
導電層、をそれぞれ示す。
第４図に示されるＤＩＥＴセルによれば、トレンチ内の
側壁に形成された絶縁層44によって空乏層の拡がりが抑
制されるので、前述したおよびの問題点を解消する
ことができる。また、ＤＩＥＴセルにおけるトレンチ型
キャパシタはＭＯＳ構造を有しておらず、それ故、キャ
パシタの蓄積電極47には最大電圧まで書込むことができ
るので、前述のの問題点を解消することができる。
側壁に形成された絶縁層44によって空乏層の拡がりが抑
制されるので、前述したおよびの問題点を解消する
ことができる。また、ＤＩＥＴセルにおけるトレンチ型
キャパシタはＭＯＳ構造を有しておらず、それ故、キャ
パシタの蓄積電極47には最大電圧まで書込むことができ
るので、前述のの問題点を解消することができる。
しかしながら、セルプレート45は基板41と電気的に接続
されており、言い換えると、基板自体がセルプレートに
なっているので、該セルプレートの電位に自由度が無く
なるという新たな問題が生じる。また、トランジスタの
オン・オフ動作を確実にするために、基板には通常、負
のバイアス電圧（およそ−3V）が印加されている。従っ
て、蓄積電極47に最大書込み電圧（例えば4V）が印加さ
れた時はキャパシタには7Vの電圧が加わることになり、
結果として誘電体層46が損傷する可能性が増大するの
で、前述のの問題点を解消することができない。
されており、言い換えると、基板自体がセルプレートに
なっているので、該セルプレートの電位に自由度が無く
なるという新たな問題が生じる。また、トランジスタの
オン・オフ動作を確実にするために、基板には通常、負
のバイアス電圧（およそ−3V）が印加されている。従っ
て、蓄積電極47に最大書込み電圧（例えば4V）が印加さ
れた時はキャパシタには7Vの電圧が加わることになり、
結果として誘電体層46が損傷する可能性が増大するの
で、前述のの問題点を解消することができない。
第４図のＤＩＥＴセルが提起する問題点を解決するため
のアプローチとして、本発明者は、第５図(a) および
(b) に示されるようなＤＩＥＴセルを提案した（特願昭
61−50309 号）。
のアプローチとして、本発明者は、第５図(a) および
(b) に示されるようなＤＩＥＴセルを提案した（特願昭
61−50309 号）。
同図に示されるセルが第４図のセルと構成上異なる点
は、ｐ−型Siからなる半導体基板41の代わりに、ｐ型Si
の半導体基板51にｎ＋型押込み層52が形成され、さらに
該埋込み層を有する基板面上にｐ−型Siからなるエピタ
キシャル層53が形成されていること、ｐ＋型ポリSiから
なる導電層（セルプレート）45の代わりに、ｎ＋型ポリ
Siからなる導電層（セルプレート）54が設けられている
こと、およびトレンチの先端すなわちセルプレート54が
埋込み層52内に留まっていること、である。従って、セ
ルプレート54は基板51とは電気的に絶縁されるので、基
板電位は関係なくセルプレート電位を任意に設定するこ
とができる。また、蓄積電極47への書込み電圧が0V〜4V
の範囲内にあるものとすれば、セルプレート電位を2Vに
設定することにより、キャパシタに加わる電圧を最大2V
に抑制することができ、これによって誘電体層46の損傷
を防止することができる。
は、ｐ−型Siからなる半導体基板41の代わりに、ｐ型Si
の半導体基板51にｎ＋型押込み層52が形成され、さらに
該埋込み層を有する基板面上にｐ−型Siからなるエピタ
キシャル層53が形成されていること、ｐ＋型ポリSiから
なる導電層（セルプレート）45の代わりに、ｎ＋型ポリ
Siからなる導電層（セルプレート）54が設けられている
こと、およびトレンチの先端すなわちセルプレート54が
埋込み層52内に留まっていること、である。従って、セ
ルプレート54は基板51とは電気的に絶縁されるので、基
板電位は関係なくセルプレート電位を任意に設定するこ
とができる。また、蓄積電極47への書込み電圧が0V〜4V
の範囲内にあるものとすれば、セルプレート電位を2Vに
設定することにより、キャパシタに加わる電圧を最大2V
に抑制することができ、これによって誘電体層46の損傷
を防止することができる。
なお、図中55は空乏層を示し、該空乏層は、基板51のバ
イアス電圧、セルプレート54の電位、該基板の不純物濃
度等に応じて所定の拡がりを有する。
イアス電圧、セルプレート54の電位、該基板の不純物濃
度等に応じて所定の拡がりを有する。
また、埋込み層52は、すべてのメモリセルのセルプレー
ト電位が等電位となるように、基板内でメッシュ状に配
設されている。第６図にはトレンチ43の配置と関連づけ
て埋込み層52のパターン形状の一例が模式的に示され
る。図中、線間隔の広いハッチングが施されている部分
が埋込み層52を示し、線間隔の狭いハッチングが施され
ている部分がトレンチ43を表している。埋込み層52以外
の部分（以下、目明き部分と称する）の半導体層上にＭ
ＯＳトランジスタが形成される。第６図のＡ−Ａ線から
見た断面図は、第５図に示されるセルの断面図に相当す
る。
ト電位が等電位となるように、基板内でメッシュ状に配
設されている。第６図にはトレンチ43の配置と関連づけ
て埋込み層52のパターン形状の一例が模式的に示され
る。図中、線間隔の広いハッチングが施されている部分
が埋込み層52を示し、線間隔の狭いハッチングが施され
ている部分がトレンチ43を表している。埋込み層52以外
の部分（以下、目明き部分と称する）の半導体層上にＭ
ＯＳトランジスタが形成される。第６図のＡ−Ａ線から
見た断面図は、第５図に示されるセルの断面図に相当す
る。
第５図に示されるＤＩＥＴセルによれば、キャパシタへ
の印加電圧は低減され得るが、新たな問題が生じる。以
下、第７図(a) 〜(c) を参照しながらこの問題点につい
て説明する。
の印加電圧は低減され得るが、新たな問題が生じる。以
下、第７図(a) 〜(c) を参照しながらこの問題点につい
て説明する。
第７図(a) は第６図の主要部の拡大平面図、(b)は(a)
のＢ−Ｂ線から見た断面図を示す。空乏層55は前述した
ように基板バイアス、セルプレート電位等に応じて拡が
りを呈するが、この場合、空乏層55が拡がるに従い前述
の目明き部分は(a) に示されるように徐々に縮小してい
く。従って、所定の条件下では先ずＢ−Ｂ線方向の目明
き部分が閉じるという状態が生じる。一方、(b) に示さ
れるように、目明き部分近傍の領域は寄生の接合ゲート
型電界効果トランジスタ（以下、ＪＦＥＴと称する）を
形成する。すなわち、該トランジスタは埋込み層52をゲ
ートとし、基板51およびエピタキシャル層53をソースお
よびドレインとし、ｐチャンネル型のトランジスタとし
て構成される。図中、太い矢印はソース・ドレイン間電
流の方向を表しており、この部分はチャネル部となって
いる。従って、空乏層55が連絡しない限り問題はない
が、該空乏層55が連絡した場合には、この寄生ＪＦＥＴ
はピンチオフ状態となり、ソース・ドレイン間電流は遮
断される。
のＢ−Ｂ線から見た断面図を示す。空乏層55は前述した
ように基板バイアス、セルプレート電位等に応じて拡が
りを呈するが、この場合、空乏層55が拡がるに従い前述
の目明き部分は(a) に示されるように徐々に縮小してい
く。従って、所定の条件下では先ずＢ−Ｂ線方向の目明
き部分が閉じるという状態が生じる。一方、(b) に示さ
れるように、目明き部分近傍の領域は寄生の接合ゲート
型電界効果トランジスタ（以下、ＪＦＥＴと称する）を
形成する。すなわち、該トランジスタは埋込み層52をゲ
ートとし、基板51およびエピタキシャル層53をソースお
よびドレインとし、ｐチャンネル型のトランジスタとし
て構成される。図中、太い矢印はソース・ドレイン間電
流の方向を表しており、この部分はチャネル部となって
いる。従って、空乏層55が連絡しない限り問題はない
が、該空乏層55が連絡した場合には、この寄生ＪＦＥＴ
はピンチオフ状態となり、ソース・ドレイン間電流は遮
断される。
第７図(c) には寄生ＪＦＥＴを含めた第５図のセルの等
価回路図が示される。図中、Ｑ０およびＣ０はそれぞれ
転送ゲート用ＭＯＳトランジスタ、キャパシタを示し、
QPは寄生ＪＦＥＴを示す。同図に示されるように、寄生
ＪＦＥＴが正常に動作している限り基板51のバイアス電
圧はＭＯＳトランジスタＱ０のバックゲートに供給され
るので問題はないが、上述したように空乏層55が十分に
拡がって、その結果寄生ＪＦＥＴがピンチオフ状態にな
ると、基板バイアスがトランジスタＱ０のバックゲート
に印加されないという問題が生じる。
価回路図が示される。図中、Ｑ０およびＣ０はそれぞれ
転送ゲート用ＭＯＳトランジスタ、キャパシタを示し、
QPは寄生ＪＦＥＴを示す。同図に示されるように、寄生
ＪＦＥＴが正常に動作している限り基板51のバイアス電
圧はＭＯＳトランジスタＱ０のバックゲートに供給され
るので問題はないが、上述したように空乏層55が十分に
拡がって、その結果寄生ＪＦＥＴがピンチオフ状態にな
ると、基板バイアスがトランジスタＱ０のバックゲート
に印加されないという問題が生じる。
本発明の主な目的は、上述した従来技術における問題点
に鑑み、ＭＯＳトランジスタへの基板バイアスの供給を
確実なものにし、該ＭＯＳトランジスタの動作信頼度を
高めることができるＤＲＡＭ装置を提供することにあ
る。
に鑑み、ＭＯＳトランジスタへの基板バイアスの供給を
確実なものにし、該ＭＯＳトランジスタの動作信頼度を
高めることができるＤＲＡＭ装置を提供することにあ
る。
本発明の他の目的は、従来のＤＩＥＴセルにおけるセル
プレートの電位に自由度を与え、キャパシタの印加電圧
を低減して該キャパシタの寿命低下を防止することにあ
る。
プレートの電位に自由度を与え、キャパシタの印加電圧
を低減して該キャパシタの寿命低下を防止することにあ
る。
上述した従来技術における問題点は、一導電型の半導体
基板と、該半導体基板に形成された一導電型の第１の半
導体層と、該第１の半導体層内でメッシュ状に形成され
た逆導電型の埋込み層と、該埋込み層を有する該第１の
半導体層上に形成された一導電型の第２の半導体層と、
該第２および第１の半導体層を貫通して該埋込み層に達
するように形成されたトレンチの内部に絶縁層を介して
形成されたキャパシタと、該第２の半導体層に形成され
該キャパシタに対し電荷の充放電のスイッチングを行う
ＭＩＳトランジスタとを具備し、該キャパシタは、該絶
縁層を覆って被膜状に形成され該埋込み層を介して所定
のバイアス電圧が印加されるように該埋込み層にオーミ
ックに接続された逆導電型の第１の導電層と、該第１の
導電層を有する該トレンチの内面全域に被膜状に形成さ
れた誘電体層と、該誘電体層を有するトレンチ内に埋込
み形成され該ＭＩＳトランジスタのソース領域またはド
レイン領域のいずれか一方の領域にオーミックに接続さ
れた逆導電型の第２の導電層と、を有し、該第１の半導
体層は、該半導体基板と該埋込み層と該第２の半導体層
とにより構成される寄生の接合ゲート型トランジスタの
チャネル部がピンチオフしない程度に高濃度に形成され
ている、ＤＲＡＭ装置を提供することにより、解決され
る。
基板と、該半導体基板に形成された一導電型の第１の半
導体層と、該第１の半導体層内でメッシュ状に形成され
た逆導電型の埋込み層と、該埋込み層を有する該第１の
半導体層上に形成された一導電型の第２の半導体層と、
該第２および第１の半導体層を貫通して該埋込み層に達
するように形成されたトレンチの内部に絶縁層を介して
形成されたキャパシタと、該第２の半導体層に形成され
該キャパシタに対し電荷の充放電のスイッチングを行う
ＭＩＳトランジスタとを具備し、該キャパシタは、該絶
縁層を覆って被膜状に形成され該埋込み層を介して所定
のバイアス電圧が印加されるように該埋込み層にオーミ
ックに接続された逆導電型の第１の導電層と、該第１の
導電層を有する該トレンチの内面全域に被膜状に形成さ
れた誘電体層と、該誘電体層を有するトレンチ内に埋込
み形成され該ＭＩＳトランジスタのソース領域またはド
レイン領域のいずれか一方の領域にオーミックに接続さ
れた逆導電型の第２の導電層と、を有し、該第１の半導
体層は、該半導体基板と該埋込み層と該第２の半導体層
とにより構成される寄生の接合ゲート型トランジスタの
チャネル部がピンチオフしない程度に高濃度に形成され
ている、ＤＲＡＭ装置を提供することにより、解決され
る。
今仮に、一導電型をｐ型、逆導電型をｎ型とする。上述
した構成によれば、メッシュ状に形成された埋込み層の
他の部分、すなわち目明き部分の近傍領域には、ｎ型の
埋込み層をゲートとし、ｐ型の半導体基板およびｐ型の
第２の半導体層をそれぞれソースおよびドレインとして
構成される寄生ＪＦＥＴが形成される。この寄生ＪＦＥ
Ｔのチャネル部は、該目明き部分において半導体基板か
ら第２の半導体層に向かう方向、あるいはその逆の方向
に沿って形成される。つまり、寄生ＪＦＥＴのソースま
たはドレイン側はスイッチング用のＭＩＳ（ＭＯＳ）ト
ランジスタのバックゲートに電気的に接続されている。
従って、埋込み層周囲の空乏層が拡がることにより上述
の目明き部分が閉塞して、寄生ＪＦＥＴがピンチオフ状
態になった場合には、該ＭＯＳトランジスタへの基板バ
イアスの供給は正常に行われなくなる可能性が生じる。
した構成によれば、メッシュ状に形成された埋込み層の
他の部分、すなわち目明き部分の近傍領域には、ｎ型の
埋込み層をゲートとし、ｐ型の半導体基板およびｐ型の
第２の半導体層をそれぞれソースおよびドレインとして
構成される寄生ＪＦＥＴが形成される。この寄生ＪＦＥ
Ｔのチャネル部は、該目明き部分において半導体基板か
ら第２の半導体層に向かう方向、あるいはその逆の方向
に沿って形成される。つまり、寄生ＪＦＥＴのソースま
たはドレイン側はスイッチング用のＭＩＳ（ＭＯＳ）ト
ランジスタのバックゲートに電気的に接続されている。
従って、埋込み層周囲の空乏層が拡がることにより上述
の目明き部分が閉塞して、寄生ＪＦＥＴがピンチオフ状
態になった場合には、該ＭＯＳトランジスタへの基板バ
イアスの供給は正常に行われなくなる可能性が生じる。
しかしながら、本発明のセル構造によれば、埋込み層を
包含するように形成されたｐ型の第１の半導体層の不純
物濃度は上述の寄生ＪＦＥＴのチャネル部がピンチオフ
しない程度に高濃度に設定されており、これによって、
問題となる空乏層近傍においては高制度のｐｎ接合領域
が形成される。すなわち、空乏層の拡がりは抑制され、
目明き部分において空乏層が連絡するという状態を回避
することができる。従って、寄生ＪＦＥＴのチャネル部
のピンチオフを防止して該寄生ＪＦＥＴの正常な動作を
維持することができるので、該ＭＯＳトランジスタへの
基板バイアスの供給を確実なものにして該ＭＯＳトラン
ジスタの動作信頼度を高めることが可能となる。
包含するように形成されたｐ型の第１の半導体層の不純
物濃度は上述の寄生ＪＦＥＴのチャネル部がピンチオフ
しない程度に高濃度に設定されており、これによって、
問題となる空乏層近傍においては高制度のｐｎ接合領域
が形成される。すなわち、空乏層の拡がりは抑制され、
目明き部分において空乏層が連絡するという状態を回避
することができる。従って、寄生ＪＦＥＴのチャネル部
のピンチオフを防止して該寄生ＪＦＥＴの正常な動作を
維持することができるので、該ＭＯＳトランジスタへの
基板バイアスの供給を確実なものにして該ＭＯＳトラン
ジスタの動作信頼度を高めることが可能となる。
また、基板とは電気的に絶縁された埋込み層を介して第
１の導電層（セルプレートに相当）にバイアス電圧を任
意に印加することができるので、セルプレート電位の自
由度が高まる。さらに、このセルプレート電位を適宜設
定することにより、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することが可能となる。
１の導電層（セルプレートに相当）にバイアス電圧を任
意に印加することができるので、セルプレート電位の自
由度が高まる。さらに、このセルプレート電位を適宜設
定することにより、キャパシタの印加電圧を低減して該
キャパシタの寿命低下を防止することが可能となる。
第１図には本発明の一実施例としてのＤＩＥＴセルの構
造が断面的に示される。
造が断面的に示される。
第１図において、 １はｐ型Siからなる半導体基板、 ２は５×1018cm-3程度の不純物濃度を有するｐ＋型Siの
高濃度領域、 ３は高濃度（ｐ＋型）領域２内でメッシュ状に形成され
た、1020cm-3程度の不純物濃度を有するｎ＋型Asの埋込
み層、 ４はｐ−型（低濃度）Siのエピタキシャル層、 ５はセル領域を画定するための SiO２からなるフィール
ド絶縁層、 ６はフィールド領域を含んで形成され底部が埋込み層３
内に達するトレンチ（溝）、 ７はトレンチ側面に形成された厚さ200 〜1000Å程度の
SiO２からなる絶縁層、 ８は厚さ1000Å程度で1019cm-3程度の不純物濃度を有す
るｎ＋型ポリSiからなるキャパシタの対向電極（セルプ
レート）、 ９は厚さ150 Å程度のSi３Ｎ４等からなるキャパシタの
誘電体層、 10は1020cm-3程度の不純物濃度を有するｎ＋型ポリSiか
らなるキャパシタの蓄積電極、 を示す。
高濃度領域、 ３は高濃度（ｐ＋型）領域２内でメッシュ状に形成され
た、1020cm-3程度の不純物濃度を有するｎ＋型Asの埋込
み層、 ４はｐ−型（低濃度）Siのエピタキシャル層、 ５はセル領域を画定するための SiO２からなるフィール
ド絶縁層、 ６はフィールド領域を含んで形成され底部が埋込み層３
内に達するトレンチ（溝）、 ７はトレンチ側面に形成された厚さ200 〜1000Å程度の
SiO２からなる絶縁層、 ８は厚さ1000Å程度で1019cm-3程度の不純物濃度を有す
るｎ＋型ポリSiからなるキャパシタの対向電極（セルプ
レート）、 ９は厚さ150 Å程度のSi３Ｎ４等からなるキャパシタの
誘電体層、 10は1020cm-3程度の不純物濃度を有するｎ＋型ポリSiか
らなるキャパシタの蓄積電極、 を示す。
絶縁層７によって側面が画定されたトレンチ６の底部が
埋込み層３にオーミックに接する対向電極（セルプレー
ト）８と、該セルプレートを有するトレンチ６の内面に
形成された誘電体層９と、蓄積電極10とによりメモリセ
ルのキャパシタが構成される。さらに、 11は SiO２からなるゲート絶縁層、 12A はチタンシリサイド（TiSi２）等からなる自己セル
のワード線（ゲート電極）、 12B は同じく隣接セルのワード線、 13は厚さ1000Å程度の SiO２からなる絶縁層、 14B および14B はそれぞれ1020cm-3程度の不純物濃度を
有するｎ＋型のソース領域およびドレイン領域、 14C はソース領域およびドレイン領域と同時に形成され
るｎ＋型領域、 を示す。
埋込み層３にオーミックに接する対向電極（セルプレー
ト）８と、該セルプレートを有するトレンチ６の内面に
形成された誘電体層９と、蓄積電極10とによりメモリセ
ルのキャパシタが構成される。さらに、 11は SiO２からなるゲート絶縁層、 12A はチタンシリサイド（TiSi２）等からなる自己セル
のワード線（ゲート電極）、 12B は同じく隣接セルのワード線、 13は厚さ1000Å程度の SiO２からなる絶縁層、 14B および14B はそれぞれ1020cm-3程度の不純物濃度を
有するｎ＋型のソース領域およびドレイン領域、 14C はソース領域およびドレイン領域と同時に形成され
るｎ＋型領域、 を示す。
エピタキシャル層４と、ゲート絶縁層11と、ワード線
（ゲート電極）12A と、ソース領域14A およびドレイン
領域14B とによりメモリセルのＭＯＳトランジスタが構
成される。さらに、 15A はｎ型不純物がドープされた例えばTiSi２からなる
導電層、 15B は同じくTiSi２からなり、トランジスタのドレイン
領域14B とキャパシタの蓄積電極10を電気的に接続する
導電層、 を示す。
（ゲート電極）12A と、ソース領域14A およびドレイン
領域14B とによりメモリセルのＭＯＳトランジスタが構
成される。さらに、 15A はｎ型不純物がドープされた例えばTiSi２からなる
導電層、 15B は同じくTiSi２からなり、トランジスタのドレイン
領域14B とキャパシタの蓄積電極10を電気的に接続する
導電層、 を示す。
この導電層15B により、キャパシタとトランジスタが接
続されてＤＲＡＭセルが構成される。さらに、 16は厚さ8000Å程度の SiO２からなる層間絶縁層、 17は配線用コンタクト窓、 18はソース領域14A にコンタクト窓17および導電層15A
を介してコンタクトし、層間絶縁層16上にワード線12A
、12B と直交する方向に延びるアルミニウム（A1）等
のビット線、 を示す。
続されてＤＲＡＭセルが構成される。さらに、 16は厚さ8000Å程度の SiO２からなる層間絶縁層、 17は配線用コンタクト窓、 18はソース領域14A にコンタクト窓17および導電層15A
を介してコンタクトし、層間絶縁層16上にワード線12A
、12B と直交する方向に延びるアルミニウム（A1）等
のビット線、 を示す。
第１図のセルの特徴は、埋込み層３の近傍、特に埋込み
層３とエピタキシャル層４との間に高濃度（ｐ＋型）領
域２が形成されていることである。
層３とエピタキシャル層４との間に高濃度（ｐ＋型）領
域２が形成されていることである。
一方、ｐ型の半導体基板１およびｐ型のエピタキシャル
層４をそれぞれソース、ドレインとし、ｎ型の埋込み層
３をゲートとして寄生ＪＦＥＴが構成される。この寄生
ＪＦＥＴのチャネル部は隣接する埋込み層３の間の部分
に位置している。つまり、この寄生ＪＦＥＴが正常に動
作している時は、半導体基板１に印加されるバイアス電
圧は該チャネル部を介してエピタキシャル層４、すなわ
ち本来のＭＯＳトランジスタのバックゲートに供給され
る。このチャネルの幅は、隣接する埋込み層の間の距
離、すなわち目明き部分の長さによって規定されるが、
セルの動作時においては埋込み層３の周囲に空乏層（図
示せず）が生じ、その分だけチャネル幅は狭くなる。も
ちろん、このチャネル幅がゼロになると寄生ＪＦＥＴは
ピンチオフ状態となる。
層４をそれぞれソース、ドレインとし、ｎ型の埋込み層
３をゲートとして寄生ＪＦＥＴが構成される。この寄生
ＪＦＥＴのチャネル部は隣接する埋込み層３の間の部分
に位置している。つまり、この寄生ＪＦＥＴが正常に動
作している時は、半導体基板１に印加されるバイアス電
圧は該チャネル部を介してエピタキシャル層４、すなわ
ち本来のＭＯＳトランジスタのバックゲートに供給され
る。このチャネルの幅は、隣接する埋込み層の間の距
離、すなわち目明き部分の長さによって規定されるが、
セルの動作時においては埋込み層３の周囲に空乏層（図
示せず）が生じ、その分だけチャネル幅は狭くなる。も
ちろん、このチャネル幅がゼロになると寄生ＪＦＥＴは
ピンチオフ状態となる。
しかしながら第１図セルの構成によれば、ｎ＋型の埋込
み層３と高濃度（ｐ＋型）領域２との界面には高濃度の
ｐｎ接合領域が構成される。従って、基板バイアス、セ
ルプレート電位、基板濃度等に応じて埋込み層３の周囲
に生じる空乏層の拡がりはこの高不純物濃度ｐ型層によ
り抑制される。つまり、メッシュ状に形成された埋込み
層の他の部分、すなわち目明き部分が空乏層の連絡によ
り閉塞するという事態を回避することができる。これに
よって、寄生ＪＦＥＴのピンチオフ状態の発生が防止さ
れ得るので、基板バイアスを本来のＭＯＳトランジスタ
に確実に供給することができ、該ＭＯＳトランジスタの
動作信頼度は高まる。
み層３と高濃度（ｐ＋型）領域２との界面には高濃度の
ｐｎ接合領域が構成される。従って、基板バイアス、セ
ルプレート電位、基板濃度等に応じて埋込み層３の周囲
に生じる空乏層の拡がりはこの高不純物濃度ｐ型層によ
り抑制される。つまり、メッシュ状に形成された埋込み
層の他の部分、すなわち目明き部分が空乏層の連絡によ
り閉塞するという事態を回避することができる。これに
よって、寄生ＪＦＥＴのピンチオフ状態の発生が防止さ
れ得るので、基板バイアスを本来のＭＯＳトランジスタ
に確実に供給することができ、該ＭＯＳトランジスタの
動作信頼度は高まる。
また、基板（基板バイアス、例えば−３Ｖ）とは電気的
に絶縁された埋込み層３を介して対向電極（セルプレー
ト）８にバイアス電圧（例えば２Ｖ）を任意に印加する
ことができるので、セルプレート電位の自由度が高ま
る。この場合、セル書込み電圧を０〜４Ｖとすると、キ
ャパシタの印加電圧は最大でも２Ｖとなり、誘電体層９
の損傷の可能性は激減する。これは、キャパシタの信頼
度が高まることを意味する。
に絶縁された埋込み層３を介して対向電極（セルプレー
ト）８にバイアス電圧（例えば２Ｖ）を任意に印加する
ことができるので、セルプレート電位の自由度が高ま
る。この場合、セル書込み電圧を０〜４Ｖとすると、キ
ャパシタの印加電圧は最大でも２Ｖとなり、誘電体層９
の損傷の可能性は激減する。これは、キャパシタの信頼
度が高まることを意味する。
次に、上記実施例によるＤＩＥＴセルの製造方法を、第
２図(a) 〜(g) に示す製造工程図を参照しながら説明す
る。
２図(a) 〜(g) に示す製造工程図を参照しながら説明す
る。
（第２図(a) 参照） まず通常の方法に従い、１Ωcm程度の比抵抗を有するｐ
型Siの半導体基板１面にマスクパターン（図示せず）を
用いて選択的に２×1015cm-2程度の高ドーズ量でAsをイ
オン注入し、活性化処理を行なってｎ＋型埋込み層３を
形成する。次いで、上記マスクパターンとは逆マスクの
パターンを用いて５×1014cm-2程度の高ドーズ量でSiを
イオン注入（加速電圧40KeV ）し、活性化処理を行なっ
て高濃度（ｐ＋型）領域２を形成する。ここで、該ｐ＋
型領域２は熱処理により基板１内に拡散して拡がり、埋
込み層３を包含する程度に形成される。なお、この高濃
度（ｐ＋型）領域２は、少なくとも埋込み層３から上の
部分に層状に形成されていれば十分であり、必ずしも埋
込み層３を包含するように形成される必要性はない。
型Siの半導体基板１面にマスクパターン（図示せず）を
用いて選択的に２×1015cm-2程度の高ドーズ量でAsをイ
オン注入し、活性化処理を行なってｎ＋型埋込み層３を
形成する。次いで、上記マスクパターンとは逆マスクの
パターンを用いて５×1014cm-2程度の高ドーズ量でSiを
イオン注入（加速電圧40KeV ）し、活性化処理を行なっ
て高濃度（ｐ＋型）領域２を形成する。ここで、該ｐ＋
型領域２は熱処理により基板１内に拡散して拡がり、埋
込み層３を包含する程度に形成される。なお、この高濃
度（ｐ＋型）領域２は、少なくとも埋込み層３から上の
部分に層状に形成されていれば十分であり、必ずしも埋
込み層３を包含するように形成される必要性はない。
（第２図(b) 参照） 次いで上記基板上に10Ωcm程度の比抵抗を有する厚さ２
〜３μｍ程度のｐ−型Siのエピタキシャル層４を形成
し、次いで素子形成領域上に選択酸化用の耐酸化膜し
て、例えばSi３Ｎ４層（またはSi３Ｎ４とSiＯ２との複
合層）21を形成し、これをマスクにしてエピタキシャル
層４の表面を酸化し、厚さ4000Åのフィールド絶縁層５
を形成する。
〜３μｍ程度のｐ−型Siのエピタキシャル層４を形成
し、次いで素子形成領域上に選択酸化用の耐酸化膜し
て、例えばSi３Ｎ４層（またはSi３Ｎ４とSiＯ２との複
合層）21を形成し、これをマスクにしてエピタキシャル
層４の表面を酸化し、厚さ4000Åのフィールド絶縁層５
を形成する。
（第２図(c) 参照） 次いで通常のリゾグラフィと反応性イオン・エッチング
（ＲＩＥ）を用いて、フィールド絶縁層５の一部を含め
て耐酸化領域に底部が埋込み層３内に達する深さのトレ
ンチ６を形成する。
（ＲＩＥ）を用いて、フィールド絶縁層５の一部を含め
て耐酸化領域に底部が埋込み層３内に達する深さのトレ
ンチ６を形成する。
次いで熱酸化を行なってトレンチ６の内面に例えば厚さ
800 Å程度のキャパシタ画定隔離用のSiＯ２絶縁層７を
形成する。この厚さは特に制約はないが、余り厚過ぎる
とトレンチの実効寸法が小さくなるので、1000Å以下が
望ましい。
800 Å程度のキャパシタ画定隔離用のSiＯ２絶縁層７を
形成する。この厚さは特に制約はないが、余り厚過ぎる
とトレンチの実効寸法が小さくなるので、1000Å以下が
望ましい。
ついでＲＩＥ処理によりトレンチ６の底部の絶縁層７を
選択的に除去し、異方性エッチングを行い、この部分に
埋込み層３面を露出させる。
選択的に除去し、異方性エッチングを行い、この部分に
埋込み層３面を露出させる。
（第２図(d) 参照） 次いで、トレンチ６の内面を含む基板面全面に化学気相
成長（ＣＶＤ）法を用いて厚さ1000Å程度のｎ＋型ポリ
Si層を形成し、ＰＩＥ処理により基板面上の該ｎ＋型ポ
リSi層を除去し、トレンチ６の側壁面にｎ＋型ポリSiか
らなる対向電極（セルプレート）８を残留形成する。そ
してこの後、若干の溶液エッチングまたはプラズマエッ
チングを行なってトレンチ６の開口部付近のポリSi層を
除去し、対向電極（セルプレート）８を上端部をトレン
チ６の開口面より奥へ例えば１μｍ程度後退させる。こ
れは、キャパシタ耐圧の向上に有利なためである。
成長（ＣＶＤ）法を用いて厚さ1000Å程度のｎ＋型ポリ
Si層を形成し、ＰＩＥ処理により基板面上の該ｎ＋型ポ
リSi層を除去し、トレンチ６の側壁面にｎ＋型ポリSiか
らなる対向電極（セルプレート）８を残留形成する。そ
してこの後、若干の溶液エッチングまたはプラズマエッ
チングを行なってトレンチ６の開口部付近のポリSi層を
除去し、対向電極（セルプレート）８を上端部をトレン
チ６の開口面より奥へ例えば１μｍ程度後退させる。こ
れは、キャパシタ耐圧の向上に有利なためである。
なお、上記エッチング処理を完了した時点で、トレンチ
６底部の埋込み層３の露出面上にｎ＋型ポリSi層が残留
しても差し支えない。
６底部の埋込み層３の露出面上にｎ＋型ポリSi層が残留
しても差し支えない。
ここで、ｎ＋型埋込み層３に下部が接し電気的に接続さ
れたｎ＋型ポリSiの対向電極（セルプレート）８が形成
される。
れたｎ＋型ポリSiの対向電極（セルプレート）８が形成
される。
（第２図(e) 参照） 次いで対向電極８の表面を50Å程度酸化（図示せず）し
た後、トレンチ６の内面を含む基板上に例えば厚さ100
Å程度のSi３Ｎ４層からなる誘電体層９を形成する。こ
の誘電体層は、酸素雰囲気中でアニールすることにより
絶縁耐圧が向上することが知られている。
た後、トレンチ６の内面を含む基板上に例えば厚さ100
Å程度のSi３Ｎ４層からなる誘電体層９を形成する。こ
の誘電体層は、酸素雰囲気中でアニールすることにより
絶縁耐圧が向上することが知られている。
次いで、誘電体層９を有するトレンチ６内を含む基板上
に、トレンチを充分に埋める程度の厚さに、砒素または
燐を高濃度にドープしたｎ＋型ポリSi層を成長させ、次
いで異方性のエッチング処理により基板上の該ｎ＋型ポ
リSi層を除去し、トレンチ６内を誘電体層９を介して完
全に埋めるｎ＋型ポリSi層からなる蓄積電極10を形成す
る。
に、トレンチを充分に埋める程度の厚さに、砒素または
燐を高濃度にドープしたｎ＋型ポリSi層を成長させ、次
いで異方性のエッチング処理により基板上の該ｎ＋型ポ
リSi層を除去し、トレンチ６内を誘電体層９を介して完
全に埋めるｎ＋型ポリSi層からなる蓄積電極10を形成す
る。
この場合、マスク工程を用いないでトレンチ６内のみに
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチ型キャパシタの占有面積は縮小され
る。
セルフアライメント的に蓄積電極を形成することができ
るので、トレンチ型キャパシタの占有面積は縮小され
る。
次いで、基板面上に表出している誘電体層９を除去し、
更に選択酸化時に用いたSi３Ｎ４層21を除去する。なお
ここで、基板面にはトランジスタを形成する活性領域と
トレンチ６に埋込まれた蓄積電極10の上面が表出する
が、前述したように対向電極の上端部はトレンチ６の開
口面から後退して形成されているので、蓄積電極10のパ
ターニングの際多少オーバーエッチングになっても対向
電極８の上端部が表出することはなく、従って、キャパ
シタ耐圧の劣化あるいはキャパシタショート障害が発生
することはない。
更に選択酸化時に用いたSi３Ｎ４層21を除去する。なお
ここで、基板面にはトランジスタを形成する活性領域と
トレンチ６に埋込まれた蓄積電極10の上面が表出する
が、前述したように対向電極の上端部はトレンチ６の開
口面から後退して形成されているので、蓄積電極10のパ
ターニングの際多少オーバーエッチングになっても対向
電極８の上端部が表出することはなく、従って、キャパ
シタ耐圧の劣化あるいはキャパシタショート障害が発生
することはない。
（第２図(f) 参照） 次いで、通常のＭＯＳトランジスタの形成方法に従いエ
ピタキシャル層４の表面を酸化し、メモリセルのＭＯＳ
トランジスタおよび周辺回路のＭＯＳトランジスタのゲ
ート絶縁層として例えば厚さ220 Å程度のSiＯ２からな
る絶縁層11を形成する。この際900 ℃程度の低温で酸化
を行うと、蓄積電極10の表面のゲート絶縁層11は600 Å
程度の厚さになる。
ピタキシャル層４の表面を酸化し、メモリセルのＭＯＳ
トランジスタおよび周辺回路のＭＯＳトランジスタのゲ
ート絶縁層として例えば厚さ220 Å程度のSiＯ２からな
る絶縁層11を形成する。この際900 ℃程度の低温で酸化
を行うと、蓄積電極10の表面のゲート絶縁層11は600 Å
程度の厚さになる。
次いで、ゲート材料例えば2000Å程度の厚さのチタンシ
リサイド（TiSi２）層を被着し、パターニングを行なっ
てTiSi２からなるワード線12A 、12B 等を形成し、次い
で公知の方法により該ワード線12A 、12B 等の表面を厚
さ1000Å程度のSiＯ２からなる絶縁層13で被覆する。
リサイド（TiSi２）層を被着し、パターニングを行なっ
てTiSi２からなるワード線12A 、12B 等を形成し、次い
で公知の方法により該ワード線12A 、12B 等の表面を厚
さ1000Å程度のSiＯ２からなる絶縁層13で被覆する。
次いで、エピタキシャル層４および蓄積電極10の表面に
ワード線（ゲート電極）12A をマスクにしてボロン(B)
を選択的にイオン注入してｎ＋型のソース領域14A およ
びドレイン領域14B を形成する。この際トレンチ６内に
埋込まれた蓄積電極10にもｎ＋型領域14C が形成され
る。
ワード線（ゲート電極）12A をマスクにしてボロン(B)
を選択的にイオン注入してｎ＋型のソース領域14A およ
びドレイン領域14B を形成する。この際トレンチ６内に
埋込まれた蓄積電極10にもｎ＋型領域14C が形成され
る。
次いで、ウエットエッチング等によりソース領域14A 、
ドレイン領域14B および蓄積電極10のｎ＋型領域14C の
表面を露出させた後、該基板上に厚さ3000Å程度のチタ
ン(Ti)層をスパッタ法等により形成し、所定の熱処理を
行なって上記シリコン露出面に接する領域のTi層を選択
的にシリサイド化し、次いでシリサイド化していないTi
層を選択的にエッチング除去して、チタンシリサイドか
らなる導電層15A 、15B を形成する。この際、ドレイン
領域14B と蓄積電極10のｎ＋型領域14C は導電層15B に
より電気的に接続される。
ドレイン領域14B および蓄積電極10のｎ＋型領域14C の
表面を露出させた後、該基板上に厚さ3000Å程度のチタ
ン(Ti)層をスパッタ法等により形成し、所定の熱処理を
行なって上記シリコン露出面に接する領域のTi層を選択
的にシリサイド化し、次いでシリサイド化していないTi
層を選択的にエッチング除去して、チタンシリサイドか
らなる導電層15A 、15B を形成する。この際、ドレイン
領域14B と蓄積電極10のｎ＋型領域14C は導電層15B に
より電気的に接続される。
なお、ｎ＋型領域14C はシリコン露出面上へのポリSiの
選択成長技術によって形成してもよい。
選択成長技術によって形成してもよい。
（第２図(g) 参照） 最後に、通常の方法により、基板全面に層間絶縁層16を
被着し、ソース領域14A およびドレイン領域14B 上に配
線用のコンタクト窓17を明け、A1からなるビット線18を
形成する。
被着し、ソース領域14A およびドレイン領域14B 上に配
線用のコンタクト窓17を明け、A1からなるビット線18を
形成する。
なお、上述した実施例においてはｎチャネル型のセルに
ついて説明したが、それに限らず、逆のｐチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。
ついて説明したが、それに限らず、逆のｐチャネル型の
セルについても同様に適用され得ることは明らかであろ
う。
以上説明したように本発明のＤＲＡＭ装置によれば、Ｍ
ＯＳトランジスタへの基板バイアスの供給を確実なもの
にし、該ＭＯＳトランジスタの動作信頼度を高めること
ができると共に、従来のＤＩＥＴセルにおけるセルプレ
ートの電位に自由度を与え、キャパシタの印加電圧を低
減して該キャパシタの寿命低下を防止することができ
る。
ＯＳトランジスタへの基板バイアスの供給を確実なもの
にし、該ＭＯＳトランジスタの動作信頼度を高めること
ができると共に、従来のＤＩＥＴセルにおけるセルプレ
ートの電位に自由度を与え、キャパシタの印加電圧を低
減して該キャパシタの寿命低下を防止することができ
る。
第１図は本発明の一実施例としてのＤＩＥＴセルの構造
を示す断面図、 第２図(a) 〜(g) は第１図のＤＩＥＴセルの製造工程
図、 第３図(a) および(b) は従来形の一例としてのトレンチ
型キャパシタを有するＤＲＡＭセルの構成を示す図で、
(a) は模式断面図、(b) は等価回路図、 第４図(a) および(b) は従来形の他の例としてのＤＩＥ
Ｔセルの構成を示す図で、(a) は模式断面図、(b) は等
価回路図、 第５図(a) および(b) は従来形のさらに他の例としての
ＤＩＥＴセルの構成を示す図で、(a) は模式断面図、
(b) は等価回路図、 第６図は第５図のセルの埋込み層とトレンチのパターン
形状の一例を示す模式平面図、 第７図(a) 〜(c) は第５図のセルにおける問題点を説明
するための図で、(a) は第６図の主要部の拡大平面図、
(b) は平面図(a) のＢ−Ｂ線から見た断面図、(c) は寄
生ＪＦＥＴを含めた第５図のセルの等価回路図、 である。 （符号の説明） １……半導体基板、２……高濃度（ｐ＋型）領域、３…
…埋込み層、４……エピタキシャル層、５……フィール
ド絶縁層、６……トレンチ、７……絶縁層、８……第１
の導電層（対向電極）、９……誘電体層、10……第２の
導電層（蓄積電極）、11……ゲート絶縁層、12A ……自
己セルのワード線（ゲート電極）、12B ……隣接セルの
ワード線、13……絶縁層、14A ……ソース領域、14B …
…ドレイン領域、14C ……ｎ＋型領域、15A ……導電
層、15B ……導電層、16……層間絶縁層、17……コンタ
クト窓、18……ビット線。
を示す断面図、 第２図(a) 〜(g) は第１図のＤＩＥＴセルの製造工程
図、 第３図(a) および(b) は従来形の一例としてのトレンチ
型キャパシタを有するＤＲＡＭセルの構成を示す図で、
(a) は模式断面図、(b) は等価回路図、 第４図(a) および(b) は従来形の他の例としてのＤＩＥ
Ｔセルの構成を示す図で、(a) は模式断面図、(b) は等
価回路図、 第５図(a) および(b) は従来形のさらに他の例としての
ＤＩＥＴセルの構成を示す図で、(a) は模式断面図、
(b) は等価回路図、 第６図は第５図のセルの埋込み層とトレンチのパターン
形状の一例を示す模式平面図、 第７図(a) 〜(c) は第５図のセルにおける問題点を説明
するための図で、(a) は第６図の主要部の拡大平面図、
(b) は平面図(a) のＢ−Ｂ線から見た断面図、(c) は寄
生ＪＦＥＴを含めた第５図のセルの等価回路図、 である。 （符号の説明） １……半導体基板、２……高濃度（ｐ＋型）領域、３…
…埋込み層、４……エピタキシャル層、５……フィール
ド絶縁層、６……トレンチ、７……絶縁層、８……第１
の導電層（対向電極）、９……誘電体層、10……第２の
導電層（蓄積電極）、11……ゲート絶縁層、12A ……自
己セルのワード線（ゲート電極）、12B ……隣接セルの
ワード線、13……絶縁層、14A ……ソース領域、14B …
…ドレイン領域、14C ……ｎ＋型領域、15A ……導電
層、15B ……導電層、16……層間絶縁層、17……コンタ
クト窓、18……ビット線。
Claims (1)
- 【請求項１】一導電型の半導体基板(1) と、 該半導体基板に形成された一導電型の第１の半導体層
(2) と、 該第１の半導体層内でメッシュ状に形成された逆導電型
の埋込み層(3) と、 該埋込み層を有する該第１の半導体層上に形成された一
導電型の第２の半導体層(4) と、 該第２および第１の半導体層を貫通して該埋込み層に達
するように形成されたトレンチ(6) の内部に絶縁層(7)
を介して形成されたキャパシタと、 該第２の半導体層に形成され該キャパシタに対し電荷の
充放電のスイッチングを行うＭＩＳトランジスタとを具
備し、 該キャパシタは、該絶縁層を覆って被膜状に形成され該
埋込み層を介して所定のバイアス電圧が印加されるよう
に該埋込み層にオーミックに接続された逆導電型の第１
の導電層(8) と、該第１の導電層を有する該トレンチの
内面全域に被膜状に形成された誘電体層(9) と、該誘電
体層を有するトレンチ内に埋込み形成され該ＭＩＳトラ
ンジスタのソース領域またはドレイン領域のいずれか一
方の領域(14B) にオーミックに接続された逆導電型の第
２の導電層(10)と、を有し、 該第１の半導体層(2) は、該半導体基板(1) と該埋込み
層(3) と該第２の半導体層(4) とにより構成される寄生
の接合ゲート型トランジスタのチャネル部がピンチオフ
しない程度に高濃度に形成されている、 ダイナミックランダムアクセスメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058725A JPH0646651B2 (ja) | 1987-03-16 | 1987-03-16 | ダイナミツクランダムアクセスメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62058725A JPH0646651B2 (ja) | 1987-03-16 | 1987-03-16 | ダイナミツクランダムアクセスメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63226058A JPS63226058A (ja) | 1988-09-20 |
| JPH0646651B2 true JPH0646651B2 (ja) | 1994-06-15 |
Family
ID=13092478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62058725A Expired - Fee Related JPH0646651B2 (ja) | 1987-03-16 | 1987-03-16 | ダイナミツクランダムアクセスメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0646651B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0797627B2 (ja) * | 1987-12-21 | 1995-10-18 | 株式会社日立製作所 | 半導体装置 |
| DE4125199C2 (de) * | 1991-07-30 | 1994-04-28 | Siemens Ag | Kompakte Halbleiterspeicheranordnung, Verfahren zu deren Herstellung und Speichermatrix |
| US7294543B2 (en) | 2006-03-22 | 2007-11-13 | International Business Machines Corporation | DRAM (Dynamic Random Access Memory) cells |
-
1987
- 1987-03-16 JP JP62058725A patent/JPH0646651B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経マイクロデバイス１９８７年１月号（昭和６２−１−１発行第１９号）ＰＰ．５９−７３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63226058A (ja) | 1988-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |