JP2621821B2

JP2621821B2 - 半導体記憶装置の容量素子の製造方法

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Publication number: JP2621821B2
Application number: JP7045604A
Authority: JP
Inventors: 貞之大西; 公一安藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-03-06
Filing date: 1995-03-06
Publication date: 1997-06-18
Anticipated expiration: 2012-06-18
Also published as: US5691220A; JPH08241964A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＤＲＡＭのスタックド型
の容量素子の製造方法に関する。

【０００２】

【従来の技術】ＤＲＡＭの高集積化に伴ない、メモリ・
セルを構成する１つの容量素子あたりの蓄積電荷を減少
させずにメモリ・セルの面積（容量素子の占有面積）を
縮小させる改良がなされてきた。その改良の１つが容量
絶縁膜の薄膜化であり、他のひとつが例えばスタックド
型に代表される容量素子構造の３次元化である。現在要
求されている容量絶縁膜の膜厚は、酸化シリコン膜に換
算した膜厚（酸化シリコン膜の比誘電率である３．８２
によって、容量素子の容量値を換算した膜厚）が約５ｎ
ｍである。また、現在要求されている１メモリ・セル当
りの蓄積電荷容量は、ソフトエラー耐性等の問題から、
３０ｆＦ程度必要である。

【０００３】ＤＲＡＭの製造工程の断面模式図である図
７を参照すると、従来のＤＲＡＭのスタックド型の容量
素子は、以下のように形成される。

【０００４】まず、ｐ型シリコン基板１１ｂ表面に、フ
ィールド酸化膜１３ｂとゲート酸化膜１５ｂとがそれぞ
れ選択的に形成される。ワード線を兼るゲート電極１７
ｂが形成された後、ソース・ドレイン領域であるｎ型拡
散層１９Ａｂ，１９Ｂｂが形成される。全面に層間絶縁
膜２１ｂが形成された後、この層間絶縁膜２１ｂ（およ
びゲート酸化膜１５ｂ）を貫通してｎ型拡散層１９Ａｂ
に達するノード・コンタクト孔２３ｂが形成される〔図
７（ａ）〕。

【０００５】次に、減圧化学気相成長（ＬＰＣＶＤ）法
により、膜厚１５０ｎｍ程度の第１のノンドープ多結晶
シリコン膜が全面に堆積される。このノンドープ多結晶
シリコン膜を導電体にするために、導電型不純物がこの
多結晶シリコン膜に熱拡散もしくはイオン注入法により
導入される。その際、ｐ型不純物では上記ｎ型拡散層１
９Ａｂとの間にｐｎ接合を形成するという障害が生じる
ため、燐（Ｐ）が導入され、この多結晶シリコン膜はｎ
型多結晶シリコン膜３５ｂとなる〔図７（ｂ）〕。ｎ型
多結晶シリコン膜３５ｂのＰの濃度は、約１０²⁰ｃｍ^-3
である。

【０００６】続いて、上記ｎ型多結晶シリコン膜３５ｂ
が所望の形状にパターニングされ、ｎ型多結晶シリコン
膜３５ｂａとなる。さらに、ＬＰＣＶＤ法により全面に
窒化シリコン膜４１ｂが堆積され、ウェット酸化法によ
りこの窒化シリコン膜４１ｂ表面が酸化シリコン膜４３
ｂに変換される。容量絶縁膜は、これら窒化シリコン膜
４１ｂ，酸化シリコン膜４３ｂから構成される。このと
き、これら窒化シリコン膜４１ｂ，酸化シリコン膜４３
ｂの膜厚は、容量絶縁膜の酸化シリコン膜に換算した膜
厚が約５ｎｍになるように、設定される〔図７
（ｃ）〕。

【０００７】引き続いて、ＬＰＣＶＤ法により、膜厚１
５０ｎｍ程度の第２のノンドープ多結晶シリコン膜が全
面に堆積され、このノンドープ多結晶シリコン膜にＰの
導入が行なわれ、ｎ型多結晶シリコン膜５３ｂが形成さ
れる〔図７（ｄ）〕。図示は省略するが、その後、第２
の層間絶縁膜の堆積，ビット・コンタクト孔の形成，ビ
ット線等の形成等が行なわれ、所望のメモリ・セルを有
するＤＲＡＭの形成が完了する。

【０００８】

【発明が解決しようとする課題】上記容量素子では、容
量絶縁膜の膜厚は酸化シリコン膜換算で約５ｎｍ（ただ
し、理論値ではなく，経験値である）まで薄膜化して使
用することができる。しかしながら、それよりも薄膜化
すると、容量絶縁膜中を流れるリーク電流が増大してし
まい、容量素子として使用することができないという問
題がある。これは、容量絶縁膜が非常に薄い場合、直接
トンネル型の伝導により、この容量絶縁膜中に電子が流
れるためである。

【０００９】仕事関数等を考慮したエネルギー・バンド
図である図８を参照すると、上記容量素子の容量絶縁膜
は、エネルギー・ギャップ（禁制帯の幅）が約８ｅＶの
酸化シリコン膜４３ｂとエネルギー・ギャップが約５ｅ
Ｖの窒化シリコン膜４１ｂとからなる。酸化シリコン膜
４３ｂの伝導帯下端と窒化シリコン膜４１ｂの伝導帯下
端との差は約１ｅＶであり、酸化シリコン膜４３ｂの伝
導帯下端とｎ型多結晶シリコン膜５３ｂのフェルミ準位
Ｅ_Fとの差は約３ｅＶである。

【００１０】ＤＲＡＭにおいては、上部電極は常時Ｖ_CC
／２（Ｖ）の電圧に印加され、下部電極は０〜Ｖ
_CC（Ｖ）の範囲以内の電圧に印加される。容量素子のリ
ーク電流を論じる必要があるのは、上部電極と下部電極
との間に電位差がある場合である。上記２層の絶縁膜か
らなる容量絶縁膜を酸化シリコン膜に換算したときの模
式的なエネルギー・バンド図である図９を参照すると、
下部電極が上部電極に対して０Ｖ，１Ｖ，および−１Ｖ
の電位差を有するときのエネルギー障壁高さが得られ
る。上部電極と下部電極とが等電位の場合、ｎ型多結晶
シリコン膜５３から構成された上部電極は、約３ｅＶの
エネルギー障壁高さを有すると言える〔図９（ａ）〕。
（なお、図９（ａ）は図８を模式化したものである。）
下部電極が上部電極に対して１Ｖの電位差を有する場
合、上部電極の容量絶縁膜に対する約３ｅＶのエネルギ
ー障壁高さが、直接トンネル型のリーク電流に関与する
〔図９（ｂ）〕。下部電極が上部電極に対して−１Ｖの
電位差を有する場合、下部電極の容量絶縁膜に対する約
３ｅＶのエネルギー障壁高さが、直接トンネル型のリー
ク電流に関与する〔図９（ｃ）〕。これらの結果から、
上記容量素子では、上部電極と下部電極との電位差の正
負にかかわらず、直接トンネル型のリーク電流に関与す
るエネルギー障壁高さは約３ｅＶである。上記容量絶縁
膜の膜厚が酸化シリコン膜換算で約５ｎｍまでしか薄膜
化できないのは、この約３ｅＶのエネルギー障壁高さの
ためである。

【００１１】したがって、本発明の半導体記憶装置の容
量素子の製造方法の目的は、容量素子の電極間リーク電
流を増大させずに容量絶縁膜の膜厚化を容易にする製造
方法を提供することにある。

【００１２】

【課題を解決するための手段】本発明の半導体記憶装置
の容量素子の製造方法は、ｐ型シリコン基板表面にｎチ
ャネルＭＯＳトランジスタを形成し、これらのｎチャネ
ルＭＯＳトランジスタを含めてこのｐ型シリコン基板表
面を覆う層間絶縁膜を形成し、この層間絶縁膜を貫通し
てこれらのｎチャネルＭＯＳトランジスタのソース・ド
レイン領域をなすｎ型拡散層の一方に達するノード・コ
ンタクト孔を形成する工程と、上記ｎ型拡散層に直接に
接触し，上記ノード・コンタクト孔内の少なくとも一部
を充填する姿態を有する金属膜を形成する工程と、全面
に第１のｐ型多結晶シリコン膜を形成し、この第１のｐ
型多結晶シリコン膜をパターニングして、これらの第１
のｐ型多結晶シリコン膜と上記金属膜とからなる下部電
極を形成する工程と、上記下部電極を直接に覆う容量絶
縁膜を形成する工程と、上記容量絶縁膜を直接に覆うノ
ンドープの多結晶シリコン膜を形成し、ＢＦ₂のイオン
注入によりこのノンドープの多結晶シリコン膜を第２の
ｐ型多結晶シリコン膜に変換する工程と、少なくとも上
記第２のｐ型多結晶シリコン膜を含んでなる上部電極を
形成する工程とを有している。

【００１３】好ましくは、上記上部電極が、上記第２の
ｐ型多結晶シリコン膜と、この第２のｐ型多結晶シリコ
ン膜上に形成された第２の金属膜とからなる。

【００１４】

【実施例】まず、本発明の実施例の説明に先だって、本
発明の背面および本発明に至る経過について説明する。

【００１５】本発明者は、上部電極の上面および下部電
極の底面がそれぞれｎ型多結晶シリコン膜からなる従来
のＤＲＡＭのスタックド型の容量素子における上部電極
と下部電極との間のリーク電流に起因したこの容量素子
の容量絶縁膜の膜厚の薄膜化の困難性を解決する発明
を、先に特願平５−２２１５６４号明細書（平成５年９
月７日出願）おいて出願した。上記特許願の発明におい
て、本発明者は、容量素子の上部電極の底面および下部
電極の上面の少なくとも一方をｐ型シリコン膜から構成
することにより、上記課題の解決が理論的に可能である
（従来構造の容量素子の容量絶縁膜の膜厚に対して、
０．８７倍に薄膜化することが可能である）ことを示し
た。本発明者等は、上記特許願の発明をさらに詳細に検
討した。その結果、特に容量素子の上部電極の底面およ
び下部電極の上面がそれぞれｐ型多結晶シリコン膜から
なる場合、電極間リーク電流に関しては、理論値以上の
効果があり、さらにその効果の度合は上部電極の少なく
とも底面を構成するｐ型多結晶シリコン膜の製法に大き
く依存することを見い出した。

【００１６】次に、本発明について図面を参照して説明
する。

【００１７】スタックド型の容量素子の製造工程の断面
模式図である図１を参照すると、本発明の一実施例の容
量素子は、以下のように形成される。

【００１８】まず、ｐ型シリコン基板１１ａ表面に、フ
ィールド酸化膜１３ａとゲート酸化膜１５ａとがそれぞ
れ選択的に形成される。ワード線を兼るゲート電極１７
ａが形成された後、ソース・ドレイン領域であるｎ型拡
散層１９Ａａ，１９Ｂａが形成される。全面に層間絶縁
膜２１ａが形成された後、この層間絶縁膜２１ａ（およ
びゲート酸化膜１５ａ）を貫通してｎ型拡散層１９Ａａ
に達するノード・コンタクト孔２３ａが形成される〔図
１（ａ）〕。

【００１９】次に、選択成長法もしくはスパッタ法とエ
ッチバック等とにより、上記ノード・コンタクト孔２３
ａ内に例えばタングステンからなる金属膜３１ａが形成
される〔図１（ｂ）〕。金属膜３１ａとしては、タング
ステンの他にモリブデン，銅，窒化チタン等を用いるこ
ともできる。

【００２０】続いて、ＬＰＣＶＤ法により、膜厚１５０
ｎｍ程度の第１のノンドープ多結晶シリコン膜（図示せ
ず）が全面に堆積される。この第１のノンドープ多結晶
シリコン膜を導電体にするために、この第１のノンドー
プ多結晶シリコン膜に例えば３０ＫｅＶ，５×１０¹⁵ｃ
ｍ^-2の条件でＢＦ₂のイオン注入が行なわれ、この第１
のノンドープ多結晶シリコン膜が（第１の）ｐ型多結晶
シリコン膜３３ａとなる〔図１（ｃ）〕。このｐ型多結
晶シリコン膜３３ａのボロン（Ｂ）濃度は、約１０²⁰ｃ
ｍ^-3である。なお、上記第１のノンドープ多結晶シリコ
ン膜をｐ型化する方法は、ＢＦ₂のイオン注入に限定さ
れるものではなく、ボロン（Ｂ）のイオン注入もしくは
Ｂの熱拡散でもより。

【００２１】引き続いて、上記ｐ型多結晶シリコン膜３
３ａが所望の形状にパターニングされ、ｐ型多結晶シリ
コン膜３３ａａとなる。これにより、金属膜３１ａおよ
びｐ型多結晶シリコン膜３３ａａからなる本実施例の容
量素子の下部電極が形成される。これらの下部電極はそ
れぞれノード・コンタクト孔２３ａを介して、それぞれ
ｎ型拡散層１９Ａａに接続される。なお、ｐ型多結晶シ
リコン膜３３ａａとｎ型拡散層１９Ａａとを直接に接続
させずにこれらの間に金属膜３１ａを介在させるのは、
下部電極とｎ型拡散層１９Ａａとの接続部にｐｎ接合が
形成されるのを避けるためである。さらに、ＬＰＣＶＤ
法により全面に所要膜厚の窒化シリコン膜４１ａが堆積
され、ウェット酸化法によりこの窒化シリコン膜４１ａ
表面が所要膜厚の酸化シリコン膜４３ａに変換される。
本実施例の容量絶縁膜は、これら窒化シリコン膜４１
ａ，酸化シリコン膜４３ａから構成される。窒化シリコ
ン膜４１ａの上記所要膜厚および酸化シリコン膜４３ａ
の上記所要膜厚は、容量絶縁膜に要求される酸化シリコ
ン膜換算膜厚から設定される〔図１（ｄ）〕。

【００２２】さらに、ＬＰＣＶＤ法により全面に膜厚１
５０ｎｍ程度のノンドープ多結晶シリコン膜５１ａが堆
積される〔図１（ｅ）〕。このノンドープ多結晶シリコ
ン膜５１ａに例えば３０ＫｅＶ，５×１０¹⁵ｃｍ^-2の条
件でＢＦ₂のイオン注入が行なわれ、ｐ型多結晶シリコ
ン膜５１ａａが形成される〔図１（ｆ）〕。このｐ型多
結晶シリコン膜５１ａａのＢの濃度も、約１０²⁰ｃｍ^-3
である。続いて、図示は省略するが、（例えばビット・
コンタクト孔等を通過させるための）ｐ型多結晶シリコ
ン膜５１ａａの所定領域での開口部の形成，第２の層間
絶縁膜の堆積，第２の層間絶縁膜および層間絶縁膜２１
ａを貫通してｎ型拡散層１９Ｂａに達するビット・コン
タクト孔の形成，これらのビット・コンタクト孔を介し
てそれぞれこれらのｎ型拡散層１９Ｂａに接続されるビ
ット線等の形成等が行なわれ、本実施例による容量素子
を有するＤＲＡＭの形成が完了する。

【００２３】なお、上記一実施例の上部電極は、ｐ型多
結晶シリコン膜５１ａａのみから構成されているが、ｐ
型多結晶シリコン膜５１ａａとこれを覆う第２の金属膜
とからなる積層構造にしてもよい。また、上記第１の実
施例はスタックド型の容量素子に関するものであるが、
トレンチ・スタックド型の容量素子に対しても本実施例
は適用できる。

【００２４】上記一実施例による容量素子の容量絶縁膜
の膜厚を薄膜化に対する理論点な考察を行なう。

【００２５】仕事関数等を考慮したエネルギー・バンド
図である図２を参照すると、上記一実施例の容量素子の
容量絶縁膜は、エネルギー・ギャップ（禁制帯の幅）が
約８ｅＶの酸化シリコン膜４３ａとエネルギー・ギャッ
プが約５ｅＶの窒化シリコン膜４１ａとからなる。酸化
シリコン膜４３ａの伝導帯下端と窒化シリコン膜４１ａ
の伝導帯下端との差は約１ｅＶであり、酸化シリコン膜
４３ａの伝導帯下端と上部電極であるｐ型多結晶シリコ
ン膜５１ａａのフェルミ準位Ｅ_Fとの差は約４ｅＶであ
る。同様に、酸化シリコン膜４３ａの伝導帯下端と下部
電極を構成するｐ型多結晶シリコン膜３３ａａのＥ_Fと
の差は約４ｅＶである。ｐ型多結晶シリコン膜３３ａａ
およびｐ型多結晶シリコン膜５１ａａでは、Ｅ_Fと価電
子帯上端のエネルギー準位（Ｅ_V）が概ね等しく、Ｅ_F
と伝導帯下端のエネルギー準位Ｅ_cとの差は約１．１ｅ
Ｖであり、禁制帯は約１．１ｅＶの幅を有している。

【００２６】前述したように、ＤＲＡＭにおいては、上
部電極は常時Ｖ_CC／２（Ｖ）の電圧に印加され、下部電
極は０〜Ｖ_CC（Ｖ）の範囲以内の電圧に印加される。ま
た、Ｖ_CCは通常２Ｖである。容量素子のリーク電流を論
じる必要があるのは、ｐ型多結晶シリコン膜５１ａａか
らなる上部電極とｐ型多結晶シリコン膜３３ａａを含ん
でなる下部電極との間に電位差がある場合である。上記
窒化シリコン膜４１ａおよび酸化シリコン膜４３ａの２
層の絶縁膜からなる容量絶縁膜を酸化シリコン膜に換算
したときの模式的なエネルギー・バンド図である図３を
参照すると、以下のことが明確になる。

【００２７】上部電極と下部電極とが等電位の場合、ｐ
型多結晶シリコン膜５１ａａから構成された上部電極
は、約４ｅＶのエネルギー障壁高さを有すると言える
〔図３（ａ）〕。（なお、図３（ａ）は図２を模式化し
たものである。）下部電極が上部電極に対して１Ｖの電
位差を有する場合、上部電極の容量絶縁膜に対するエネ
ルギー障壁高さは約４ｅＶである。この電位差が１．１
Ｖより小さい正の値のとき、ｐ型多結晶シリコン膜５１
ａａのＥ_Fの値は、ｐ型多結晶シリコン膜３３ａａの禁
制帯に位置する値であるため、直接トンネル型のリーク
電流は、極めて小さくなる〔図３（ｂ）〕。下部電極が
上部電極に対して−１Ｖの電位差を有する場合、下部電
極の容量絶縁膜に対するエネルギー障壁高さも約４ｅＶ
である。この電位差が−１．１Ｖより大きな負の値のと
き、ｐ型多結晶シリコン膜３３ａａのＥ_Fの値は、ｐ型
多結晶シリコン膜５１ａａの禁制帯に位置する値である
ため、直接トンネル型のリーク電流は、極めて小さくな
る〔図３（ｃ）〕。

【００２８】上記一実施例の上記容量素子では、上記の
結果から、上部電極と下部電極との電位差が−１．１Ｖ
より大きく１．１Ｖより小さい場合には、従来技術に比
べて直接トンネル型のリーク電流は極めて小さい。ま
た、この電位差が例えば１．１Ｖ以上，あるいは−１．
１Ｖ以下のとき、直接トンネル型のリーク電流に関与す
るエネルギー障壁高さは約４ｅＶである。絶縁膜の膜厚
をＴ，エネルギー障壁高さをφとすると、直接トンネル
確率は、ｅｘｐ〔−Ｔ・（φ）^1/2〕に比例する。以上
の考察の結果から、理論的には、次のようになる。例え
ばＶ_CCが２．２Ｖ以上であっても、容量絶縁膜の酸化シ
リコン膜換算膜厚（Ｔ_OX）が同じ膜厚で従来技術と本実
施例とを比較した場合、直接トンネル型のリーク電流
は、ｅｘｐ〔−（４）^1/2〕／ｅｘｐ〔−（３）^1/2〕
＝０．７７倍に低減される。また、同じリーク電流で比
較した場合、容量絶縁膜の実効的な膜厚は、（３）^1/2
／（４）^1/2＝０．８７倍に薄膜化することができる。

【００２９】上記一実施例における上記理論的な考察に
対する実験的な検証を行なう。

【００３０】上記一実施例による容量素子（ＢＦ₂のイ
オン注入によりｐ型化されたｐ型多結晶シリコン膜５１
ａａからなる上部電極と、ｐ型多結晶シリコン膜３３ａ
ａにより上面が構成された下部電極とを有する）と、図
７に図示した方法により形成された従来の容量素子（Ｐ
の導入によりｎ型化されたｎ型多結晶シリコン膜５３ｂ
からなる上部電極と、Ｐの導入によりｎ型化されたｎ型
多結晶シリコン膜３５ｂａからなる下部電極とを有す
る）と、参考のために（ｐ型多結晶シリコン膜により上
面が構成された）下部電極およびＢのイオン注入により
ｐ型化されたｐ型多結晶シリコン膜からなる上部電極を
有する第３の容量素子（参考例の容量素子と記す）とを
形成し、電極間リーク電流の比較を行なった。従来の容
量素子，本実施例による容量素子並びに上記参考例の容
量素子の容量絶縁膜はそれぞれＬＰＣＶＤ法による窒化
シリコン膜とこれらの表面に熱酸化により形成された酸
化シリコン膜とから構成され、これらの容量絶縁膜のＴ
_OXはそれぞれ５ｎｍ程度である。参考例の容量素子の上
部電極をなす（Ｂのイオン注入によりｐ型化された）ｐ
型多結晶シリコン膜と下部電極の上面をなすｐ型多結晶
シリコン膜とは、それぞれ膜厚２５０ｎｍ程度のノンド
ープ多結晶シリコン膜に、３０ＫｅＶ，５×１０¹⁵ｃｍ
^-2の条件でＢがイオン注入されて形成される。

【００３１】Ｔ_OX＝５ｎｍの容量絶縁膜を有する容量素
子の上部電極と下部電極との間のリーク電流密度の印加
電圧依存性のグラフである図４を参照すると、まず、次
の結果が得られる。

【００３２】下部電極に対して上部電極が正バイアスさ
れているとき、ＤＲＡＭの実使用範囲の印加電圧では、
従来の容量素子の電極間のリーク電流密度に対して、上
記一実施例による容量素子の電極間のリーク電流密度は
約０．０７倍の値である。また、従来の容量素子の電極
間のリーク電流密度に対して、上記参考例の容量素子の
電極間のリーク電流密度は約０．３３倍の値である〔図
４（ａ）〕。一方、下部電極に対して上部電極が負バイ
アスされているとき、ＤＲＡＭの実使用範囲の印加電圧
では、従来の容量素子の電極間のリーク電流密度に対し
て、本実施例による容量素子の電極間のリーク電流密度
は約０．０８倍の値である。また、従来の容量素子の電
極間のリーク電流密度に対して、参考例の容量素子の電
極間のリーク電流密度は約０．３３倍の値である〔図４
（ｂ）〕。すなわち、正バイアスの場合ばかりではなく
負バイアスの場合にも、本実施例の容量素子並びに参考
例の容量素子の電極間のリーク電流密度は、従来の容量
素子の電極間のリーク電流密度に比べて、理論値よりさ
らに低い値になる。

【００３３】次に、このように本実施例の容量素子並び
に参考例の容量素子の電極間のリーク電流密度が理論値
より低くなる理由（換言すれば、従来の容量素子の電極
間のリーク電流密度が理論値より高くなる理由）につい
て考察する。上記の従来の容量素子の電極間のリーク電
流密度と本実施例の容量素子並びに参考例の容量素子の
電極間のリーク電流密度との差異の結果は、前述の仕事
関数の差異のみで論じるにはあまりにも大きすぎる。
（容量絶縁膜を構成する）窒化シリコン膜の膜厚および
酸化シリコン膜の膜厚に関しては本実施例の容量素子並
びに参考例の容量素子と従来の容量素子とは同じにして
あるものの、本実施例の容量素子並びに参考例の容量素
子のＴ_OXと従来の容量素子の（実効的な）Ｔ_OXとの間の
差異に言及せずに議論を進めることは不可能である。本
実施例の容量素子並びに参考例の容量素子の下部電極の
上面はｐ型多結晶シリコン膜から形成されているのに対
して、従来の容量素子の下部電極はｎ型多結晶シリコン
膜から形成されている。このため、容量絶縁膜をなす窒
化シリコン膜の成膜の段階で、下部電極表面に形成され
ている自然酸化膜の膜厚は従来の容量素子の下部電極の
表面の方が厚くなっている。このため、本来ならば、従
来の容量素子の容量絶縁膜の実効的なＴ_OXは本実施例の
容量素子並びに参考例の容量素子の容量絶縁膜のＴ_OXよ
り厚くなり、電極間のリーク電流密度の大小関係は逆転
しているはずである。純粋なＳｉＯ₂ではない膜厚の厚
い自然酸化膜の存在により、従来の容量素子の下部電極
の表面を覆う窒化シリコン膜の膜質（例えば、下部電極
との界面近傍では、窒化シリコン膜ではなく窒化酸化シ
リコン膜が形成されるものと推測される）が劣化し、従
来の容量素子の容量絶縁膜の実効的なＴ_OXが薄くなるも
のと考察される。

【００３４】上記の結果から、同じ電極間リーク電流密
度で比較した場合、本実施例の容量素子の容量絶縁膜の
膜厚は、従来技術の容量素子の容量絶縁膜の膜厚，さら
には参考例の容量素子の容量絶縁膜の膜厚より薄膜化す
ることが可能になる。

【００３５】上記の図４に示した結果からも明らかなよ
うに、ＢＦ₂のイオン注入によりｐ型化されたｐ型多結
晶シリコン膜５１ａａを上部電極に有する本実施例と容
量素子と、Ｂのイオン注入によりｐ型化されたｐ型多結
晶シリコン膜を上部電極に有する参考例の容量素子との
間にも、電極間リーク電流密度の差異が顕著である。本
実施例の容量素子と参考例の容量素子との電極間リーク
電流密度の差異について論じておく。

【００３６】シリコンにＢをイオン注入したときの深さ
方向のＢのプロファイルを示す図５を参照すると、ドー
ズ量が５×１０¹⁵ｃｍ^-2のとき、例えば上部電極になる
ノンドープ多結晶シリコン膜の膜厚が１５０ｎｍ程度で
あるならば、注入されたＢがこの多結晶シリコン膜を突
き抜けないようにするためには、Ｂの注入エネルギーが
１０ＫｅＶ程度となる。通常用いられているイオン注入
装置では、このような低エネルギーのイオン注入でのビ
ーム電流の制御が困難であり，さらにドーズ量が１０¹⁵
ｃｍ^-2台になると注入時間が長くなりすぎる。このた
め、Ｂのイオン注入は少なくとも３０ＫｅＶ程度のエネ
ルギーで行なわれる。このエネルギーでＢが上部電極に
なるノンドープ多結晶シリコン膜を突き抜けなくするた
めには、このノンドープ多結晶シリコン膜の膜厚として
は少なくとも２５０ｎｍ程度必要となる。しかしながら
このように上部電極になるノンドープ多結晶シリコン膜
の膜厚を厚くすると、ｐ型化された多結晶シリコン膜の
Ｂの（平均した）濃度（特に容量絶縁膜との界面近傍の
濃度）が低くなる。

【００３７】容量素子のＣ−Ｖ特性のグラフである図６
を参照すると、特に下部電極に対して上部電極が負バイ
アスに印加されているとき、本実施例の容量素子に比べ
て、参考例の容量素子では上部電極における容量絶縁膜
との界面近傍のＢの濃度が低いことから空乏化が起りや
するなる。本実施例の容量素子と参考例の容量素子との
電極間リーク電流密度の差異は、上部電極での空乏化の
差異と、イオン注入されたＦの存否との差に起因する。
本実施例ではノンドープ多結晶シリコン膜５１ａにＢＦ
₂のイオン注入を行なってｐ型多結晶シリコン膜５１ａ
ａを形成しているが、イオン注入後の活性化処理におい
て、このＦが容量絶縁膜中に拡散し、このＦが容量絶縁
膜中のリークパスを埋める働きをするものと考えられ
る。

【００３８】

【発明の効果】以上説明したように本発明の半導体記憶
装置の容量素子の製造方法によると、容量素子の下部電
極の上面はｐ型多結晶シリコン膜から形成され、容量素
子の上部電極の少なくとも底面はＢＦ₂のイオン注入に
よるｐ型多結晶シリコン膜から形成されることから、上
部電極の少なくとも底面並びに下部電極の少なくとも上
面がｎ型多結晶シリコン膜から形成された従来の容量素
子に比べて、本発明の容量素子の電極間リーク電流が理
論値以上に大幅に低減され，さらに容量絶縁膜の薄膜化
が容易になる。

【図面の簡単な説明】

【図１】本発明の一実施例のＤＲＡＭの容量素子の製造
工程の断面模式図である。

【図２】上記一実施例の容量素子のエネルギー・バンド
図である。

【図３】上記一実施例の効果を理論的に説明するための
図であり、容量絶縁膜を酸化シリコン膜に換算したとき
の模式的なエネルギー・バンド図である。

【図４】上記一実施例の効果を説明するための図であ
り、容量素子のリーク電流密度の印加電圧依存性のグラ
フである。

【図５】上記一実施例の効果を説明するための図であ
り、ボロンの深さ方向の濃度プロファイルを示すグラフ
である。

【図６】上記一実施例の効果を説明するための図であ
り、容量素子のＣ−Ｖ特性を示すグラフである。

【図７】従来のＤＲＡＭのスタックド型の容量素子の製
造工程の断面模式図である。

【図８】上記従来の容量素子のエネルギー・バンド図で
ある。

【図９】上記従来の容量素子の問題点を説明するための
図であり、容量絶縁膜を酸化シリコン膜に換算したとき
の模式的なエネルギー・バンド図である。

【符号の説明】

１１ａ，１１ｂｐ型シリコン基板１３ａ，１３ｂフィールド酸化膜１５ａ，１５ｂゲート酸化膜１７ａ，１７ｂゲート電極１９Ａａ，１９Ａｂ，１９Ｂａ，１９Ｂｂｎ型拡散
層２１ａ，２１ｂ層間絶縁膜２３ａ，２３ｂノード・コンタクト孔３１ａ金属膜３３ａ，３３ａａ，５１ａａｐ型多結晶シリコン膜３５ｂ，３５ｂａ，５３ｂｎ型多結晶シリコン膜４１ａ，４１ｂ窒化シリコン膜４３ａ，４３ｂ酸化シリコン膜５１ａノンドープ多結晶シリコン膜

Claims

(57)【特許請求の範囲】

【請求項１】ｐ型シリコン基板表面にｎチャネルＭＯ
Ｓトランジスタを形成し、該ｎチャネルＭＯＳトランジ
スタを含めて該ｐ型シリコン基板表面を覆う層間絶縁膜
を形成し、該層間絶縁膜を貫通して該ｎチャネルＭＯＳ
トランジスタのソース・ドレイン領域をなすｎ型拡散層
の一方に達するノード・コンタクト孔を形成する工程
と、前記ｎ型拡散層に直接に接触し，前記ノード・コンタク
ト孔内の少なくとも一部を充填する姿態を有する金属膜
を形成する工程と、全面に第１のｐ型多結晶シリコン膜を形成し、該第１の
ｐ型多結晶シリコン膜をパターニングして、該第１のｐ
型多結晶シリコン膜と前記金属膜とからなる下部電極を
形成する工程と、前記下部電極を直接に覆う容量絶縁膜を形成する工程
と、前記容量絶縁膜を直接に覆うノンドープの多結晶シリコ
ン膜を形成し、ＢＦ₂のイオン注入により該ノンドープ
の多結晶シリコン膜を第２のｐ型多結晶シリコン膜に変
換する工程と、少なくとも前記第２のｐ型多結晶シリコン膜を含んでな
る上部電極を形成する工程とを有することを特徴とする
半導体記憶装置の容量素子の製造方法。
【請求項２】前記上部電極が、前記第２のｐ型多結晶
シリコン膜と、該第２のｐ型多結晶シリコン膜上に形成
された第２の金属膜とからなることを特徴とする請求項
１記載の半導体記憶装置の容量素子の製造方法。