JP2001267576A

JP2001267576A - 半導体集積回路装置

Info

Publication number: JP2001267576A
Application number: JP2000072625A
Authority: JP
Inventors: Shinichiro Wada; 真一郎和田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-03-15
Filing date: 2000-03-15
Publication date: 2001-09-28

Abstract

(57)【要約】【課題】ＭＩＳＦＥＴのゲート電極のレイアウトおよ
び製造工程を複雑にせずにチャネル領域への給電を行
う。【解決手段】ｐ型ウエル３にｎ型不純物をイオン注入
して第２ＭＩＳＦＥＴ１４のｎ⁺型半導体領域１５を形
成する。この時、不純物イオン注入のエネルギーはｎ⁺
型半導体領域１５の空乏層がＳＯＩ絶縁層２まで達しな
いように設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ＳＯＩ（Silicon On Insulator）基板
上に形成された複数のＭＩＳＦＥＴ（Metal Insulator
Semiconductor Field Effect Transistor）の駆動能力
を低下させることなく、チャネル領域への給電を可能と
する技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＳＯＩ基板上にＭＩＳＦＥＴを形成した
場合、半導体領域（ソース領域およびドレイン領域）の
拡散容量を低減できるので、回路動作を高速化すること
ができる。また、半導体領域の面積を低減できるので、
リーク電流を低減することができる。

【０００３】一方、この種のＭＩＳＦＥＴは、チャネル
領域の電位が固定されないので、しきい値電圧が過渡的
に変動し、リーク電流の増大や回路特性の変動といった
問題が生じている。そこで、チャネル領域の電位をとる
ためのボディ電極を形成する方法が検討されており、た
とえば、（ａ）ＭＩＳＦＥＴのソース領域とチャネル領
域とを接続し、ソース領域上にチャネル領域と同極性の
不純物層（ボディ電極）を形成することで、ソース領域
とチャネル領域とを同電位に固定する方法、（ｂ）ゲー
ト電極の延長上にボディ電極を形成することで、チャネ
ル領域の電位を固定する方法が検討されている。

【０００４】これらのチャネル領域の電位を固定する技
術については、たとえば、（１）Ghavam G et. Al., "Partially-Depleted SOI Te
chnology for Digital Logic", ISSCC99 page 362 （２）James P. Eckhardt et. Al., "A SOI-Specific P
LL for 1 GHz Microprocessors in 0.25μm 1.8V CMO
S", ISSCC99 page 372に記載がある。

【０００５】

【発明が解決しようとする課題】ところが、上記した従
来の技術では以下のような問題を生じる。

【０００６】すなわち、１つのボディ電極では複数のＭ
ＩＳＦＥＴのチャネル領域に電位を与えることができな
い。２つのＭＩＳＦＥＴを対面配置にすることで、１つ
のボディ電極で２つのＭＩＳＦＥＴのチャネル領域に給
電可能となるが、３つ以上のＭＩＳＦＥＴに対しては適
用することができない。

【０００７】上記（ａ）の方法においては、ソース領域
とドレイン領域とが不可逆となり、レイアウト時の制約
事項が増えることになる。また、ソース領域に形成され
たチャネル領域と同極性の不純物層はゲート電極の端部
にまで達するため、ＭＩＳＦＥＴの駆動能力が減少する
ことになる。また、上記（ｂ）の方法においては、ボデ
ィ電極形成のためにゲート電極のレイアウトを変更しな
ければならない問題がある。

【０００８】さらに、ＳＯＩ基板上にＭＩＳＦＥＴを形
成し、このＳＯＩ基板を、たとえばＳＲＡＭ（Static R
andom Access Memory）に適用した場合、ソース領域お
よびドレイン領域の拡散容量を低減できても、ソース領
域およびドレイン領域の拡散容量の低減に起因してＳＲ
ＡＭのデータ保持能力が低下する。そのため、ＳＲＡＭ
のノイズに対するデータ保持耐性が劣化することにな
る。

【０００９】さらに、また、ＳＯＩ基板上に形成された
ＭＩＳＦＥＴは、ソース領域およびドレイン領域とウェ
ルとの接合面積が小さくなるため、たとえば入力保護素
子等に使用するダイオードの許容電流量が低下すること
になる。

【００１０】本発明の目的は、ＳＯＩ基板上に形成され
た複数のＭＩＳＦＥＴのチャネル領域への給電を、１つ
のボディ電極にて行う技術を提供することにある。

【００１１】また、本発明の他の目的は、ＳＯＩ基板上
に形成されたＭＩＳＦＥＴの駆動能力を減少させること
なくチャネル領域への給電を可能にする技術を提供する
ことにある。

【００１２】また、本発明の他の目的は、ＳＯＩ基板上
に形成するＭＩＳＦＥＴのレイアウトを複雑にすること
なくチャネル領域への給電を可能にする技術を提供する
ことにある。

【００１３】また、本発明の他の目的は、ＳＯＩ基板上
に形成されるＭＩＳＦＥＴのソース領域およびドレイン
領域の拡散容量の低下を抑制する技術を提供することに
ある。

【００１４】また、本発明の他の目的は、ＳＯＩ基板上
に形成されたＭＩＳＦＥＴのソース領域およびドレイン
領域とウェルとの接合面積の低下を抑制する技術を提供
することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】すなわち、本発明は、絶縁層上に形成され
た半導体層上に、第１および第２ＭＩＳＦＥＴを形成す
る工程を含み、前記第１ＭＩＳＦＥＴのソースおよびド
レイン領域は、第１ＭＩＳＦＥＴの動作時においてその
空乏層が前記絶縁層まで達するように形成する工程を含
むものである。

【００１８】また、本発明は、絶縁層上に形成された半
導体層上に、第１および第２ＭＩＳＦＥＴを形成する工
程を含み、前記第２ＭＩＳＦＥＴのソースおよびドレイ
ン領域は、第２ＭＩＳＦＥＴの動作時においてその空乏
層が前記絶縁層まで達しないように形成する工程を含む
ものである。

【００１９】また、本発明は、絶縁層上に形成された半
導体層上に、第１および第２ＭＩＳＦＥＴを形成する工
程を含み、前記第２ＭＩＳＦＥＴのソースまたはドレイ
ン領域の一部には、そのソースまたはドレイン領域とは
導電型が異なり、第２ＭＩＳＦＥＴのチャネル領域と接
しないボディ電極を形成する工程を含むものである。

【００２０】また、本発明は、絶縁層上に形成された半
導体層に第１および第２ＭＩＳＦＥＴが形成され、前記
第１ＭＩＳＦＥＴのソースおよびドレイン領域は第１Ｍ
ＩＳＦＥＴの動作時においてその空乏層が前記絶縁層ま
で達するように形成され、前記第２ＭＩＳＦＥＴのソー
スおよびドレイン領域は前記第２ＭＩＳＦＥＴの動作時
においてその空乏層が前記絶縁層まで達しないように形
成されたものである。

【００２１】また、本発明は、絶縁層上に形成された半
導体層に第１および第２ＭＩＳＦＥＴが形成され、前記
第２ＭＩＳＦＥＴのソースまたはドレイン領域の一部に
は、そのソースまたはドレイン領域とは導電型が異な
り、第２ＭＩＳＦＥＴのチャネル領域と接しないボディ
電極が形成されたものである。

【００２２】上記の本発明によれば、ＭＩＳＦＥＴのソ
ースまたはドレイン領域上にチャネル領域と同じ導電型
のボディ電極がチャネル領域とは接しないように形成さ
れるので、ＭＩＳＦＥＴの駆動能力を減少させることな
くチャネル領域へ給電を行うことがが可能になる。

【００２３】また、上記の本発明によれば、ＭＩＳＦＥ
Ｔのソースまたはドレイン領域とボディ電極とが分離さ
れているので、ＭＩＳＦＥＴのしきい値電圧をソースお
よびドレイン電圧とは独立して制御することが可能にな
る。

【００２４】また、上記の本発明によれば、複数個のＭ
ＩＳＦＥＴのチャネル領域への給電が１個のボディ電極
で行うことができるので、ＭＩＳＦＥＴのレイアウトお
よび製造工程を簡略化することが可能になる。

【００２５】また、上記の本発明によれば、ＭＩＳＦＥ
Ｔの動作時において、そのソースおよびドレイン領域の
空乏層がＳＯＩ絶縁層まで達し、ソースおよびドレイン
領域の拡散容量が確保できるので、たとえばＳＲＡＭな
どのメモリセルのデータ保持特性を向上することが可能
になる。

【００２６】また、上記の本発明によれば、ＭＩＳＦＥ
Ｔのソースおよびドレイン領域の拡散容量が確保できる
ので、たとえばＳＲＡＭの入力保護素子等に用いるダイ
オードの許容電流量を増加することが可能になる。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２８】（実施の形態１）本実施の形態１は、たと
えば半導体基板のｐ型ウェルにｎチャネル型ＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）が形成された半導体集積回路装置の製造方法
に本発明を適用したものである。

【００２９】以下、上記した半導体集積回路装置の製造
方法を図１〜図７を用いて工程順に説明する。

【００３０】まず、図１に示すように、たとえば貼り合
わせ法や高濃度酸素注入法等により形成されたＳＯＩ絶
縁層（絶縁層）２を有するｐ^-形の単結晶シリコンから
なる半導体基板１を用意し、ｐ形の導電形にするための
不純物、たとえばＢ（ホウ素）をイオン注入等によりド
ープして、深さが約５０ｎｍ〜３００ｎｍ程度のｐ型ウ
ェル（半導体層）３を形成する。ｐ型ウェル３への不純
物導入は、高濃度酸素注入法におけるエピタキシャル成
長時に不純物ガスを混入し、ドーピングを行ってもよ
い。

【００３１】続いて、半導体基板１の主面に、ＳＯＩ絶
縁層２に達するＵ溝を形成し、さらに続けて、たとえば
酸化シリコン膜を堆積した後、ＣＭＰ（Chemical Mecha
nical Polishing）法等を用いて余分な酸化シリコン膜
を除去することで、そのＵ溝に酸化シリコン膜を埋め込
み、Ｕ溝素子分離領域５を形成する。

【００３２】次に、図２に示すように、半導体基板１の
主面上にゲート絶縁膜６となる膜厚が約３.５ｎｍ程度
の酸化シリコン膜を形成する。次に、半導体基板１上に
膜厚９０ｎｍ〜１００ｎｍ程度のノンドープ多結晶シリ
コン膜をＣＶＤ（Chemical Vapor Deposition）法で堆
積する。続いて、イオン注入用のマスクを用いて、ｐ型
ウエル３の上部のノンドープ多結晶シリコン膜にＰ（リ
ン）をイオン注入してｎ型多結晶シリコン膜を形成す
る。続けて、半導体基板１の主面上にＷＮ（窒化タング
ステン）膜８ａとＷ（タングステン）膜８ｂとを順次堆
積して積層膜８を形成する。

【００３３】続いて、フォトレジスト膜をマスクにして
酸化シリコン膜、ｎ型多結晶シリコン膜および積層膜８
をドライエッチングする。これにより、ゲート絶縁膜６
が形成され、ｐ型ウエル３のゲート絶縁膜６の上部にｎ
型多結晶シリコンと積層膜８とからなるｎチャネル型Ｍ
ＩＳＦＥＴのゲート電極７が形成される。

【００３４】次に、図３に示すように、ゲート電極７の
加工に用いたフォトレジスト膜を除去した後、ｐ型ウエ
ル３にｎ型不純物、たとえばＡｓ（ヒ素）をイオン注入
し、ゲート電極７の両側のｐ型ウエル３にｎ^-型半導体
領域９を形成する。

【００３５】続いて、半導体基板１上に膜厚１００ｎｍ
程度の酸化シリコン膜をＣＶＤ法で堆積し、反応性イオ
ンエッチング（ＲＩＥ）法を用いてこの酸化シリコン膜
を異方性エッチングすることにより、ｎチャネル型ＭＩ
ＳＦＥＴのゲート電極の側壁にサイドウォールスペーサ
１１を形成する。

【００３６】次に、図４に示すように、第１ＭＩＳＦＥ
Ｔ１２となるｎチャネル型ＭＩＳＦＥＴが形成される領
域のｐ型ウエル３にｎ型不純物、たとえばＡｓをイオン
注入して第１ＭＩＳＦＥＴ１２のｎ⁺型半導体領域１３
（ソース領域、ドレイン領域）を形成する。これによ
り、ＬＤＤ（Lightly Doped Drain）構造のソース、ド
レイン領域が形成され、第１ＭＩＳＦＥＴ１２が完成す
る。この時、ｐ型ウエル３へのｎ型不純物のイオン注入
は、不純物イオン注入のエネルギーを、たとえば約４０
ｋｅＶ〜１００ｋｅＶ程度とし、第１ＭＩＳＦＥＴ１２
の動作時において、そのソースおよびドレイン領域の空
乏層がＳＯＩ絶縁層まで達するように設定する。この第
１ＭＩＳＦＥＴ１２は、その動作時においてソースおよ
びドレイン領域の空乏層がＳＯＩ絶縁層まで達している
ため、このソースおよびドレイン領域の拡散容量を低減
できる。そのため、第１ＭＩＳＦＥＴ１２を用いて高速
動作が要求される回路を構成することが可能となる。ま
た、第１ＭＩＳＦＥＴ１２は、ソースおよびドレイン領
域の拡散層の面積が低減するので、リーク電流を低減す
ることが可能となる。

【００３７】次に、図５に示すように、第２ＭＩＳＦＥ
Ｔ１４となるｎチャネル型ＭＩＳＦＥＴが形成される領
域のｐ型ウエル３にｎ型不純物、たとえばＡｓをイオン
注入して第２ＭＩＳＦＥＴ１４のｎ⁺型半導体領域１５
（ソース領域、ドレイン領域）を形成する。これによ
り、ＬＤＤ構造のソース、ドレイン領域が形成され、第
２ＭＩＳＦＥＴ１４が完成する。この時、ｐ型ウエル３
へのｎ型不純物のイオン注入は、不純物イオン注入のエ
ネルギーは、たとえば約１０ｋｅＶ〜４０ｋｅＶ程度と
し、第２ＭＩＳＦＥＴ１４の動作時において、そのソー
スおよびドレイン領域の空乏層がＳＯＩ絶縁層２まで達
しないように設定する。なお、そのｐ型ウエル３を形成
する際に注入する不純物の濃度を上げることで、ソース
およびドレイン領域の空乏層がＳＯＩ絶縁層まで達しな
いようにしてもよい。この第２ＭＩＳＦＥＴ１４は、そ
の動作時においてソースおよびドレイン領域の空乏層が
ＳＯＩ絶縁層まで達していないため、ソースおよびドレ
イン領域の下部のｐ型ウェル３を通して、チャネル領域
への給電を行うことができる。そのため、チャネル領域
への給電を行うためのボディ電極形成を目的とした、ゲ
ート電極のレイアウト変更の必要がなくなり、チャネル
領域への給電が容易になる。また、ソースまたはドレイ
ン領域上にチャネル領域と同極性の不純物層（ボディ電
極）を形成する場合でも、その不純物層はチャネル領域
とは接しないように形成できるので、ＭＩＳＦＥＴの駆
動能力を減少させることなくチャネル領域への給電が可
能になる。よって、第２ＭＩＳＦＥＴ１４のしきい値電
圧のばらつきを低減できるので、第２ＭＩＳＦＥＴ１４
を用いて動作の安定性が要求される回路を構成すること
が可能となる。たとえば、第２ＭＩＳＦＥＴ１４を用い
てセンスアンプを構成した場合、センスアンプはＭＩＳ
ＦＥＴのしきい値電圧に動作依存するので、その誤作動
の発生率を低下させることが可能となる。

【００３８】また、ソースおよびドレイン領域を形成す
る際の不純物のイオン注入量を変えることでソースおよ
びドレイン領域の空乏層がＳＯＩ絶縁層まで達する第１
ＭＩＳＦＥＴ１２とソースおよびドレイン領域の空乏層
がＳＯＩ絶縁層まで達しない第２ＭＩＳＦＥＴ１４を形
成することがきるので、本実施の形態１の半導体集積回
路装置を製造工程を複雑化することなく製造することが
可能となる。

【００３９】なお、本実施の形態１においてはｐ型ウェ
ル３に第１ＭＩＳＦＥＴ１２および第２ＭＩＳＦＥＴ１
４を形成する場合について例示しているが、ｎ型ウェル
を形成してそのｎ型ウェルにｐチャネル型ＭＩＳＦＥＴ
からなる第１ＭＩＳＦＥＴ１２および第２ＭＩＳＦＥＴ
１４を形成してもよい。その場合、第１ＭＩＳＦＥＴ１
２が形成される領域のｎ型ウェルにｐ型不純物、たとえ
ばＢＦ₂（２フッ化ホウ素）を約２０ｋｅＶ〜５０ｋｅ
Ｖのエネルギーでイオン注入することで、空乏層がＳＯ
Ｉ絶縁層まで達する第１ＭＩＳＦＥＴ１２のｐ⁺型半導
体領域（ソース領域、ドレイン領域）が形成される。ま
た、第２ＭＩＳＦＥＴ１４が形成される領域のｎ型ウェ
ルにｐ型不純物、たとえばＢＦ₂を約５ｋｅＶ〜２０ｋ
ｅＶのエネルギーでイオン注入することで、空乏層がＳ
ＯＩ絶縁層まで達しない第２ＭＩＳＦＥＴ１４のｐ⁺型
半導体領域（ソース領域、ドレイン領域）が形成され
る。

【００４０】次に、図６に示すように、スパッタリング
法を用いて半導体基板１の全面にＣｏ（コバルト）膜を
堆積する。続いて、半導体基板１を窒素ガス雰囲気中に
おいて、アニールすることにより、ソースおよびドレイ
ン領域（ｎ⁺半導体領域１３、ｎ⁺半導体領域１５）と前
記コバルト膜との界面にシリサイド化反応を生じさせて
ＣｏＳｉ₂からなるサリサイド膜１６を形成する。な
お、Ｃｏ膜の代わりに、Ｗ（タングステン）膜、Ｍｏ
（モリブデン）膜、Ｔｉ（チタン）膜またはＴａ（タン
タル）膜を用いてシリサイド化反応を生じさせてサリサ
イド膜１６を形成してもよい。

【００４１】次に、図７に示すように、半導体基板１上
にＣＶＤ法で酸化シリコン膜を堆積し、ＣＭＰ法を用い
てその表面を平坦化することにより絶縁膜１８を形成す
る。さらに、絶縁膜１８にフォトリソグラフィ技術を用
いて接続孔１９を開孔する。

【００４２】続いて、接続孔１９の内部を含む絶縁膜１
８の表面をスパッタエッチングし、接続孔１９の内部を
含む絶縁膜１８の表面に形成された自然酸化膜を除去す
る。このスパッタエッチングにより、後の工程において
接続孔１９の内部に形成されるプラグ２２と、接続孔１
９の底部のサリサイド膜１６との間の電気的抵抗が低減
される。

【００４３】続いて、接続孔１９の内部を含む絶縁膜１
８の表面に、膜厚が約５０ｎｍ程度の、たとえば窒化チ
タンなどのバリア導体膜をスパッタリング法にて堆積す
る。続けて、バリア導体膜の表面に接続孔１９の内部を
埋め込む、たとえばタングステンなどの導電性膜をＣＶ
Ｄ法にて堆積する。さらに続けて、接続孔１９以外の絶
縁膜１８上のバリア導体膜および導電性膜を、たとえば
ＣＭＰ法により除去しプラグ２２を形成する。

【００４４】次に、半導体基板１の全面に、たとえば窒
化チタンなどの導電性膜２３をスパッタリング法にて堆
積する。この導電性膜２３は、後述する導電性膜２４を
構成する原子がエレクトロマイグレーション等によりプ
ラグ２２へ拡散することを防ぎ、断線不良を防止する機
能を有する。続けて、導電性膜２３の表面に、たとえば
アルミニウムなどの導電性膜２４を堆積する。さらに続
けて、その導電性膜２４の表面に、たとえば窒化チタン
などの導電性膜２５を堆積する。この導電性膜２５は、
導電性膜２３、２４および２５をフォトリソグラフィ工
程によりパターニングする際に、光の乱反射を防ぐ機能
を有する。導電性膜２４および２５の堆積は、スパッタ
リング法にて行う。

【００４５】続いて、導電性膜２３、２４および２５を
ドライエッチング技術を用いて加工し、配線２６を形成
し、本実施の形態の半導体集積回路装置を製造する。な
お、図７を用いて説明した工程と同様の工程により、配
線２６の上部にさらに多層に配線を形成してもよい。

【００４６】（実施の形態２）本実施の形態２の半導体
集積回路装置は、前記実施の形態１において図５を用い
て説明したｎ⁺型半導体領域１５（ソースまたはドレイ
ン領域）の一部に、サリサイド膜１６を介してｎ⁺型半
導体領域１５（ソースまたはドレイン領域）と接続され
たｐ⁺型半導体領域を形成し、このｐ⁺型半導体領域を介
して第２ＭＩＳＦＥＴ１４のチャネル領域への給電を行
うことにより、ｎ⁺型半導体領域１５（ソースまたはド
レイン領域）と第２ＭＩＳＦＥＴ１４のチャネル領域と
を同電位とした半導体集積回路装置に本発明を適用した
ものである。その他の部材および製造工程は前記実施の
形態１と同様なので、それら同様の部材および工程につ
いての説明は省略する。

【００４７】次に、上記した半導体集積回路装置を図８
と図９とに従って説明する。

【００４８】本実施の形態２の半導体集積回路装置の製
造方法は、前記実施の形態１における半導体集積回路装
置の製造方法とほぼ同様であるが、図８（ａ）および
（ｂ）に示すように、ｎ⁺型半導体領域１５（ソースま
たはドレイン領域）の一部に第２ＭＩＳＦＥＴ１４のチ
ャネル領域と接しないｐ⁺型半導体領域３０が形成され
る。図８（ａ）は、図８（ｂ）中のＡ−Ａ線における断
面図である。このｐ⁺型半導体領域３０は、その上部に
形成されたサリサイド膜１６を介してｎ⁺型半導体領域
１５（ソースまたはドレイン領域）と接続されている。
また、ｐ⁺型半導体領域３０を介して、第２ＭＩＳＦＥ
Ｔ１４のチャネル領域への給電が可能となる。そのた
め、ｎ⁺型半導体領域１５（ソースまたはドレイン領
域）と第２ＭＩＳＦＥＴ１４のチャネル領域とを同電位
とすることが可能となり、また、第２ＭＩＳＦＥＴ１４
のしきい値電圧の変動をも抑制することができる。よっ
て、第２ＭＩＳＦＥＴ１４を用いて、たとえばセンスア
ンプを構成した場合、センスアンプはＭＩＳＦＥＴのし
きい値電圧に動作依存するので、その誤作動の発生率を
低下させることが可能となる。

【００４９】また、たとえば図９に示すように、ｐ⁺型
半導体領域３０を図８（ｂ）を用いて示した場合よりも
大きく形成してもよい。この場合、ｐ⁺型半導体領域３
０は第２ＭＩＳＦＥＴ１４のチャネル領域の延在方向に
対して平行に形成されるが、平面的にｎ⁺型半導体領域
１５（ソースまたはドレイン領域）を間においてチャネ
ル領域から離れた形状となっている。そのため、サリサ
イド膜１６とｐ⁺型半導体領域３０との接合面積が増加
するので接触抵抗が低下し、第２ＭＩＳＦＥＴ１４のチ
ャネル領域への給電をより確実に行うことができる。ま
た、第２ＭＩＳＦＥＴ１４のしきい値電圧の変動をより
確実に抑制することができる。よって、第２ＭＩＳＦＥ
Ｔ１４を用いて、たとえばセンスアンプを構成した場
合、センスアンプはＭＩＳＦＥＴのしきい値電圧に動作
依存するので、その誤作動の発生率を、ｐ⁺型半導体領
域３０を図８（ｂ）において示した形状とした場合より
低下させることが可能となる。

【００５０】（実施の形態３）本実施の形態３の半導体
集積回路装置は、ダミーＭＩＳＦＥＴを用いることで、
前記実施の形態１において図５を用いて説明した第２Ｍ
ＩＳＦＥＴ１４のチャネル領域への給電を、ダミーＭＩ
ＳＦＥＴを用いることで可能とした半導体集積回路装置
に本発明を適用したものである。その他の部材および製
造工程は前記実施の形態１と同様なので、それら同様の
部材および工程についての説明は省略する。

【００５１】次に、上記した半導体集積回路装置を図１
０に従って説明する。

【００５２】本実施の形態３の半導体集積回路装置の製
造方法は、前記実施の形態１における半導体集積回路装
置の製造方法とほぼ同様であるが、図１０（ａ）および
（ｂ）に示すように、第２ＭＩＳＦＥＴ１４が形成され
るｐ型ウェル３にはダミーＭＩＳＦＥＴ４０が形成され
る。図１０（ａ）は、図１０（ｂ）中のＡ−Ａ線におけ
る断面図である。このダミーＭＩＳＦＥＴ４０は、ソー
ス領域またはドレイン領域の一方が、第２ＭＩＳＦＥＴ
１４のｎ⁺型半導体領域１５（ソース領域またはドレイ
ン領域）の一方と共有化されている。また、第２ＭＩＳ
ＦＥＴ１４のｎ ⁺型半導体領域１５の一方と共有化され
ていないダミーＭＩＳＦＥＴ４０のソース領域またはド
レイン領域は、ｐ型不純物、たとえばＢＦ₂のイオン注
入により形成されたｐ^-型半導体領域４１とｐ⁺型半導体
領域４２とから構成されている。ｐ⁺型半導体領域４２
は、プラグ２２を介して配線４３と接続されているた
め、プラグ２２とｐ⁺型半導体領域４２とｐ型ウェル３
とを介して、配線４３から第２ＭＩＳＦＥＴ１４のチャ
ネル領域への給電が可能となる。そのため、第２ＭＩＳ
ＦＥＴ１４のしきい値電圧の変動を抑制することが可能
となり、そのしきい値電圧を第２ＭＩＳＦＥＴ１４のソ
ースおよびドレイン電圧とは独立して制御することがで
きる。さらに、第２ＭＩＳＦＥＴ１４のしきい値電圧は
第２ＭＩＳＦＥＴ１４のソースおよびドレイン電圧とは
独立して制御することができるので、そのソースおよび
ドレイン領域のスタンバイ時におけるリーク電流を低減
することが可能となる。

【００５３】また、図１０（ｂ）に示すように、ｐ⁺型
半導体領域４２はその表面の全面でサリサイド膜１６と
のコンタクトが取れているため、前記実施の形態２にお
いて図８（ｂ）を用いて示したｐ⁺型半導体領域３０の
場合よりもサリサイド膜１６との接合面積が増加し、第
２ＭＩＳＦＥＴ１４のチャネル領域への給電をより確実
に行うことができる。

【００５４】（実施の形態４）本実施の形態４の半導体
集積回路装置は、前記実施の形態３において図１０を用
いて説明したダミーＭＩＳＦＥＴ４０を用いて行った第
２ＭＩＳＦＥＴ１４のチャネル領域への給電を、第２Ｍ
ＩＳＦＥＴ１４を直列接続することで複数個の第２ＭＩ
ＳＦＥＴ１４のチャネル領域への給電をも可能とした半
導体集積回路装置に本発明を適用したものである。その
他の部材および製造工程は前記実施の形態１または３と
同様なので、それら同様の部材および工程についての説
明は省略する。

【００５５】次に、上記した半導体集積回路装置を図１
１に従って説明する。

【００５６】本実施の形態４の半導体集積回路装置の製
造方法は、前記実施の形態１または３における半導体集
積回路装置の製造方法とほぼ同様であるが、図１１
（ａ）および（ｂ）に示すように、２個の第２ＭＩＳＦ
ＥＴ１４が直列に接続された形で形成される。図１１
（ａ）は、図１１（ｂ）中のＡ−Ａ線における断面図で
ある。なお、２個以上の第２ＭＩＳＦＥＴ１４を直列に
接続してもよい。複数個の第２ＭＩＳＦＥＴ１４を直列
に接続することにより、プラグ２２とｐ⁺型半導体領域
４２とｐ型ウェル３とを介して、配線４３から複数個の
第２ＭＩＳＦＥＴ１４のチャネル領域への給電が可能と
なる。つまり、複数個の第２ＭＩＳＦＥＴ１４のチャネ
ル領域への給電が、ｐ型ウェル３を通して１個のボディ
電極（ｐ⁺型半導体領域４２）で行うことが可能とな
る。そのため、複数個の第２ＭＩＳＦＥＴ１４のしきい
値電圧の変動を抑制することが可能となり、そのしきい
値電圧は第２ＭＩＳＦＥＴ１４のソースおよびドレイン
とは独立して制御することができる。さらに、複数個の
第２ＭＩＳＦＥＴ１４のしきい値電圧は第２ＭＩＳＦＥ
Ｔ１４のソースおよびドレインとは独立して制御するこ
とができるので、それらソースおよびドレインのスタン
バイ時におけるリーク電流を低減することが可能とな
る。また、複数個の第２ＭＩＳＦＥＴ１４のチャネル領
域への給電がｐ型ウェル３を通して１個のボディ電極で
行うことができるので、本実施の形態４の半導体集積回
路装置はレイアウトを複雑にすることなく製造すること
ができる。

【００５７】（実施の形態５）本実施の形態５の半導体
集積回路装置は、前記実施の形態１において説明した半
導体集積回路装置を用いて、たとえばＳＲＡＭメモリセ
ルを構成した場合に本発明を適用した半導体集積回路装
置である。その他の部材および製造工程は前記実施の形
態１と同様なので、それら同様の部材および工程につい
ての説明は省略する。

【００５８】次に、上記した半導体集積回路装置を図１
２〜図１４に従って説明する。

【００５９】本実施の形態５の半導体集積回路装置は、
たとえば図１２の等価回路および図１３の平面図で表す
ことのできるＳＲＡＭメモリセルである。また、図１４
は図１３中のＢ−Ｂ線における断面図である。このＳＲ
ＡＭメモリセル中のインバータ回路中の負荷用ｐチャネ
ル型ＭＩＳＦＥＴ５０、５１とドライバ用ｎチャネル型
ＭＩＳＦＥＴ５２、５３とは、前記実施の形態１におい
て説明した第２ＭＩＳＦＥＴ１４と同様の工程にて形成
される。一方、トランスファ用ｎチャネル型ＭＩＳＦＥ
Ｔ５４、５５は、前記実施の形態１において説明した第
１ＭＩＳＦＥＴ１２と同様の工程にて形成される。その
ため、ソースおよびドレイン領域（ｎ⁺型半導体領域１
５）の拡散層の面積が広くなる負荷用ｐチャネル型ＭＩ
ＳＦＥＴ５０、５１とドライバ用ｎチャネル型ＭＩＳＦ
ＥＴ５２、５３とにより、ＳＲＡＭメモリセル中のノー
ド１０１、１０２の拡散容量を確保することができるよ
うになる。その結果、本実施の形態５のＳＲＡＭの、ノ
イズやα線に対するデータ保持特性を向上することが可
能となる。さらに、負荷用ｐチャネル型ＭＩＳＦＥＴ５
０、５１とドライバ用ｎチャネル型ＭＩＳＦＥＴ５２、
５３とは、ソースおよびドレイン領域とウェルとの拡散
接合面積が広くなるので、そのソースおよびドレイン領
域の拡散容量が確保できる。そのため、ＳＲＡＭの入力
保護素子等に用いるダイオードの許容電流量を増加する
ことができ、ＳＲＡＭメモリセルの回路安定性を向上す
ることが可能となる。

【００６０】また、ビット線１０３、１０４に接続され
るトランスファ用ｎチャネル型ＭＩＳＦＥＴ５４および
５５のソースまたはドレイン領域（ｎ⁺型半導体領域１
３）の空乏層は、ＳＯＩ絶縁層２に達しているので、そ
のソースまたはドレイン領域の接合容量は小さくなる。
さらに、トランスファ用ｎチャネル型ＭＩＳＦＥＴ５
４、５５のチャネル領域は、そのチャネル領域と比較し
て面積の大きいｐ型ウェル３と接続されているので、そ
のチャネル領域の電位が急激に変化することがない。そ
のため、トランスファ用ｎチャネル型ＭＩＳＦＥＴ５４
および５５におけるリーク電流を低減することが可能と
なる。

【００６１】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００６２】たとえば、実施の形態１において、ゲート
電極の上部にＷ膜とＷＮ膜とからなる積層膜を積層する
場合について例示したが、ＷＳｉ_x、ＭｏＳｉ_x、Ｔｉ
Ｓｉ _x、ＴａＳｉ_xまたはＣｏＳｉ_xなどの高融点金属シ
リサイド膜を積層してもよい。

【００６３】また、本発明は、ＳＲＡＭへの適用に限定
されず、ＤＲＡＭ、フラッシュメモリ（ＥＥＰＲＯ
Ｍ）、マイクロプロセッサ、またはそれらを混載した各
種半導体集積回路装置などへの適用が可能である。

【００６４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。（１）本発明によれば、ＭＩＳＦＥＴのソース領域上に
チャネル領域と同極性の不純物層（ボディ電極）を形成
する場合に、その不純物層はチャネル領域とは接しない
ように形成できるので、ＭＩＳＦＥＴの駆動能力を減少
させることなくチャネル領域への給電が可能になる。（２）本発明によれば、ＭＩＳＦＥＴのソース領域とボ
ディ電極とが分離されているので、ＭＩＳＦＥＴのしき
い値電圧をソースおよびドレイン電圧とは独立して制御
することが可能になる。（３）本発明によれば、複数個のＭＩＳＦＥＴのチャネ
ル領域への給電が１個のボディ電極で行うことができる
ので、ＭＩＳＦＥＴのレイアウトおよび製造工程を複雑
にすることなく半導体集積回路装置を製造することが可
能になる。（４）本発明によれば、ＭＩＳＦＥＴのソースおよびド
レイン領域の拡散容量が確保できるので、ＳＲＡＭメモ
リセルのデータ保持特性を向上することが可能になる。（５）本発明によれば、ＭＩＳＦＥＴのソースおよびド
レイン領域の拡散容量が確保できるので、ＳＲＡＭの入
力保護素子等に用いるダイオードの許容電流量を増加す
ることが可能になる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体集積回路装
置の製造方法を示した要部断面図である。

【図２】図１に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図３】図２に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図４】図３に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図５】図４に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図６】図５に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図７】図７に続く半導体集積回路装置の製造工程中の
要部断面図である。

【図８】（ａ），（ｂ）は、本発明の一実施の形態であ
る半導体集積回路装置を示した要部断面図および要部平
面図である。

【図９】本発明の一実施の形態である半導体集積回路装
置を示した要部平面図である。

【図１０】（ａ），（ｂ）は、本発明の一実施の形態で
ある半導体集積回路装置を示した要部断面図および要部
平面図である。

【図１１】（ａ），（ｂ）は、本発明の一実施の形態で
ある半導体集積回路装置を示した要部断面図および要部
平面図である。

【図１２】本発明の一実施の形態であるＳＲＡＭの等価
回路図である。

【図１３】本発明の一実施の形態であるＳＲＡＭの要部
平面図である。

【図１４】本発明の一実施の形態であるＳＲＡＭの要部
断面図である。

【符号の説明】

１半導体基板２ＳＯＩ絶縁層（絶縁層）３ｐ型ウェル（半導体層）５Ｕ溝素子分離領域６ゲート絶縁膜７ゲート電極８積層膜８ａＷＮ膜８ｂＷ膜９ｎ^-型半導体領域１１サイドウォールスペーサ１２第１ＭＩＳＦＥＴ１３ｎ⁺型半導体領域１４第２ＭＩＳＦＥＴ１５ｎ⁺型半導体領域１６サリサイド膜１８絶縁膜１９接続孔２２プラグ２３導電性膜２４導電性膜２５導電性膜２６配線３０ｐ⁺型半導体領域４０ダミーＭＩＳＦＥＴ４１ｐ^-型半導体領域４２ｐ⁺型半導体領域４３配線５０負荷用ｐチャネル型ＭＩＳＦＥＴ５１負荷用ｐチャネル型ＭＩＳＦＥＴ５２ドライバ用ｎチャネル型ＭＩＳＦＥＴ５３ドライバ用ｎチャネル型ＭＩＳＦＥＴ５４トランスファ用ｎチャネル型ＭＩＳＦＥＴ５５トランスファ用ｎチャネル型ＭＩＳＦＥＴ１０１ノード１０２ノード１０３ビット線１０４ビット線１０５ワード線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｆターム(参考） 5F048 AA08 AA09 AB01 AB10 AC01 AC03 BA01 BA09 BB05 BB06 BB09 BB13 BC05 BC06 BC19 BE09 BF06 BF07 BG14 DA20 DA25 5F083 BS04 BS05 BS16 BS17 BS27 BS29 BS30 BS38 BS41 GA03 GA18 HA02 JA35 JA39 JA40 LA03 MA05 MA06 MA19 PR36 ZA28 5F110 AA02 AA06 AA08 AA15 AA22 BB06 BB07 BB08 CC02 DD05 DD13 EE01 EE04 EE05 EE09 EE15 EE28 EE32 EE45 FF02 GG02 GG12 GG24 GG25 GG32 GG52 GG60 HJ01 HJ13 HK05 HK40 HL01 HL04 HL11 HL12 HL23 HL26 HL27 HM02 HM04 HM05 HM12 HM15 HM17 HM19 NN02 NN23 NN35 NN62 NN71 NN78 QQ11 QQ17 QQ19

Claims

【特許請求の範囲】

【請求項１】絶縁層上に形成された半導体層に第１お
よび第２ＭＩＳＦＥＴが形成された半導体集積回路装置
であって、前記第１ＭＩＳＦＥＴのソースおよびドレイ
ン領域はその空乏層が前記絶縁層まで達するように形成
され、前記第２ＭＩＳＦＥＴのソースおよびドレイン領
域はその空乏層が前記絶縁層まで達しないように形成さ
れることを特徴とする半導体集積回路装置。