JPH0685426B2 - ダイナミツクランダムアクセスメモリ - Google Patents
ダイナミツクランダムアクセスメモリInfo
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- JPH0685426B2 JPH0685426B2 JP61045823A JP4582386A JPH0685426B2 JP H0685426 B2 JPH0685426 B2 JP H0685426B2 JP 61045823 A JP61045823 A JP 61045823A JP 4582386 A JP4582386 A JP 4582386A JP H0685426 B2 JPH0685426 B2 JP H0685426B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 実施例の模式図（第１図） 製造方法例の工程図（第２図） 従来構造例の模式図（第３図） 発明の効果 〔概要〕 トレンチキャパシタを有するダイナモックランダムアク
セスメモリ（以下略してDRAMと記す）セルにおいて、蓄
積キャパシタを、半導体基体に形成したトレンチの内壁
面るキャリアがトンネル現象て通過し得る厚さの絶縁層
を介して被着した基体と同導電型の高不純物濃度を有す
る第１の導電層を対向電極とし、該第１の導電層との間
に誘電体層を介して該トレンチ内に埋込んだ第２の導電
層を蓄電電極として構成する。
セスメモリ（以下略してDRAMと記す）セルにおいて、蓄
積キャパシタを、半導体基体に形成したトレンチの内壁
面るキャリアがトンネル現象て通過し得る厚さの絶縁層
を介して被着した基体と同導電型の高不純物濃度を有す
る第１の導電層を対向電極とし、該第１の導電層との間
に誘電体層を介して該トレンチ内に埋込んだ第２の導電
層を蓄電電極として構成する。
これによって形成に際して、第１の導電層から基体に不
純物が拡散して該第１の導電層の不純物濃度が減少する
のを抑止して、キャパシタの蓄積容量の減少を防ぐ。
純物が拡散して該第１の導電層の不純物濃度が減少する
のを抑止して、キャパシタの蓄積容量の減少を防ぐ。
本発明は高集積、高性能のDRAMセルの構造に関する。
トレンチキャパシタはキャパシタ部が立体的（溝状）に
構成されたMOS構造で、256KビットDRAMまで一般的に用
いられてきたプレーナ型セルに比べて、実効的なキャパ
シタ面積を広くとることができるため、小型で大きな蓄
積容量が得られる特徴がある。
構成されたMOS構造で、256KビットDRAMまで一般的に用
いられてきたプレーナ型セルに比べて、実効的なキャパ
シタ面積を広くとることができるため、小型で大きな蓄
積容量が得られる特徴がある。
然しながら、トレンチキャパシタは以下に説明する問題
点を有し、更に小型で蓄積容量が大きく、高集積化して
もパンチスルーが起こらない構造が要望される。
点を有し、更に小型で蓄積容量が大きく、高集積化して
もパンチスルーが起こらない構造が要望される。
第３図はトレンチキャパシタセルの従来例を示す模式側
断面図である。
断面図である。
図において、51は半導体基板でｐ型珪素（p-Si）基板、
52はセル領域を画定するフィールド絶縁層で二酸化珪素
(SiO2)層、53は蓄積電極で反転層を形成する電子、54は
誘電体層、55は多結晶珪素（ポリSi）層よりなるセルプ
レート（対向電極）で、反転層53、誘電体層54、セルプ
レート55により蓄積キャパシタが構成される。
52はセル領域を画定するフィールド絶縁層で二酸化珪素
(SiO2)層、53は蓄積電極で反転層を形成する電子、54は
誘電体層、55は多結晶珪素（ポリSi）層よりなるセルプ
レート（対向電極）で、反転層53、誘電体層54、セルプ
レート55により蓄積キャパシタが構成される。
56はゲート絶縁層、57はポリSiよりなるワード線、58
A、58Bは高濃度不純物導入領域でn+型ソース／ドレイン
領域である。該ソース／ドレイン領域58A、58Bと、ワー
ド線57をゲートとしてMISトランジスタ（FET）が構成さ
れる。
A、58Bは高濃度不純物導入領域でn+型ソース／ドレイン
領域である。該ソース／ドレイン領域58A、58Bと、ワー
ド線57をゲートとしてMISトランジスタ（FET）が構成さ
れる。
そして、ソース／ドレイン領域58Aとコンタクトし、且
つ基板上においてワード線57と垂直方向に、例えばアル
ミニウム（Al）よりなるビット線59が形成される。
つ基板上においてワード線57と垂直方向に、例えばアル
ミニウム（Al）よりなるビット線59が形成される。
この場合、蓄積キャパシタとMISトランジスタとの接続
はソース／ドレイン領域58Bと反転層53間で行われ、従
って基板側の反転層53が情報電荷を蓄積する蓄積電極と
なる。
はソース／ドレイン領域58Bと反転層53間で行われ、従
って基板側の反転層53が情報電荷を蓄積する蓄積電極と
なる。
該DRAMセルは図の右側に示されるように、近傍部に隣接
セルの蓄積キャパシタがフィールド絶縁膜52を隔てて形
成されている。点線は基板内に拡がった空乏層の先端を
表し、同図には隣接するキャパシタ同士がパンチスルー
を起こしている状態が示されている。
セルの蓄積キャパシタがフィールド絶縁膜52を隔てて形
成されている。点線は基板内に拡がった空乏層の先端を
表し、同図には隣接するキャパシタ同士がパンチスルー
を起こしている状態が示されている。
このような従来のトレンチキャパシタセルは、プレーナ
型のセルに比べ高集積化に有利ではあるが、以下に示す
ような欠点を有していた。
型のセルに比べ高集積化に有利ではあるが、以下に示す
ような欠点を有していた。
書込み電圧の損失 蓄積キャパシタはトレンチ内に形成されたMOS構造の反
転層53とセルプレート55間の容量を用いるため、セルプ
レート55の電圧に対して反転層53を形成するための閾値
電圧分だけ低下した電圧までしか書込めないので、電源
電圧が有効に利用されない。
転層53とセルプレート55間の容量を用いるため、セルプ
レート55の電圧に対して反転層53を形成するための閾値
電圧分だけ低下した電圧までしか書込めないので、電源
電圧が有効に利用されない。
キャパシタ間のパンチスルー 上記電圧損失を小さくするためには、基板の不純物濃度
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルのトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間で電気的
に結合して蓄積情報の信頼度が損なわれる。
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルのトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間で電気的
に結合して蓄積情報の信頼度が損なわれる。
また、トレンチ内の表面に沿って基板と逆導電型の領域
を形成する、いわゆるHi-Cキャパシタの構造にすれば電
圧損失の問題はなくなるが、この逆導電型領域の拡散深
さ分だけ隣接トレンチキャパシタ間の間隔が縮まったこ
とになり、パンチスルーの危険性は増す。
を形成する、いわゆるHi-Cキャパシタの構造にすれば電
圧損失の問題はなくなるが、この逆導電型領域の拡散深
さ分だけ隣接トレンチキャパシタ間の間隔が縮まったこ
とになり、パンチスルーの危険性は増す。
更にこの際、トレンチ側壁に不純物を導入するプロセス
は、イオン注入で出来ないため製造が極めて困難であ
る。
は、イオン注入で出来ないため製造が極めて困難であ
る。
ソフトエラー 基板中に蓄積電極（反転層）53から空乏層が広く拡がり
基板中に発生した小数キャリアを捕獲し易く、例えばα
線入射によるソフトエラーを起こし易い。
基板中に発生した小数キャリアを捕獲し易く、例えばα
線入射によるソフトエラーを起こし易い。
以上のような欠点がトレンチキャパシタの実用化に対し
て大きな障害となっていた。
て大きな障害となっていた。
本発明が解決しようとする問題点は、上記のように従来
のトレンチキャパシタに適用されていたトレンチMOS構
造において生じていた、隣接する蓄積キャパシタ間のパ
ンチスルーの問題、ソフトエラーの問題、及びセルプレ
ート配設による集積度の低下の問題と、更には大きな蓄
積容量を確保する問題である。
のトレンチキャパシタに適用されていたトレンチMOS構
造において生じていた、隣接する蓄積キャパシタ間のパ
ンチスルーの問題、ソフトエラーの問題、及びセルプレ
ート配設による集積度の低下の問題と、更には大きな蓄
積容量を確保する問題である。
上記問題点は、一導電型半導体基体と、該半導体基体に
形成された溝と、該溝の内面全域に形成されキャリアが
トンネル現象で通過できる厚さの絶縁層と、該絶縁層上
に形成され該絶縁層を介して半導体基体と同電位になる
一導電型で該半導体基体より高不純物濃度の第１の導電
層と、該第１の導電層上に形成された誘電体層と、該誘
電体層を有する溝内に埋込まれた反対導電型の第２の導
電層とよりなる蓄積キャパシタと、 該半導体基体面に形成されたMISトランジスタとによっ
て構成され、 該MISトランジスタの反対導電型ソース／ドレイン領域
が第３の導電層を介して該蓄積キャパシタの第２の導電
層に電気的に接続されてなる本発明によるダイナミック
ランダムアクセスメモリによって解決される。
形成された溝と、該溝の内面全域に形成されキャリアが
トンネル現象で通過できる厚さの絶縁層と、該絶縁層上
に形成され該絶縁層を介して半導体基体と同電位になる
一導電型で該半導体基体より高不純物濃度の第１の導電
層と、該第１の導電層上に形成された誘電体層と、該誘
電体層を有する溝内に埋込まれた反対導電型の第２の導
電層とよりなる蓄積キャパシタと、 該半導体基体面に形成されたMISトランジスタとによっ
て構成され、 該MISトランジスタの反対導電型ソース／ドレイン領域
が第３の導電層を介して該蓄積キャパシタの第２の導電
層に電気的に接続されてなる本発明によるダイナミック
ランダムアクセスメモリによって解決される。
即ち本発明のDRAMセルは、トレンチの基体側に被着した
高不純物濃度の第１の導電層を蓄積キャパシタの対向電
極として蓄積キャパシタを構成することにより、蓄積電
極を基体から分離して隣接するトレンチキャパシタ間の
結合をなくし、これによってDRAMセルの高性能化、高集
積化を図ると共にソフトエラーを防止する。
高不純物濃度の第１の導電層を蓄積キャパシタの対向電
極として蓄積キャパシタを構成することにより、蓄積電
極を基体から分離して隣接するトレンチキャパシタ間の
結合をなくし、これによってDRAMセルの高性能化、高集
積化を図ると共にソフトエラーを防止する。
そして更に、基体と第１の導電層との間に不純物が通過
せずキャリアのみがトンネル現象で通過することができ
る極薄い絶縁層を介在せしめ、これによって基体と第１
の導電層とを同電位に保ち、且つ該DRAMセル形成時の熱
処理工程において第１の導電層の不純物が基体内に拡散
し第１の導電層の不純物濃度が低下して該キャパシタの
蓄積容量が減少するのを防止する。
せずキャリアのみがトンネル現象で通過することができ
る極薄い絶縁層を介在せしめ、これによって基体と第１
の導電層とを同電位に保ち、且つ該DRAMセル形成時の熱
処理工程において第１の導電層の不純物が基体内に拡散
し第１の導電層の不純物濃度が低下して該キャパシタの
蓄積容量が減少するのを防止する。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明の実施例によるトレンチキャパシタセル
を模式的に示す平面図（ａ）及び側断面図（ｂ）で、第
２図（ａ）〜（ｆ）は本発明に係るトレンチキャパシタ
セルの製造方法の一例を示す工程平面図及び工程断面図
である。
を模式的に示す平面図（ａ）及び側断面図（ｂ）で、第
２図（ａ）〜（ｆ）は本発明に係るトレンチキャパシタ
セルの製造方法の一例を示す工程平面図及び工程断面図
である。
第１図（ａ）及び（ｂ）において、 １は半導体基体でn-Si基板、 ３はセル領域を画定するフィールド絶縁層でSiO2層、 ４はフィールド領域を含んで形成された溝（トレン
チ）、 ５はトレンチの開口部近傍領域を除く内面全域に形成さ
れた第１の導電層でn+型のポリSiよりなるセルプレート
（対向電極）、 ６は窒化珪素(Si3N4)よりなる誘電体層、 ７はトレンチ内に誘電体層を介して埋込まれた第２の導
電層でp+型のポリSiよりなる蓄積電極、 21は不純物が通過せずキャリアのみが通過可能な例えば
20〜60Å程度の極めて薄いトンネル絶縁層でSiO2層であ
る。
チ）、 ５はトレンチの開口部近傍領域を除く内面全域に形成さ
れた第１の導電層でn+型のポリSiよりなるセルプレート
（対向電極）、 ６は窒化珪素(Si3N4)よりなる誘電体層、 ７はトレンチ内に誘電体層を介して埋込まれた第２の導
電層でp+型のポリSiよりなる蓄積電極、 21は不純物が通過せずキャリアのみが通過可能な例えば
20〜60Å程度の極めて薄いトンネル絶縁層でSiO2層であ
る。
セルプレート５、誘電体層６、蓄積電極７で蓄積キャパ
シタが形成される。
シタが形成される。
８はゲート絶縁層でSiO2層、 9A,9Bはp+型ソース／ドレイン（S/D）領域、 9Cはソース／ドレイン領域と同時に形成されたp+型領
域、 10Aはチタンシリサイド(TiSi2)層よりなる自己セルのワ
ード線（ゲート電極）、 10Bは同じく隣接するセルのワード線である。
域、 10Aはチタンシリサイド(TiSi2)層よりなる自己セルのワ
ード線（ゲート電極）、 10Bは同じく隣接するセルのワード線である。
n-Si基板１、ゲート絶縁層８、p+型S/D領域9A,9B、ワー
ド線10Aにより該メモリセルのトランジスタ（セルトラ
ンジスタ）が構成される。
ド線10Aにより該メモリセルのトランジスタ（セルトラ
ンジスタ）が構成される。
11はSiO2絶縁層、 12Aはp+型ポリSi層よりなる第３の導電層、 12Bは第３の導電層でトランジスタのS/D領域、例えば9B
と蓄積キャパシタの蓄積電極７と電気的に接続するp+型
のポリSi層、これにより蓄積キャパシタとセルトランジ
スタが接続されDRAMセルが構成される。
と蓄積キャパシタの蓄積電極７と電気的に接続するp+型
のポリSi層、これにより蓄積キャパシタとセルトランジ
スタが接続されDRAMセルが構成される。
13は層間絶縁層、 14は配線コンタクト窓、 15はS/D領域9Aに第３の導電層12Aを介してコンタクト
し、層間絶縁層上にワード線と直交する方向に延在せし
められるアルミニウム（Al）よりなるビット線 を示す。
し、層間絶縁層上にワード線と直交する方向に延在せし
められるアルミニウム（Al）よりなるビット線 を示す。
同図に示すように本発明に係るトレンチキャパシタセル
においては、トランジスタのS/D領域9Bと蓄積キャパシ
タの蓄積電極７との電気的接続は第３の導電層12（12
B）によつてなされる。
においては、トランジスタのS/D領域9Bと蓄積キャパシ
タの蓄積電極７との電気的接続は第３の導電層12（12
B）によつてなされる。
従ってトレンチ４内の第２の導電層７が情報電荷を蓄積
する蓄積電極となり、基板側の第１の導電層５がセルプ
レート（対向電極）となり、従来と逆になる。
する蓄積電極となり、基板側の第１の導電層５がセルプ
レート（対向電極）となり、従来と逆になる。
そして、上記トランジスタのS/D領域9Bと蓄積キャパシ
タの蓄積電極７とを接続する第３の導電層即ちp+型ポリ
Si層12（12B）は、ワード線10a,10b間に表出せしめたSi
面に選択気相成長させることにより、マスクプロセスを
用いずに、ワード線に自己整合して形成される。
タの蓄積電極７とを接続する第３の導電層即ちp+型ポリ
Si層12（12B）は、ワード線10a,10b間に表出せしめたSi
面に選択気相成長させることにより、マスクプロセスを
用いずに、ワード線に自己整合して形成される。
これによりセルの微細化、高集積化が図れる。
更に本発明の構造においては、トレンチの内面全域に不
純物の基板中への拡散を抑制するがキャリアが通過する
ことの可能な例えば20Å程度の極めて薄いトンネルSiO2
層21を形成し、該トンネルSiO2層21を介して該トレンチ
の内面にセルプレート（対向電極）となる1019cm-3程度
の高不純物濃度の基体１と同導電型の第１の導電層即ち
n+型ポリSi層５が配設される。
純物の基板中への拡散を抑制するがキャリアが通過する
ことの可能な例えば20Å程度の極めて薄いトンネルSiO2
層21を形成し、該トンネルSiO2層21を介して該トレンチ
の内面にセルプレート（対向電極）となる1019cm-3程度
の高不純物濃度の基体１と同導電型の第１の導電層即ち
n+型ポリSi層５が配設される。
本発明の構造においては、このトンネルSiO2層21によ
り、S/D領域9A、9Bの形成など以後の製造工程において
行われる熱処理工程で、セルプレート５内の不純物が基
板１内に拡散してセルプレート５の不純物濃度が低下す
るのを抑止し、これによって誘電体層６との界面におけ
る空乏層生成による該キャパシタの蓄積容量の低下を防
止する。
り、S/D領域9A、9Bの形成など以後の製造工程において
行われる熱処理工程で、セルプレート５内の不純物が基
板１内に拡散してセルプレート５の不純物濃度が低下す
るのを抑止し、これによって誘電体層６との界面におけ
る空乏層生成による該キャパシタの蓄積容量の低下を防
止する。
なお前記のように、キャリアはトンネルSiO2層21を通過
することが可能なので、セルプレート５の電位は基板１
と同電位に保たれる。
することが可能なので、セルプレート５の電位は基板１
と同電位に保たれる。
次ぎに上記本発明に係るトレンチキャパシタセルの製造
方法の概略を、第２図（ａ）〜（ｆ）に示す工程平面図
と工程断面図及び第１図を参照して説明する。
方法の概略を、第２図（ａ）〜（ｆ）に示す工程平面図
と工程断面図及び第１図を参照して説明する。
第２図（ａ）参照 先ずn-Si基板１面の素子形成領域上に選択酸化用の耐酸
化膜として、例えばSi3N4層（またはSi3N4とSiO2との複
合層）２を形成し、これをマスクしてSi基板１を酸化
し、フィールド絶縁層として厚さ4000ÅのSiO2層３を形
成する。
化膜として、例えばSi3N4層（またはSi3N4とSiO2との複
合層）２を形成し、これをマスクしてSi基板１を酸化
し、フィールド絶縁層として厚さ4000ÅのSiO2層３を形
成する。
次いで通常のリソグラフィとリアクティブ・イオンエッ
チング（RIE）を用いて、フィールド絶縁層３の一部を
含めて耐酸化領域に深さ例えば３〜４μｍのトレンチ４
を形成する。
チング（RIE）を用いて、フィールド絶縁層３の一部を
含めて耐酸化領域に深さ例えば３〜４μｍのトレンチ４
を形成する。
次いで熱酸化を行ってトレンチ４の内壁に、半導体（S
i）基板１中の多数キャリア（電子）がトンネル電流と
して流れることができる程度の厚さの絶縁層、例えば20
Å程度の厚さのトンネルSiO2層21を形成する。
i）基板１中の多数キャリア（電子）がトンネル電流と
して流れることができる程度の厚さの絶縁層、例えば20
Å程度の厚さのトンネルSiO2層21を形成する。
このトンネル絶縁層はキャリアのトンネルが許されれば
他の材料でもよく、例えばSi3N4層等でもよい。厚さの
最大限界は材料によるが、SiO2層において60Å程度であ
る。
他の材料でもよく、例えばSi3N4層等でもよい。厚さの
最大限界は材料によるが、SiO2層において60Å程度であ
る。
第２図（ｃ）参照 次いで、トレンチ４の内面を含む基板面全面にCVD法に
より燐を高濃度にドープした厚さ1000Å程度のn+型ポリ
Si層を形成し、等方性エッチング（プラズマエッチン
グ）を行ってトレンチ４内のみにn+型ポリSi層５を残留
せしめる。
より燐を高濃度にドープした厚さ1000Å程度のn+型ポリ
Si層を形成し、等方性エッチング（プラズマエッチン
グ）を行ってトレンチ４内のみにn+型ポリSi層５を残留
せしめる。
このとき、トレンチ開口部のポリSi層５も若干エッチン
グされるが、これはあとでこの部分に形成されるトラン
ジスタのソース／ドレイン領域との接合耐圧を向上させ
る上で好ましい。
グされるが、これはあとでこの部分に形成されるトラン
ジスタのソース／ドレイン領域との接合耐圧を向上させ
る上で好ましい。
なお、ここでトレンチ内面にn+型ポリSi層５を形成する
のは、トレンチ内面に基板と同一の導電型で且つ高不純
物濃度の領域を作ることを目的としており、これによっ
て基板部分がセルプレート（対向電極）の役目をするよ
うになる。
のは、トレンチ内面に基板と同一の導電型で且つ高不純
物濃度の領域を作ることを目的としており、これによっ
て基板部分がセルプレート（対向電極）の役目をするよ
うになる。
このn+型ポリSi層５領域とn-Si基板１の間に介在するの
はキャリアがトンネル現象で通過できる程度のごく薄い
絶縁層であるのでそれらは導通し、n+型ポリSi層５は基
板１と同電位になる。
はキャリアがトンネル現象で通過できる程度のごく薄い
絶縁層であるのでそれらは導通し、n+型ポリSi層５は基
板１と同電位になる。
偶発的に発生しているピンホール等によってこのような
薄い絶縁層には絶縁の破れている部分が発生しがちであ
るが、そのような部分を通してもn+型ポリSi層（セルプ
レート）５は基板１と電気的に接続される。
薄い絶縁層には絶縁の破れている部分が発生しがちであ
るが、そのような部分を通してもn+型ポリSi層（セルプ
レート）５は基板１と電気的に接続される。
要はその後の工程中に印加される熱サイクル、例えばソ
ース／ドレイン領域の形成、層間絶縁層のリフロー処理
等で、セルプレート５中の不純物が基板中へ拡散して散
逸し、これによってセルプレート５の不純物濃度が低下
するのを防ぐことである。即ち、このセルプレート５即
ちn+型ポリSi層部分の不純物濃度の低下によって、該ポ
リSi層５の表面部に空乏層が形成され蓄積容量が減少す
るのを防ぐことである。
ース／ドレイン領域の形成、層間絶縁層のリフロー処理
等で、セルプレート５中の不純物が基板中へ拡散して散
逸し、これによってセルプレート５の不純物濃度が低下
するのを防ぐことである。即ち、このセルプレート５即
ちn+型ポリSi層部分の不純物濃度の低下によって、該ポ
リSi層５の表面部に空乏層が形成され蓄積容量が減少す
るのを防ぐことである。
トンネル絶縁層は不純物原子の通過を阻止するが、たと
え該トンネル絶縁層にピンホールがあっても、該ピンホ
ールを介して拡散する不純物原子はごく僅かで大部分の
不純物原子はポリSi層５中に留め置かれる。
え該トンネル絶縁層にピンホールがあっても、該ピンホ
ールを介して拡散する不純物原子はごく僅かで大部分の
不純物原子はポリSi層５中に留め置かれる。
このような目的のための絶縁材料としては、Si3N4層が
より適している。その理由はSiO2よりもバンドギャップ
が狭いためキャリアがトンネル減少で通過し易く、且つ
組織的に緻密なため不純物原子を阻止する効果がより大
きいことによる。
より適している。その理由はSiO2よりもバンドギャップ
が狭いためキャリアがトンネル減少で通過し易く、且つ
組織的に緻密なため不純物原子を阻止する効果がより大
きいことによる。
なおｐ型基板を用いる場合、セルプレートにドープされ
るのは重量の軽い硼素である。そこで、トンネル絶縁層
としては、組織的に緻密な上記Si3N4層の方がより適し
ている。
るのは重量の軽い硼素である。そこで、トンネル絶縁層
としては、組織的に緻密な上記Si3N4層の方がより適し
ている。
次いで上記n+型ポリSi層５を有するトレンチ４の内面を
含む全面には誘電体層として厚さ例えば100Å程度のSi3
N4層（またはSiO2層、またはこれらの複合層）６を酸
化、または成長によって形成する。
含む全面には誘電体層として厚さ例えば100Å程度のSi3
N4層（またはSiO2層、またはこれらの複合層）６を酸
化、または成長によって形成する。
この層は酸素雰囲気中でアニールすることにより、絶縁
耐圧が向上することが知られている。
耐圧が向上することが知られている。
第２図（ｄ）参照 次いで、トレンチ４内を含む基板１上に、トレンチを充
分に埋める程度の厚さに硼素を高濃度にドープしたp+型
ポリSi層を成長し、次いで等方性のエッチング手段によ
り基板上の該ポリSi層を選択的に除去し、トレンチ４内
を上記誘電体層６を介して埋めるp+型ポリSi層７を形成
する。このp+型ポリSi層７即ち第２の導電層は蓄積電極
として機能する。
分に埋める程度の厚さに硼素を高濃度にドープしたp+型
ポリSi層を成長し、次いで等方性のエッチング手段によ
り基板上の該ポリSi層を選択的に除去し、トレンチ４内
を上記誘電体層６を介して埋めるp+型ポリSi層７を形成
する。このp+型ポリSi層７即ち第２の導電層は蓄積電極
として機能する。
第２図（ｅ）参照 次いでトレンチ４外に表出する誘電体層６を除去しSi基
板１面を露出させた後、通常のMOSトランジスタの形成
方法に従い基板１の表面を酸化し、ゲート絶縁層として
厚さ例えば280Å程度のSiO2層８を形成する。この際900
℃程度の低温で酸化を行うとp+型ポリSi層（蓄積電極）
７表面のSiO2層８は600Å程度の厚さになる。
板１面を露出させた後、通常のMOSトランジスタの形成
方法に従い基板１の表面を酸化し、ゲート絶縁層として
厚さ例えば280Å程度のSiO2層８を形成する。この際900
℃程度の低温で酸化を行うとp+型ポリSi層（蓄積電極）
７表面のSiO2層８は600Å程度の厚さになる。
次いで該主面上に例えば4000Å程度の厚さにチタンシリ
サイド(TiSi2)等のゲート材料となる物質を被着し、次
いでその上に厚さ1500Å程度のSiO2層11Aを被着し、パ
ターンニングを行ってSiO2層11Aを上部に有するTiSi2ワ
ード線パターンを形成し、次いで該主面上に再び1500Å
程度のSiO2層11bを形成し、異方性エッチング手段によ
りワード線パターンの上面及び側面にSiO2層11A若しく
はSiO2層11Bを残留せしめ（以上公知の技術）、表面が
絶縁層となるSiO2層11（11A、11B）に覆われたTiSi2よ
りなるワード線10A,10B等を形成する。この際ワード線
に覆われないSi基板１面及びトレンチ４に埋込まれたポ
リSi層７の表面は露出される。
サイド(TiSi2)等のゲート材料となる物質を被着し、次
いでその上に厚さ1500Å程度のSiO2層11Aを被着し、パ
ターンニングを行ってSiO2層11Aを上部に有するTiSi2ワ
ード線パターンを形成し、次いで該主面上に再び1500Å
程度のSiO2層11bを形成し、異方性エッチング手段によ
りワード線パターンの上面及び側面にSiO2層11A若しく
はSiO2層11Bを残留せしめ（以上公知の技術）、表面が
絶縁層となるSiO2層11（11A、11B）に覆われたTiSi2よ
りなるワード線10A,10B等を形成する。この際ワード線
に覆われないSi基板１面及びトレンチ４に埋込まれたポ
リSi層７の表面は露出される。
次いで通常の方法によりワード線（ゲート電極）10Aを
マスクして硼素を選択的にイオン注入してp+型ソース／
ドレイン領域9A及び9Bを形成する。この際トレンチ４内
に埋込まれたp+型ポリSi層７にもp+型の不純物導入領域
9Cが形成される。
マスクして硼素を選択的にイオン注入してp+型ソース／
ドレイン領域9A及び9Bを形成する。この際トレンチ４内
に埋込まれたp+型ポリSi層７にもp+型の不純物導入領域
9Cが形成される。
第２図（ｆ）参照 次いで通常の選択気相成長手段により上記基板上に厚さ
4000Å程度の硼素を高濃度にドープしたp+型のポリSi層
の選択成長を行う。
4000Å程度の硼素を高濃度にドープしたp+型のポリSi層
の選択成長を行う。
この際SiO2層11及び３上にはポリSi層は成長せず、Si面
が露出するソース／ドレイン領域6A,6B及びp+型ポリSi
層７即ち蓄積電極上面のp+領域9C上にp+型ポリSiよりな
る第３の導電層12A及び12Bが形成される。なお表出して
いる誘電体層６及びトンネルSiO2層21の端部には該p+型
ポリSi層は成長しないが、その厚さが200Å以下で間隔
が極めて狭くなるのでソース／ドレイン領域6B上のポリ
Si層と蓄積電極７上のポリSi層とは連続した第３の導電
層12Bとなり、ソース／ドサイン領域9Bと蓄積電極７の
導通がとられる。
が露出するソース／ドレイン領域6A,6B及びp+型ポリSi
層７即ち蓄積電極上面のp+領域9C上にp+型ポリSiよりな
る第３の導電層12A及び12Bが形成される。なお表出して
いる誘電体層６及びトンネルSiO2層21の端部には該p+型
ポリSi層は成長しないが、その厚さが200Å以下で間隔
が極めて狭くなるのでソース／ドレイン領域6B上のポリ
Si層と蓄積電極７上のポリSi層とは連続した第３の導電
層12Bとなり、ソース／ドサイン領域9Bと蓄積電極７の
導通がとられる。
第１図（ａ）及び（ｂ）参照 そして以後通常の方法により、基板全面に層間絶縁層13
を被着し、ビット線がセルにコンタクトするソース／ド
レイン領域9A上にコンタクト窓14を開け、Al等よりなる
ビット線15を形成する。
を被着し、ビット線がセルにコンタクトするソース／ド
レイン領域9A上にコンタクト窓14を開け、Al等よりなる
ビット線15を形成する。
以上のようにして完成した本発明に係るメモリセルは、
次のような特徴を有する。
次のような特徴を有する。
蓄積キャパシタの対向電極、つまりセルプレートは基
板自体、詳しくは基板にトンネル効果によりキャリアが
容易に通過するトンネル絶縁層を介して被着され、該ト
ンネル絶縁層を通して基板と同電位に給電された基板と
同導電型の導電層である。このため基板を接地すれば対
向電極電位は極めて安定し、いわゆる電圧バンプによる
動作マージンの減少や誤動作か生じにくい。
板自体、詳しくは基板にトンネル効果によりキャリアが
容易に通過するトンネル絶縁層を介して被着され、該ト
ンネル絶縁層を通して基板と同電位に給電された基板と
同導電型の導電層である。このため基板を接地すれば対
向電極電位は極めて安定し、いわゆる電圧バンプによる
動作マージンの減少や誤動作か生じにくい。
基板は１つの大きな等電位の電極板であって、キャパ
シタ間がどんなに接近してもその間の干渉が一切ない。
シタ間がどんなに接近してもその間の干渉が一切ない。
この干渉とは、キャパシタ間のパンチスルーによる電荷
のリーク、及びキャパシタ間が空乏層で接することによ
って一方のキャパシタで起こった充電・放電による電位
変化が静電結合により他のキャパシタに及んで、その蓄
積電荷量を変調してしまうことである。
のリーク、及びキャパシタ間が空乏層で接することによ
って一方のキャパシタで起こった充電・放電による電位
変化が静電結合により他のキャパシタに及んで、その蓄
積電荷量を変調してしまうことである。
蓄積電極は絶縁層で囲まれ、基板内に空乏層を大きく
拡げることがないため、ソフトエラーの障害を起こし難
い。
拡げることがないため、ソフトエラーの障害を起こし難
い。
蓄積キャパシタはn+型ポリSi層〜誘電体層〜p+型ポリ
Si層の構造をしており、反転層を用いていないので書込
み電圧の損失はない。
Si層の構造をしており、反転層を用いていないので書込
み電圧の損失はない。
メモリセルの構造上、MISトランジスタのソース／ド
レイン領域の下にキャパシタが埋込まれて形成されるた
め、メモリセルはほぼトランジスタ１個分の大きさでセ
ル自体が従来に比べ大幅に縮小され、且つ従来セルにお
いて基板上に形成されていたセルプレートがないのでセ
ルプレートとキャパシタ及びトランジスタ間の位置合わ
せのための寸法余裕をとる必要がなく、メモリセルは一
層小型になる。
レイン領域の下にキャパシタが埋込まれて形成されるた
め、メモリセルはほぼトランジスタ１個分の大きさでセ
ル自体が従来に比べ大幅に縮小され、且つ従来セルにお
いて基板上に形成されていたセルプレートがないのでセ
ルプレートとキャパシタ及びトランジスタ間の位置合わ
せのための寸法余裕をとる必要がなく、メモリセルは一
層小型になる。
n+型半導体〜誘電体層〜p+型半導体構造のキャパシタ
では、蓄積電極に電圧が加わると半導体側に空乏層が発
生する。
では、蓄積電極に電圧が加わると半導体側に空乏層が発
生する。
n+、p+の濃度が低いと空乏層は誘電体層に重なり、蓄積
容量が電圧依存性を持って実効的容量が減ってしまうと
いう不利な一面を持っているが、本発明の構造において
は、キャパシタの情報蓄積部である対向電極が基板のト
レンチ内面にトンネル絶縁層を介して形成された高不純
物濃度の第２の導電層であり、トンネル絶縁層を通して
基板と同一電位に給電されているが不純物が通過するこ
とはないので、工程中の熱処理により不純物か基鈑側へ
散逸して対向電極の不純物濃度が低下することがない。
従って、対向電極表面においての空乏層の発生による、
蓄積容量の低下が防止される、且つ蓄積容量の電圧依存
性も生じない。
容量が電圧依存性を持って実効的容量が減ってしまうと
いう不利な一面を持っているが、本発明の構造において
は、キャパシタの情報蓄積部である対向電極が基板のト
レンチ内面にトンネル絶縁層を介して形成された高不純
物濃度の第２の導電層であり、トンネル絶縁層を通して
基板と同一電位に給電されているが不純物が通過するこ
とはないので、工程中の熱処理により不純物か基鈑側へ
散逸して対向電極の不純物濃度が低下することがない。
従って、対向電極表面においての空乏層の発生による、
蓄積容量の低下が防止される、且つ蓄積容量の電圧依存
性も生じない。
なお、本発明の構造は上記実施例に限らず、エピタキシ
ャル層、ウエル内に形成されるトレンチキャパシタ構造
のDRAMセルにも適用される。
ャル層、ウエル内に形成されるトレンチキャパシタ構造
のDRAMセルにも適用される。
また上記実施例と反対導電型のDRAMセルにも勿論適用さ
れる。
れる。
以上説明したように本発明によれば、安定性の高い、キ
ャパシタ間の干渉のない、キャパシタ耐圧の高い、微細
化、高集積化が可能なトレンチキャパシタ構造のDRAMセ
ルが得られ、且つ製造工程中の熱処理によりキャパシタ
の対向電極の不純物濃度が低下し、キャパシタの蓄積容
量が低下するのが防止される。
ャパシタ間の干渉のない、キャパシタ耐圧の高い、微細
化、高集積化が可能なトレンチキャパシタ構造のDRAMセ
ルが得られ、且つ製造工程中の熱処理によりキャパシタ
の対向電極の不純物濃度が低下し、キャパシタの蓄積容
量が低下するのが防止される。
第１図は本発明の実施例によるトレンチキャパシタセル
を模式的に示す平面図（ａ）及び側断面図（ｂ）、 第２図（ａ）〜（ｆ）は本発明に係るトレンチキャパシ
タセルの製造方法の一例を示す工程平面図及び工程断面
図、 第３図はトレンチキャパシタセルの従来例を示す模式側
断面図である。 図において、 １は半導体基体でn-Si基板、 ３はフィールド絶縁層でSiO2層、 ４は溝（トレンチ）、 ５は第１の導電層でn+型のポリSiよりなるセルプレート
（対向電極）、 ６はSi3N4よりなる誘電体層、 ７は第２の導電層でp+型のポリSiよりなる蓄積電極、 ８はゲート絶縁層でSiO2層、 9A,9Bはp+型ソース／ドレイン（S/D）領域、 9Cはp+型領域、 10A、10Bはワード線、 11はSiO2絶縁層、 12A、12Bはp+ポリSi層よりなる第３の導電層、 13は層間絶縁層、 14は配線コンタクト窓、 15はビット線 21はキャリアのみが通過可能なトンネル絶縁層でSiO
2層、 を示す。
を模式的に示す平面図（ａ）及び側断面図（ｂ）、 第２図（ａ）〜（ｆ）は本発明に係るトレンチキャパシ
タセルの製造方法の一例を示す工程平面図及び工程断面
図、 第３図はトレンチキャパシタセルの従来例を示す模式側
断面図である。 図において、 １は半導体基体でn-Si基板、 ３はフィールド絶縁層でSiO2層、 ４は溝（トレンチ）、 ５は第１の導電層でn+型のポリSiよりなるセルプレート
（対向電極）、 ６はSi3N4よりなる誘電体層、 ７は第２の導電層でp+型のポリSiよりなる蓄積電極、 ８はゲート絶縁層でSiO2層、 9A,9Bはp+型ソース／ドレイン（S/D）領域、 9Cはp+型領域、 10A、10Bはワード線、 11はSiO2絶縁層、 12A、12Bはp+ポリSi層よりなる第３の導電層、 13は層間絶縁層、 14は配線コンタクト窓、 15はビット線 21はキャリアのみが通過可能なトンネル絶縁層でSiO
2層、 を示す。
Claims (1)
- 【請求項１】一導電型半導体基体と、該半導体基体に形
成された溝と、該溝の内面全域に形成されキャリアがト
ンネル現象で通過できる厚さの絶縁層と、該絶縁層上に
形成され該絶縁層を介して該半導体基体と同電位になる
一導電型で該半導体基体より高不純物濃度の第１の導電
層と、該第１の導電層上に形成された誘電体層と、該誘
電体層を有する溝内に埋込まれた反対導電型の第２の導
電層とよりなる蓄積キャパシタと、 該半導体基体面に形成されたMISトランジスタとによっ
て構成され、 該MISトランジスタの反対導電型ソース／ドレイン領域
が第３の導電層を介して該蓄積キャパシタの第２の導電
層に電気的に接続されてなることを特徴とするダイナミ
ックランダムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61045823A JPH0685426B2 (ja) | 1986-03-03 | 1986-03-03 | ダイナミツクランダムアクセスメモリ |
| DE8787301747T DE3780840T2 (de) | 1986-03-03 | 1987-02-27 | Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff. |
| EP87301747A EP0236089B1 (en) | 1986-03-03 | 1987-02-27 | Dynamic random access memory having trench capacitor |
| US07/020,983 US4803535A (en) | 1986-03-03 | 1987-03-02 | Dynamic random access memory trench capacitor |
| KR8701880A KR900004178B1 (en) | 1986-03-03 | 1987-03-03 | Dynamic random access memory trench capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61045823A JPH0685426B2 (ja) | 1986-03-03 | 1986-03-03 | ダイナミツクランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208660A JPS62208660A (ja) | 1987-09-12 |
| JPH0685426B2 true JPH0685426B2 (ja) | 1994-10-26 |
Family
ID=12729967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61045823A Expired - Fee Related JPH0685426B2 (ja) | 1986-03-03 | 1986-03-03 | ダイナミツクランダムアクセスメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0685426B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828471B2 (ja) * | 1987-12-07 | 1996-03-21 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5200354A (en) * | 1988-07-22 | 1993-04-06 | Hyundai Electronics Industries Co. Ltd. | Method for manufacturing dynamic random access memory cell |
| US5182224A (en) * | 1988-09-22 | 1993-01-26 | Hyundai Electronics Industries Co., Ltd. | Method of making dynamic random access memory cell having a SDHT structure |
| EP0977266A1 (de) * | 1998-06-15 | 2000-02-02 | Siemens Aktiengesellschaft | Grabenkondensator mit Isolationskragen und entsprechendes Herstellungsverfahren |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5762564A (en) * | 1980-09-30 | 1982-04-15 | Seiko Epson Corp | Tunnel effect type protecting device |
| JPS5961174A (ja) * | 1982-09-30 | 1984-04-07 | Toshiba Corp | Ｍｏｓダイナミツクメモリ |
| JPH077823B2 (ja) * | 1983-11-18 | 1995-01-30 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS60239053A (ja) * | 1984-05-14 | 1985-11-27 | Oki Electric Ind Co Ltd | 半導体ｒａｍ装置 |
-
1986
- 1986-03-03 JP JP61045823A patent/JPH0685426B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208660A (ja) | 1987-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |