JPS62208660A - ダイナミツクランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 １１１１要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 実施例の模式図（第１図） 製造方法例の工程図（第２図） 従来構造例の模式図（第３図） 発明の効果 〔１既　　要〕 ｉ・レンチキャパシタを有するダイナミックランダムア
クセスメモリ　（以下略してＤＲＡＭと記ず）セルにお
いて、蓄積キャパシタを、半導体基体に形成したトレン
チの内壁面にキャリアがトンネル現象でｊ＠過し得る厚
さの絶縁層を介して被着した基体と同導電型の高不純１
）η膿四を有゛づる第１の】ｎ電層を文、Ｉ同型＋Ｉｉ
とし、該第１Ｑ）；、す′電層とｔ’ｊ　ｒ間に誘電体
層を介して該ｌ・レンチ内ｔこ哩込んだ第２の導電層を
蓄積電極として構成する。

これによって形成に際して、第１の導電層から基体に不
純物が拡散して該第１の導電層の不純物濃度が減少する
のを抑止して、キャパシタの蓄積容量の減少を防く。

〔産業−にの利用分野〕

本発明は高集積、高性能のＤＲＡＭセルの構造に閏する
。

１−レンチキャパシタはキャパシタ部力蟹り体向（溝状
）に構成されたＭＯ５構造で、２５６にヒラｉｌｌＲＡ
Ｍまで一般的に用いられてきたプレーナ型セルに比べて
、実効的なキャパシタ面積を広（とることができるため
、小型で大きなｎ＋積容量か得られる特徴がある。

然しなから、トレンチキャパシタは以１・に説明する問
題点を有し、更に小型で蓄積電けが人きく、高ｉＪｉ　
！＋冒ししでもパンチスルーが起こらない構造か要望さ
れろ。

〔従来の技ｆｔｊ　’Ｊ 第３図はトレンチキャパシタセルの従来例を示す模式側
１折血図である。

図において、５１は゛１先導体基板でｐ型珪素（ｐ−５
ｉ）ノ、ζ板、５２はセル領域を画定するフィールド絶
縁層で二酸化珪素（Ｓｉｎ□）層、５３は蓄積電極で反
転層を形成する電子、５４は誘電体層、５５ば多結晶珪
素（ポリＳｉ）層よりなるレルプＬ・−１・（対向電極
）で、反転層５３、誘電体層５４、セルプレーＩ・５５
にまり蓄積キャパシタが構成される。

５　Ｇ　４；ｔ　’７”　　ｌ・ｋ’ａ　Ｍ　Ｒ５，５
’ＮＪホ’Ｊ　Ｓｉヨリ１．；　ルワＦ線、５８へ、５
８Ｂは高濃度不純物導入領域でｎ゛型ソース／ドレイン
領域である。該ソース／ドレインｉｉＪ’ｉ　Ｊ！Ｉｉ
　５８八、５８Ｂと、ワード線５７をゲートとじて旧Ｓ
トランジスタ（ＦＥＴ）が（ト１成される。

イして、ソース／ドレイン領域５８Ａ　と：１ンタクト
し、目つ基板」二においてワード線５７と垂直方向に、
（列えばアルζニー１”〕Ｊ、（八１）、１、す／Ｉ′
るヒノ］・キ万柿９が形成される。

この場合、Ｗｊ　４＋ｊキヤパユ゛ツタと旧Ｓ　＋　、
：’、　；／ノスタとの接続し１、ソース／ドレイン領
域５））Ｒと）一転層５３間で行われ、従って基板側の
反転層５３が情（■電荷を蓄積するＮｉ積電極となる。

該ｌｌＲＡＭセルは図の右側に示されるように、近傍部
に隣接セルの蓄積キャパシタがフィールド絶縁膜５２を
隔てて形成されている。点線は基板内に拡がった空乏層
の先端を表し、同図には隣接するキャパシタ同士がパン
チスルーを起こしている状態が示されている。

このような従来のトレンチキャパシタセルは、プレーナ
型のセルに比べ高集積化にｆｉ利ではあるが、以下に示
す。１−・）な欠点を有シフ゛（いた。

（Ｄ　書込み電圧のＩＲ失 蓄積キャパシタはトレンチ内に形成されたＭＯ３構造の
反転層５３とセルプレート５５間の容量を用いるため、
セルプレート５５の電圧に対して反転層５３を形成する
ための閾値電圧分だけ低−ドした電圧ま−（Ｌ、か書込
めないので、電源電圧が有効に利用されない。

■　キャパシタ間のパンチスルー −１−起電圧損失を小さくするためには、基板の不純物
濃度を低くしな４Ｊればならないか、低過ぎると図示の
ように空乏層の拡がりによって隣接セルのｌ・レンチキ
ャパシタとの間でパンチスルーを起ごし、キャパシタ間
が電気的に結合して蓄積情報の信頼度が）艮なねれる。

また、ト１／ンチ内の表面に沿って基板と逆導電型の領
域を形成する、いわゆるＩＩ　ｉ　−Ｃキャパシタの構
酌にずれば電圧１員失の問題はなくなるが、この　　　
″逆導電型領域の拡散深さ分だけ隣接トレンチキャパシ
タ間の間隔が縮まったことになり、パンチスルーの危険
性は増す。

更にこの際、トレンチ側壁に不純物を導入するプロセス
は、イオン注入で出来ないため製造が極めて困難である
。

■　ソフトエラー 基板中に蓄積電極（反転層）５３から空乏層が広く拡が
りＪ、５．４１ｉｊ中に発生した小数−１−ヤリ−ｒ′
’＋：　ｌｂ獲し易く、例えばα線入旧１．二、（イ、
゛ノフトエーノーを起こし易い。

以−１−のような欠点がトレンチキャパシタの実用化に
対して大きな障害となっていた。

〔発明が解決しようとする問題点〕

本発明が解決しようとする問題点は、−１−記のよ・う
に従来のトレンチキャパシタに適用されていた１−レン
チＭＯ３構造において生していた、隣接する蓄積ギャバ
ラタ間のパンチスルーの問題、ソフトエラーの問題、及
びセルプレー１・配設による集積度の低下の問題と、更
には大きな蓄積容量を確保−づる問題である。

〔問題点を解決するだめの手段〕

上記問題点は、−・導電型半導体２１（体と、該半導体
基体に形成された溝と、線溝の内面全域に形成されたキ
ャリアがトンネル現象で通過できる１ｇさの絶縁層と、
該絶縁層上に形成され該絶縁層を介し−（該半導体基体
と同電位になる一導電型の第１の導電層と、該第１の導
電層上に形成された誘電体ｈ’ｊと、該誘電体層をイ１
する溝内に埋込まれた反対導電型の第２の導電層とより
なる蓄積キャパシタと、 該半導体基体面に形成されたＭＩＳ！−ランジスタとに
よって構成され、 該Ｍ　Ｉ　Ｓ　ｌ・ランジスタの反対導電型ソース／ト
レイン領域が第３の導電層を介し該蓄積キャパシタの第
２の導電層に電気的に接続されてなる本発明によるグイ
ナミソクランダＪ、アクセスメモリによって解決される
。

〔作　用〕

即ち本発明の１１簡Ｈセルは、ｌ・レンチの基体側に被
着した高不純物濃度の第１の導電層を蓄積キャパシタの
対向電極として蓄積キャパシタを構成することにより、
蓄積電極を基体から分離して隣接する１−レンチギャバ
ラタ間の結合をなくし、これに、Ｉ：、って旧ＩＡＭセ
ルの高性能化、高集積化を図ると共にソフトエラーを防
１１−する。

そして更に、基体と第１の導電層との間に不純物が１ｆ
ｆｌ過せずキャリアのみがトンネル現象で通過すること
ができる極薄い絶縁層を介在−ｕしめ、これによって基
体と第１の導電層とを同電位に保ら、■、つ該ＤＲＡＭ
セル形成時の熱処理工程において第１の導電層の不純物
が基体内に拡散し第１の導電層の不純物濃度が低下して
該キャパシタの蓄積容量が減少するのを防止する。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明の実施例によるトレンチキャパシタセル
を模式的に示す平面図（ａｌ及び側断１１１１図（６）
で、第２図（ａｔ〜（ｆｌは本発明に係るトレンチキャ
パシタセルの製造方法の一例を示す工程平面図及び工程
断面図である。

第１図（ａ）＆び（ｂｌにおい”（， １は半導体基体でｎ−Ｓｉ基板、 ３ばセル領域を画定するフィールド絶縁層でＳｉｎ□層
、 ４はフィールド領域を含んで形成された７ｈ（１−レン
チ）、 ５はトレンチの開口部近傍領域を除く内面全域に形成さ
れた第１の導電層でｎ”型のポリＳｉよりなるセルプレ
ート（対向電極）、 ６ば窒化珪素（Ｓｉ３Ｎ４）よりなる誘電体層、７はト
レンチ内に誘電体層を介し埋込まれた第２θ巧ｎ電層で
ｐ゛型のポリＳｉよりなる蓄積電極、２Ｉは不純物か通
過せずキャリアのみが通過可能な例えば２０〜６０人程
度の大成て薄いトンネル絶縁層で５ｉ０２層である。

セルプレー１・５、誘電体層６、蓄積電極７で蓄積−（
−ヤパシタが形成される。

８はケート絶縁層でＳｉＯ□層、 ９Ａ、９Ｂはｐ゛゛ソース／ドレイン（Ｓ／ｌ］）領域
、９０はソース／トレイン領域と同時に形成されたｐ゛
型領領域 １〇八はチタンシリザイＦ（ＴｉＳｉ□）層よりなる自
己セルのツーｌ：綿（ゲート電極）、 １０Ｒは同じく隣接するセル０戸ノー１１％！である。

ｎ　−Ｓ　ｉ　４１板】、ゲート絶縁層８、ｐ゛型Ｓ／
Ｄ領域９Δ、ＱＢ、ワード線１０Ａによｉ′）該メモリ
セルのトランジスタ（セルトランジスタ）が構成される
。

１１はＳｉＯ□絶縁層、 １２Ａはｐ＋型ポリＳｉ層よ幻なる第３の導電層、１２
＋１は第３の導電層でトランジスタのＳ／ｌ＋領域、例
えば９Ｂと蓄積キャパシタの蓄積電極７を電気的に接続
するｐ゛型のポリＳｉ層、これにより、も積キャパシタ
とセルトランシフ、タカく接続されｌｌＲＡＭヒルが構
成される。

１３は層間絶縁層、 １４ば配線コンタクト窓、 １５はＳ／Ｄ領域９Ａに第３の導電層９Ａを介してコン
タクト窓シ、層間絶縁層−１−にワード線と直交する方
向に延在せしめられるアルミニウム（Ａｌｌりなるピッ
Ｉ・線 を示ず。

同図に丞ずよ・つに本発明に係る１−Ｌ／ン千キャパノ
タｅルにおいてり、Ｊ、ｌ−フンミノフタのＳ／１〕領
域９Ｂと浩積キ峙バッタの蓄積電極７との電気的接続は
第３の導電層１２（１２Ｂ）によってなされる。

４ｉＣってｌ・レンチ４内の第２の導電層７が情報電イ
゛１：ｉをλ゛ｉ積するｄＩ積電極となり、基板側の第
１の導電層５がセルプし・−ト（対向電極）となり、従
来と逆になる。

ぞして、ト記ｌ・ランシスタのＳ／Ｄ↑；ｎ域９Ｂと蓄
積−１−ヤバシタの浩積電掘７とを接続する第３の導電
層即らｐ゛型ポリＳｉ層１２（１２Ｒ）は、ｌノート線
１０ａ。

１１１　ｈ間に表出−ｕしめたＳｉ面に選択気相成長さ
せるごとにより、マスクジ１′：１セスを用いずに、ワ
ード綿に自己整合して形成される。

、これによりセルの微細化、高集積化がしｌれる。

史に本発明の構造においてｔｊ、トレンチの内面全域に
不純物の基板中への拡１１％！を抑制するがキャリアが
通過することの可能な例えば２０人程度の極め゛（薄い
トンネルＳｉＯ□１−２１を形成し、該ｌ・ンネルＳ　
ｉ　Ｏ２層２１を介して該トレンチの内面にセルブレー
１−（り、＋臼型１１ｒ’ｔ、　）となるＩｎ１９ｃｕ
＋−３程度（１り　１４７１　不純物濃度の、！１Ｌ仮
１と同辺電型の第１の榎電層即らｎ“型ポリＳｉ層５が
配設される。

本発明の構造においては、ごのトンネル５ｉｎ２層２Ｉ
により、Ｓ／１１領域９＾、９Ｂの形成など以後の製造
二［程において行われる熱処理工程で、セルプレート５
内の不純物が基板１内に拡ｔｉ＆してセルプＬ−−１−
５の不純物濃度が低下するのを抑止し７、これによって
誘電体層６との界面における空乏屋ｉ生成に、Ｌる該キ
ャパシタの蓄積各州の低下を防止する。

なお前記のように、キャリアはトンネル５ｉｎ２層２１
を通過することが可能なので、セルプレー１・５の電位
は基板■と同電位に保たれる。

次ぎに１−配本発明に係るトレンチキャパΣ・・タセル
の製造方法の概略を、第２図ｆａｌ〜（ｆｌに示す工程
平面図と工程断面図及び第１図を参照し゛ζ説明する。

第２図（ａ）参照 先ずｎ−５ｉ基板１面の素子形成領域上に選択酸化用の
耐酸化膜として、例えばＳｉ３Ｎ４層（またはＳｉ、ｉ
−４とＳｉＯ□との複合層）２を形成し、これをマスク
にしてＳｉ基板Ｉを酸化し、フィール川Ｓ絶縁層とし−
ご厚さ／１０（１０人のＳｉＯ□層３を形成する。

第２図（ｂｌ参照 次いで通常のりソグラフイとりアクティブ・イオンエツ
チング（１？ＩＥ）を用いて、フィールド絶縁１偕３の
一部をｋめで耐酸化領域に深さ例えば３〜４／！ｍのト
レンチ４を形成する。

次いで熱酸化を行ってトレンチ４の内壁に、単層体（Ｓ
ｉ）基板１中の多数キャリア（電子）がトンネル電流と
しζ流れることができる程度の厚さの絶縁層、例えば２
０人程度の厚さのトンネル５ｉ０２層２１を形成する。

このトンネル絶縁層はキャリアのトンネルが許されれば
他の材料でもよく、例えばＳｉ、Ｎ４層等でもよい。厚
さの最大限界は材料によるが、Ｓｉｎ、層において６０
人程度である。

第２図（Ｃ１参照 次いで、トレンチ４の内面を含む基板面全面にＣｖｌｌ
法により燐を高濃度にドープした厚さ１０００人程ＩＣ
−のＩ）’型ポリＳｉ層を形成（−７、等ツノ″１′１
工、十ノグ（プうスマエソチング）を行って１−シ・ン
十４内のみにｎ　’型ポリＳｉ層５を残留１！シめイ１
゜このとき、トレンチ４外】部のポリＳｉ層５もン〒ト
コーソチングされるが、これはあとでこの部分に形成さ
れるトランジスタのソーフ／トレイン↑１６域との接合
耐圧を向上させる上で好ましい。

なお、ここでトレンチ内面にｎ゛型ボ’ＩＳｉ層５を形
成するのは、トレンチ内（ｎｌに２．ｔ＞板と同一のシ
ミ型で［−１つ高不純物濃度の領域を作ることを目的と
してお幻、これによって基板部分がセルプレ−ト・（対
向電極）の役目をするようになる。

このｎ・型ポリＳｉ層５領域とｎ−５ｉ基板１の間に介
在するのはキャリアが１ンネル現象で通過てきる程度の
ごく薄い絶♀（層であるのでそれらＩｔ専通し、ｒ１°
型ポリＳｉ層５は、％１Ｉｉｉｌと同；［位になる。

偶発的に発生しているピンポール等によってこのような
薄い絶縁層には絶縁の破れている部分か発／ＬＬからで
あるが、そのよ・）な部分を通してもｎ゛型ポリＳｉ層
（セルプレー１１５は基、（１（ｌと電気的に接続され
ろ。

・変はその後の工程中に印加される熱ザイクル、例えば
ソース／　Ｆ−Ｌ−インＪ域の形成、層間絶縁層のリフ
１−１−処理等で、セルプレー１・５中の不純物が１．
％板中へ拡１１（シて敗逸し、これによってセルプレー
１−５の不純物濃度が低■Ｊするのを防ぐことである。

即ち、このセルプレー１−５即ちｎ　”型ポリＳｉ層部
分の不純物？農度の低下によって、該ポリ５ｉ１９５の
表面部に空乏層が形成され蓄積電Ｖが減少するのを防く
ごとである。

トンネル絶縁間εＪ不純物原Ｙの通過をＩｌｌ止するか
、たとえ該トン不ノリ色縁層にピンホールがあっても、
該ビンボールを介して拡１１（する不純物原子はごく僅
かで大部分の不純物原子しＪポリＳｉ層５中にｉ′ｌ′
／め置かれる。

このような目的のための絶ＮｇｊＡ料とじ−では、Ｓｉ
、＋ｉ４層がより適している。その理由はＳ　ｉ　（ｌ
　ＺよりもハンＩ・ギャップが狭いため一トヤリアがｌ
・ンネル減少で通過し易く、目、つ組織的に緻密なため
不純物原子を阻１１」る効果がより大きいことによる。

なおｐ型基板を用いる場合、セルプレートにドープされ
るのは重量の軽い硼素である。そこで、トンネル絶縁層
としては、組織的に緻密な上記Ｓｉ、Ｎ４層の力がより
適している。

次いで」１記ｒｌ’　型ポリＳｉ層５を有するトレンチ
４の内面を含む全面に誘電体層として厚さ例えば１００
人程大成５ｔ３Ｎａ層（またはＳｉＯ２層、またはこれ
らの複合層）６を酸化、または成長によって形成する。

この層は酸素雰囲気中でアニールすることにより、絶縁
耐圧が向上することが知られている。

第２図ｉｄｌ参照 次いで、トレンチ４内を含む基板１上に、トレンチを充
分に埋める程度の厚さに硼素を高濃度にドープしたｐ゛
型ポリＳｉ層を成長し、次いで等方性のエツチング手段
により基板上の該ポリＳｉ層を選択的に除去し、トレン
チ４内を上記誘電体層６を介して埋めるｐ゛型ポリＳｉ
層７を形成する。このｐ゛型ポリＳｉ層７即ち第２の導
電層は蓄積電極として機能する。

Ｇ 第２図＋ｅｌ参ｉｊ、１ 次いでトレンチ４外に表出する誘電体層６を除去しＳｉ
基板１面を露出さ一υだ後、通常のＭＯＳ　ｌランンス
タの形成方法に従い基板Ｉの表面を酸化し、ゲート絶縁
層として厚さ例えば２８０人程大成ＳｉＯ７層８を形成
する。この際９００°Ｃ程度の低温で酸化を行うと、ｐ
“型ポリＳｉ層（蓄積電極）７表面のＳｉＯ□Ｉｉ　８
ば６００人程鹿の厚さになる。

次いで該七面十に例えば４０００八程度の厚さにチタン
シリ→Ｊ−イＦ（ＴｉＳｉ２）等のゲート祠オニＩとな
る物質を被着し、次いでその上に厚さ１５００人程度大
成ｉＯ□層１１人を被着し、パターンニングを行ってＳ
ｊＯ□ｙ台１１ハ全１１ハ有するＴｉＳｉ２ワード線パ
ターンを形成し、次いで該主面上に再び１５００人程度
大成ｉＯ□層１１ｂを形成し、異方性エツチング手段Ｃ
ごよりワード線パターンの上面及び側面にＳｉＯ□層１
１層性１Δ若ＳｉＯ７層１１Ｂを残留せしめ（１以上公
知の技術）、表面か絶縁層となるＳｉＯ□層１ｆ（ＩＩ
Ａ、　ＩＩＦ！　）に覆われたＴｉＳｉ、よりなるツー
ｌ−線１０Δ、　ｌ０ＩＩ等を形成する。この際ワード
線に覆われないＳｉ基板１面及び１川／ン千４に理込ま
ねたポリＳ１層７の表面は露出される。

次いで通常の方法によりソー１線（う−１・電極）１０
＾をマスクにして硼素を選択的にイオン注入してｐ゛型
ソース／１−レイン領域９八及び９Ｂを形成する。この
際トレンチ４内に埋込まれたｐ゛型ポリＳｉ層７にもｐ
゛型の不純物導入領域９Ｃが形成される。

第２図（ｆｌ参照 次いで通常のｊ巽択気相成長手段により上記基板上に厚
さ４０００人程度０硼素を高濃度にドープしたｐ゛型の
ポリＳｉ層の選択成長を行う。

この際５ｉＯ７層１１及び３−１−１にはポリＳ１層は
成長セす、３４面が表出するソース／トレ・イン領域６
Ａ、６Ｂ及びｐ゛型ボ’ＪＳｉ層７即ち蓄積電極」二面
のｐ′領域９Ｃ上にｐ゛型ポリＳｉよりなる第３の導電
層１２八及び１２Ｂが形成される。なお表出している誘
電体層６及びトンネルＳｉＯ□層２１の端部には該ｐ゛
型ポリＳｉ層は成長しないが、その厚さが２（１０人１
以下で間隔が極めて狭くなるのでソース／トシ・イン領
域ｆｉｔローのポリＳｉ層と蓄積電極７１−のポリＳｉ
層とは連ｌｊｔシた第３の導電層１２１１　となり、ソ
ース／トレイン領域９Ｂと蓄積電極マの力、Ｊがとられ
る。

第１図ｔａ＋及びｆｈｌ参照 そして以後通常の方法により、基板全面に層間絶縁層１
３をン皮着し、ピッｌ−線がセＪしに二Ｊンタクトする
ソース／ルーイン領域９八１−にコンタク］・窓１４を
開しり、Δ１等よりなるヒツト線１５を形成する。

以上のようにして完成した本発明に係るメモリセルは、
次のような特徴を有する。

■　蓄積キャパシタの対向電極、つまりセルプレートは
基板自体、詳しくは基板に１〜ンネル効果によりキャリ
アが容易に通過するトンネル絶縁層を介して被着され、
該トンネル絶縁層を通して基板と同電位に給電された基
板と同導電型の導電層である。このため基板を接地すれ
ば対向電極電位は極めて安定し、いわゆる電圧ハンプに
よる動作マージンの減少や誤動作が生しにくい。

■　基板は１つの大きな等電位の電極板であって、キャ
パシタ間がどんなに接近してもその間の干渉が−切ない
。

この干渉とは、キャパシタ間のパンチスルーによる電荷
のリーク、及びキャパシタ間が空乏層で接することによ
って一方のキャパシタで起こった光電・放電による電位
変化が静電結合により他のキャパシタに及んで、その蓄
積電荷量を変調してしまうことである。

■　蓄積電極は絶縁層で囲まれ、基板内に空乏層を大き
く拡げることがないため、ソフトエラーの障害を起こし
ｆ好い。

■　１￥１積キヤパシタはｎ“型ポリ５１層〜誘電体層
〜ｐ゛型ポリＳｉ層の構造をしており、反転層を用いて
いないので書込み電圧の損失はない。

■　メモリセルの構造上、Ｍｉｓ　　＋−ランシスタの
ソース／ドレイン領域の下にキャパシタが埋込まれて形
成されるため、メモリセルはほぼトランジスタ１個分の
大きさでセル自体が従来に比べ太幅に縮小され、且つ従
来セルにおいて基板−１二に形成されていたセルプレー
トがないのでセルプレートとキャパシタ及びトランジス
タ間の位置合ねセのための寸法余裕をとる必要がなく、
メモリセルは一層小型になる。

■　ｎ゛型半導体〜誘電体層〜ｐ゛型半導体　構造のキ
ャパシタでは、蓄積電極に電圧が加わると半導体側に空
乏層が発生する。

ｎ　＝、ｐ　＋の濃度が低いと空乏層は誘電体層に重な
り、蓄積容量が電圧依存性を持って実効的容重が凍って
しまうという不利な一面を持っているが、本発明の構造
においては、キャパシタの情報蓄積部である対向電極が
基板のトレンチ内面にトンネル絶縁層を介して形成され
た高不純物濃度の第２の導電層であり、トンネル絶縁層
を通して基ｌ）フと同一電位に給電されているが不純物
が）ｍ遇することはないので、工程中の熱処理により不
純物が基板側へ散逸して対向電極の不純物濃度が低下す
ることがない。従って、対向電極表面においての空乏層
の発生による、蓄積容量の低下が防止される、目、つ蓄
積容量の電圧依存性も生じない。

なお、本発明の構造は上記実施例に限らず、エピタキシ
ャル層、ウェル内に形成されるトレンチキャパシタｊｌ
’）　１ｊｊｉの１１１ｉ　Ａ　ＭセルにもＪｌ旧され
る。

また１−記実施例と反対導電型の則昌１セルにも勿論適
用される。

〔発明の効果〕

以上説明したように本発明によれは、安定性の高い、キ
ャパシタ間の干渉のない、キャパシタ耐圧の高い、微細
化、高集積化が可能ｆ（ｌレンチキャパじ／夕構造のｎ
ｌ？ＡＭセルが得られ、目。つ製造工程中の熱処理によ
りキャパシタの対向電極の不純物流度が低下し、キャパ
シタの蓄積容量が低下するのが防止される。

【図面の簡単な説明】

第１図ｉ：ｔ：　、４：発明の実施例に６１、る１・し
・ンチキャパシタセルを模式的に示ず゛１′１層ｉａｌ
皮び側断面図（ｈｌ、第２図（ａ）〜（ｆｌは本発明に
係る１・し・ソナー１−ヤパシタセルの製造方法の一例
を示−４１稈・１・間図及び上程断面Ｍ、 第３図はｌ−レンチキャパシタセルの従来例を示ず模式
側断面図である。 図において、 １は半導体基体でｎ−３ｉ基板、 ３はフィール川・絶縁層で　ＳｉＯ□層、４は溝（＋−
レンチ）、 ５Ｇ９１第１の導電層でｎ゛型のポリＳｉよりなるセル
プレート（対向電極）、 〔ｊはＳｉ３Ｎ４よりなる誘電体層、 ７ば第２の導電層でｐ１型のポリＳ１よりなる蓄積電極
、 ８はケート絶縁層でＳｉＯ□層、 ９八、９Ｒはｐ゛型ソース／ルイン（ｓ／Ｄ）領域、９
Ｃはｐ“型領域、 １０Ａ　、ＩＯＲはワード線、 １１は５ｉ０２絶縁層、 １２Ａ　、１２Ｂはｐ゛型ポリＳｉ層よりなる第３の導
電層、 １３は層間絶縁層、 １４は配線コンタクｌ−窓、 １５はビット綿 ２１はキャリアの・７ノが１ｆｆｌ過可能なトンネル絶
縁層でＳ　ｉ　（１２層、 を示す。

Claims (1)

1. 【特許請求の範囲】 一導電型半導体基体と、該半導体基体に形成された溝と
   、該溝の内面全域に形成されたキャリアがトンネル現象
   で通過できる厚さの絶縁層と、該絶縁層上に形成され該
   絶縁層を介して該半導体基体と同電位になる一導電型の
   第１の導電層と、該第１の導電層上に形成された誘電体
   層と、該誘電体層を有する溝内に埋込まれた反対導電型
   の第２の導電層とよりなる蓄積キャパシタと、 該半導体基体面に形成されたＭＩＳトランジスタとによ
   って構成され、 該ＭＩＳトランジスタの反対導電型ソース／ドレイン領
   域が第３の導電層を介し該蓄積キャパシタの第２の導電
   層に電気的に接続されてなることを特徴とするダイナミ
   ックランダムアクセスメモリ。